WO2006005321A2 - Verfahren zum herstellen eines integrierten schaltkreises und substrat mit vergrabener schicht - Google Patents

Verfahren zum herstellen eines integrierten schaltkreises und substrat mit vergrabener schicht Download PDF

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Gürkan Ilicali
Richard Johannes Luyken
Wolfgang Roesner
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Infineon Technologies Ag
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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Definitions

  • the invention relates to a method for producing an integrated circuit and a substrate with a buried layer.
  • etch stop layers are often required to ensure a defined end of an etch process.
  • Doping a silicon layer with boron In order to achieve a sufficient selectivity between the etching of a silicon layer and a boron-doped silicon layer, a high doping is necessary, ie, a large number of boron atoms must be implanted into the silicon.
  • a disadvantage of such an etch stop layer is that the boron easily diffuses into the silicon, so that, on the one hand, a sharp separation between a pure silicon layer and a boron-doped silicon layer is hardly possible, which also results in a sharp, well-defined boundary layer can be used as an etch stop, between the pure silicon layer and the boron-doped silicon layer, that is, an abrupt transition between doped and undoped region or, in other words, a jump in the doping atom concentration, is difficult to produce.
  • the boron diffused into the silicon layer alters the electrical properties of the silicon layer.
  • An alternative way to provide an etch stop layer is to use a so-called silicon on insulator substrate (SOI wafer).
  • SOI wafer has on a carrier wafer a buried insulator layer, which typically consists of silicon oxide, and a silicon layer over the insulator layer.
  • a buried silicon oxide layer can be used as an etch stop layer.
  • a "selective etching behavior of a silicon-germanium layer is known if the proportion of germanium is more than 20%.” From [33 it is known that for the lattice structure of a silicon-germanium-carbon layer It is also known from [4] that silicon-carbon is insensitive to alkaline solutions, and it is known from [5] and [ ⁇ ] that a silicon-germanium-carbon layer can be used as a diffusion barrier. It is further known from [7] that a silicon-germanium-carbon layer has improved electrical properties compared to a pure silicon layer. From [15], silicon germanium based layers comprising silicon, germanium, and carbon and methods for producing silicon germanium carbon layers on a substrate are known.
  • the integrated circuit is a memory cell
  • buried capacitance provides a significant improvement in cell size, i. a reduction of the memory cell, as well as the performance of the memory cell offers [8].
  • SOI-MOSFET is used for such a memory cell
  • the use of a so-called back contact for the body of the SOI-MOSFET enables a suppression of the floating body effect, i. a fast adjustment of the majority charge carriers [9], [10].
  • Another possibility is to use fully charge-depleted SOI transistors with ultrathin SOI layers that reduce the floating body effect [11].
  • Another example of an integrated circuit is an array of vertical transistors, for the manufacture of which in [12] a method is described starting from an SOI wafer.
  • electrically switchable materials are used, for example organic complexes [13] whose electrical conductivity is up to a factor of 10 4 due to an electrical voltage applied to the organic complexes, ie to the organic material can change.
  • organic complexes are known for example from [14] as N- (3-nitrobenzylidene) -p-phenylenediamine (NBPDA) or as a system of the two materials 3-nitrobenzalmalonitrile (NBMN) and 1, 4-phenylenediamine (pDA).
  • the invention is based on the problem to provide a substrate with a buried layer and a method for producing an integrated circuit in which such a substrate can be used, which substrate has a buried ⁇ tzstopp harsh which is easy to manufacture and which with Standard processes of the integrated circuit manufacturing process is compatible.
  • a silicon-germanium-carbon layer is formed on a first side of a carrier wafer and a silicon layer is formed on the silicon-germanium-carbon layer. Furthermore, a handling wafer is bonded from the first side of the carrier wafer and the silicon-germanium-carbon layer is used as the etching stop layer during the formation of the integrated circuit.
  • a substrate having a buried layer has on a carrier wafer a buried first silicon-germanium-carbon layer on which a silicon layer is formed.
  • the substrate according to the invention can be prepared in a simple manner by means of conventional methods.
  • the buried SiIizium-germanium-carbon layer of the substrate according to the invention can be used in a simple manner as ⁇ tzstopp harsh.
  • the silicon-germanium-carbon layer is very well suited as etch stop layer during etching by means of alkaline etchant.
  • Alkaline etchants are selective to silicon germanium carbon, ie silicon germanium carbon, unlike, for example, silicon, can not be etched with alkaline etchants.
  • such a silicon-germanium-carbon layer is suitable as a "dynamic" ⁇ tzstopp harsh because the sensitivity to alkaline etchants is easily adjustable by the proportion of the constituents, ie, the silicon, germanium and / or carbon is varied.
  • the substrate according to the invention may also be formed as a bulk substrate, i. as a substrate in which the silicon carrier wafer and / or the buried silicon-germanium-carbon layer and / or the silicon layer as a BuIk layer, i. thick layer, are formed.
  • Germanium-carbon layer in relation to alkaline solutions can be greatly influenced. Due to the dependence of the etching behavior on the proportion of the constituents, extra degrees of freedom in the processing of a substrate which has a buried silicon-germanium-carbon layer are also obtained. Also for influencing the properties As part of an active device, eg, a channel region of a planar double-gate transistor, the possibility of varying the components of the constituents can be used.
  • the silicon-germanium-carbon layer can thus not only be used as an etch-stop layer but, depending on the proportions of the individual constituents used, can itself be used as a layer of an integrated circuit. Since the behavior as an etching stop layer is dependent on the proportions, ie the concentration, of the individual constituents, various combinations of silicon-germanium-carbon layers, ie with different concentrations of constituents, can be produced, which in turn have different properties with regard to an etching process exhibit. For example, there is a selective etching behavior of a silicon-germanium layer, ie without an incorporation of carbon, when the proportion of germanium is more than 20%.
  • a silicon-germanium-carbon layer is particularly advantageous, since for the definition of the band properties, ie energy levels of the individual bands, the layer which determines the etching behavior, the proportion of germanium is predominant, whereas for the lattice structure mainly the carbon content is decisive.
  • a stress-free lattice structure can be achieved by adjusting the proportion of carbon.
  • silicon-carbon is also insensitive to alkaline solutions.
  • An additional advantage of a silicon germanium-carbon layer is that it can also be used to serve as a diffusion barrier.
  • a problem of using a boron doped silicon layer is that the boron easily diffuses into the silicon layer. This is especially at higher temperatures, which in many process steps in one
  • boron severely restricted or at least made more difficult.
  • a silicon germanium-carbon layer also acts as a diffusion barrier, so that such a layer can also be used together with boron doping, thereby reducing the temperature sensitivity.
  • Describe manufacturing an integrated circuit are also valid for the substrate with a buried silicon germanium-carbon layer.
  • a second silicon-germanium-carbon layer is formed on the silicon layer.
  • a second silicon-germanium-carbon layer has the advantage that it can have different proportions of the constituents to the first silicon-germanium-carbon layer, whereby a different etching behavior of the layers can be used during processing.
  • the use of the silicon-germanium-carbon layers as layers of an integrated circuit to be produced, for example of a transistor, can also be facilitated by the different proportions, as this changes the electrical properties.
  • a silicon germanium-carbon layer has improved electrical properties over a pure silicon layer.
  • the two different silicon germanium-carbon layers can be used in a double gate field effect transistor with different channel materials.
  • the use of a second silicon-germanium-carbon layer means that the degrees of freedom are further increased in a subsequent processing of the substrate.
  • the two silicon germanium-carbon layers have different compositions, i. Constituents, may have.
  • the germanium content in the silicon germanium-carbon layer is between 20 atomic percent and 40
  • the silicon-germanium-carbon layer is well usable as an etching stop layer.
  • the first silicon-germanium-carbon layer has a thickness of more than 100 nm, preferably more than 150 nm.
  • the carbon content in the silicon-germanium-carbon layer is between 2% and 5%.
  • Such a carbon content in the silicon-germanium-carbon layer is particularly advantageous at a germanium content between 20 atomic percent and 40 atomic percent, because then the stress, which results from the incorporation of germanium in the silicon crystal, can be compensated by the incorporation of the carbon.
  • the substrate may be used in a method of manufacturing an integrated circuit.
  • a first gate region is formed on the silicon layer, a first passivation layer formed on the first gate region is planarized, a handling wafer is bonded to the planarized passivation layer, the buried one is defined at an etching step which defines a region for a second gate region Silicon germanium-carbon layer is used as an etch stop layer, is formed in the defined region of the second gate region and becomes the second
  • a gate region of a transistor of the memory cell is formed on the silicon layer, a first passivation layer is formed on the first gate region, in which a capacitance is formed, and planarized, if a handling wafer is bonded to the planarized passivation layer, in an etching step, which serves to define a region for body contact using buried silicon-germanium-carbon layer as the etching stop layer, is formed in the body contact region, and the body contact is passivated by a second passivation layer, thereby forming a memory cell.
  • gate regions, drain regions and channel regions of the vertical transistors are formed in the silicon layer, a contact layer is formed on the drain regions and the channel regions, which couples the drain regions of the vertical transistors together, a first passivation layer is formed on the contact layer which is planarized bonded to the planarized passivation layer is a handling wafer, in an etching step which serves to form source regions of the vertical transistors, the buried silicon-germanium-carbon layer is used as an etch stop layer, the source regions of the vertical transistors and a bit line which connect the source regions of the vertical transistors with one another coupled, formed and the bit line is passivated by means of a second passivation layer, whereby an array of vertical transistors is formed.
  • an SOI region is formed in the silicon layer on which a conductive layer is formed, which is planarized, On the planarized conductive layer, a handling wafer is bonded, and in an etching step which serves to expose the SOI region, the buried silicon-germanium-carbon layer is used as the etching stop layer, thus forming a substrate having a bulk region and an SOI region is formed.
  • silicon germanium carbon is meant in this application a material of silicon germanium with small amounts of carbon, ie silicon, to which a certain proportion, preferably between 20 atomic percent and 40 atomic percent, germanium is mixed and ,,, also a small proportion of carbon, preferably between 2 atomic percent and 5 atomic percent.
  • Silicon germanium carbon may be present as a crystalline structure in which a part of the silicon atoms in a silicon crystal is replaced by germanium atoms and by carbon atoms.
  • As a general formula for the silicon-germanium-carbon layer is Si 3 , - x - ⁇ Ge x C y , where x is preferably between 0.2 and 0.4 and y preferably between 0.02 and 0.05.
  • wafer-bonding does not require elevated temperatures to perform process steps at room temperature.
  • Alkaline etchants to which a silicon-germanium-carbon layer is suitable as an etch-stop layer are, for example, ethylene diamine pyrochatechol (EDP), tetra-methyl ammonium hydroxide (TMAH), potassium hydroxide (KOH) or choline (2-hydroxyethyl-trimethyl ammonium hydroxide ).
  • Etchants which selectively etch silicon germanium carbon into silicon or silicon nitride are, for example, hydrogen fluoride (HF), hydrogen peroxide (H 2 O 2 ) or acetic acid (CH 3 COOH).
  • the invention relates to a substrate having on a bulk silicon wafer a buried silicon germanium-carbon layer which is covered by a silicon layer.
  • the buried silicon germanium-carbon layer has the advantage that it is suitable as an etching stop layer. This is particularly the case for etching steps which are carried out by means of an alkaline etchant, since a germanium content of more than 20 atomic percent, the silicon-germanium-carbon layer is insensitive to alkaline etchant. This creates additional degrees of freedom in processing.
  • the substrate according to the invention is also less expensive to produce than an SOI wafer. By incorporating the carbon, it is possible to compensate for stress caused by the incorporation of the larger germanium atom in a silicon lattice.
  • a stress-free silicon-germanium-carbon layer can be produced by matching the proportions of the individual components, the germanium content mainly influencing the etching sensitivity, while the carbon content mainly influences the stress within the silicon-germanium-carbon layer.
  • the germanium content is between 20 atomic percent and 40 atomic percent and the carbon content is preferably between 2 atomic percent and 5 atomic percent.
  • silicon germanium carbon is a suitable material for diffusion of dopants, For example, the diffusion of dopants in the channel region, to prevent or at least drastically reduce, which, for example, a better and more reliable control of the channel region is made possible.
  • Figure 1 is a schematic cross-sectional view of a
  • Figure 2 is a schematic cross-sectional view of a
  • Figure 3 is a schematic cross-sectional view of a
  • Figure 4 is a schematic cross-sectional view of a
  • Figure 5 is a schematic cross-sectional view of a
  • FIG. 6 shows a schematic cross-sectional view of a layer arrangement of a method according to a fourth exemplary embodiment for producing a memory cell
  • Figure 7 is a schematic cross-sectional view of a layer arrangement of the fourth embodiment after additional substeps for the preparation of the memory cell;
  • FIG. 8 shows a schematic cross-sectional view of a layer arrangement of the fourth exemplary embodiment after additional sub-steps for producing the memory cell
  • FIG. 9 shows a schematic cross-sectional view of a layer arrangement of the fourth exemplary embodiment after additional sub-steps for producing the memory cell
  • FIG. 10 shows a schematic cross-sectional view of a layer arrangement of the fourth exemplary embodiment after additional sub-steps for producing the memory cell
  • FIG. 11 shows a schematic cross-sectional view of a layer arrangement of a method according to a fifth exemplary embodiment for producing buried interconnects
  • Figure 12 is a schematic cross-sectional view of a
  • Figure 13 is a schematic cross-sectional view of a
  • Figure 14 is a schematic cross-sectional view of a
  • Figure 15 is a schematic cross-sectional view of a
  • Figure 16 is a schematic cross-sectional view of a
  • Figure 17 is a schematic cross-sectional view of a
  • Figure 18 is a schematic cross-sectional view of a
  • Figure 19 is a schematic cross-sectional view of a
  • Figure 20 is a schematic cross-sectional view of a
  • Fig. 21 is a schematic plan view of a planar double-gate transistor showing a schematic layout of a double-gate transistor according to a seventh embodiment of the invention.
  • FIG. 22 is a schematic cross-sectional view of FIG.
  • Figure 23 is a schematic cross-sectional view of a
  • Figure 24 is a schematic cross-sectional view of a
  • Figure 25 is a schematic cross-sectional view of a
  • Figure 26 is a schematic cross-sectional view of a layer arrangement of the seventh embodiment after additional substeps for the preparation of the double-gate transistor;
  • Figure 27 is a schematic cross-sectional view of a layer arrangement of the seventh embodiment after additional substeps for the preparation of the double-gate transistor;
  • FIG. 28 shows a schematic cross-sectional view of a layer arrangement of the seventh exemplary embodiment after additional partial steps for producing the double-gate transistor
  • Figure 29A is a schematic cross-sectional view of a layer arrangement of the seventh embodiment after additional substeps for the production of the double-gate transistor;
  • FIG. 29B shows a schematic cross-sectional view of a layer arrangement of the seventh exemplary embodiment according to alternative partial steps for producing the double-gate transistor.
  • FIG. 29C a schematic cross-sectional view of a layer arrangement of the seventh exemplary embodiment according to partial steps of an alternative method for producing the double-gate transistor.
  • FIG. 1 shows a layer arrangement 100 according to the invention which has a silicon-germanium-carbon layer 102 on a silicon carrier wafer 101. On the silicon germanium-carbon layer 102, a silicon layer 103 is formed. The silicon germanium-carbon layer 102 forms the buried layer, which can be used as an etch stop layer.
  • the germanium content in the silicon germanium-carbon layer is between 20 atomic percent and 40 atomic percent and the carbon content is between 2 atomic percent and 5 atomic percent.
  • FIG. 2 shows a layer arrangement 200 according to the invention, which has a first layer 202 of silicon-germanium-carbon on a silicon carrier wafer 201.
  • a silicon layer 203 is formed, on which a second silicon-germanium-carbon layer 204 is formed.
  • the silicon germanium-carbon layer 202 forms the buried layer, which can be used as an etch stop layer.
  • the second silicon-germanium-carbon layer 204 can also be used as an etching stop layer.
  • both silicon germanium-carbon layers may be formed with different proportions of the individual constituents, so that they have different behavior in an etching step and / or have different properties when used as layers of an integrated circuit, such as a transistor.
  • the germanium content is between 2.0 atomic percent and 40 atomic percent.
  • the proportion of carbon can be varied to reduce stress caused by the incorporation of germanium into a silicon crystal. In order to compensate for the stress caused by a proportion of 20 to 40 atomic percent germanium, a proportion of 2
  • Atomic percent to 5 atomic percent of carbon needed. It has been found that the proportion of carbon has little effect on the etching properties of the silicon-germanium-carbon layer, so that the two parameters etching behavior and stress can be adjusted practically independently of each other.
  • FIG. 3 shows a layer arrangement 300, which is produced starting from a substrate, as shown in FIG.
  • a first gate region is subsequently formed on the first silicon layer 303.
  • a first gate insulating layer 305 is formed for this purpose. This can be formed for example by means of thermal oxidation of a portion of the first silicon layer 303.
  • a first polysilicon layer 306 used as a first gate region and a first silicon nitride layer 307 serving as an encapsulation of the first gate region 306 are subsequently formed.
  • Fig.3 is still a second silicon oxide layer 308 on the first
  • Polysilicon layer 306 is formed, which second silicon oxide layer 308 is also enclosed by the encapsulation 307.
  • a first silicon oxide layer -304 which serves as the passivation layer of the first gate region 306 is formed on the first silicon layer 303 and the first gate region 306.
  • the surface of the first silicon oxide layer 304 is planarized, preferably by means of chemical-mechanical polishing.
  • a so-called handling wafer is bonded to the planarized surface of the first silicon oxide layer 304.
  • the handling wafer can be bonded by means of conventional bonding methods.
  • the handling wafer has a third silicon oxide layer 409, with which it is bonded to the planarized first silicon oxide layer 304. If the handling wafer is formed from a silicon layer, the third silicon layer 409 of the handling wafer can be oxidized by means of thermal oxidation of the silicon
  • Silicon layer of handling wafers are generated. This case is indicated in FIG. 4 with the second silicon layer 410. Furthermore, in Figure 4, the bonding interface 411 indicated at which the layer arrangement of Figure 3 and the handling wafer are bonded.
  • the silicon carrier wafer 301 is removed in a first step. This is done by means of a first etching step using an etchant which etches silicon selectively to silicon germanium carbon. This ensures that the silicon germanium carbon layer 302 can be used as an etch stop layer. Subsequently, it is possible to remove the silicon germanium carbon layer 302 by means of a second etching step in which an etchant which selectively etches the silicon germanium carbon to the first silicon layer 303 is used. By the second etching step, the first silicon layer 303 is exposed, from which subsequently the channel region of the double gate transistor can be formed.
  • the silicon-germanium-carbon layer 302 which clearly protects the first silicon layer 303 in the first etching step, it is ensured that the thickness of the channel region can be maintained exactly.
  • the thickness of the channel region results in exactly the thickness which the first silicon layer 303 has.
  • the further substeps for producing the second gate region are conventional steps in semiconductor technology.
  • the further sub-steps relate to the formation of a source region and a drain region by means of a third silicon layer 512, which is formed in partial regions of the first silicon layer 303 on opposite sides of the channel region.
  • the second gate region is formed in the region where no third silicon layer 512 is formed, that is, in the region opposite to the first gate region.
  • a second gate insulating layer 513 is formed.
  • the second gate insulating layer 513 may be formed, for example, by means of thermal oxidation of portions of the first silicon layer 303.
  • a second polysilicon layer 514 is formed, which subsequently forms the second gate region.
  • a fourth silicon oxide layer 516 may be formed on the second gate region. Formed around the second gate region 514 and, if formed, around the fourth silicon oxide layer 516 is a second silicon nitride layer 515, which serves for the encapsulation and thus the insulation of the second gate region.
  • a fifth silicon oxide layer 517 is formed as a passivation layer of the second gate region 514 of the source region and the drain region.
  • the method for producing a planar double-gate transistor is terminated.
  • the described method is not self-aligned, so that adjustment of the second gate region with respect to the first gate region, ie, ensuring that the second gate region is exactly on the opposite side of the channel region as the first gate region, must be done by lithographic adjustment, ie is by means of accurately observing the positioning of masks in the Manufacturing process ensures that the two gate areas are opposite.
  • An alternative possibility is to produce a double gate transistor which has a channel region of a material other than silicon, for example silicon germanium carbon, silicon carbon or germanium. This can be done, for example, by starting from a wafer as shown in Fig. 2, i. a wafer, which additionally has a non-buried
  • FIGS. 6 to 10 a method for producing a memory cell will be explained with reference to FIGS. 6 to 10, in which a substrate according to the invention can be used.
  • Such a memory cell which is a gigabit SOI DRAM
  • Self-aligned body contact memory cell is another example of an integrated circuit which can be easily manufactured by the substrate of the present invention, wherein a buried capacitance significantly improves cell size, ie, downsizing of the memory cell as well as memory cell performance offers.
  • a buried capacitance significantly improves cell size, ie, downsizing of the memory cell as well as memory cell performance offers.
  • volatility effects of the floating body especially with long storage times and low power consumption applications.
  • the potential of the Bo & y contact of a conventional partially charge-depleted SOI-MOSFET is dependent on its history, which changes the threshold voltage (floating body effect), and eventually causes data losses due to leakage currents caused.
  • using a so-called back contact for the body of the SOI-MOSFET allows a suppression of the floating body effect, ie a rapid adjustment of the majority charge carriers.
  • Another known possibility is to use fully charge carrier depleted SOI transistors with ultrathin SOI layers that reduce the floating body effect.
  • FIG. 6 shows a layer arrangement 600 which is produced starting from a substrate as shown in FIG.
  • a silicon carrier wafer 601 On a silicon carrier wafer 601, a silicon germanium-carbon layer 602 is formed, on which in turn a first silicon layer 603 is formed.
  • an active region is defined by means of a first photolithographic step, ie the region in which subsequently a source region, a drain region and the channel region of a transistor of the memory cell are formed. Furthermore, by means of this first photolithographic step also a region is defined which subsequently serves for the isolation of the memory cell.
  • the so-called shallow trench isolation or the formation of a so-called MESA structure ie a podium-like or table-like structure
  • thermal oxidation of the first silicon layer 603 is performed, thereby forming a gate insulating layer 604.
  • a gate region of the memory cell and an encapsulation thereof are formed.
  • a first polysilicon layer 605, which forms the gate region, and a first silicon oxide layer 607 are formed thereon.
  • a second photolithographic step performed by means of the portions of the first silicon oxide layer 607, the first polysilicon layer 605 and the silicon oxide layer, from which the gate insulating layer is formed, are removed, wherein the gate region is defined.
  • the gate region 605 and the first silicon oxide layer 607 are subsequently surrounded by a first silicon nitride layer 606 ', which forms the encapsulation of the gate region 605.
  • the gate region 605 forms the word line of the memory cell.
  • FIG. 7 serve primarily for processing the silicon-germanium-carbon layer and for passivating the transistor of the memory cell.
  • a first anisotropic etching step is carried out, by means of which parts of the first silicon layer 603 are removed.
  • the encapsulation 606 can be used as a mask, whereby the areas of the first
  • the silicon germanium-carbon layer 602 may serve as an etch stop layer using an etchant, which is preferably sufficiently selective on silicon over silicon germanium carbon.
  • an etchant which is preferably sufficiently selective on silicon over silicon germanium carbon.
  • a second selective anisotropic etching step again using the encapsulant 606 as a mask.
  • the second etchant is preferably selected to selectively etch only the silicon germanium-carbon layer 602.
  • the silicon germanium-carbon layer 602 is not etched in its entire thickness, that is, not as far as the silicon substrate wafer 601, but also in the area not covered by the encapsulation 606 , a silicon germanium carbon layer 602 remains on the silicon substrate wafer 601.
  • a second silicon layer 708 is formed on the silicon-germanium-carbon layer 601, from which subsequently the source region and the drain region of the transistor of the memory cell are formed.
  • the silicon layer 708 is formed substantially to a thickness such that it terminates with the gate insulating layer 604, i. has the same thickness.
  • doping and thermal activation of the source region and the drain region can be performed. In particular, it is advantageous to carry out the doping and activation during this process time, if it could come in subsequent process steps to problems due to high temperatures, as for example in the
  • a second silicon oxide layer 709 is formed on the entire layer arrangement 600 as a passivation layer.
  • the second silicon oxide layer 709 covers the second silicon layer 708, ie, the source region and the drain region, and the gate region of the transistor.
  • the second silicon oxide layer 709 r planarized which is preferably performed by chemical mechanical polishing.
  • FIG. 8 mainly serve to form a capitory stack and to make it contact with the transistor.
  • a third photolithographic step is carried out, by means of which a region is defined which serves to contact the source / drain region of the transistor, i.
  • the second silicon oxide layer 709 is removed by means of an anisotropic etching step, so that a hole is formed in the partial region in which the second silicon layer 708, which forms the source / drain region of the transistor, is exposed.
  • the hole is filled with a second polysilicon layer 810 to form the contact with the source / drain region.
  • the polysilicon of the second polysilicon layer 810 is preferably doped polysilicon.
  • the hole may also be filled by means of a metal layer, i. the contact of the source / drain region is formed with a metal layer.
  • the second silicon oxide layer 709 and the second polysilicon layer 810 are planarized, which is preferably carried out by means of chemical mechanical polishing.
  • the planarized surface fourth photolithographic step is performed, by means of which a region is defined, in which subsequently the capacitance stack is formed.
  • the region in which the capacitance stack is formed must include the contacting of the source / drain region, that is to say the second polysilicon layer 810.
  • the capacitance-stack from a third polysilicon layer 811, around which, ie.
  • a third silicon oxide film 812 is formed, around which, in turn, clearly as The third polysilicon layer 811 and the fourth polysilicon layer 813 are illustratively forming two plates of a capacitor and the third silicon oxide layer 812 formed therebetween forms a dielectric of the capacitor
  • a fourth silicon oxide layer 814 is formed around the fourth polysilicon layer 813 which serves to encapsulate the capacitance stack and simultaneously passivate the entire memory cell, and then planarize the fourth silicon oxide layer 814, preferably by means of chemical mechanical polishing.
  • FIG. which mainly serve a wafer bonding step and a processing of the silicon germanium carbon layer.
  • a handling wafer is bonded to the planarized surface of the fourth silicon oxide layer 814 and a heat treatment is carried out. This can be done by conventional known bonding methods.
  • the handling wafer has a fifth silicon oxide layer 915 on a fifth silicon layer 915.
  • the fifth silicon oxide layer 915 may be formed by thermal oxidation of the fifth silicon layer 916 of the handling wafer.
  • FIG. 9 additionally shows a bonding interface 917.
  • the silicon substrate wafer 601 is removed by etching with an alkaline etchant.
  • the silicon germanium-carbon layer 602 serves as an etch stop layer because the silicon germanium carbon is resistant to an alkaline etchant if the proportion of germanium in the silicon-germanium-carbon layer is larger than 20 atomic%.
  • the silicon germanium-carbon layer 602 is removed by etching using an etchant which selectively acts on silicon germanium carbon, so that the second silicon layer 708 can be used as an etch stop layer. This results in a step-shaped structure, which corresponds to the step shape of the removed silicon-germanium-carbon layer 602.
  • the area which is opposite to the gate area of the transistor is recessed, that is, by the described process, this recessed area is self-aligned with respect to the gate area of the transistor.
  • a second silicon nitride layer 918 is deposited on the entire layer arrangement 600, which is then subsequently planarized by means of chemical mechanical polishing.
  • the second silicon layer 708 is used as a stop layer so that the second silicon nitride layer 918 remains only within the recessed area.
  • Silicon nitride layer 918 subsequently serves as a protective layer against oxidation.
  • the wafer bonding step and the processing of the silicon-germanium-carbon layer are completed.
  • FIG. 10 mainly serve for forming a body contact and the completion of the memory cell.
  • a controlled oxidation of the second silicon layer 708 is carried out, whereby a sixth silicon oxide layer 1019 is formed.
  • This sixth silicon oxide layer 1019 may be illustratively regarded as the silicon oxide layer, which in a conventional method of fabricating a memory cell onto an SOI wafer, the buried silicon oxide layer, i. the insulator layer of the SOI wafer.
  • the second silicon nitride layer 918 is removed and in the region in which the second polynitride layer 918 has been removed a doped fifth polysilicon layer 1020 is deposited and / or a silicon layer is formed by means of selective epitaxy.
  • the fifth polysilicon layer 1020 and / or the silicon layer formed by means of selective epitaxy form the body contact, which serves to allow a defined control of the channel region.
  • the body contact line i.
  • the fifth polysilicon layer 1020 is patterned and a seventh silicon oxide layer 1021 is formed.
  • the seventh silicon oxide layer 1021 serves to encapsulate the
  • Memory cell and is subsequently planarized, preferably by means of chemical mechanical polishing.
  • bit line of the memory cell is formed with standard back-end processes.
  • Source / drain region located on the other side of the channel region 603 as the source / drain region which is contacted with the capacitance stacks, i. generally the source area.
  • a silicide layer 1022 is formed, which is subsequently contacted with a metal layer 1023.
  • the metal layer 1023 forms the bit line of the memory cell.
  • the process for producing a memory cell using a silicon-germanium-carbon buried substrate according to the present invention is completed.
  • the use of such a substrate also has the advantage in the method described with reference to FIGS. 6 to 10 that the process is simplified by the possibility of using etchants which act selectively on silicon or silicon germanium carbon and additional degrees of freedom in processing To be available.
  • the carbon content in the silicon-gerr ⁇ anium-carbon layer can be influenced.
  • the method described with reference to FIGS. 6 to 10 can also be used for the production of a logic SOI transistor without a DRAM capacitance. Also, for a DRAM memory cell having a, preferably self-aligned, planar double gate transistor, in which the back contact is replaced by a second gate region, the described method can be used.
  • FIG. 11 shows a layer arrangement 1100 which is produced starting from a substrate as shown in FIG.
  • a silicon carrier wafer 1101 On a silicon carrier wafer 1101, a silicon-germanium-carbon layer 1102 is formed, on which in turn a first silicon layer 1103 is formed.
  • vertical transistors are formed by means of conventional process steps. Only three transistors are shown schematically in FIGS. 11 to 14, and only one vertical transistor is provided with reference numerals and is used in its manufacture described. The other two transistors shown are made in the same way and are of identical construction.
  • Silicon layer 1103 is structured and removed with an anisotropic etching step in partial areas, so that in the partial areas, the buried silicon-germanium-carbon layer 1102 is exposed.
  • the remaining portions of the first silicon layer 1103 form the following
  • a gate insulating layer 1104 of a first silicon oxide layer is formed, and the exposed regions, i. Illustratively, the upper side in FIG. 11 of the first silicon layer 1103 is silicided, whereby a silicide layer 1107 is formed.
  • the first silicon oxide layer 1104 may be formed by thermal oxidation of portions of the first silicon layer 1103.
  • a silicide layer 1107 is formed at the side of the first silicon oxide layer 1104.
  • Polysilicon layer 1105 is formed, which forms the gate region of the vertical transistor. Subsequently, a silicon nitride layer 1106 is formed and on the Siliziumnitridsch ⁇ cht 1106 then a second Siliziumoxid für 1108 is formed, which both a
  • Encapsulation of the gate area 1105 serve.
  • the formation of a silicon nitride layer is advantageous because it can subsequently be used as an etch stop layer in a selective etching step, by means of which the silicon-germanium-carbon layer 1102 is etched.
  • Gate region may also be formed alone with the silicon nitride layer 1106, ie, the second silicon oxide layer 1108 may be omitted, especially if the thickness of the encapsulation, ie the insulation, plays a role. With the sub-steps described with reference to Fig. 11, the formation of the gate region of the vertical transistor is completed.
  • a layer 1209 of electrically switchable material is formed on the vertical transistor, which clearly links the drain regions of all vertical transistors of the layer arrangement to one another.
  • an electrically switchable material is meant a material that greatly changes its electrical conductivity by applying an electrical potential to the material so that the difference in electrical conductivity in the two different states is up to a factor of 10 4 .
  • Examples of such electrically switchable materials are organic complexes [13], the electrical conductivity of which is due to an electrical voltage applied to the organic complexes, that is to say to the organic material, up to the
  • NPDA Nitrobenzylidene
  • NBMN 3-nitrobenzalmalonitrile
  • pDA 1, 4-phenylenediamine
  • a layer 1210 of electrically conductive material is formed on the electrically switchable layer 1209, this may be, for example, a second silicon-germanium-carbon layer.
  • the electrically switchable layer Subsequently, a third silicon oxide layer 1211 is formed, which serves for the encapsulation, ie the passivation, of the vertical transistor, the layer 1209 of electrically switchable material and the layer 1210 of electrically conductive material ,
  • the third silicon oxide layer 1211 is planarized, preferably by means of chemical-mechanical polishing.
  • a handling wafer which has a fourth silicon oxide layer 1312 and a third silicon layer, is subsequently bonded to the planarized surface of the third silicon oxide layer 1211, the fourth silicon oxide layer 1312 of the handling wafer being bonded to the planarized surface of the third silicon oxide layer 1211.
  • the fourth silicon oxide layer 1312 is formed by thermal oxidation of the third silicon layer 1313 of the handling wafer.
  • FIG. 13 also shows a bonding interface 1314.
  • Wafer bonding is completed with the substeps described with reference to FIG. 14, partial steps of the method for producing buried word and / or bit lines, which mainly serve to form a source region and a word and / or bit line, will be described below with reference to FIG.
  • the silicon carrier wafer 1101 is first removed by so-called smart-cutting or grinding. Subsequently, remnants of the silicon substrate wafer 1101 are removed by means of an etching step with alkaline etchant, using the silicon germanium-carbon layer 1102 as a stop layer.
  • an additional selective etching step is carried out, by means of which the silicon-germanium-carbon layer 1102 is removed, whereby inter alia the first silicon layer 1103, which forms the channel region of the vertical transistor, is exposed.
  • the exposed first silicon layer 1103 is doped and then a fifth silicon oxide layer 1417 is formed, which serves to passivate the entire layer arrangement.
  • the fifth silicon oxide layer 1417 is patterned and portions of the same are etched, whereby the doped first silicon layer 1103 is exposed, wherein the doped region of the silicon layer 1103 serves as the source region of the transistor, and a contact hole is illustratively formed.
  • a first metal layer 1415 is formed on the exposed first silicon layer 1103, ie, in the contact hole, and subsequently used to form a second silicide layer 1418 which serves to contact the source region.
  • a sixth silicon oxide layer 1419 is formed on the layer assembly, which serves for the passivation and can be planarized by means of chemical mechanical polishing.
  • a second metal layer 1416 is formed, which couples the first metal layers 1415 of the individual vertical transistors together and forms a bit line.
  • the method for producing buried word and / or bit lines, in which a silicon-germanium-carbon buried substrate according to the invention is used is completed.
  • the use of such a substrate also has the advantage in the method described with reference to FIGS. 11 to 14 that the process is simplified by the possibility of using etchants which act selectively on silicon or silicon germanium carbon and additional degrees of freedom in the processing are available.
  • FIG. 15 shows a layer arrangement 1500 which is produced starting from a substrate, as shown in FIG.
  • a silicon carrier wafer 1501 On a silicon carrier wafer 1501, a silicon germanium-carbon layer 1502 is formed, on which in turn a first silicon layer 1503 is formed.
  • an SOI region in the layer arrangement as shown in FIG. educated.
  • a partial area of the first silicon layer is formed by means of a first photolithographic step and a subsequent first etching step
  • first silicon oxide layer 1504 defines in which subregion the SOI region, i. a buried insulator layer is formed. Clearly, this subarea is referred to below as the SOI area.
  • first etching step it should be noted that not the entire first silicon layer is removed in the SOI region, but also a thin first silicon layer 1503 remains in the SOI region.
  • a well is formed in the first silicon layer 1503 by means of the first etching step.
  • a first silicon oxide layer 1504 is subsequently formed in this trough.
  • regions are defined which serve for the isolation of partial regions of the first silicon layer 1503 and by means of a second etching step, preferably a dry etching, adjacent to the first silicon oxide layer
  • the silicon-germanium-carbon layer is preferably used as an etching stop.
  • a first silicon nitride layer 1605 is formed in the trenches.
  • the first silicon nitride layer 1605 is formed by conformal deposition and subsequently planarized by chemical mechanical polishing.
  • a second layer 1606 becomes off Silicon oxide, formed on the first silicon nitride layer 1605.
  • this layer 1606 may also be formed of polysilicon instead of silicon oxide, for example.
  • the layer 1606 is preferably by means of conforming
  • Silicon layer 1607 formed. On the remaining areas of the layer arrangement, i. In the regions of the layer arrangement in which no second silicon layer 1607 has been formed, a first polysilicon layer 1608 is formed. Illustratively, a well which was formed during the formation of the second silicon layer 1607 is filled with the first polysilicon layer 1608. Subsequently, the layer arrangement 1500 is planarized, preferably by means of chemical mechanical polishing, wherein the second silicon layer 1607 is used as a stop.
  • a handling wafer comprising a third silicon layer 1709 with the third silicon layer 1709 on the planarized surface of the second silicon layer 1607 and the first polysilicon layer 1608 is starting from the layer arrangement 1500, as shown in FIG bonded.
  • the bonding is preferably carried out by means of hydrophilic bonding.
  • the silicon carrier wafer 1501 is removed. This is preferably carried out by means of smart-cutting, grinding or chemical-mechanical polishing, with any remaining residues of the silicon carrier wafer 1501 subsequently being removed by means of a selective third etching step with an alkaline etchant.
  • the silicon-germanium-carbon layer 1502 serves as an etch stop.
  • the silicon carrier wafer 1501 may also be removed by the selective third etching step alone.
  • a handling wafer is then preferably used, which has an additional silicon oxide layer, which can be formed before the bonding by means of oxidation of the third silicon layer 1709.
  • the part of this silicon oxide layer is removed before the bonding step which is on the upper surface, ie, the surface which is bonded to the second silicon layer 1607 and the first polysilicon layer 1608 in the bonding step, so that this silicon oxide layer is preferably on the side surfaces of the handling wafer remains.
  • the removal of this silicon oxide layer is preferably carried out by means of chemical mechanical polishing or by means of plasma etching.
  • this silicon oxide layer as a protective layer is advantageous in this alternative, since in this case the third etching step takes longer and without the protective layer of silicon oxide there would be the danger that not only the silicon carrier wafer 1501 would be removed but also parts of the silicon wafer
  • this silicon oxide layer can then be removed preferably by means of chemical mechanical polishing or by means of plasma etching.
  • the silicon-germanium-carbon layer 1502 is removed. This is preferably carried out by means of a selective fourth etching step and / or by means of chemical mechanical polishing. In this case, the first silicon layer 1503 acts as a stop.
  • the method for producing a substrate having a builing area and an SOI area is completed, in which method a buried silicon-germanium-carbon buried substrate according to the invention is used, and which substrate is used for Establishing the smart circuit with an SOI area is used, completed.
  • the use of a substrate according to the invention also has in the method described with reference to FIGS Advantage that by means of the possibility of using etchants which act selectively on silicon or silicon germanium carbon, simplifies the process and additional degrees of freedom in the processing are available.
  • Providing an SOI region on a BuIk substrate offers increased flexibility in the use of such a mixed substrate in the manufacture of smart circuits in which CMOS VLSI Analog and logic applications, bulk bipolar, SOI-based integrated circuits designed for low voltage, along with integrated circuits designed for high voltages, can be formed on a chip.
  • Such an SOI region is particularly advantageous for high power circuits because of its superior power dissipation characteristics.
  • FIG. 19 an example of an integrated circuit which can be produced using the smart circuit with SOI range shown in FIG. 19 is shown schematically in FIG.
  • a chip is produced, which has on a chip a so-called BuIk transistor and a so-called SOI transistor.
  • the first silicon layer 1503 is patterned, in this case the first silicon layer 1503 becomes part of the SOI region and partial regions of the layer arrangement which do not belong to the SOI region, ie to the so-called bulk region , highly doped, whereby a highly doped fourth silicon layer 2011 is formed, which the Source / drain regions of the bulk transistor and the SOI transistor forms. Remaining portions of the first silicon layer 1503 are used to be used as the channel region of the bulk transistor and the SOI transistor.
  • a gate region is formed on each of the channel region of the bulk transistor and the SOI transistor, wherein a second polysilicon layer 2012 has a third silicon oxide layer 2013 and a second silicon nitride layer 2014, wherein the second silicon nitride layer 2014 encapsulates the bulk transistor or the SOI -Transistor forms.
  • Fig. 21 is a schematic plan view showing a schematic layout of a double-gate transistor 2100.
  • Fig. 21 serves primarily to illustrate the schematic layout of the dual gate transistor 2100 and to illustrate the various photolithographic regions defined in a subsequently described method of fabricating the dual gate transistor 2100 by means of photolithographic masks. For the sake of clarity, an encapsulation of the entire double gate transistor 2100 is not shown in FIG.
  • a double-gate transistor 2100 according to the invention has a lower gate region, which is concealed in FIG. 21 and is indicated only by a first contact 2101, preferably of a metal, and a first contact region 2102, preferably of a silicide. Furthermore, the double gate transistor 2100 has an upper gate region 2104, which is preferably formed from polysilicon and in 21 is visible only by a silicide layer formed on the polysilicon, which forms a second contact region. Furthermore, a second contact 2105 is shown for the upper gate region 2104. The second contact 2105 is preferably formed of a metal.
  • the double-gate transistor 2100 shown in FIG. 21 further has an encapsulation 2111 which electrically insulates the region of the upper gate region 2104 and the lower gate region from the outside.
  • the encapsulant 2111 is preferably formed of silicon nitride (Si 3 N 4. ) -.
  • Figure 21 ⁇ is further shown a first layer of silicon oxide 2103rd The first layer of silicon oxide 2103 is used to encapsulate the contacting 2101 of the lower gate region and thus the insulation of the lower gate region with respect to the upper gate region 2104.
  • the double gate transistor 2100 has a drain region and a source region, which are both formed from silicon and can be seen in FIG. 21 only by a third silicide layer 2106 or a fourth silicide layer 2109 formed on the source region and the drain region , In the source region, a third contact 2107, which is preferably formed of metal, is shown. In the drain area is a fourth
  • Contact 2110 which is preferably formed of metal represented.
  • FIG. 21 also shows an encapsulation 2108 of the active region, ie of the source / drain region and of a channel region (not visible in FIG. 21), which serves for electrical isolation of the source / drain region to the outside.
  • the encapsulation is preferably formed by means of silicon oxide.
  • contour 2112 a photolithographic mask which is used in a first photolithographic step in which the active region, i. the source / drain region and the channel region of the planar double-gate transistor is defined.
  • the outline 2113 indicates a photolithographic mask which is used in a second photolithographic step in which the region of the gate regions of the planar double-gate transistor is defined.
  • the outline 2114 indicates a photolithographic mask which is used in a third photolithographic step in which a contact hole is defined to the lower gate region of the planar double-gate transistor.
  • contour line 2115 a photolithographic mask is indicated, which in a fourth photolithographic step, in which
  • FIG. 22 shows a cross-sectional view of a layer arrangement 2200 according to first partial steps of a method according to the invention for producing a planar double-gate transistor 2200, the cross-sectional view, as well as the cross-sectional views of FIGS. 23 to 28, being shown along the line SD of FIG is.
  • the individual sub-steps are described in more detail below.
  • the layer arrangement shown in FIG. 22 has on a silicon carrier wafer 2201 a so-called MESA structure of a silicon-germanium-carbon layer 2202 and on this a first silicon layer 2203.
  • MESA structure a pedestal or table-like structure is the first
  • Silicon layer 2203 and the silicon-germanium-carbon layer 2202 whose shape corresponds to the later-to-be-formed source / drain regions and the channel region.
  • the thickness of the silicon-germanium-carbon layer is carefully chosen because the thickness corresponds to the thickness of a later-formed gate region.
  • the first silicon layer 2203 subsequently serves as the channel region of the planar double-gate transistor.
  • first silicon oxide layer 2204 whose thickness corresponds to the thickness of the silicon-germanium-carbon layer 2202 and which around the MESA structure of the silicon-germanium-carbon layer 2202 on the silicon Carrier wafer 2201 is formed around.
  • first silicon oxide layer 2204 ie around the MESA structure of the first silicon layer 2203, is a first one
  • Silicon nitride layer 2205 is formed, the thickness of which matches the thickness of the first silicon layer 2203.
  • the first silicon oxide layer 2204 is formed thereon, the thickness of which corresponds to the thickness of a subsequently formed upper gate region.
  • the first silicon nitride layer 2205 is formed on the silicon oxide layer 2204, the thickness of which corresponds to a subsequently formed channel region of the double gate transistor.
  • the active region of the double-gate transistor is defined, i. it is defined by means of an etching step, the region in which by means of subsequent substeps, the source region and the drain region is formed.
  • a photoresist is applied to the first silicon nitride layer 2205 using a first mask which corresponds to the mask indicated in FIG. 21 by means of the line 2112.
  • the first silicon nitride layer 2205 and the first silicon oxide layer 2204 are etched in a first etching step, as a result of which a well in the first silicon nitride layer 2205 and the first silicon nitride layer 2205 are etched
  • Silicon oxide layer is formed, whose shape corresponds to the later to be formed source / drain regions and the channel region.
  • As a stop for the first ⁇ bz suits is the Silicon carrier wafer 2201 used. Subsequently, residues of the photoresist are removed.
  • a silicon germanium carbon layer 2202 is formed.
  • the proportion of germanium is preferably between 20 atomic percent and 40 atomic percent and the proportion of carbon between 2 atomic percent and 5 atomic percent, which proportions may be adjusted as desired to obtain a desired lattice constant.
  • a pure silicon-germanium layer can also be formed if subsequently a stress-relieving silicon layer 2203 is to be formed.
  • the thickness of the silicon germanium carbon layer 2202 is selected to correspond to the thickness of the first silicon oxide layer 2204. The thickness can be adjusted, for example, subsequently by means of chemical mechanical polishing.
  • Layer 2202 the first silicon layer 2203 formed by selective epitaxial growth and then preferably planarized by means of chemical mechanical polishing, wherein the first silicon nitride layer 2205 is used as a stop.
  • a thin so-called graded buffer may also be formed on the silicon germanium-carbon layer 2203, thereby making it possible to form a stressed first silicon layer 2203 on the graded buffer.
  • the first silicon layer is partially oxidized, so that a first gate-insulating layer 2306 is formed from silicon oxide.
  • a first gate-insulating layer 2306 is formed from silicon oxide.
  • the lower gate region is later formed from the first polysilicon layer 2307, and the second silicon nitride layer 2328 later becomes a part of the second silicon nitride layer
  • the second silicon oxide layer 2309 may subsequently be used in an etching step as a protective layer for the second silicon nitride layer 2328.
  • a second photolithographic step is performed.
  • a photoresist is applied using a second mask which corresponds to the region indicated in FIG. 21 by means of the line 2113.
  • the second silicon oxide layer 2309, the second silicon nitride layer 2328 and the first layer of polysilicon 2307 are etched / the gate-insulating layer 2306 of the lower gate region can be used as etch stop.
  • the remaining photoresist is removed.
  • a third layer of silicon nitride 2308 is formed, wherein the formation is preferably carried out by conformal deposition.
  • the third silicon nitride layer 2308 anisotropically etched in a third etching step, whereby spacers 2308 are formed of silicon nitride.
  • the gate insulating layer 2306 is used as the etching stop layer.
  • the silicon nitride spacers 2308 serve to encapsulate the lower gate region.
  • the gate insulating layer 2306 is etched in a fourth etching step, in which case the encapsulation of the lower gate region, ie the spacers 2308, can serve as a mask.
  • the first silicon layer 2203 is etched, in which case the encapsulation of the lower gate region, i. the spacers 2308, serve as a mask and the silicon-germanium-carbon layer 2202 as a stop layer.
  • the silicon-germanium-carbon layer 2202 is etched, in which case the encapsulation of the lower gate region, i. the spacers 2308, serve as a mask.
  • the lower gate region of the planar double-gate transistor and its encapsulation are formed.
  • Silicon layer 2410 formed in the areas in which in the fifth and sixth etching step, the first silicon layer 2203 and the silicon-germanium-carbon layer 2202 was removed. From the crystalline second silicon layer 2410, the source region and the drain region are subsequently formed. Subsequently, the crystalline second silicon layer can be doped. In forming the crystalline second silicon layer 2410, small dislocations may occur due to the direction of growth, either from the sides or the channel region. However, these small dislocations have no influence on the characteristics of the planar double-gate transistor as long as the channel region thereof is unaffected since the source region and the drain region are highly doped and therefore have sufficient conductivity.
  • the source region and the drain region of the planar double-gate transistor are formed.
  • the sixth etching step may also be performed so that the silicon germanium-carbon layer is completely removed in the subregions patterned by the sixth etching step so that the carrier wafer 2201 of silicon is partially exposed. Subsequently, in these exposed regions of the carrier wafer 2201 made of silicon an implantation by means of, for example, boron, carbon or Nitride made. Subsequently, a thin layer of silicon-germanium-carbon is formed on the doped regions, which corresponds to the thinner regions of the silicon-germanium-carbon layer 2202, which were not removed in the sixth etching step in the exemplary embodiment of FIG.
  • the subsequent process steps in the modified process are the same as in
  • the first silicon nitride layer 2205 and the first silicon oxide layer 2204 are etched anisotropically by means of a seventh selective etching step, the lower gate region, ie the spacers 2308, serving as a mask.
  • the silicon substrate wafer 2201 may be used as the etching stopper layer.
  • the seventh anisotropic etching step the entire first silicon nitride layer 2205 and in an eighth anisotropic etching layer the entire first silicon oxide layer 2204 is removed, except in the region which is located below the lower gate region. The area can not be seen in FIG. 25, since it is located behind the section line SD in the view of FIG.
  • the remaining regions of the first silicon nitride layer 2205 serve to isolate the source / drain regions from the gate regions of the planar double gate transistor and the isolation of the channel region. Further, the first silicon nitride layer 2205 may be referred to as Protective layer serve in an etching step and / or used to form a flat surface.
  • the seventh etching step is sufficiently anisotropic.
  • the second silicon oxide layer 2309 has also been formed, which protects the second silicon nitride layer 2328, which forms part of the encapsulation of the first gate region.
  • the second silicon oxide layer 2309 is also removed during the eighth etching step.
  • the spacers 230-8 are also exposed to the etchant, and as a result, the spacers 2308 may be etched by the etchant, ie, a part of the spacers 2308 is removed from silicon nitride. This is indicated schematically in FIG. 25 in that the spacers 2308 are shown somewhat reduced. To ensure sufficient encapsulation, i.
  • the lower gate region is subsequently formed a third Siliziumnitrid für 2511.
  • the third silicon nitride layer is preferably formed by conformal deposition and also serves to serve as an etch stop layer in forming the second gate region, to assure self alignment of the second gate region, and to ensure sufficient isolation, as previously noted.
  • a third silicon oxide layer 2512 is formed on the entire layer arrangement, which serves to passivate the first gate region.
  • the third silicon oxide layer 2512 is subsequently planarized, preferably by means of chemical mechanical polishing, whereby a planarized surface is created, to which subsequently a handling wafer can be bonded.
  • the encapsulation of the source / drain region is formed and the preparation of the wafer bonding step is completed.
  • a handling wafer having a thick fourth silicon oxide layer 2613 is bonded to the planarized third silicon oxide layer 2512.
  • the handling wafer is thickly surrounded by a silicon oxide layer.
  • the third silicon oxide layer 2512 of the layer arrangement of FIG. 25, after it has been planarized, can be activated chemically or by means of plasma prior to the wafer bonding.
  • the layer arrangement is reversed. Therefore, starting from FIG. 26, the layer arrangement is shown rotated in the following figures, so that in FIG.
  • the silicon carrier wafer 2201 is removed. This is preferably done by grinding or by so-called smart-cut.
  • possible residues of the silicon carrier wafer 2201 are selectively etched back using alkaline solutions.
  • the etching back can be carried out for example by means of ethylene diamine pyrochatechol (EDP), tetra-methyl ammonium hydroxide (TMAH), potassium hydroxide (KOH) or choline (2-hydroxyethyl-trimethyl-ammonium hydroxide).
  • the enumerated etching solutions have a high selectivity with respect to silicon germanium ⁇ if the proportion of germanium is higher than 20%. Furthermore, silicon carbon is also well suited as an etch stop for most alkaline solutions. Due to this high selectivity, the ninth etching step, by means of which possible residues of the silicon carrier wafer 2201 are removed, is greatly simplified. Silicon nitride also acts as an etch stop if it is etched using alkaline solutions, so that the third silicon nitride layer 2511 acts as an etching stop layer in some areas.
  • the silicon germanium-carbon layer 2202 is removed in a selective tenth etching step.
  • an etchant is used, which is selective to silicon.
  • the tenth etching step can be carried out, for example, by means of hydrogen fluoride (HF), hydrogen peroxide (H 2 O 2 ) or by means of acetic acid (CH 3 COOH).
  • This tenth etching step also removes the remaining portions of the first silicon oxide layer 2204 and defines the region in which the second gate region, ie the upper gate region, is formed.
  • the first silicon nitride layer 2205 here has the same thickness as the first silicon layer 2203.
  • the sidewalls of the second silicon layer 2410 support self-tuning of the method in the tenth etching step, since the tenth etching step is performed with an etchant which does not silicon etched. Thus, a photolithographic step can be saved.
  • a fourth layer of silicon nitride 2715 is formed in the region which has been etched back by the tenth etching step.
  • spacers are formed from this fourth silicon nitride layer 2715, which form an encapsulation of the second gate region, i. of the upper gate area.
  • the oxidation step serves to form a fifth silicon oxide layer 2714, which serves as a gate insulating layer, by partial oxidation from the first silicon layer 2203, which forms the channel region of the double gate transistor, and the second silicon layer 2410, which forms the source / drain regions serves.
  • a second polysilicon layer 2716 is formed, which is subsequently planarized, preferably by means of chemical mechanical polishing.
  • the third silicon nitride layer 2511 may serve as a stop in the planarization step.
  • the second polysilicon layer 2716 forms the second gate region, ie the upper gate region, of the double gate transistor.
  • the exposed portions of the third silicon nitride layer 2511 are removed.
  • the second polysilicon layer 2716 i. the upper gate region is easily etched back, whereby a short circuit between the upper gate region 2716 and the second silicon layer 2410 forming the source / drain regions can be prevented from occurring.
  • the source / drain regions formed by the second silicon layer 2410 and the upper gate region formed by the second polysilicon layer 2716 are subsequently doped.
  • a first silicide layer 2818 is formed on the second silicon layer 2410, ie, the source / drain regions, and a second silicide layer 2819 is formed on the second polysilicon layer 2716, ie, the upper gate region, by forming a metal layer on the layer assembly hereinafter used to perform silicidation and to form the two silicide layers.
  • a thick sixth silicon oxide layer 2820 which ensures the insulation of the entire planar double gate transistor to the outside, is formed, and preferably planarized by means of chemical mechanical polishing.
  • FIGS. 29A and 29B Two alternatives will be explained with reference to FIGS. 29A and 29B as to how the two gate regions of the planar double gate transistor can be contacted.
  • the cross sections of FIGS. 29A and 29B are taken along the line G-G in FIG. 21.
  • FIG. 29A An embodiment will be explained with reference to FIG. 29A in which a first contact is formed for the upper gate region 2716 and in which a second contact is formed for the lower gate region 2307.
  • different voltages can be applied to the upper gate region 2716 and the lower gate region 2307. This is advantageous, for example, if the planar double gate Transistor should be used as a memory cell, which can independently store two bits.
  • a third photolithographic step is performed for which a photoresist is applied using a fourth mask corresponding to the line 2114 in Fig. 21.
  • an anisotropic fourteenth etching step is carried out, which includes a partial area in which the following
  • the sixth silicon oxide layer 2820 removed, wherein the second silicide layer 2819 of the upper gate region serves as ⁇ tzstopps ' layer.
  • the second silicide layer 2819 is removed using the second polysilicon layer 2716 as an etch stop layer.
  • the second polysilicon layer 2716 in the exposed region of the upper gate region is removed in an anisotropic sixteenth etching step, using the first silicon nitride layer 2205 as the etch stop layer.
  • the remaining photoresist residues are removed.
  • a controlled thermal oxidation of the second polysilicon layer 2617 and the second silicide layer 2819 is performed, whereby a seventh silicon oxide layer 2921 is formed.
  • the seventh silicon oxide layer 2921 serves as insulation of the contacting for the first gate region 2307 against the second gate region, so that no short circuit is caused between the two gate regions and so that a different voltage can be applied to the two gate regions.
  • an anisotropic seventeenth etching step the region of the first silicon nitride layer 2205 exposed in the sixteenth etching step is removed, thereby exposing the lower gate region 2307, that is, portions of the first polysilicon layer 2307.
  • the first polysilicon layer 2307 of the lower gate region is used as etch stop for this seventeenth etching step. Subsequently, on the region of the lower gate region 2307 exposed by the seventeenth etching step, a first metal layer 2923 is formed, which makes contact with the lower gate region 2307.
  • the planar double-gate transistor performed by the sixth silicon oxide layer is removed in partial regions by means of anisotropic etching, 2810 whereby the first silicide layer is exposed 2818th On the first silicide layer 2818 is below a Metal layer formed, which forms the contacts of the Source Suite.es and the drain region.
  • a common contact is formed for the upper gate area 2716 and the lower gate area 2307.
  • the same voltage can be applied to the upper gate region 2716 and the lower gate region 2307, and the control effect of both gate regions can be used for the channel region.
  • a fourth photolithographic step is performed, for which a photoresist is applied using a fourth mask corresponding to the line 2114 in Fig. 21.
  • an anisotropic eighteenth etching step is carried out, which removes a portion in which the formation of the contacting for the two gate regions is subsequently carried out of the sixth silicon oxide layer 2820, the second silicide layer 2819 serving as an etching stop.
  • an anisotropic nineteenth etching step is performed removed area of the second silicide layer and in which the second polysilicon layer 2716 of the upper gate region serves as an etch stop layer.
  • the second polysilicon layer 2716 in the exposed region of the upper gate region is removed in an anisotropic twentieth etching step, wherein the first silicon nitride layer 2205 is used as the etch stop layer.
  • a thin metal layer is applied to the exposed portions of the second polysilicon layer 2716 and the exposed regions of the second polysilicon layer 2716 are silicided, thereby forming a fourth silicide layer 2925 which reduces the contact resistance of the contacting of the upper gate region 2716.
  • Polysilicon layer 2307 are exposed.
  • the first polysilicon layer 2307 of the lower gate region is used.
  • a thin metal layer is formed on the region of the lower gate region 2307 exposed by the twenty-first etching step, and the first polysilicon layer 2307 of the lower gate region is silicided, thereby forming a fifth silicide layer 2926 which reduces the contact resistance of the contacting of the lower gate region 2307 ,
  • a third metal layer 2927 is formed on the fifth silicide layer 2926, which forms the contact with the lower gate region 2307 and the upper gate region 2716.
  • Process steps contacting the source region and the drain region formed. With the described sub-steps, the contacting of the two gate regions is completed and the planar double-gate transistor is formed.
  • FIG. 29C a layer sequence 2200C will be described which, like FIG. 29A and 29B along a section line GG of FIG. 21 is included.
  • the layer sequence 2200C of FIG. 29C illustrates a structure as obtained according to a method of forming silicidation alternative to FIG. 28, FIGS. 29A and 29B, respectively.
  • the layer sequence 2200C differs from the layer sequence 2200 of FIGS. 29A and 29B essentially in that the lower gate region 2307, the upper gate region 2716 and the two source / drain regions 2410 (not shown in FIG Silizid- contacting elements 2928 which are formed in a common process step, are provided.
  • the processing In order to form a double-gate field-effect transistor in accordance with the layer sequence 2200C, the processing must be modified with respect to the processing described with reference to FIGS. 22 to 27, as will be described below.
  • the processing is identical to the processing described with reference to FIGS. 22 to 27.
  • an etching step is performed that establishes a contact region for the lower gate region 2307 by exposing a portion of the first polysilicon layer 2307.
  • a siliciding layer 2819C is formed on the exposed portion of the first polysilicon layer 2307, the second
  • the described method provides additional degrees of freedom in processing through the use of a silicon germanium-carbon layer, since this silicon-germanium-carbon layer can be used well as an etch stop layer when alkaline etchants are used, especially when the germanium content is between 20 atomic percent and 40 atomic percent is chosen. If the various layers are selected according to the embodiment, not only eliminates the need to use a much more expensive SOI wafer as a starting substrate, but also allows a completely self-aligned process flow, ie the upper gate and the lower gate area are self-aligned and a difficult Adjustment in photolithographic process steps can be avoided.
  • the invention relates to a substrate having on a bulk silicon wafer a buried silicon germanium-carbon layer which is covered by a silicon layer.
  • the buried silicon-germanium-carbon layer has the advantage that it can be used as an etch stop layer. This is the case in particular for etching steps, which are carried out by means of an alkaline etchant, since a Germanium content of more than 20 atomic percent, the silicon-germanium-carbon layer is insensitive to alkaline etchant. Thereby ", additional degrees of freedom are created in the processing.
  • the substrate of the invention is also less expensive to manufacture than an SOI wafer.
  • germanium content mainly affects the ⁇ tzaltkeit
  • carbon content mainly affects the stress within the layer arrangement
  • Gerr ⁇ aniumanteil is between 20 atomic percent and 40 atomic percent and the carbon content is preferably between 2 atomic% and 5 atomic%.
  • silicon germanium carbon is a suitable material to prevent or at least drastically reduce diffusion of dopants, eg, the diffusion of dopants into the channel region.

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Abstract

Ein Substrat mit einer vergrabenen Schicht weist auf einem Silizium-Trägerwafer eine vergrabene erste Silizium-Germanium-Kohlenstoff-Schicht auf, auf welcher eine Siliziumschicht ausgebildet ist.

Description

Verfahren zum Herstellen eines integrierten Schaltkreises und Substrat mit vergrabener Schicht
Die Erfindung betrifft ein Verfahren zum Herstellen eines integrierten Schaltkreises und ein Substrat mit einer vergrabenen Schicht.
Bei der Herstellung von integrierten Schaltkreisen, beispielsweise Transistoren, werden häufig Ätzstoppschichten benötigt, um ein definiertes Ende eines Ätzvorgangs zu gewährleisten.
Eine Möglichkeit eine Ätzstoppschicht zu erzeugen ist das
Dotieren einer Siliziumschicht mit Bor. Um eine ausreichende Selektivität zwischen der Ätzung einer Siliziumschicht und einer mit Bor dotierten Siliziumschicht zu erzielen, ist eine hohe Dotierung nötig, d.h. es muss eine große Anzahl von Boratomen in das Silizium implantiert werden. Nachteilig wirkt sich bei einer solchen Ätzstoppschicht jedoch aus, dass das Bor leicht in das Silizium hinein diffundiert, so dass einerseits eine scharfe Trennung zwischen einer reinen Siliziumschicht und einer mit Bor dotierten Siliziumschicht kaum möglich ist, wodurch auch eine scharfe, gut definierte Grenzschicht, welche als Ätzstopp verwendet werden kann, zwischen der reinen Siliziumschicht und der mit Bor dotierten Siliziumschicht, d.h. anschaulich einen abrupten Übergang zwischen dotierten und undotierten Bereich oder anders gesagt einen Sprung in der Dotieratomkonzentration, nur schwer zu erzeugen ist. Andererseits verändert auch das in die Siliziumschicht hinein diffundierte Bor die elektrischen Eigenschaften der Siliziumschicht. Somit ist das Verwenden einer Bor dotierten Siliziumschicht als ÄtzstoppSchicht in einem Herstellungsprozess eines integrierten Schaltkreises aufwändig, insbesondere mit zunehmender Miniaturisierung der integrierten Schaltkreise, da dass Ausbilden einer gut definierten Grenzschicht zwischen dotierten und undotierten Bereich, durch die Diffusion noch weiter erschwert wird, wenn die integrierten Schaltkreise immer kleiner dimensioniert werden.
Eine alternative Möglichkeit eine Ätzstoppschicht bereitzustellen ist das Verwenden eines so genannten Silizium- auf-Isolator-Substrats (SOI-Wafer) . Ein SOI-Wafer weist auf einem Trägerwafer eine vergrabene Isolatorschicht, welche typiscϊierweise aus Siliziumoxid besteht, und über der Isolatorschicht eine Siliziumschicht auf. Eine solche vergrabene Siliziumoxidschicht kann als Ätzstoppschicht verwendet werden. Eine solche vergrabene Siliziumoxidschicht eines SOI-Wafer ist zwar auf einfache Weise als ÄtzstoppSchicht zu verwenden, jedoch ist die Herstellung eines SOI-Wafer aufwändig und kostenintensiv.
Aus [1] und [2] ist beispielsweise ein"selektives Ätzverhalten einer Silizium-Germanium-Schicht bekannt, wenn der Anteil von Germanium über 20% liegt. Aus [33 ist bekannt, dass für die GitterStruktur einer Silizium-Germanium-Kohlenstoff-Schicht hauptsächlich der Kohlenstoffanteil maßgeblich ist. Weiterhin ist aus [4] bekannt, dass Silizium-Kohlenstoff gegenüber alkalischen Lösungen unempfindlich ist. Aus [5] und [β] ist bekannt, dass eine Silizium-Germanium-Kohlenstoff-Schicht als Diffusionsbarriere verwendet werden kann. Aus [7] ist ferner bekannt, dass eine Silizium-Germanium-Kohlenstoff-Schicht gegenüber einer reinen Siliziumschicht verbesserte elektrische Eigenschaften aufweist. Aus [15] sind Silizium-Germanium basierte Schichten, die Silizium, Germanium und Kohlenstoff aufweisen, und Verfahren zum Herstellen von Silizium-Germanium-Kohlenstoff-Schichten auf einem Substrat bekannt.
Ferner wird auch in [16] ein Verfahren zum Herstellen einer' Halbleiter-Schichtenfolge beschrieben, welche auf einem Halbleiter-Substrat eine dotierte Silizium-Germanium- Kohlenstoff-Schicht aufweist.
Ist der integrierte Schaltkreis beispielsweise eine Speicherzelle, hat sich gezeigt, dass eine vergrabene Kapazität eine deutliche Verbesserung der Zellengröße, d.h. eine Verkleinerung der Speicherzelle, als auch der Leistungsfähigkeit der Speicherzelle bietet [8] . Wird ein SOI- MOSFET für eine solche Speicherzelle verwendet ermöglicht das Verwenden eines so genannten Backkontaktes für den Body des SOI-MOSFET eine Unterdrückung des Floating Body Effect, d.h. eine schnelle Ausgleichung der Majoritätsladungsträger [9], [10] . Eine andere Möglichkeit ist das Verwenden von vollständig an Ladungsträgern verarmten SOI-Transistoren mit ultradünnen SOI-Schichten, welche den Floating Body Effect reduzieren [11] .
Ein anderes Beispiel für einen integrierten Schaltkreis ist eine Anordnung aus Vertikaltransistoren, für dessen Herstellung in [12] ein Verfahren beschrieben ist, welches von einem SOI-Wafer ausgeht.
In manchen integrierten Schaltkreisen werden elektrisch schaltbare Materialien verwendet, beispielsweise organische Komplexe [13], deren elektrische Leitfähigkeit sich aufgrund einer an die organischen Komplexe, das heißt an das organische Material, angelegten elektrischen Spannung bis um den Faktor 104 ändern kann. Beispiele für solche organischen Komplexe sind beispielsweise aus [14] als N- (3-Nitrobenzyliden) -p- Phenylendiamin (NBPDA) bzw. als System der beiden Materialien 3- Nitrobenzalmalonitril (NBMN) und 1, 4-Phenylendiamin (pDA) bekannt.
Der Erfindung liegt das Problem zugrunde, ein Substrat mit einer vergrabenen Schicht und ein Verfahren zum Herstellen eines integrierten Schaltkreises, in dem ein solches Substrat verwendet werden kann, zu schaffen, welches Substrat eine vergrabene ÄtzstoppSchicht aufweist, welches auf einfache Weise herzustellen ist und welches mit Standardprozessen der Herstellungsverfahren für integrierte Schaltkreise kompatibel ist.
Das Problem wird durch das Substrat und das Verfahren zum Herstellen eines integrierten Schaltkreises mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Bei einem Verfahren zum Herstellen eines integrierten
Schaltkreises, wird auf einer ersten Seite eines Trägerwafers eine Silizium-Germanium-Kohlenstoff-Schicht und auf der Silizium-Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet. Ferner wird von der ersten Seite des Trägerwafer aus ein Handlingwafer gebondet und beim Ausbilden des integrierten Schaltkreises die Silizium-Germanium-Kohlenstoff- Schicht als Ätzstoppschicht verwendet.
Ein Substrat mit einer vergrabenen Schicht weist auf einem Trägerwafer eine vergrabene erste Silizium-Germanium- Kohlenstoff-Schicht auf, auf welcher eine Siliziumschicht ausgebildet ist. Das erfindungsgemäße Substrat kann auf einfache Weise mittels herkömmlicher Verfahren hergestellt werden. Die vergrabene SiIizium-Germanium-Kohlenstoff-Schicht des erfindungsgemäßen Substrats kann auf einfache Weise als ÄtzstoppSchicht verwendet werden. Insbesondere ist die Silizium-Germanium- Kohlenstoff-Schicht beim Ätzen mittels alkalischer Ätzmittel sehr gut als Ätzstoppschicht geeignet. Alkalische Ätzmittel sind selektiv auf Silizium-Germanium-Kohlenstoff, d.h. Silizium-Germanium-Kohlenstoff lässt sich im Gegensatz zu beispielsweise Silizium nicht mit alkalischen Ätzmitteln ätzen. Insbesondere ist eine solche Silizium-Germanium- Kohlenstoff-Schicht als "dynamische" ÄtzstoppSchicht geeignet, da die Empfindlichkeit gegenüber alkalischen Ätzmitteln auf einfache Weise einstellbar ist, indem der Anteil der Konstituenten, d.h. des Siliziums, des Germaniums und/oder des Kohlenstoff variiert wird.
Das erfindungsgemäße Substrat kann auch als Bulk-Substrat ausgebildet sein, d.h. als ein Substrat, bei dem der Silizium- Trägerwafer und/oder die vergrabene Silizium-Germanium- Kohlenstoff-Schicht und/oder die Siliziumschicht als BuIk- Schicht, d.h. dicke Schicht, ausgebildet sind.
Ein Aspekt der Erfindung kann anschaulich darin gesehen werden, dass durch das Einführen von Valenzband-Offsets in die Silizium-Germanium-Kohlenstoff-Schicht und durch die verbesserte Möglichkeit, Löcher in die Silizium-Germanium- Kohlenstoff-Schicht einzubringen, das Ätzstoppverhalten der Silizium-Germanium-Kohlenstoff-Schicht in Bezug auf alkalische Lösungen stark beeinflusst werden kann. Durch die Abhängigkeit des Ätzverhaltens von dem Anteil der Konstituenten werden auch extra Freiheitsgrade in der Prozessierung eines Substrats, welches eine vergrabene Silizium-Germanium-Kohlenstoff-Schicht aufweist, gewonnen. Auch zum Beeinflussen der Eigenschaften als Teil einer aktiven Vorrichtung, z.B. eines Kanalbereichs eines planaren Doppel-Gate-Transistors, lässt sich die Möglichkeit der Variation der Anteile der Konstituenten nutzen.
Die Silizium-Germanium-Kohlenstoff-Schicht kann somit nicht nur als Ätzstoppschicht verwendet werden, sondern kann, je nach verwendeter Anteile der einzelnen Konstituenten, selber als Schicht eines integrierten Schaltkreises verwendet werden. Dadurch dass das Verhalten als Ätzstoppschicht abhängig von den Anteilen, d.h. der Konzentration, der einzelnen Konstituenten ist, lassen sich verschiedene Kombinationen von Silizium-Germanium-Kohlenstoff-Schichten, d.h. mit verschiedenen Konzentrationen von Konstituenten, herstellen, welche dann wiederum unterschiedliche Eigenschaften bezüglich eines Ätzprozesses aufweisen. Beispielsweise ergibt sich ein selektives Ätzverhalten einer Silizium-Germanium-Schicht, d.h. ohne eine Einlagerung von Kohlenstoff, wenn der Anteil von Germanium über 20% liegt. Wird jedoch zusätzlich auch noch Kohlenstoff eingelagert, so ergibt sich die Möglichkeit, zusätzlich auftretenden Stress zu reduzieren, da das Einlagern von Kohlenstoff in die Silizium-Germanium-Schicht den Stress sowohl innerhalb der Silizium-Germanium-Kohlenstoff-Schicht als auch in einer auf der Silizium-Germanium-Kohlenstoff- Schicht ausgebildeten zusätzlichen Schicht, beispielsweise einer Siliziumschicht, reduziert. Dies kann dadurch erklärt werden, dass ein Kohlenstoffatom kleiner als ein Siliziumatom ist und somit ein Teil der Gitterverzerrung, welche durch das Einlagern der größeren Germaniumatome entsteht, ausgleicht. Hierdurch wird durch das Einlagern von Kohlenstoff in eine Silizium-Germanium-Schicht die Möglichkeit eröffnet, weitgehend stressfreie Schichten zu erzeugen. Um dies zu erreichen sind nur relativ geringe Mengen von Kohlenstoff nötig. Das Verwenden einer Silizium-Germanium-Kohlenstoff-Schicht ist insbesondere vorteilhaft, da für die Definition der Bandeigenschaften, d.h. Energieniveaus der einzelnen Bänder, der Schicht, welche das Ätzverhalten bestimmen, überwiegend der Anteil an Germanium entscheidend ist, wohingegen für die Gitterstruktur hauptsächlich der Kohlenstoffanteil maßgeblich ist. Somit lässt sich für jede gewünschte Bandstruktur eine stressfreie Gitterstruktur erzielen, indem der Anteil von Kohlenstoff angepasst wird. Weiterhin ist bekannt, dass auch Silizium-Kohlenstoff gegenüber alkalischen Lösungen unempfindlich ist.
Ein zusätzlicher Vorteil einer Silizium-Germanium-Kohlenstoff- Schicht ist, dass diese auch verwendet werden kann, um als Diffusionsbarriere zu dienen. Wie im Stand der Technik beschrieben, ist ein Problem des Verwendens einer Bor dotierten Siliziumschicht, dass das Bor leicht in die Siliziumschicht diffundiert. Dies ist insbesondere bei höheren Temperaturen, welche in vielen Prozessschritten in einer
Halbleiterfertigung nötig sind, der Fall, wodurch der Einsatz von Bor stark eingeschränkt oder zumindest erschwert wird. Eine Silizium-Germanium-Kohlenstoff-Schicht wirkt jedoch auch als Diffusionsbarriere, sodass eine solche Schicht auch zusammen mit einer Bordotierung verwendet werden kann, und dabei die Temperaturempfindlichkeit reduziert.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen. Die weiteren Ausgestaltungen der Erfindung, die im Zusammenhang mit dem Verfahren zum
Herstellen eines integrierten Schaltkreises beschreiben sind gelten auch für das Substrat mit einer vergrabenen Silizium- Germanium-Kohlenstoff-Schicht. In einer Weiterbildung wird auf der Siliziumschicht eine zweite Silizium-Germanium-Kohlenstoff-Schicht ausgebildet.
Das Ausbilden einer zweiten Silizium-Germanium-Kohlenstoff- Schicht weist den Vorteil auf, dass diese zu der ersten Silizium-Germanium-Kohlenstoff-Schicht unterschiedliche Anteile der Konstituenten aufweisen kann, wodurch beim Prozessieren ein unterschiedliches Ätzverhalten der Schichten genutzt werden kann. Auch kann durch die unterschiedlichen Anteile eine Verwendung der Silizium-Germanium-Kohlenstoff- Schichten als Schichten eines herzustellenden integrierten Schaltkreises, beispielsweise eines Transistors, erleichtert werden, da hierdurch die elektrischen Eigenschaften verändert werden. Zum Beispiel hat sich herausgestellt, dass eine Silizium-Germanium-Kohlenstoff-Schicht gegenüber einer reinen Siliziumschicht verbesserte elektrische Eigenschaften aufweist. Beispielsweise können die zwei unterschiedlichen Silizium-Germanium-Kohlenstoff-Schichten in einem Doppel-Gate- FeId-Effekt-Transistor mit unterschiedlichen Kanalmaterialien verwendet werden.
Anschaulich bedeutet das Verwenden einer zweiten Silizium- Germanium-Kohlenstoff-Schicht, dass die Freiheitsgrade bei einer nachfolgenden Prozessierung des Substrats weiter erhöht werden. Insbesondere, da die beiden Silizium-Germanium- Kohlenstoff-Schichten unterschiedliche Zusammensetzungen, d.h. Anteile der Konstituenten, aufweisen können.
Vorzugsweise liegt der Germaniumanteil in der Silizium- Germanium-Kohlenstoff-Schicht zwischen 20 Atomprozent und 40
Atomprozent.
Bei einem Anteil von 20 bis 40 Atomprozent von Germanium ist eine hohe Selektivität von alkalischen Ätzmitteln im Bezug auf die Silizium-Germanium-Kohlenstoff-Schicht erreichbar, d.h. die Silizium-Germanium-Kohlenstoff-Schicht ist gut als Ätzstoppschicht verwendbar.
In einer Weiterbildung weist die erste Silizium-Germanium- Kohlenstoff-Schicht eine Dicke von mehr als 100 nm ,_ vorzugsweise mehr als 150 nm_auf .
Besonders bevorzugt liegt der Kohlenstoffanteil in der Silizium-Germanium-Kohlenstoff-Schicht zwischen 2% und 5%.
Ein solcher Kohlenstoffanteil in der Silizium-Germanium- Kohlenstoff-Schicht ist insbesondere bei einem Germaniumanteil zwischen 20 Atomprozent und 40 Atomprozent vorteilhaft, da dann der Stress, welcher durch das Einlagern des Germaniums im Siliziumkristall entsteht, durch das Einlagern des Kohlenstoffs kompensiert werden kann.
Das Substrat kann in einem Verfahren zum Herstellen eines integrierten Schaltkreises verwendet werden.
In einem Ausführungsbeispiel wird auf der Siliziumschicht ein erster Gatebereich ausgebildet, wird eine auf dem ersten Gatebereich ausgebildete erste PassivierungsSchicht planarisiert, wird auf die planarisierte PassivierungsSchicht ein Handlingwafer gebondet, wird bei einem Ätzschritt, welcher einer Definition eines Bereiches für einen zweiten Gatebereich dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als ÄtzstoppSchicht verwendet, wird in dem definierten Bereich der zweite Gatebereich ausgebildet und wird der zweite
Gatebereich mittels einer zweiten Passivierungsschicht passiviert, womit ein Doppel-Gate-Transistor gebildet wird. in einem anderen Ausführungsbeispiel wird auf der Siliziumschicht ein Gatebereich eines Transistors der Speicherzelle ausgebildet, wird auf dem ersten Gatebereich eine erste PassivierungsSchicht ausgebildet, in welcher eine Kapazität ausgebildet wird, und planarisiert, wird auf die planarisierte PassivierungsSchicht ein Handlingwafer gebondet, wird bei einem Ätzschritt, welcher einer Definition eines Bereiches für ein Bodykontakt dient, die vergrabene Silizium- Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet, wird in dem Bereich der Bodykontakt ausgebildet und wird der Bodykontakt mittels einer zweiten PassivierungsSchicht passiviert, womit eine Speicherzelle gebildet wird.
In einem zusätzlichen Ausführungsbeispiel werden in der Siliziumschicht Gatebereiche, Drainbereiche und Kanalbereiche der Vertikaltransistoren ausbildet, wird auf den Drainbereichen und den Kanalbereichen eine KontaktSchicht ausgebildet, welche die Drainbereiche der Vertikaltransistoren miteinander koppelt, wird auf der Kontaktschicht eine erste Passivierungsschicht ausgebildet, welche planarisiert wird, wird auf die planarisierte Passivierungsschicht ein Handlingwafer gebondet, wird bei einem Ätzschritt, welcher einer Ausbildung von Sourcebereichen der Vertikaltransistoren dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet, werden die Sourcebereiche der Vertikaltransistoren und eine Bitleitung, welche die Sourcebereiche der Vertikaltransistoren miteinander koppelt, ausgebildet und wird die Bitleitung mittels einer zweiten Passivierungsschicht passiviert, womit eine Anordnung von Vertikaltransistoren gebildet wird.
In einem weiteren Ausführungsbeispiel wird in der Siliziumschicht ein SOI-Bereich ausgebildet, auf welchem eine leitfähige Schicht ausgebildet wird, welche planarisiert wird, wird auf die planarisierte leitfähigen Schicht ein Handlingwafer gebondet und wird bei einem Ätzschritt, welcher einem Freilegen des SOI-Bereiches dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet, womit ein Substrat mit einem Bulk-Bereich und einem SOI-Bereich gebildet wird.
Unter Silizium-Germanium-Kohlenstoff wird in dieser Anmeldung ein Material aus Silizium-Germanium mit geringen Mengen von Kohlenstoff verstanden, d.h. Silizium, welchem ein gewisser Anteil, vorzugsweise zwischen 20 Atomprozent und 40 Atomprozent, Germanium zugemischt wird und,,,ferner ein geringer Anteil von Kohlenstoff beigemischt wird, vorzugsweise zwischen 2 Atomprozent und 5 Atomprozent. Silizium-Germanium- Kohlenstoff kann als kristalline Struktur vorliegen, bei der in einem Siliziumkristall ein Teil der Siliziumatome durch Germaniumatome und durch Kohlenstoffatome ersetzt ist. Als allgemeine Formel für die Silizium-Germanium-Kohlenstoff- Schicht gilt Si3,-x-γGexCy, wobei x vorzugsweise zwischen 0,2 und 0,4 und y vorzugsweise zwischen 0,02 und 0,05 liegt.
Ein zusätzlicher Vorteil des erfindungsgemäßen Substrats ist es, dass es ermöglicht, bei dem Herstellungsprozess die
Prozessschritte bei Raumtemperatur durchzuführen, zum Beispiel müssen beim- Waferbonden keine erhöhten Temperaturen verwendet werden.
Alkalische Ätzmittel, gegenüber denen eine Silizium-Germanium- Kohlenstoff-Schicht als ÄtzstoppSchicht geeignet ist, sind beispielsweise Ethylen Diamin Pyrochatechol (EDP) , Tetra- Methyl Ammonium Hydroxid (TMAH) , Kaliumhydroxid (KOH) oder Cholin (2-Hydroxyethyl-Trimethyl-Ammoniumhydroxid) . Ätzmittel, welche Silizium-Germanium-Kohlenstoff selektiv zu Silizium oder Siliziumnitrid ätzen sind beispielsweise Fluorwasserstoff (HF) , Wasserstoffperoxyd (H2O2) oder Essigsäure (CH3COOH)
Zusammenfassend betrifft die Erfindung ein Substrat, welches auf einem Bulk-Siliziumwafer eine vergrabene Silizium- Germanium-Kohlenstoff-Schicht aufweist, welche von einer Siliziumschicht bedeckt ist. Die vergrabene Silizium- Germanium-Kohlenstoff-Schicht weist..den Vorteil auf, dass sie als Ätzstoppschicht geeignet ist. Dies ist insbesondere der Fall für Ätzschritte, welche mittels eines alkalischen Ätzmittels durchgeführt werden, da ab einen Germaniumanteil von mehr als 20 Atomprozent, die Silizium-Germanium- Kohlenstoff-Schicht unempfindlich für alkalische Ätzmittel ist. Hierdurch werden zusätzliche Freiheitsgrade beim Prozessieren geschaffen. Ferner ist das erfindungsgemäße Substrat auch kostengünstiger herzustellen als ein SOI-Wafer. Mittels Einlagerung des Kohlenstoffes ist es möglich Stress, welcher durch die Einlagerung des größeren Germaniumatoms in einem Siliziumgitter entsteht, zu kompensieren. Somit lässt sich eine stressfreie Silizium-Germanium-Kohlenstoff-Schicht erzeugen, indem die Anteile der einzelnen Komponenten aufeinander angepasst werden, wobei der Germaniumanteil hauptsächlich die Ätzempfindlichkeit beeinflusst, während der Kohlenstoffanteil hauptsächlich den Stress innerhalb der Silizium-Germanium-Kohlenstoff-Schicht beeinflusst. Vorzugsweise liegt der Germaniumanteil zwischen 20 Atomprozent und 40 Atomprozent und der Kohlenstoffanteil liegt vorzugsweise zwischen 2 Atomprozent und 5 Atomprozent.
Ein zusätzlicher Vorteil des Verwendens von Silizium- Germanium-Kohlenstoff ist, dass Silizium-Germanium-Kohlenstoff ein geeignetes Material ist, um Diffusion von Dotierstoffen, z.B. die Diffusion von Dotierstoffen in den Kanalbereich, zu unterbinden oder zumindest drastisch zu reduzieren, wodurch z.B. eine bessere und zuverlässigere Steuerung des Kanalbereichs ermöglicht wird.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Figur 1 eine schematische Querschnittsansieht einer
Schichtanordnung mit einer vergrabenen Silizium- Germanium-KohlenstoffSchicht gemäß einem ersten Ausführungsbeispiel der Erfindung;
Figur 2 eine schematische Querschnittsansicht einer
Schichtanordnung mit einer vergrabenen Silizium- Germanium-KohlenstoffSchicht gemäß einem zweiten Ausführungsbeispiel der Erfindung;
Figur 3 eine schematische Querschnittsansicht einer
Schichtanordnung eines Verfahrens gemäß einem dritten Ausführungsbeispiel zur Herstellung eines Doppel-Gate-Transistors;
Figur 4 eine schematische Querschnittsansicht einer
Schichtanordnung des dritten Ausführungsbeispiels zur Herstellung des Doppel-Gate-Transistors nach zusätzlichen Teilschritten zum Ausbilden des Doppel- Gate-Transistors;
Figur 5 eine schematische Querschnittsansicht einer
Schichtanordnung des dritten Ausführungsbeispiels zur Herstellung des Doppel-Gate-Transistors nach zusätzlichen Teilschritten zum Ausbilden des Doppel- Gate-Transistors;
Figur 6 eine schematische Querschnittsansicht einer Schichtanordnung eines Verfahrens gemäß einem vierten Ausführungsbeispiel zur Herstellung einer Speicherzelle;
Figur 7 eine schematische Querschnittsansicht einer Schichtanordnung des vierten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der Speicherzelle;
Figur 8 eine schematische Querschnittsansicht einer Schichtanordnung des vierten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der Speicherzelle;
Figur 9 eine schematische Querschnittsansicht einer Schichtanordnung des vierten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der Speicherzelle;
Figur 10 eine schematische Querschnittsansicht einer Schichtanordnung des vierten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der Speicherzelle;
Figur 11 eine schematische Querschnittsansicht einer Schichtanordnung eines Verfahrens gemäß einem fünften Ausführungsbeispiel zur Herstellung vergrabener Leiterbahnen; Figur 12 eine schematische Querschnittsansicht einer
Schichtanordnung des fünften Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der vergrabenen Leiterbahnen;
Figur 13 eine schematische Querschnittsansicht einer
Schichtanordnung des fünften Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der vergrabenen Leiterbahnen;
Figur 14 eine schematische Querschnittsansicht einer
Schichtanordnung des fünften Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der vergrabenen Leiterbahnen;
Figur 15 eine schematische Querschnittsansicht einer
Schichtanordnung eines Verfahrens gemäß einem sechsten Ausführungsbeispiel zur Herstellung eines so genannten Smart-Circuit;
Figur 16 eine schematische Querschnittsansicht einer
Schichtanordnung des sechsten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Smart-Circuit;
Figur 17 eine schematische Querschnittsansicht einer
Schichtanordnung des sechsten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Srαart-Circuit;
Figur 18 eine schematische Querschnittsansicht einer
Schichtanordnung des sechsten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Smart-Circuit; Figur 19 eine schematische Querschnittsansicht einer
Schichtanordnung des sechsten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Smart-Circuit;
Figur 20 eine schematische Querschnittsansicht einer
Schichtanordnung des sechsten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Smart-Circuit;
Figur 21 eine schematische Draufsicht auf einen planaren Doppel-Gate-Transistor, welche ein schematisches Layout eines Doppel-Gate-Transistors gemäß einem siebten Ausführungsbeispiel der Erfindung zeigt;
Figur 22 - eine schematische Querschnittsansicht einer
Schichtanordnung nach Teilschritten eines Verfahrens gemäß des siebten Ausführungsbeispiel zur Herstellung eines Doppel-Gate-Transistors;
Figur 23 eine schematische Querschnittsansieht einer
Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors ;
Figur 24 eine schematische Querschnittsansicht einer
Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
Figur 25 eine schematische Querschnittsansicht einer
Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
Figur 26 eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
Figur 27 eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
Figur 28 eine schematische Querschnittsansicht einer, Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
Figur 29A eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
Figur 29B eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach alternativen Teilschritten zur Herstellung des Doppel-Gate-Transistors; und
Figur 29C-eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach Teilschritten eines alternativen Verfahrens zur Herstellung des Doppel-Gate-Transistors. Bezugnehmend auf die Figuren werden Ausführungsbeispiele der Erfindung näher erläutert.
Fig.l zeigt eine erfindungsgemäße Schichtanordnung 100, welche auf einem Silizium-Trägerwafer 101 eine Schicht 102 aus Silizium-Germanium-Kohlenstoff aufweist. Auf der Silizium- Germanium-Kohlenstoff-Schicht 102 ist eine Siliziumschicht 103 ausgebildet. Die Silizium-Germanium-Kohlenstoff-Schicht 102 bildet die vergrabene Schicht, welche als Ätzstoppschicht verwendet werden kann.
Vorzugsweise beträgt der Germaniumanteil in der Silizium- Germanium-Kohlenstoff-Schicht zwischen 20 Atomprozent und 40 Atomprozent und der Kohlenstoffanteil zwischen 2 Atomprozent und 5 Atomprozent.
Fig.2 zeigt eine erfindungsgemäße Schichtanordnung 200, welche auf einem Silizium-Trägerwafer 201 eine erste Schicht 202 aus Silizium-Germanium-Kohlenstoff aufweist. Auf der Silizium- Germanium-Kohlenstoff-Schicht 202 ist eine Siliziumschicht 203 ausgebildet, auf welcher eine zweite Silizium-Germanium- Kohlenstoff-Schicht 204 ausgebildet ist. Die Silizium- Germanium-Kohlenstoff-Schicht 202 bildet die vergrabene Schicht, welche als Ätzstoppschicht verwendet werden kann. Auch die zweite Silizium-Germanium-Kohlenstoff-Schicht 204 kann als Ätzstoppschicht verwendet werden. Ferner können beide Silizium-Germanium-Kohlenstoff-Schichten mit unterschiedlichen Anteilen der einzelnen Konstituenten ausgebildet sein, so dass sie in einem Ätzschritt unterschiedliches Verhalten aufweisen und/oder unterschiedliche Eigenschaften aufweisen, wenn sie als Schichten eines integrierten Schaltkreises, beispielsweise eines Transistors, verwendet werden. Durch die Möglichkeit den Germaniumanteil unterschiedlich zu wählen, ist es möglich für nachfolgende Prozessierungsschritte zusätzliche Freiheitsgrade zu erlangen. Für eine Verwendung als Ätzstoppschicht ist es besonders vorteilhaft, wenn der Germaniumanteil zwischen 2.0 Atomprozent und 40 Atomprozent beträgt. Der Anteil von Kohlenstoff kann variiert werden, um Stress, welcher durch das Einlagern von Germanium in einen Siliziumkristall entsteht, zu verringern. Um den Stress, der durch einen Anteil von 20 bis 40 Atomprozent Germanium verursacht wird zu kompensieren, ist ein Anteil von 2
Atomprozent bis 5 Atomprozent von Kohlenstoff nötig. Es hat sich herausgestellt, dass sich der Anteil von Kohlenstoff -kaum auf die Ätzeigenschaften der Silizium-Germanium-Kohlenstoff- Schicht auswirkt, sodass die beiden Parameter Ätzverhalten und Stress praktisch unabhängig voneinander eingestellt werden können.
Anhand der Fig.3 bis 5 wird nachfolgend kurz ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Doppel-Gate-Transistors erläutert, bei dem ein erfindungsgemäßes Substrat verwendet werden kann.
In Fig.3 ist eine Schichtanordnung 300 gezeigt, welche ausgehend von einem Substrat, wie es in Fig.l gezeigt ist, hergestellt wird. Auf einem Silizium-Trägerwafer 301 ist eine SiIizium-Germanium-Kohlenstoff-Schicht 302 ausgebildet, auf welcher wiederum eine erste Siliziumschicht 303 ausgebildet ist. Dies entspricht der erfindungsgemäßen Schichtanordnung, wie sie in Fig.l gezeigt ist. Auf der ersten Siliziumschicht 303 wird nachfolgend ein erster Gatebereich ausgebildet. Als erstes wird hierzu eine erste Gate-isolierende Schicht 305 ausgebildet. Diese kann beispielsweise mittels thermischer Oxidation eines Teils der ersten Siliziumschicht 303 ausgebildet werden. Auf der ersten Gate-isolierenden Schicht 305 wird nachfolgend eine erste Polysiliziumschicht 306, welche als erster Gatebereich verwendet wird, und eine erste Siliziumnitridschicht 307, welche als Einkapselung des ersten Gatebereichs 306 dient, ausgebildet. In Fig.3 ist noch eine zweite Siliziumoxidschicht 308 auf der ersten
Polysiliziumschicht 306 ausgebildet, welche zweite Siliziumoxidschicht 308 ebenfalls mittels der Einkapselung 307 umschlossen ist.
Ferner ist auf der ersten Siliziumschicht 303 und dem ersten Gatebereich 306 eine erste Siliziumoxidschicht -304 ausgebildet, welche als PassivierungsSchicht des ersten__ Gatebereichs 306 dient.
Unter Bezugnahme auf Fig.4 werden Teilschritte des Verfahrens zum Herstellen eines Doppel-Gate-Transistors beschrieben, welche hauptsächlich einem Waferbondschritt dienen.
Zum Vorbereiten eines Waferbondschrittes wird die Oberfläche der ersten Siliziumoxidschicht 304, vorzugsweise mittels chemisch-mechanischen Polierens, planarisiert. Anschließend wird auf der planarisierten Oberfläche der ersten Siliziumoxidschicht 304 ein so genannter Handlingwafer gebondet. Der Handlingwafer kann mittels üblicher Bondverfahren gebondet werden. Der Handlingwafer weist eine dritte Siliziumoxidschicht 409 auf, mit welcher er auf die planarisierte erste Siliziumoxidschicht 304 gebondet wird. Falls der Handlingwafer aus einer Siliziumschicht ausgebildet ist, kann die dritte Siliziumschicht 409 des Handlingwafer mittels thermischer Oxidation des Siliziums der
Siliziumschicht der Handlingwafer erzeugt werden. Dieser Fall ist in Fig.4 mit der zweiten Siliziumschicht 410 angedeutet. Ferner ist in Fig.4 auch die Bond-Schnittstelle 411 angedeutet, an welcher die Schichtanordnung aus Fig.3 und der Handlingwafer gebondet werden.
Unter Bezugnahme auf Fig.5 werden kurz Teilschritte des Verfahrens zum Herstellen eines Doppel-Gate-Transistors beschrieben, welche hauptsächlich dem Ausbilden eines zweiten Gatebereichs dienen.
Ausgehend von der Schichtanordnung 300 wie sie in Fig.4 dargestellt ist, wird in einem ersten Schritt der Silizium- Trägerwafer 301 entfernt. Dies geschieht mittels eines ersten Ätzschrittes, wobei ein Ätzmittel verwendet wird, welches Silizium selektiv zu Silizium-Germanium-Kohlenstoff ät'zt. Hierdurch wird sichergestellt, dass die Silizium-Germanium- Kohlenstoff-Schicht 302 als Ätzstoppschicht verwendet werden kann. Nachfolgend ist es möglich die Silizium-Germanium- Kohlenstoff-Schicht 302 mittels eines zweiten Ätzschrittes, in welchem ein Ätzmittel, welches das Silizium-Germanium- Kohlenstoff selektiv zu der ersten Siliziumschicht 303 ätzt, verwendet wird, zu entfernen. Durch den zweiten Ätzschritt wird die erste Siliziumschicht 303 freigelegt, aus welcher nachfolgend der Kanalbereich des Doppel-Gate-Transistors gebildet werden kann. Durch das Verwenden der Silizium- Germanium-Kohlenstoff-Schicht 302, welche anschaulich im ersten Ätzschritt die erste Siliziumschicht 303 schützt, wird sichergestellt, dass die Dicke des Kanalbereichs genau eingehalten werden kann. Als Dicke des Kanalbereichs ergibt sich genau die Dicke, welche die erste Siliziumschicht 303 hat.
Die weiteren Teilschritte zum Herstellen des zweiten Gatebereichs sind in der Halbleitertechnologie übliche Schritte. Die weitern Teilschritte beziehen sich auf die Ausbildung eines Sourcebereichs und eines Drainbereichs mittels einer dritten Siliziumschicht 512, welche in Teilbereichen der ersten Siliziumschicht 303 zu entgegengesetzten Seiten des Kanalbereichs ausgebildet wird. In dem Bereich, in welchem keine dritte Siliziumschicht 512 ausgebildet wird, d.h. in dem Bereich, welcher den ersten Gatebereich gegenüberliegt wird der zweite Gatebereich ausgebildet. Zum Ausbilden des zweiten Gatebereichs wird eine zweite Gate-isolierende Schicht 513 ausgebildet. Die zweite Gate-isolierende Schicht 513 kann beispielsweise mittel thermischer Oxidation von Teilen der ersten Siliziumschicht 303 ausgebildet werden. Auf der zweiten Gate-isolierenden Schicht 513 wird eine zweite Polysiliziumschicht 514 ausgebildet, welche nachfolgend den zweiten Gatebereich bildet. Auf dem zweiten Gatebereich kann eine vierte Siliziumoxidschicht 516 ausgebildet werden. Um den zweiten Gatebereich 514 und, falls ausgebildet, um die vierte Siliziumoxidschicht 516 wird eine zweite Siliziumnitridschicht 515 ausgebildet, welche der Einkapselung und damit der Isolation des zweiten Gatebereichs dient. Eine fünfte Siliziumoxidschicht 517 wird als PassivierungsSchicht des zweiten Gatebereichs 514 des Sourcebereichs und des Drainbereichs ausgebildet.
Mit dem in Zusammenhang mit den Fig.3 bis 5 erläuterten Teilschritten ist das Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors beendet. Das erläuterte Verfahren ist nicht selbstjustierend, so dass die Justierung des zweiten Gatebereichs gegenüber den ersten Gatebereich, d.h. das Sicherstellen, dass sich der zweite Gatebereich genau auf der entgegengesetzten Seite des Kanalbereichs wie der erste Gatebereich befindet, mittels lithographischer Justierung vorgenommen werden muss, d.h. es wird mittels genauen Einhalten der Positionierung von Masken bei dem Herstellungsprozess sichergestellt, dass sich die beiden Gatebereiche gegenüberliegen.
Eine alternative Möglichkeit ist es einen Doppel-Gate- Transistor herzustellen, welcher einen Kanalbereich aus einem anderen Material als Silizium aufweist, beispielsweise Silizium-Germanium-Kohlenstoff, Silizium-Kohlenstoff oder Germanium. Dies kann beispielsweise geschehen indem von einem Wafer wie er in Fig.2 dargestellt ist ausgegangen wird, d.h. einem Wafer, welcher zusätzlich eine nicht vergrabene
Silizium-Germanium-Kohlenstoff-Schicht aufweist. Mittels Verwendens eines solchen Wafer ist es auf einfache Weise möglich den Kanalbereich aus einer Silizium-Germanium- Kohlenstoff-Schicht herzustellen.
Im Folgenden wird anhand der Fig.6 bis 10 ein Verfahren zum Herstellen einer Speicherzelle erläutert, bei welchem ein erfindungsgemäßes Substrat verwendet werden kann.
Eine solche Speicherzelle, welche eine Gigabit-SOI-DRAM
Speicherzelle mit selbstjustiertem Bodykontakt sein kann, ist ein weiteres Beispiel für einen integrierten Schaltkreis, welcher mittels des erfindungsgemäßen Substrats auf einfache Weise hergestellt werden kann, wobei eine vergrabene Kapazität eine deutliche Verbesserung der Zellengröße, d.h. eine Verkleinerung der Speicherzelle, als auch der Leistungsfähigkeit der Speicherzelle bietet. Eine Tatsache, welche zu berücksichtigen ist, sind Flüchtigkeitseffekte des Floating-Körpers, insbesondere bei langen Speicherzeiten und Anwendungen mit geringem Leistungsverbrauch. Das Potential des Bo&ykontakts eines herkömmlichen teilweise an Ladungsträgern verarmten SOI-MOSFET ist abhängig von seiner Historie, welche die Schwellenspannung verändert (Floating Body Effect) , und verursacht schließlich Datenverluste, welche durch Leckströme verursacht werden. Auf der anderen Seite ermöglicht das Verwenden eines so genannten Backkontaktes für den Body des SOI-MOSFET eine Unterdrückung des Floating Body Effect, d.h. eine schnelle Ausgleichung der Majoritätsladungsträger. Eine andere bekannte Möglichkeit ist das Verwenden von vollständig an Ladungsträgern verarmten SOI-Transistoren mit ultradünnen SOI-Schichten, welche den Floating Body Effect reduzieren.
In Fig.6 ist eine,-Schichtanordnung 600 gezeigt, welche ausgehend von einem Substrat, wie es in Fig.l gezeigt ist, hergestellt wird. Auf einem Silizium-Trägerwafer 601 ist eine Silizium-Germanium-Kohlenstoff-Schicht 602 ausgebildet, auf welcher wiederum eine erste Siliziumschicht 603 ausgebildet ist. Dies entspricht der erfindungsgemäßen Schichtanordnung, wie sie in Fig.l gezeigt ist. Auf der ersten Siliziumschicht wird mittels eines ersten photolithographischen Schrittes ein aktives Gebiet definiert, d.h. der Bereich, in welchem nachfolgend ein Sourcebereich, ein Drainbereich und der Kanalbereich eines Transistors der Speicherzelle ausgebildet wird. Ferner wird mittels dieses ersten photolithographischen Schrittes auch ein Bereich definiert, welcher nachfolgend der Isolation der Speicherzelle dient. Bei der Definition dieser beiden Gebiete kann beispielsweise die so genannten Shallow Trench Isolation oder die Ausbildung einer so genannten MESA- Struktur, d.h. eine podestartige oder tischartige Struktur, durchgeführt werden. Nachfolgend wird eine thermische Oxidation der ersten Siliziumschicht 603 durchgeführt, wodurch eine Gate-isolierende Schicht 604 ausgebildet wird. Nachfolgend wird mittels Standartprozessschritten der Halbleiterprozesstechnik ein Gatebereich der Speicherzelle und eine Einkapselung desselben ausgebildet. Hierzu wird eine erste Polysiliziumschicht 605, welche den Gatebereich bildet und auf dieser eine erste Siliziumoxidschicht 607 ausgebildet. Anschließend wird ein zweiter photolithographischer Schritt durchgeführt mittels dessen Teilbereiche der ersten Siliziumoxidschicht 607, der ersten Polysiliziumschicht 605 und der Siliziumoxidschicht, aus welcher die Gate-isolierende Schicht ausgebildet wird, entfernt werden, wobei der Gatebereich definiert wird. Der Gatebereich 605 und die erste Siliziumoxidschicht 607 wird nachfolgend mit einer ersten Siliziumnitridschicht 606 'umgeben-, welche die Einkapselung des Gatebereichs 605 bildet. Der Gatebereich 605 bildet die Wortleitung der Speicherzelle.
Mit den mit Bezug auf Fig.6 beschriebenen Teilschritten ist der Gatebereich des Transistors der Speicherzelle und dessen Einkapselung abgeschlossen.
Nachfolgend werden mit Bezug auf die Fig.7 Teilschritte des Verfahrens zum Herstellen einer Speicherzelle beschrieben, welche hauptsächlich dem Prozessieren der Silizium-Germanium- Kohlenstoff-Schicht und dem Passivieren des Transistors der Speicherzelle dienen.
Ausgehend von der Schichtanordnung 600, wie sie in Fig.6 gezeigt ist, wird ein erster anisotroper Ätzschritt durchgeführt, mittels welchen Teile der ersten Siliziumschicht 603 entfernt werden. Hierbei kann die Einkapselung 606 als Maske verwendet werden, wodurch die Bereiche der ersten
Siliziumschicht 603, welche sich unterhalb der Einkapselung 606 befinden, nicht entfernt werden und in der Schichtanordnung verbleiben. Diese Bereiche der ersten Siliziumschicht 603 bilden nachfolgend den Kanalbereich des Transistors der Speicherzelle. Beim ersten Ätzschritt kann die Silizium-Germanium-Kohlenstoff-Schicht 602 als ÄtzStoppschicht dienen, indem ein Ätzmittel verwendet wird, welches vorzugsweise ausreichend selektiv auf Silizium gegenüber Silizium-Germanium-Kohlenstoff ist. Nachfolgend wird ein zweiter selektiver anisotroper Ätzschritt durchgeführt, wobei wiederum die Einkapselung 606 als Maske verwendet werden kann. Das zweite Ätzmittel wird vorzugsweise so gewählt, dass es selektiv nur die Silizium-Germanium-Kohlenstoff-Schicht 602 ätzt. Bei dem zweiten Ätzschritt ist zu beachten, dass die Silizium-Germanium-Kohlenstoff-Schicht 602 nicht in ihrer gesamten Dicke, d.h. nicht bis zu dem Silizium-Trägerwafer 601 geätzt wird, sondern auch in dem Bereich, welcher nicht durch die Einkapselung 606 abgedeckt ist, eine Silizium-Germanium- Kohlenstoff-Schicht 602 auf dem Silizium-Trägerwafer 601 verbleibt.
Anschließend wird eine zweite Siliziumschicht 708 auf der Silizium-Germanium-Kohlenstoff-Schicht 601 ausgebildet, aus welcher nachfolgend der Sourcebereich und der Drainbereich des Transistors der Speicherzelle ausgebildet werden. Die Siliziumschicht 708 wird im Wesentlichen in einer solchen Dicke ausgebildet, dass sie mit der Gate-isolierenden Schicht 604 abschließt, d.h. die gleiche Dicke aufweist. Nachfolgend kann eine Dotierung und eine thermische Aktivierung des Sourcebereichs und des Drainbereichs durchgeführt werden. Insbesondere ist es vorteilhaft die Dotierung und Aktivierung während dieses Prozesszeitpunktes durchzuführen, wenn es bei nachfolgenden Prozessschritten zu Problemen durch hohe Temperaturen kommen könnte, wie es zum Beispiel bei der
Verwendung von Hoch-k Materialien für einen Kapizitäts-Stack der Speicherzelle der Fall ist.
Nachfolgend wird als Passivierungsschicht eine zweite Siliziumoxidschicht 709 auf der gesamten Schichtanordnung 600 ausgebildet. Somit bedeckt die zweite Siliziumoxidschicht 709 die zweite Siliziumschicht 708, d.h. den Sourcebereich und den Drainbereich, und den Gatebereich des Transistors. Anschließend wird die zweite Siliziumoxidschicht 709 planarisiertr was vorzugsweise mittels chemisch mechanischen Polierens durchgeführt wird.
Mit den unter Bezug auf Fig.7 beschriebenen Teilschritten ist die Ausbildung des Sourcebereichs und des Drainbereich und die Passivierung des Transistors abgeschlossen.
Nachfolgend werden mit Bezug auf die Fig.8 Teilschritte des Verfahrens zum Herstellen einer Speicherzelle beschrieben, welche hauptsächlich dem Ausbilden eines Kapizitäts-Stack und dessen Kontaktierung mit dem Transistor dienen.
Ausgehend von der Schichtanordnung 600, wie sie in Fig.7 gezeigt ist, wird ein dritter photolithographischer.Schritt durchgeführt, mittels dessen ein Bereich definiert wird, welcher der Kontaktierung des Source/Drainbereichs des Transitors dient, d.h. es wird in einem Teilbereich der Schichtanordnung die zweite Siliziumoxidschicht 709 mittels eines anisotropen Ätzschrittes entfernt, so dass in dem Teilbereich ein Loch gebildet wird, in dem die zweite Siliziumschicht 708, welche den Source/Drainbereich des Transistors bildet, freigelegt wird. Nachfolgend wird das Loch mit einer zweiten Polysiliziumschicht 810 aufgefüllt, um den Kontakt zu dem Source/Drainbereich auszubilden. Das Polysilizium der zweiten Polysiliziumschicht 810 ist vorzugsweise dotiertes Polysilizium. Alternativ kann das Loch auch mittels einer Metallschicht aufgefüllt werden, d.h. der Kontakt des Source/Drainbereichs mit einer Metallschicht ausgebildet werden.
Nachfolgend wird die zweite Siliziumoxidschicht 709 und die zweite Polysiliziumschicht 810 planarisiert, was vorzugsweise mittels chemisch mechanischen Polierens durchgeführt wird. Anschließend wird auf der planarisierten Oberfläche ein vierter photolithographischer Schritt durchgeführt, mittels welchem ein Bereich definiert wird, in welchem nachfolgend der Kapazitäts-Stack ausgebildet wird. Zu beachten ist, dass der Bereich in dem das Kapazitäts-Stack ausgebildet wird, die Kontaktierung des Source/Drainbereichs, also die zweite Polysiliziumschicht 810 umfassen muss. In einer einfachen Form, wie sie in Fig.8 dargestellt ist, besteht der Kapazitäts-Stack aus einer dritten Polysiliziumschicht 811, um welche herum, d.h.". anschaulich als Einkapselung, eine dritte Siliziumoxidschicht 812 ausgebildet wird, um welche herum, wiederum anschaulich als Einkapselung, eine vierte Polysiliziumschicht 813 ausgebildet wird. Die dritte Polysiliziumschicht 811 und die vierte Polysiliziumschicht 813 bilden anschaulich zwei Platten eines Kondensators aus und die dazwischen ausgebildete dritte Siliziumoxidschicht 812 bildet ein Dielektrikum des Kondensators . Um die vierte Polysiliziumschicht 813 herum wird eine vierte Siliziumoxidschicht 814 ausgebildet, welche der Einkapselung des Kapazitäts-Stack und gleichzeitig als Passivierung der gesamten .Speicherzelle dient. Anschließend wird die vierte Siliziumoxidschicht 814 planarisiert, vorzugsweise mittels chemisch mechanischen Polierens .
Alternativ zu dem in Fig.8 gezeigten einfachen Kapazitäts- Stack können beliebig aufgebaute Kapizitäts-Stack ausgebildet werden, wodurch die Oberfläche und damit die Kapazität des Kapazitäts-Stack erhöht werden kann.
Mit den unter Bezug auf Fig.8 beschriebenen Teilschritten ist die Ausbildung des Kapizitäts-Stack und dessen Kontaktierung mit dem Transistor abgeschlossen.
Nachfolgend werden mit Bezug auf die Fig.9 Teilschritte des Verfahrens zum Herstellen einer Speicherzelle beschrieben, welche hauptsächlich einem Waferbondschritt und einer Prozessierung der Silizium-Germanium-Kohlenstoff-Schicht dienen.
Ausgehend von der Schichtanordnung 600, wie sie in Fig.8 gezeigt ist, wird auf die planarisierte Oberfläche der vierten Siliziumoxidschicht 814 ein Handlingwafer gebondet und eine Hitzebehandlung durchgeführt. Dies kann mittels herkömmlicher bekannten Bondverfahren durchgeführt werden. Der Handlingwafer weist eine fünfte Siliziumoxidschicht 915 auf einer fünften Siliziumschicht 915 auf. Die fünfte Siliziumoxidschicht 915 kann mittels thermischer Oxidation der fünften Siliziumschicht 916 des Handlingwafer ausgebildet werden. In Fig.9 ist zusätzlich noch eine Bond-Schnittstelle 917 dargestellt.
Nachfolgend wird der Silizium-Trägerwafer 601 mittels Ätzens mit einem alkalischen Ätzmittel entfernt. Hierbei dient die Silizium-Germanium-Kohlenstoff-Schicht 602 als Ätzstoppschicht, da das Silizium-Germanium-Kohlenstoff beständig gegenüber einem alkalischen Ätzmittel ist, falls der Anteil des Germaniums in der Silizium-Germanium-Kohlenstoff- Schicht größer als 20 Atomprozent ist. Anschließend wird die Silizium-Germanium-Kohlenstoff-Schicht 602 mittels Ätzens entfernt, wobei ein Ätzmittel verwendet wird, welches selektiv auf Silizium-Germanium-Kohlenstoff wirkt, so dass die zweite Siliziumschicht 708 als Ätzstoppschicht verwendet werden kann. Hierdurch entsteht eine stufenförmige Struktur, welche der Stufenform der entfernten Silizium-Germanium-Kohlenstoff- Schicht 602 entspricht. Hierbei ist der Bereich, welcher dem Gatebereich des Transistors gegenüberliegt vertieft, d.h. durch den beschriebenen Prozess ist dieser vertiefte Bereich gegenüber dem Gatebereich des Transistors selbstjustiert. Nachfolgend wird auf der gesamten Schichtanordnung 600 eine zweite Siliziumnitridschicht 918 abgeschieden, welche anschließend vorzugsweise mittels chemisch mechanischen Polierens planarisiert wird. Beim Planarisieren wird die zweite Siliziumschicht 708 als Stoppschicht verwendet, so dass die zweite Siliziumnitridschicht 918 nur innerhalb des vertieften Bereichs verbleibt. Die zweite
Siliziumnitridschicht 918 dient nachfolgend als Schutzschicht gegen Oxidierung.
Mit den unter Bezug auf Fig.9 beschriebenen Teilschritten ist der Waferbondschritt und die Prozessierung der Silizium- Germanium-Kohlenstoff-Schicht abgeschlossen.
Nachfolgend werden mit Bezug auf die Fig.10 Teilschritte des Verfahrens zum Herstellen einer Speicherzelle beschrieben, welche hauptsächlich einem Ausbilden eines Bodykontakts und der Fertigstellung der Speicherzelle dienen.
Ausgehend von der Schichtanordnung 600, wie sie in Fig.9 gezeigt ist, wird eine kontrollierte Oxidation der zweiten Siliziumschicht 708 durchgeführt, wodurch eine sechste Siliziumoxidschicht 1019 gebildet wird. Diese sechste Siliziumoxidschicht 1019 kann anschaulich als die Siliziumoxidschicht angesehen werden, welche bei einem herkömmlichen Verfahren zu Herstellen einer Speicherzelle auf einen SOI-Wafer die vergrabene Siliziumoxidschicht, d.h. die Isolatorschicht des SOI-Wafer, darstellt.
Nachfolgend wird mittels eines selektiven Nassätzschritt die zweite Siliziumnitridschicht 918 entfernt und in dem Bereich, in dem die zweite Polynitridschicht 918 entfernt wurde, eine dotierte fünfte Polysiliziumschicht 1020 abgeschieden und/oder mittels selektiver Epitaxie eine Siliziumschicht ausgebildet. Die fünfte Polysiliziumschicht 1020 und/oder die mittels selektiver Epitaxie ausgebildete Siliziumschicht bilden den Bodykontakt, welcher dazu dient eine definierte Steuerung des Kanalbereichs zu ermöglichen.
Anschließend wird mittels eines vierten photolithographischen Schrittes die Bodykontakt-Leitung, d.h. die fünfte Polysiliziumschicht 1020, strukturiert und eine siebte .Siliziumoxidschicht 1021 ausgebildet. Die siebte Siliziumoxidschicht 1021 dient der Einkapselung der
Speicherzelle und wird nachfolgend, vorzugsweise mittels chemisch mechanischen Polierens, planarisiert.
Nachfolgend werden mit Standart Back-End-Prozessen eine Bitleitung der Speicherzelle ausgebildet. Hierbei wird der
Source/Drainbereich kontaktiert, welcher sich auf der anderen Seite des Kanalbereichs 603 wie der Source/Drainbereich befindet, welcher mit den Kapazitäts-Stacks kontaktiert ist, d.h. im Allgemeinen der Sourcebereich. Hierzu wird nach Freilegung von Teilbereichen der zweiten Siliziumschicht 708 eine Silizidschicht 1022 ausgebildet, welche nachfolgend mit einer Metallschicht 1023 kontaktiert wird. Die Metallschicht 1023 bildet die Bitleitung der Speicherzelle.
Mit den unter Bezug auf Fig.10 beschriebenen Prozessschritten ist das Verfahren zum Herstellen einer Speicherzelle, bei welchem ein erfindungsgemäßes Substrat mit vergrabener Silizium-Germanium-Kohlenstoff-Schicht verwendet wird, abgeschlossen. Die Verwendung eines solchen Substrats weist auch in dem unter Bezug auf die Fig.6 bis 10 beschriebenen Verfahren, den Vorteil auf, dass mittels der Möglichkeit des Einsatzes von Ätzmitteln, welche selektiv auf Silizium bzw. Silizium-Germanium-Kohlenstoff wirken, der Prozess vereinfacht wird und zusätzliche Freiheitsgrade bei der Prozessierung zur Verfügung stehen. Zusätzlich kann durch eine Variation des Kohlenstoffanteils in der Silizium-Gerrαanium-Kohlenstoff- Schicht der innerhalb der Schichtanordnung auftretende Stress beeinflusst werden.
Nach geringen Modifikationen kann das unter Bezug auf Fig.6 bis 10 beschriebene Verfahren auch für die Herstellung eines Logik-SOI-Transistors ohne eine DRAM-Kapazität verwendet werden. Auch für eine DRAM Speicherzelle mit einem, vorzugsweise selbstjustierten, planaren Doppel-Gate- Transistor, bei dem der Backkontakt mittels eines zweiten Gatebereichs ersetzt ist, kann das beschriebene Verfahren verwendet werden.
Im Folgenden wird anhand der Fig.11 bis 14 ein Verfahren zum Herstellen von niederohmigen vergrabenen Wort- und/oder Bit- Leitungen erläutert, bei welchem ein erfindungsgemäßes Substrat verwendet werden kann. In der Beschreibung der Fig.11 bis 14 wird vereinfachend nur die Ausbildung eines Transistors beschrieben, die Anzahl ist jedoch nicht auf einen
Vertikaltransistor beschränkt und in den Figuren sind schematisch drei Vertikaltransistoren dargestellt.
In Fig.11 ist eine Schichtanordnung 1100 gezeigt, welche ausgehend von einem Substrat, wie es in Fig.l gezeigt ist, hergestellt wird. Auf einem Silizium-Trägerwafer 1101 ist eine Silizium-Germanium-Kohlenstoff-Schicht 1102 ausgebildet, auf welcher wiederum eine erste Siliziumschicht 1103 ausgebildet ist. Dies entspricht der erfindungsgemäßen Schichtanordnung, wie sie in Fig.l gezeigt ist. Nachfolgend werden mittels herkömmlicher Prozessschritte Vertikaltransistoren ausgebildet. In den Fig.11 bis 14 sind schematisch nur drei Transistoren dargestellt und nur ein Vertikaltransistor ist mit Bezugszeichen versehen und wird in seiner Herstellung beschrieben. Die anderen zwei dargestellten Transistoren werden in gleicher Weise hergestellt und sind baugleich aufgebaut.
Zum Ausbilden des Vertikaltransistors wird die erste
Siliziumschicht 1103 strukturiert und mit einem anisotropen Ätzschritt in Teilbereichen entfernt, so dass in den Teilbereichen die vergrabene Silizium-Germanium-Kohlenstoff- Schicht 1102 freigelegt wird. Die verbleibenden Teilbereiche der ersten Siliziumschicht 1103 bilden nachfolgend den
Kanalbereich des Vertikaltransistors . Anschließend wird an den Seitenwänden der ersten Siliziumschicht 1103 eine Gate- isolierende Schicht 1104 aus einer ersten Siliziumoxidschicht ausgebildet und die freiliegenden Bereiche, d.h. anschaulich die in Fig.11 obere Seite, der ersten Siliziumschicht 1103 werden silizidiert, wobei eine Silizidschicht 1107 ausgebildet wird. Die erste Siliziumoxidschicht 1104 kann beispielsweise mittels thermischer Oxidation von Teilen der ersten Siliziumschicht 1103 ausgebildet werden. Nachfolgend wird seitlich an der ersten Siliziumoxidschicht 1104 eine
Polysiliziumschicht 1105 ausgebildet, welche den Gatebereich des Vertikaltransistors bildet. Daran anschließend wird eine Siliziumnitridschicht 1106 ausgebildet und an der Siliziumnitridschάcht 1106 wird dann eine zweite Siliziumoxidschicht 1108 ausgebildet, welche beide einer
Einkapselung des Gatebereichs 1105 dienen. Das Ausbilden einer Siliziumnitridschicht ist vorteilhaft, da diese nachfolgend als Ätzstoppschicht in einem selektiven Ätzschritt verwendet werden kann, mittels dessen die Silizium-Germanium- Kohlenstoff-Schicht 1102 geätzt wird. Die Einkapselung des
Gatebereichs kann auch alleinig mit der Siliziumnitridschicht 1106 ausgebildet werden, d.h. die zweite Siliziumoxidschicht 1108 kann weggelassen werden, insbesondere wenn die Dicke der Einkapselung, d.h. der Isolation, eine Rolle spielt. Mit den unter Bezug auf Fig.11 beschriebenen Teilschritten ist die Ausbildung des Gatebereichs des Vertikaltransistors abgeschlossen.
Nachfolgend werden mit Bezug .auf die Fig.12 Teilschritte des Verfahrens zum Herstellen vergrabener Wort- und/oder Bit- Leitungen beschrieben, welche hauptsächlich einem Ausbilden eines Drainbereichs und einer Passivierung dienen.
Ausgehend von der Schichtanordnung 1100, wie sie in Fig.11 gezeigt ist, wird eine Schicht 1209 aus elektrisch schaltbarem Material auf dem Vertikaltransistor ausgebildet, welche anschaulich die Drainbereiche aller Vertikaltransistoren der Schichtanordnung miteinander koppelt. Unter einem elektrisch schaltbaren Material ist ein Material zu verstehen, dass mittels Anlegens eines elektrischen Potentials an das Material seine elektrische Leitfähigkeit stark verändert, so dass der Unterschied der elektrischen Leitfähigkeit in den zwei unterschiedlichen Zuständen bis zu einen Faktor 104 ist.
Beispiele für solche elektrisch schaltbaren Materialien sind organische Komplexe [13] , deren elektrische Leitfähigkeit sich aufgrund einer an die organischen Komplexe, das heißt an das organische Material, angelegten elektrischen Spannung bis um den
4 Faktor 10 ändern kann, sind beispielsweise aus [14] als N- (3-
Nitrobenzyliden) -p-Phenylendiamin (NBPDA) bzw. als System der beiden Materialien 3-Nitrobenzalmalonitril (NBMN) und 1, 4- Phenylendiamin (pDA) bekannt.
Auf der elektrisch schaltbaren Schicht 1209 wir eine Schicht 1210 aus elektrisch leitfähigem Material ausgebildet, dies kann beispielsweise eine zweite Silizium-Germanium- Kohlenstoff-Schicht sein. Die elektrisch schaltbare Schicht 1209 und die elektrisch leitfähige Schicht 1210 verbinden dabei alle Vertikaltransistoren der Schichtanordnung 1100. Nachfolgend wird eine dritte Siliziumoxidschicht 1211 ausgebildet, welche der Einkapselung, d.h. der Passivierung, des Vertikaltransistors, der Schicht 1209 aus elektrisch schaltbarem Material und der Schicht 1210 aus elektrisch leitfähigem Material dient.
Mit den unter Bezug auf Fig.12 beschriebenen Teilschritten ist das Ausbilden des Drainbereichs des Vertikaltransistors und der Passivierung abgeschlossen.
Nachfolgend werden mit Bezug auf die Fig.13 Teilschritte des Verfahrens zum Herstellen vergrabener Wort- und/oder Bit- Leitungen beschrieben, welche hauptsächlich einem Waferbondschritt dienen.
Ausgehend von der Schichtanordnung 1100, wie sie in Fig.12 gezeigt ist, wird die dritte Siliziumoxidschicht 1211, vorzugsweise mittels chemisch-mechanischen Polierens, planarisiert. Auf die planarisierte Oberfläche der dritten Siliziumoxidschicht 1211 wird nachfolgend ein Handlingwafer, welcher eine vierte Siliziumoxidschicht 1312 und eine dritte Siliziumschicht aufweist, gebondet, wobei die vierte Siliziumoxidschicht 1312 des Handlingwafer auf die planarisierte Oberfläche der dritten Siliziumoxidschicht 1211 gebondet wird. Vorzugsweise wird die vierte Siliziumoxidschicht 1312 mittels thermischer Oxidation der dritten Siliziumschicht 1313 des Handlingwafer ausgebildet. In Fig.13 ist ferner eine Bond-Schnittstelle 1314 dargestellt.
Mit den mit Bezug auf Fig.13 beschriebenen Teilschritten ist das Waferbonden abgeschlossen. Nachfolgend werden mit Bezug auf die Fig.14 Teilschritte des Verfahrens zum Herstellen vergrabener Wort- und/oder Bit- Leitungen beschrieben, welche hauptsächlich einem Ausbilden eines Sourcebereichs und einer Wort- und/oder Bit-Leitung dienen.
Ausgehend von der Schichtanordnung 1100 wie sie in Fig.13 gezeigt ist, wird der Silizium-Trägerwafer 1101 zuerst mittels so genannten Smart-Cut oder Schleifens entfernt. Nachfolgend werden Reste des Silizium-Trägerwafer 1101 mittels eines Ätzschrittes mit alkalischem Ätzmittel entfernt, wobei die Silizium-Germanium-Kohlenstoff-Schicht 1102 als Stoppschicht verwendet wird.
Anschließend wird ein zusätzlicher selektiver Ätzschritt durchgeführt, mittels welchem die Silizium-Germanium- Kohlenstoff-Schicht 1102 entfernt wird, wodurch unter anderem die erste Siliziumschicht 1103, welche den Kanalbereich des Vertikaltransistors bildet, freigelegt wird. Nachfolgend wird die freigelegte erste Siliziumschicht 1103 dotiert und dann eine fünfte Siliziumoxidschicht 1417 ausgebildet, welche einer Passivierung der gesamten Schichtanordnung dient. In einem anschließenden Ätzschritt wird die fünfte Siliziumoxidschicht 1417 strukturiert und Teilbereiche derselben geätzt, wodurch die dotierte erste Siliziumschicht 1103 freigelegt wird, wobei der dotierte Bereich der Siliziumschicht 1103 als Sourcebereich des Transistors dient, und anschaulich ein Kontaktloch ausgebildet wird. Anschließend wird auf der freigelegten ersten Siliziumschicht 1103, d.h. in dem Kontaktloch, eine erste Metallschicht 1415 ausgebildet und welche nachfolgend verwendet wird, um eine zweite Silizidschicht 1418 auszubilden, welche der Kontaktierung des Sourcebereichs dient. Anschließend wird eine sechste Siliziumoxidschicht 1419 auf der Schichtanordnung ausgebildet, welche der Passivierung dient und mittels chemisch mechanischen Polierens planarisiert werden kann. Abschließend wird mittels herkömmlicher Back-End- Prozessschritten eine zweite Metallschicht 1416 ausgebildet, welche die ersten Metallschichten 1415 der einzelnen Vertikaltransistoren miteinander koppelt und eine Bitleitung ausbildet.
Mit den unter Bezug auf Fig.14 beschriebenen Prozessschritten ist das Verfahren zum Herstellen von vergrabenen Wort- und/oder Bit-Leitungen, bei welchem ein erfindungsgemäßes Substrat mit vergrabener Silizium-Germanium-Kohlenstoff- Schicht verwendet wird, abgeschlossen. Die Verwendung eines solchen Substrats weist auch in dem unter Bezug auf die Fig.11 bis 14 beschriebenen Verfahren, den Vorteil auf, dass mittels der Möglichkeit des Einsatzes von Ätzmitteln, welche selektiv auf Silizium bzw. Silizium-Germanium-Kohlenstoff wirken, der Prozess vereinfacht und zusätzliche Freiheitsgrade bei der Prozessierung zur Verfügung stehen.
Im Folgenden wird anhand der Fig.15 bis 20 ein Verfahren zum Herstellen eines integrierten Schaltkreises, eines so genannten Smart-Circuit, beschrieben.
In Fig.15 ist eine Schichtanordnung 1500 gezeigt, welche ausgehend von einem Substrat, wie es in Fig.l gezeigt ist, hergestellt wird. Auf einem Silizium-Trägerwafer 1501 ist eine Silizium-Germanium-Kohlenstoff-Schicht 1502 ausgebildet, auf welcher wiederum eine erste Siliziumschicht 1503 ausgebildet ist. Dies entspricht der erfindungsgemäßen Schichtanordnung, wie sie in Fig.l gezeigt ist. Nachfolgend wird anschaulich mittels herkömmlicher Prozessschritte ein SOI-Bereich in der Schichtanordnung, wie sie in Fig.l dargestellt ist, ausgebildet. Hierzu wird mittels eines ersten photolithographischen Schrittes und eines anschließenden ersten Ätzschrittes ein Teilbereich der ersten Siliziumschicht
1503 definiert, in welchem Teilbereich nachfolgend der SOI- Bereich, d.h. eine vergrabene Isolatorschicht, ausgebildet wird. Anschaulich wird dieser Teilbereich nachfolgend als SOI- Bereich bezeichnet. Bei dem ersten Ätzschritt ist zu beachten, dass in dem SOI-Bereich nicht die gesamte erste Siliziumschicht entfernt wird, sondern auch in SOI-Bereich eine dünne erste Siliziumschicht 1503 verbleibt. Anschaulich gesagt, wird mittels des ersten Ätzschrittes eine Wanne in der ersten Siliziumschicht 1503 ausgebildet. In dieser Wanne wird nachfolgend eine erste Siliziumoxidschicht 1504 ausgebildet.
Nachfolgend werden mit Bezug auf die Fig.16 Teilschritte des Verfahrens zum Herstellen eines Smart-Circuit beschrieben, welche hauptsächlich einem Ausbilden einer teilweisen Isolierung der ersten Siliziumschicht dienen.
Ausgehend von der Schichtanordnung 1500, wie sie in Fig.15 gezeigt ist, werden in einem zweiten photolithographischen Schritt Bereiche definiert, welche der Isolation von Teilbereichen der ersten Siliziumschicht 1503 dienen, und mittels eines zweiten Ätzschrittes, vorzugsweise einer Trockenätzung, benachbart zu der ersten Siliziumoxidschicht
1504 Gräben in der ersten Siliziumschicht 1503 gebildet und dabei die erste Siliziumschicht 1503 strukturiert. Bei dem zweiten Ätzschritt wird vorzugsweise die Silizium-Germanium- Kohlenstoff-Schicht als Ätzstopp verwendet. Nachfolgend werden in den Gräben eine erste Siliziumnitridschicht 1605 ausgebildet. Vorzugsweise wird die erste Siliziumnitridschicht 1605 mittels konformen Abscheidens ausgebildet und nachfolgend mittels chemisch mechanischen Polieren planarisiert. In einem nächsten Schritt wird eine zweite Schicht 1606 aus Siliziumoxid, auf der ersten Siliziumnitridschicht 1605 ausgebildet. Je nach später gewünschten Verwendung des Smart- Circuit kann diese Schicht 1606 beispielsweise anstelle aus Siliziumoxid auch aus Polysilizium ausgebildet werden. Auch die Schicht 1606 wird vorzugsweise mittels konformen
Abscheidens ausgebildet und nachfolgend mittels chemisch mechanischen Polierens planarisiert.
Nachfolgend wird auf der ersten Siliziumschicht 1503, vorzugsweise mittels selektiver Epitaxie, eine zweite
Siliziumschicht 1607 ausgebildet. Auf den restlichen Bereichen der Schichtanordnung, d.h. den Bereichen der Schichtanordnung, in welchen keine zweite Siliziumschicht 1607 ausgebildet wurde, wird eine erste Polysiliziumschicht 1608 ausgebildet. Anschaulich wird dabei, eine Wanne, welche beim Ausbilden der zweiten Siliziumschicht 1607 gebildet wurde, mit der ersten Polysiliziumschicht 1608 aufgefüllt. Anschließend wird die Schichtanordnung 1500, vorzugsweise mittels chemisch¬ mechanischen Polierens, planarisiert, wobei die zweite Siliziumschicht 1607 als Stopp verwendet wird.
Mit den unter Bezug auf Fig.16 beschriebenen Teilschritten ist die Strukturierung und Isolierung von Teilbereichen der ersten Siliziumschicht abgeschlossen.
Nachfolgend werden mit Bezug auf die Fig.17 Teilschritte des Verfahrens zum Herstellen des Smart-Circuit beschrieben, welche hauptsächlich einem Waferbondschritt dienen.
Ausgehend von der Schichtanordnung 1500, wie sie in Fig.16 gezeigt ist, wird ein Handlingwafer, welcher eine dritte Siliziumschicht 1709 aufweist, mit der dritten Siliziumschicht 1709 auf die planarisierte Oberfläche der zweiten Siliziumschicht 1607 und die erste Polysiliziumschicht 1608 gebondet. Das Bonden wird vorzugsweise mittels hydrophilen Bondes ausgeführt.
Mit den unter Bezug auf Fig.17 beschriebenen Teilschritten ist der Waferbondschritt abgeschlossen.
Nachfolgend werden mit Bezug auf die Fig.18 Teilschritte des Verfahrens zum Herstellen des Smart-Circuit beschrieben, welche hauptsächlich einem Entfernen des Silizium-Trägerwafer 1501 dienen.
Ausgehend von der Schichtanordnung 1500, wie sie in Fig.17 gezeigt ist, wird der Silizium-Trägerwafer 1501 entfernt. Vorzugsweise wird dies mittels Smart-Cut, Schleifens oder chemisch mechanischen Polierens durchgeführt, wobei nachfolgend eventuell vorhandene Reste des Silizium- Trägerwafer 1501 mittels eines selektiven dritten Ätzschrittes mit einem alkalischen Ätzmittel entfernt werden. Hierbei dient die Silizium-Germanium-Kohlenstoff-Schicht 1502 als Ätzstopp.
Alternativ kann der Silizium-Trägerwafer 1501 auch alleinig durch den selektiven dritten Ätzschritt entfernt werden. Für diese Alternative wird dann vorzugsweise ein Handlingwafer verwendet, welcher eine zusätzliche Siliziumoxidschicht aufweist, welche vor dem Bonden mittels Oxidation der dritten Siliziumschicht 1709 ausgebildet werden kann. Vorzugsweise wird der Teil dieser Siliziumoxidschicht vor dem Bondschritt wieder entfernt, welcher sich auf der oberen Fläche befindet, d.h. der Fläche, die im Bondschritt auf die zweite Siliziumschicht 1607 und die erste Polysiliziumschicht 1608 gebondet wird, so dass diese Siliziumoxidschicht bevorzugt auf den Seitenflächen des Handlingwafer verbleibt. Das Entfernen dieser Siliziumoxidschicht wird vorzugsweise mittels chemisch mechanischen Polierens oder mittels Plasmaätzens durchgeführt. Das Ausbilden dieser Siliziumoxidschicht als Schutzschicht ist in dieser Alternative vorteilhaft, da hierbei der dritte Ätzschritt länger dauert und ohne die Schutzschicht aus Siliziumoxid die Gefahr bestünde, dass nicht nur der Silizium- Trägerwafer 1501 entfernt würde, sondern auch Teile der
Schichtanordnung 1500, welche nicht entfernt werden sollen. Nach diesem dritten Ätzschritt kann diese Siliziumoxidschicht dann vorzugsweise mittels chemisch mechanischen Polierens oder mittels Plasmaätzens entfernt werden.
Mit den unter Bezug auf Fig.18 beschriebenen Teilschritten ist das Entfernen des Silizium-Trägerwafer 1501 abgeschlossen.
Wachfolgend werden mit Bezug auf die Fig.19 Teilschritte des Verfahrens zum Herstellen des Smart-Circuit beschrieben, welche hauptsächlich einem Entfernen der Silizium-Germanium- Kohlenstoff-Schicht dienen.
Ausgehend von der Schichtanordnung 1500, wie sie in Fig.18 gezeigt ist, wird die Silizium-Germanium-Kohlenstoff-Schicht 1502 entfernt. Dies wird vorzugsweise mittels eines selektiven vierten Ätzschrittes und/oder mittels chemisch mechanischen Polierens durchgeführt. Als Stopp wirkt hierbei die erste Siliziumschicht 1503.
Mit den unter Bezug auf Fig.19 beschriebenen Teilschritten ist das Verfahren zum Herstellen eines Substrats mit einem BuIk- Bereich und einem SOI-Bereich abgeschlossen, bei welchem Verfahren ein erfindungsgemäßes Substrat mit vergrabener Silizium-Germanium-Kohlenstoff-Schicht verwendet wird und welches Substrat zum Herstellen des Smart-Circuit mit einem SOI-Bereich verwendet wird, abgeschlossen. Die Verwendung eines erfindungsgemäßen Substrats weist auch in dem unter Bezug auf die Fig.15 bis 19 beschriebenem Verfahren, den Vorteil auf, dass mittels der Möglichkeit des Einsatzes von Ätzmitteln, welche selektiv auf Silizium bzw. Silizium- Germanium-Kohlenstoff wirken, der Prozess vereinfacht und zusätzliche Freiheitsgrade bei der Prozessierung zur Verfügung stehen.
Das Bereitstellen eines SOI-Bereiches auf einem BuIk-Substrat, welches Bereitstellen mittels des unter Bezug auf Fig.15 bis Fig. 19 beschriebenen Verfahrens möglich ist, eröffnet eine erhöhte Flexibilität im Einsatz eines solchen Mischsubstrats bei der Herstellung von Smart-Circuits, bei denen CMOS VLSI Analog und Logik-Anwendungen, Bulk-Bipolar, auf SOI-Verfahren aufgebaute integrierte Schaltkreise, welche für niedrige Spannungen ausgelegt sind, zusammen mit integrierten Schaltkreisen, welche für hohe Spannungen ausgelegt sind, auf einem Chip ausgebildet werden können. Ein solcher SOI-Bereich ist wegen seinen besseren Eigenschaften in Bezug auf Leistungsdissipation insbesondere vorteilhaft für Schaltkreise mit hoher Leistungsaufnahme.
Anschließend wird in Fig.20 noch schematisch ein Beispiel eines integrierten Schaltkreises gezeigt, welcher unter Verwendung des in Fig.19 dargestellten Smart-Circuit mit SOI- Bereich hergestellt werden kann. Dabei wird ein Chip produziert, welcher auf einem Chip einen so genannten BuIk- Transistor und einen so genannten SOI-Transistor aufweist.
Ausgehend von der in Fig.19 gezeigten Schichtanordnung 1500 wird die erste Siliziumschicht 1503 strukturiert, hierbei wird die erste Siliziumschicht 1503 in Teilbereichen des SOI- Bereichs und in Teilbereichen der Schichtanordnung, welche nicht zum SOI-Bereich, d.h. zum so genannten Bulk-Bereich gehören, hoch dotiert, wodurch eine hochdotierte vierte Siliziumschicht 2011 ausgebildet wird, welche die Source/Drainbereiche des Bulk-Transistors und des SOI- Transistors bildet. Verbleibende Teilbereiche der ersten Siliziumschicht 1503 werden verwendet, um als Kanalbereich des Bulk-Transistors und des SOI-Transistors verwendet zu werden. Ferner wird auf dem Kanalbereich des Bulk-Transistors und des SOI-Transistors jeweils ein Gatebereich ausgebildet, welcher eine zweite Polysiliziumschicht 2012 eine dritte Siliziumoxidschicht 2013 und eine zweite Siliziumnitridschicht 2014 aufweist, wobei die zweite Siliziumnitridschicht 2014 die Einkapselung des Bulk-Transistors bzw. des SOI-Transistors bildet.
Im Folgenden wird anhand der Fig.21 bis 29 ein selbstjustierendes Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors beschrieben.
Fig.21 zeigt eine schematische Draufsicht, welche ein schematische Layout eines Doppel-Gate-Transistors 2100 zeigt. Die Fig.21 dient hauptsächlich der Veranschaulichung des schematischen Layouts des Doppel-Gate-Transistors 2100 und der Veranschaulichung der verschiedenen photolithographischen Bereiche, welche bei einem nachfolgend beschriebenen Verfahren zum Herstellen des Doppel-Gate-Transistors 2100 mittels photolithographischer Masken definiert werden. Zur Erhöhung der Übersichtlichkeit ist in Fig.21 eine Einkapselung des gesamten Doppel-Gate-Transistors 2100 nicht dargestellt.
Ein erfindungsgemäßer Doppel-Gate-Transistor 2100 weist einen unteren Gatebereich auf, welcher in Fig.21 verdeckt ist und nur durch eine erste Kontaktierung 2101, vorzugsweise aus einem Metall, und einen ersten Kontaktbereich 2102, vorzugsweise aus einem Silizid, angedeutet ist. Ferner weist der Doppel-Gate-Transistor 2100 einen oberen Gatebereich 2104 auf, welcher vorzugsweise aus Polysilizium gebildet ist und in Fig.21 nur durch eine auf dem Polysilizium ausgebildete Silizidschicht, welche einen zweiten Kontaktbereich bildet, sichtbar ist. Ferner ist für den oberen Gatebereich 2104 eine zweite Kontaktierung 2105 dargestellt. Die zweite Kontaktierung 2105 ist vorzugsweise aus einem Metall gebildet.
Der in Fig.21 gezeigte Doppel-Gate-Transistor 2100 weist ferner eine Einkapselung 2111 auf, welche den Bereich des oberen Gatebereichs 2104 und des unteren Gatebereichs nach - außen elektrisch isoliert. Die Einkapselung 2111 ist vorzugsweise aus Siliziumnitrid (Si3N4.)- gebildet. In Fig.21 ist ■ferner eine erste Schicht aus Siliziumoxid 2103 dargestellt. Die erste Schicht aus Siliziumoxid 2103 dient der Einkapselung der Kontaktierung 2101 des unteren Gatebereichs und damit der Isolation des unteren Gatebereichs gegenüber dem oberen Gatebereich 2104.
Ferner weist der erfindungsgemäße Doppel-Gate-Transistor 2100 einen Drainbereich und einen Sourcebereich auf, welche beide aus Silizium ausgebildet sind und in Fig.21 nur durch eine auf dem Sourcebereich und dem Drainbereich ausgebildete dritte Silizidschicht 2106 bzw. eine vierte Silizidschicht 2109 zu erkennen sind. In dem Sourcebereich ist eine dritte Kontaktierung 2107, welche vorzugsweise aus Metall gebildet ist, dargestellt. In dem Drainbereich ist eine vierte
Kontaktierung 2110, welche vorzugsweise aus Metall gebildet ist, dargestellt.
In Fig.21 ist ferner eine Einkapselung 2108 des aktiven Bereichs, d.h. des Source/Drainbereiches und eines in Fig.21 nicht sichtbaren Kanalbereichs, dargestellt, welche der elektrischen Isolierung des Source/Drainbereiches nach außen dient. Die Einkapselung ist vorzugsweise mittels Siliziumoxid ausgebildet. Zum leichteren Verständnis der nachfolgenden Figuren und des anhand der nachfolgenden Figuren erläuterten selbstjustierten Verfahrens zum Herstellen eines planaren Doppel-Gate- Transistors sind in Fig.21 noch Linien eingezeichnet, entlang derer die nachfolgend dargestellten Querschnittsansichten geschnitten sind, und Bereiche, in welchen beim Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors photolithographische Schritte durchgeführt werden.
Im Einzelnen sind das die Schnittlinie G-G, welche entlang der Gatebereiche des planaren Doppel-Gate-Transistors führt, und die Schnittlinie S-D, welche entlang des Sourcebereichs und des Drainbereichs des planaren Doppel-Gate-Transistors führt. Ferner ist mittels der Umrisslinie 2112 eine photolithographische Maske angedeutet, welche in einem ersten photolithographischen Schritt verwendet wird, bei dem der aktive Bereich, d.h. der Source/Drainbereich und der Kanalbereich des planaren Doppel-Gate-Transistors, definiert wird. Mittels der Umrisslinie 2113 ist eine photolithographische Maske angedeutet, welche in einem zweiten photolithographischen Schritt verwendet wird, bei dem der Bereich der Gatebereiche des planaren Doppel-Gate-Transistors definiert wird. Mittels der Umrisslinie 2114 ist eine photolithographische Maske angedeutet, welche in einem dritten photolithographischen Schritt, bei dem ein Kontaktloch zum unteren Gatebereich des planaren Doppel-Gate-Transistors definiert wird, verwendet wird. Mittels der Umrisslinie 2115 ist eine photolithographische Maske angedeutet, welche in einem vierten photolithographischen Schritt, bei dem
Kontaktlöcher zum Sourcebereich bzw. Drainbereich definiert werden, verwendet wird. Im Folgenden wird anhand der Fig.22 bis 29 ein selbstjustiertes Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors beschrieben.
Bei dem selbstjustierten Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors wird von einer Schichtanordnung ausgegangen, welche leicht von der in Fig.l gezeigten abweicht. Fig.22 zeigt eine Querschnittsansicht einer Schichtanordnung 2200 nach ersten Teilschritten eines erfindungsgemäßen Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors 2200, wobei die Querschnittsansicht, wie auch die Querschnittsansichten der Fig. 23 bis 28, entlang der Linie S-D der Fig.21 gezeigt ist. Die einzelnen Teilschritte werden nachfolgend genauer beschrieben.
Die in Fig.22 gezeigte Schichtanordnung weist auf einem Silizium-Trägerwafer 2201 eine so genannte MESA-Struktur einer Silizium-Germanium-Kohlenstoff-Schicht 2202 und auf dieser eine erste Siliziumschicht 2203 auf. Mit MESA-Struktur ist eine podest- oder tischartige Struktur der ersten
Siliziumschicht 2203 und der Silizium-Germanium-Kohlenstoff- Schicht 2202 bezeichnet, deren Form den später auszubildenden Source/Drainbereichen und dem Kanalbereich entspricht. Die Dicke der Silizium-Germanium-Kohlenstoff-Schicht wird sorgfältig gewählt, da die Dicke der Dicke eines später ausgebildeten Gatebereichs entspricht. Die erste Siliziumschicht 2203 dient nachfolgend als Kanalbereich des planaren Doppel-Gate-Transistors .
Zusätzlich weist die in Fig.22 gezeigte Schichtenanordnung
2200 noch eine erste Siliziumoxidschicht 2204 auf, deren Dicke der Dicke der Silizium-Germanium-Kohlenstoff-Schicht 2202 entspricht und welche um die MESA-Struktur der Silizium- Germanium-Kohlenstoff-Schicht 2202 auf dem Silizium- Trägerwafer 2201 herum ausgebildet ist. Auf der ersten Siliziumoxidschicht 2204, d.h. um die MESA-Struktur der ersten Siliziumschicht 2203 herum, ist eine erste
Siliziumnitridschicht 2205 ausgebildet, deren Dicke mit der Dicke der ersten Siliziumschicht 2203 übereinstimmt.
Um eine solche in Fig.22 gezeigte Schichtanordnung 2200 herzustellen, kann beispielsweise folgendes Verfahren angewendet werden.
Ausgehend von dem Silizium-Trägerwafer 2201 wird auf diesem die erste Siliziumoxidschicht 2204 ausgebildet, deren Dicke der Dicke eines nachfolgend ausgebildeten oberen Gatebereichs entspricht. Nachfolgend wird die erste Siliziumnitridschicht 2205 auf der Siliziumoxidschicht 2204 ausgebildet, deren Dicke einem nachfolgend auszubildenden Kanalbereich des Doppel-Gate- Transistors entspricht.
Nachfolgend wird mittels eines ersten photolithographischen Schrittes der aktive Bereich des Doppel-Gate-Transistors definiert, d.h. es wird mittels eines Ätzschrittes der Bereich definiert, in welchem mittels nachfolgenden Teilschritten der Sourcebereich und der Drainbereich ausgebildet wird. Hierbei wird unter Verwendung einer ersten Maske, welche der in Fig.21 mittels der Linie 2112 angedeuteten Maske entspricht, ein Photolack auf die erste Siliziumnitridschicht 2205 aufgebracht. Anschließend wird die erste Siliziumnitridschicht 2205 und die erste Siliziumoxidschicht 2204 in einem ersten Ätzschritt geätzt, wodurch anschaulich eine Wanne in der ersten Siliziumnitridschicht 2205 und der ersten
Siliziumoxidschicht ausgebildet wird, deren Form den später auszubildenden Source/Drainbereichen und dem Kanalbereich entspricht. Als Stopp für den ersten Äbzschritt wird der Silizium-Trägerwafer 2201 verwendet. Nachfolgend werden Reste des Photolacks entfernt.
Nachfolgend wird mittels selektiver Epitaxie in der Wanne, d.h. auf dem Tragerwäfer 2201 eine Silizium-Germanium- Kohlenstoff-Schicht 2202 ausgebildet. Der Anteil des Germaniums beträgt vorzugsweise zwischen 20 Atomprozent und 40 Atomprozent und der Anteil des Kohlenstoffes zwischen 2 Atomprozent und 5 Atomprozent, wobei die Anteile in gewünschter Weise angepasst werden können, um eine gewünschte Gitterkonstante zu erhalten. Alternativ kann auch eine reine Silizium-Germanium-Schicht ausgebildet werden, wenn nachfolgend eine stressbehaftete Siliziumschicht 2203 ausgebildet werden soll. Die Dicke der Silizium-Germanium- Kohlenstoff-Schicht 2202 wird so gewählt, dass sie der Dicke der ersten Siliziumoxidschicht 2204 entspricht. Die Dicke kann beispielsweise nachträglich mittels chemisch mechanischen Polierens eingestellt werden.
Anschließend wird auf der Silizium-Germanium-Kohlenstoff-
Schicht 2202 die erste Siliziumschicht 2203 mittels selektiver Epitaxie ausgebildet und nachfolgend vorzugsweise mittels chemisch mechanischen Polierens planarisiert, wobei die erste Siliziumnitridschicht 2205 als Stopp verwendet wird.
Alternativ kann vor dem Ausbilden der ersten Siliziumschicht 2203 auch ein dünner so genannter Graded Buffer auf der Silizium-Germanium-Kohlenstoff-Schicht 2203 ausgebildet werden, wodurch es ermöglicht wird, eine gestresste erste Siliziumschicht 2203 auf dem Graded Buffer auszubilden.
Mit den bisher beschriebenen Teilschritten ist ein beispielhaftes Verfahren zum Herstellen der Schichtanordnung, wie sie in Fig.22 dargestellt ist, erläutert. Nachfolgend werden mit Bezug auf die Fig.23 Teilschritte des selbstjustierten Verfahrens zum Herstellen des planaren Doppel-Gate-Transistors beschrieben, welche hauptsächlich einem Ausbilden eines ersten Gatebereichs dienen.
Ausgehend von der Schichtanordnung 2200 wie sie in Fig.22 gezeigt ist, wird die erste Siliziumschicht teilweise oxidiert, so dass eine erste Gate-isolierende Schicht 2306 aus Siliziumoxid gebildet wird. Nachfolgend wird eine erste
Polysiliziumschicht 2307, eine zweite Siliziumnitridschicht 2328 und eine zweite Siliziumoxidschicht 2309 ausgebildet. Aus der ersten Polysiliziumschicht 2307 wird später der untere Gatebereich ausgebildet und aus der zweiten Siliziumnitridschicht 2328 wird später ein Teil der
Einkapselung des unteren Gatebereichs ausgebildet. Die zweite Siliziumoxidschicht 2309 kann nachfolgend in einem Ätzschritt als Schutzschicht für die zweite Siliziumnitridschicht 2328 verwendet werden.
Nachfolgend wird ein zweiter photolithographischer Schritt durchgeführt. Hierzu wird unter Verwendung einer zweiten Maske, welche dem in Fig.21 mittels der Linie 2113 angedeuteten Bereich entspricht, ein Photolack aufgebracht. Anschließend werden in einem zweiten Ätzschritt die zweite Siliziumoxidschicht 2309, die zweite Siliziumnitridschicht 2328 und die erste Schicht aus Polysilizium 2307 geätzt/ Als Ätzstopp kann hierbei die Gate-isolierenden Schicht 2306 des unteren Gatebereichs verwendet werden. Anschließend wird der restliche Photolack entfernt.
Nachfolgend wird eine dritte Schicht aus Siliziumnitrid 2308 ausgebildet, wobei das Ausbilden vorzugsweise mittels konformen Abscheidens durchgeführt wird. Anschließend wird die dritte Siliziumnitridschicht 2308 in einem dritten Ätzschritt anisotrop geätzt, wodurch Spacer 2308 aus Siliziumnitrid ausgebildet werden. Bei dem dritten Ätzschritt wird die Gate¬ isolierende Schicht 2306 als Ätzstoppschicht verwendet. Die Spacer 2308 aus Siliziumnitrid dienen einer Einkapselung des unteren Gatebereichs. Nachfolgend wird die Gate-isolierende Schicht 2306 in einem vierten Ätzschritt geätzt, hierbei kann die Einkapselung des unteren Gatebereichs, d.h. die Spacer 2308, als Maske dienen.
Anschließend wird in einem selektiven anisotropen fünften Ätzschritt die erste Siliziumschicht 2203 geätzt, hierbei kann die Einkapselung des unteren Gatebereichs, d.h. die Spacer 2308, als Maske und die SiIizium-Germanium-Kohlenstoff-Schicht 2202 als Stoppschicht dienen. In einem selektiven anisotropen sechsten Ätzschritt wird nachfolgend die Silizium-Germanium- Kohlenstoff-Schicht 2202 geätzt, hierbei kann die Einkapselung des unteren Gatebereichs, d.h. die Spacer 2308, als Maske dienen. Zu beachten ist, dass bei dem sechsten Ätzschritt darauf geachtet wird, dass die Silizium-Germanium-Kohlenstoff- Schicht nicht in ihrer gesamten Dicke entfernt wird, sondern dass noch ein gewisser Rest der Silizium-Germanium- Kohlenstoff-Schicht 2202 auf dem Silizium-Trägerwafer 2201 verbleibt. Diese dünne Restschicht aus Silizium-Germanium- Kohlenstoff kann nachfolgend als Ätzstopp verwendet werden.
Mit den unter Bezug auf Fig.23 beschriebenen Teilschritten ist der untere Gatebereich des planaren Doppel-Gate-Transistors und dessen Einkapselung ausgebildet.
Nachfolgend werden unter Bezugnahme auf Fig.24 Teilschritte des selbstjustierenden Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem Ausbilden eines Sourcebereichs und eines Drainbereichs des planaren Doppel-Gate-Transistors dienen.
Ausgehend von der Schichtanordnung, welche in Fig.23 dargestellt ist, wird selektiv eine kristalline zweite
Siliziumschicht 2410 in den Bereichen ausgebildet in denen im fünften und sechsten Ätzschritt die erste Siliziumschicht 2203 bzw. die Silizium-Germanium-Kohlenstoff-Schicht 2202 entfernt wurde. Aus der kristallinen zweiten Siliziumschicht 2410 wird nachfolgend der Sourcebereich und der Drainbereich gebildet. Anschließend kann die kristalline zweite Siliziumschicht dotiert werden. Bei dem Ausbilden der kristallinen zweiten Siliziumschicht 2410 kann es wegen der Wachstumsrichtung, entweder von den Seiten oder dem Kanalbereich aus, zu geringen Dislokationen kommen. Diese geringen Dislokationen haben jedoch keinen Einfluss auf die Charakteristiken des planaren Doppel-Gate-Transistors, solange der Kanalbereich davon unberührt bleibt, da der Sourcebereich und der Drainbereich hochdotiert werden und deshalb eine ausreichende Leitfähigkeit aufweisen.
Mit den unter Bezug auf Fig.24 beschriebenen Teilschritten sind der Sourcebereich und der Drainbereich des planaren Doppel-Gate-Transistors ausgebildet.
In einem, zu dem in Fig. 23 und 24 beschriebenen Verfahren, leicht abgewandelten Verfahren kann der sechste Ätzschritt auch so durchgeführt werden, dass die Schicht aus Silizium- Germanium-Kohlenstoff in den Teilbereichen, welche mittels des sechsten Ätzschrittes strukturiert werden, vollständig entfernt wird, so dass der Trägerwafer 2201 aus Silizium teilweise freigelegt wird. Nachfolgend wird in diesen freigelegten Bereichen des Trägerwafer 2201 aus Silizium eine Implantation mittels beispielsweise Bor, Kohlenstoff oder Nitrid vorgenommen. Auf die dotierten Bereichen wird nachfolgend eine dünne Schicht aus Silizium-Germanium- Kohlenstoff ausgebildet, welche den dünneren Bereichen der Silizium-Germanium-Kohlenstoffschicht 2202 entspricht, die im Ausführungsbeispiel der Fig.23 im sechsten Ätzschritt nicht entfernt wurden. Die nachfolgenden Verfahrensschritte in dem abgewandelten Verfahren sind gleich zu den
Verfahrensschritten, wie sie unter Bezug auf Fig. 23 und 24 beschrieben wurden.
Nachfolgend werden unter Bezugnahme auf Fig.25 Teilschritte des selbstjustierenden Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem Ausbilden einer Einkapselung der Source/Drainbereiche und dem Vorbereiten eines Waferbondschrittes dienen.
Ausgehend von der Schichtanordnung, welche in Fig.24 dargestellt ist, wird die erste Siliziumnitridschicht 2205 und die erste Siliziumoxidschicht 2204 mittels eines siebten selektiven Ätzschrittes anisotrop geätzt, wobei der untere Gatebereich, d.h. die Spacer 2308, als Maske dient. Als Ätzstoppschicht kann der Silizium-Trägerwafer 2201 verwendet werden. Mittels des siebten anisotropen Ätzschrittes wird die gesamte erste Siliziumnitridschicht 2205 und in einem achten anisotropen Ätzschicht die gesamte erste Siliziumoxidschicht 2204 entfernt, außer in dem Bereich, welcher sich unterhalb des unteren Gatebereichs befindet. Der Bereich ist in Fig.25 nicht zu sehen, da er sich, in der Sicht von Fig.25, hinter der Schnittlinie S-D befindet. Die verbleibenden Bereiche der ersten Siliziumnitridschicht 2205 dienen der Isolation der Source/Drainbereiche gegenüber den Gatebereichen des planaren Doppel-Gate-Transistors und der Isolation des Kanalbereichs. Ferner kann die erste Siliziumnitridschicht 2205 als Schutzschicht in einem Ätzschritt dienen und/oder dafür verwendet werden eine plane Oberfläche auszubilden.
Um sicherzustellen, dass die erste Siliziumnitridschicht 2205 diese Aufgabe erfüllen kann, muss sichergestellt werden, dass der siebte Ätzschritt ausreichend anisotrop ist. Für diesen siebten Ätzschritt wurde auch die zweite Siliziumoxidschicht 2309 ausgebildet, welche die zweite Siliziumnitridschicht 2328, welche einen Teil der Einkapselung des ersten Gatebereichs bildet, schützt. Die zweite Siliziumoxidschicht 2309 wird ebenfalls während des achten Ätzschrittes entfernt.
Bei der Durchführung des siebten Ätzschritt ist zu beachten, dass bei dem siebten Ätzschritt auch die Spacer 230-8 dem Ätzmittel ausgesetzt sind, und es hierdurch dazu kommen kann, dass die Spacer 2308 durch das Ätzmittel geätzt werden, d.h., dass ein Teil der Spacer 2308 aus Siliziumnitrid entfernt wird. Dies ist in Fig.25 schematisch angedeutet, indem die Spacer 2308 etwas verkleinert dargestellt sind. Zum Sicherstellen einer ausreichenden Einkapselung, d.h.
Isolierung, des unteren Gatebereichs wird nachfolgend eine dritte Siliziumnitridschicht 2511 ausgebildet. Die dritte Siliziumnitridschicht wird vorzugsweise mittels konformen Äbscheidens ausgebildet und dient ferner dazu als eine ÄtzstoppSchicht bei dem Ausbilden des zweiten Gatebereichs zu dienen, die Selbstjustierung des zweiten Gatebereichs sicherzustellen und wie bereits erwähnt, eine ausreichende Isolation sicherzustellen.
Nachfolgend wird auf der gesamten Schichtanordnung eine dritte Siliziumoxidschicht 2512 ausgebildet, welche einer Passivierung des ersten Gatebereichs dient. Die dritte Siliziumoxidschicht 2512 wird nachfolgend, vorzugsweise mittels chemisch mechanischen Polierens, planarisiert, wodurch eine planarisierte Oberfläche geschaffen wird, auf welche nachfolgend ein Handlingwafer gebondet werden kann.
Mit den unter Bezug auf Fig.25 beschriebenen Teilschritten ist die Einkapselung des Source/Drainbereichs ausgebildet und das Vorbereiten des Waferbondschrittes abgeschlossen.
Nachfolgend werden unter Bezugnahme auf Fig.26 Teilschritte des selbstjustierenden Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem Waferbonden dienen.
Ausgehend von der Schichtanordnung, welche in Fig.25 dargestellt ist, wird ein Handlingwafer, welcher eine dicke vierte Siliziumoxidschicht 2613 aufweist, auf die planarisierte dritte Siliziumoxidschicht 2512 gebondet. Anschaulich ist der Handlingwafer dick mit einer Siliziumoxidschicht umgeben.
Die dritte Siliziumoxidschicht 2512 der Schichtanordnung aus Fig.25 kann, nachdem sie planarisiert wurde, vor dem Waferbonden chemisch oder mittels Plasmas aktiviert werden. Für die nachfolgenden Teilschritte wird die Schichtanordnung umgedreht. Deshalb sind ab Fig.26 die Schichtanordnung in den nachfolgenden Figuren gedreht dargestellt, so dass in Fig.26 gegenüber Fig.25 oben mit unten vertauscht ist.
Nachfolgend werden unter Bezugnahme auf Fig.27 Teilschritte des selbstjustierten Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem
Ausbilden eines zweiten Gatebereichs des planaren Doppel-Gate- Transistors dienen. Von der Schichtanordnung aus Fig.26 wird der Silizium- Trägerwafer 2201 entfernt. Dies wird vorzugsweise mittels Schleifens oder mittels so genanntem Smart-Cut durchgeführt. Nachfolgend werden in einem neunten Ätzschritt mögliche Reste des Silizium-Trägerwafer 2201 mittels alkalischer Lösungen selektiv rückgeätzt. Die Rückätzung kann beispielsweise mittels Ethylen Diamin Pyrochatechol (EDP) , Tetra-Methyl Ammonium Hydroxid (TMAH) , Kaliumhydroxid (KOH) oder Cholin (2- Hydroxyethyl-Trimethyl-Ammoniumhydroxid) vorgenommen werden. Die aufgezählten Ätzlösungen besitzen eine hohe Selektivität ■gegenüber Silizium-Germanium, wenn der Anteil des Germaniums höher als 20% ist. Ferner ist für die meisten alkalischen Lösungen auch Silizium-Kohlenstoff gut als Ätzstopp geeignet. Durch diese hohe Selektivität wird der neunte Ätzschritt, mittels welchem mögliche Reste des Silizium-Trägerwafer 2201 entfernt werden, stark vereinfacht. Auch Siliziumnitrid wirkt als Ätzstopp, falls mittels alkalischer Lösungen geätzt wird, sodass die dritte Siliziumnitridschicht 2511 in Teilbereichen als Ätzstoppschicht wirkt.
Nachfolgend wird die Silizium-Germanium-Kohlenstoff-Schicht 2202 in einem selektiven zehnten Ätzschritt entfernt. Hierzu wird ein Ätzmittel verwendet, welches selektiv zu Silizium, ist. Der zehnte Ätzschritt kann beispielsweise mittels Fluorwasserstoff (HF) , Wasserstoffperoxid (H2O2) oder mittels Essigsäure (CH3COOH) durchgeführt werden. Durch diesen zehnten Ätzschritt werden auch die noch vorhandenen Teile der ersten Siliziumoxidschicht 2204 entfernt und der Bereich definiert, in welchem der zweite Gatebereich, d.h. der obere Gatebereich, ausgebildet wird. Durch den zehnten Ätzschritt ist das
Selbstjustieren des zweiten Gatebereichs sichergestellt, da in diesem Ätzschritt nur die Silizium-Germanium-Kohlenstoff- Schicht 2202 und die erste Siliziumoxidschicht 2204, welche Siliziumoxidschicht genau oberhalb des unteren Gatebereichs angeordnet ist, geätzt werden. Als Ätzstopp wirkt die erste Siliziumschicht 2203 des Kanalbereichs, die zweite Siliziumschicht 2410, welche die Source/Drainbereiche bildet und die erste Siliziumnitridschicht 2205, welche sich noch oberhalb des unteren Gatebereichs 2307 befindet und welche in Fig.27 nicht zu erkennen ist, da sie sich in der Blickrichtung der Fig.27 hinter der Schnittlinie entlang derer die Schichtanordnung geschnitten ist, liegt. Die erste Siliziumnitridschicht 2205 weist hierbei, wie bereits beschrieben, die gleiche Dicke auf wie die erste Siliziumschicht 2203. Die Seitenwände der zweiten Siliziumschicht 2410 unterstützen bei dem zehnten Ätzschritt die SelbstJustierung des Verfahrens, da der zehnte Ätzschritt mit einem Ätzmittel durchgeführt wird, welches Silizium nicht ätzt. Somit lässt sich ein photolithographischer Schritt einsparen.
Nachfolgend wird eine vierte Schicht aus Siliziumnitrid 2715 in dem Bereich ausgebildet, welcher durch den zehnten Ätzschritt rückgeätzt wurde. Mittels einer nachfolgenden anisotropen Ätzung in einem elften Ätzschritt werden aus dieser vierten Siliziumnitridschicht 2715 Spacer ausgebildet, welche einer Einkapselung des zweiten Gatebereichs, d.h. des oberen Gatebereichs, dienen.
Nachfolgend wird ein Oxidationsschritt durchgeführt. Der Oxidationsschritt dient dazu, durch teilweise Oxidation aus der ersten Siliziumschicht 2203, welche den Kanalbereich des Doppel-Gate-Transistors bildet, und der zweiten Siliziumschicht 2410, welche die Source/Drainbereiche bildet, eine fünfte Siliziumoxidschicht 2714 auszubilden, welche als Gate-isolierende Schicht dient. Anschließend wird eine zweite Polysiliziumschicht 2716 ausgebildet, welche nachfolgend, vorzugsweise mittels chemisch mechanischen Polierens planarisiert wird. Als Stopp beim Planarisierungsschritt kann die dritte Siliziumnitridschicht 2511 dienen. Die zweite Polysiliziumschicht 2716 bildet den zweiten Gatebereich, d.h. den oberen Gatebereich, des Doppel- Gate-Transistors .
Mit den unter Bezug auf Fig.27 beschriebenen Teilschritten ist die Ausbildung des zweiten, d.h. des oberen Gatebereichs, abgeschlossen.
Nachfolgend werden mit Bezugnahme auf Fig.28 Teilschritte des Verfahrens zum Herstellen eines planaren Doppel-Gate- Transistors erläutert, welche hauptsächlich einer Ausbildung einer Isolierung des Doppel-Gate-Transistors und der Vorbereitung einer nachfolgenden Kontaktierung des oberen Gatebereichs dienen.
In einem selektiven zwölften Ätzschritt werden die freiliegenden Bereiche der dritten Siliziumnitridschicht 2511 entfernt. Nachfolgend wird die zweite Polysilizumschicht 2716, d.h. der obere Gatebereich, leicht zurückgeätzt, wodurch verhindert werden kann, dass ein Kurzschluss zwischen dem oberen Gatebereich 2716 und der zweiten Siliziumschicht 2410, welche die Source/Drainbereiche bildet, auftreten kann.
Die Source/Drainbereiche, welche durch die zweite Siliziumschicht 2410 gebildet werden, und der obere Gatebereich, welcher durch die zweite Polysiliziumschicht 2716 gebildet wird, werden nachfolgend dotiert.
Anschließend werden mittels eines dreizehnten selektiven Ätzschrittes die freiliegenden Bereiche der dünnen fünften Siliziumoxidschicht 2714 entfernt/ Nachfolgend wird eine erste Silizidschicht 2818 auf der zweiten Siliziumschicht 2410, d.h. dem Source/Drainbereichen, und eine zweite Silizidschicht 2819 auf der zweiten Polysiliziumschicht 2716, d.h. dem oberen Gatebereich, ausgebildet, indem eine Metallschicht auf der Schichtanordnung ausgebildet wird, welche nachfolgend verwendet wird, um eine Silizidierung durchzuführen und die beiden Silizidschichten zu bilden.
Nachfolgend wird eine dicke sechste Siliziumoxidschicht 2820, welche die Isolation des gesamten planaren Doppel-Gate- Transistors nach außen hin sicherstellt, ausgebildet und vorzugsweise mittels chemisch mechanischen Polierens planarisiert.
Mit den unter Bezug auf Fig.28 beschriebenen Teilschritten ist das Ausbilden der Isolierung des Doppel-Gate-Transistors und die Vorbereitung einer nachfolgenden Kontaktierung des oberen Gatebereichs abgeschlossen.
Nachfolgend werden anhand der Fig.29A und 29B zwei Alternativen erläutert, wie die beiden Gatebereiche des planaren Doppel-Gate-Transistors kontaktiert werden können. Die Querschnitte der Fig. 29A und 29B sind hierbei entlang der Linie G-G in Fig.21 genommen.
Anhand Fig.29A wird ein Ausführungsbeispiel erläutert bei dem für den oberen Gatebereich 2716 eine erste Kontaktierung ausgebildet wird und bei der für den unteren Gatebereich 2307 eine zweite Kontaktierung ausgebildet wird. Somit lassen sich an dem oberen Gatebereich 2716 und an dem unteren Gatebereich 2307 unterschiedliche Spannungen anlegen. Dies ist beispielsweise vorteilhaft, wenn der planare Doppel-Gate- Transistor als Speicherzelle verwendet werden soll, welche unabhängig voneinander zwei Bits speichern kann.
Ausgehend von der Schichtanordnung wie sie in Fig.28 dargestellt ist, wird ein dritter photolithographischer Schritt durchgeführt, für welchen unter Verwendung einer vierten Maske, welche zu der Linie 2114 in Fig.21 korrespondiert, ein Photolack aufgebracht wird. Nachfolgend wird ein anisotroper vierzehnter Ätzschritt durchgeführt, welcher einen Teilbereich, in welchem nachfolgend die
Ausbildung der Kontaktierung für den unteren Gatebereich 2307 durchgeführt wird, der sechsten Siliziumoxidschicht 2820 entfernt, wobei die zweite Silizidschicht 2819 des oberen Gatebereichs als Ätzstopps'chicht dient. Nachfolgend wird in einem anisotropen fünfzehnten Ätzschritt die zweite Silizidschicht 2819 entfernt, wobei die zweite Polysiliziurαschicht 2716 als Ätzstoppschicht verwendet wird. Nachfolgend wird die zweite Polysiliziumschicht 2716 in dem freigelegten Bereich des oberen Gatebereichs in einem anisotrophen sechzehnten Ätzschritt entfernt, wobei die erste Siliziumnitridschicht 2205 als Ätzstoppschicht verwendet wird.
Anschließend werden die noch vorhandenen Photolackreste entfernt. Nachfolgend wird eine gesteuerte thermische Oxidation der zweiten Polysiliziumschicht 2617 und der zweiten Silizidschicht 2819 durchgeführt, wodurch eine siebte Siliziumoxidschicht 2921 ausgebildet wird. Die siebte Siliziumoxidschicht 2921 dient als Isolierung der Kontaktierung für den ersten Gatebereich 2307 gegen den zweiten Gatebereich, sodass kein Kurzschluss zwischen den beiden Gatebereichen verursacht wird und sodass an die beiden Gatebereiche eine unterschiedliche Spannung angelegt werden kann. Nachfolgend wird in einem anisotropen siebzehnten Ätzschritt der Bereich der ersten Siliziumnitridschicht 2205, welcher im sechzehnten Ätzschritt freigelegt wurde, entfernt, wodurch der untere Gatebereich 2307, d.h. Teile der ersten Polysiliziumschicht 2307, freigelegt werden. Als Ätzstopp für diesen siebzehnten Ätzschritt wird die erste Polysiliziumschicht 2307 des unteren Gatebereichs verwendet. Nachfolgend wird auf dem Bereich des unteren Gatebereichs 2307, welcher durch den siebzehnten Ätzschritt freigelegt wurde, eine erste Metallschicht 2923 ausgebildet, welche den Kontakt zum unteren Gatebereich 2307 darstellt.
Mit den beschriebenen Teilschritten ist die Kontaktierung des unteren Gatebereichs 2307 abgeschlossen.
Nachfolgend wird eine Kontaktierung der zweiten Polysiliziumschicht 2716, d.h. des oberen Gatebereichs 2716, in korrespondierender Weise ausgebildet, wobei die zweite . Silizidschicht 2819 freigelegt und auf dieser eine zweite Metallschicht 2924 ausgebildet wird.
Nachfolgend werden in "korrespondierender Weise auch der Sourcebereich und der Drainbereich des planaren Doppel-Gate- Transistors durchgeführt, indem die sechste Siliziumoxidschicht 2810 in Teilbereichen mittels anisotropen Ätzens entfernt wird, wodurch die erste Silizidschicht 2818 freigelegt wird. Auf der ersten Silizidschicht 2818 wird nachfolgend eine Metallschicht ausgebildet, welche die Kontaktierungen des Sourcebereich.es und des Drainbereiches bildet.
Mit dem unter Bezug auf Fig.29A beschriebenen Teilschritten des Verfahrens zum Herstellen eines planaren Doppel-Gate- Transistors ist der planare Doppel-Gate-Transistor ausgebildet.
Anhand Fig.29B wird ein Ausführungsbeispiel erläutert bei dem für den oberen Gatebereich 2716 und den unteren Gatebereich 2307 eine gemeinsame Kontaktierung ausgebildet wird. Somit lässt sich an den oberen Gatebereich 2716 und an den unteren Gatebereich 2307 die gleiche Spannung anlegen und es kann die Steuerwirkung beider Gatebereiche für den Kanalbereich verwendet werden.
Ausgehend von der Schichtanordnung wie sie in Fig.28 dargestellt ist, wird ein vierter photolithographischer Schritt durchgeführt, für welchen unter Verwendung einer vierten Maske, welche zu der Linie 2114 in Fig.21 korrespondiert, ein Photolack aufgebracht wird. Nachfolgend wird ein anisotroper achtzehnter Ätzschritt durchgeführt, welcher einen Teilbereich, in welchem nachfolgend die Ausbildung der Kontaktierung für die beiden Gatebereiche durchgeführt wird, der sechsten Siliziumoxidschicht 2820 entfernt, wobei die zweite Silizidschicht 2819 als Ätzstopp dient Nachfolgend wird ein anisotroper neunzehnter Ätzschritt durchgeführt, welcher den freigelegten Bereich der zweiten Silizidschicht entfernt und bei dem die zweite Polysiliziumschicht 2716 des oberen Gatebereichs als ÄtzstoppSchicht dient. Nachfolgend wird die zweite Polysiliziumschicht 2716 in dem freigelegten Bereich des oberen Gatebereichs in einem anisotropen zwanzigsten Ätzschritt entfernt, wobei die erste Siliziumnitridschicht 2205 als Ätzstoppschicht verwendet wird.
Anschließend werden die noch vorhandenen Photolackreste entfernt. Nachfolgend wird eine dünne Metallschicht auf die freigelegten Bereiche der zweiten Polysiliziumschicht 2716 aufgebracht und die freigelegten Bereichen der zweiten Polysiliziumschicht 2716 silizidiert, wodurch eine vierte Silizidschicht 2925 ausgebildet wird, welche den Kontaktwiderstand der Kontaktierung des oberen Gatebereichs 2716 verringert.
Nachfolgend wird in einem anisotropen einundzwanzigsten Ätzschritt der Bereich der ersten Siliziumnitridschicht 2205, welcher im zwanzigsten Ätzschritt freigelegt wurde, entfernt, wodurch der untere Gatebereich, d.h. Teile der ersten
Polysiliziumschicht 2307, freigelegt werden. Als Ätzstopp für den einundzwanzigsten Ätzschritt wird die erste Polysiliziumschicht 2307 des unteren Gatebereichs verwendet. Nachfolgend wird eine dünne Metallschicht auf dem Bereich des unteren Gatebereichs 2307 ausgebildet, welcher durch den einundzwanzigsten Ätzschritt freigelegt wurde, und die erste Polysiliziumschicht 2307 des unteren Gatebereichs silizidiert, wodurch eine fünfte Silizidschicht 2926 ausgebildet wird, welche den Kontaktwiderstand der Kontaktierung des unteren Gatebereichs 2307 verringert. Nachfolgend wird auf der fünften Silizidschicht 2926 eine dritte Metallschicht 2927 ausgebildet, welche den Kontakt zum unteren Gatebereich 2307 und dem oberen Gatebereich 2716 darstellt.
Abschließend werden mit herkömmlichen Back-End-
Prozessschritten Kontaktierungen des Sourcebereichs und des Drainbereichs ausgebildet. Mit den beschriebenen Teilschritten ist die Kontaktierung der beiden Gatebereiche abgeschlossen und der planare Doppel-Gate-Transistor ist ausgebildet.
Im Weiteren wird bezugnehmend auf Fig .29C eine Schichtenfolge 2200C beschrieben, die wie Fig . 29A und 29B entlang einer Schnittlinie G-G aus Fig . 21 aufgenommen ist . Die Schichtenfolge 2200C der Fig. 29C veranschaulicht eine Struktur, wie sie gemäß einem zu Fig.28, Fig.29A bzw. 29B alternativen Verfahren zum Bilden von Silizidierungen erhalten wird. Die Schichtenfolge 2200C unterscheidet sich von der Schichtenfolge 2200 der Fig. 29A bzw. 29B im Wesentlichen dadurch, dass der untere Gatebereich 2307, der obere Gatebereich 2716 und die beiden Source-/Drain-Bereiche 2410 (nicht gezeigt in Fig.29C) mit gemeinsamen Silizid- Kontaktierungselementen 2928 die in einem gemeinsamen Verfahrensschritt gebildet sind, versehen sind.
Um einen Doppelgate-Feldeffekttransistor gemäß der Schichtenfolge 2200C zu bilden, ist die Prozessierung gegenüber der bezugnehmend auf Fig.22 bis Fig.27 beschriebenen Prozessierung zu modifizieren, wie im Weiteren beschrieben wird. Die Prozessierung ist zu der bezugnehmend auf Fig.22 bis Fig.27 beschriebenen Prozessierung identisch. Im hier beschriebenen alternativen Verfahren wird jedoch vor dem Ausbilden der sechsten Siliziümoxidschicht 2820 ein Ätzschritt durchgeführt, welcher einen Kontaktierungsbereich für den unteren Gatebereich 2307 herstellt, indem ein Teilbereich der ersten Polysiliziumschicht 2307 freigelegt werden. Nachfolgend wird in einem gemeinsamen Silizidierungsschritt eine Silizidierungschicht 2819C auf dem freigelegten Teilbereich der ersten Polysiliziumschicht 2307, der zweiten
Siliziumschicht 2410 und der zweiten Polysiliziumschicht 2716 ausgebildet. Nachfolgend wird die sechste Siliziumoxidschicht 2820 ausgebildet. Die weiteren Schritte des hier beschriebenen alternativen Verfahren werden entsprechend den oben unter Bezug auf Fig.28 und Fig.29A bzw. Fig 29B beschriebenen Verfahren durchgeführt. Daraus resultiert in der Querschnittsansicht G-G gemäß Fig.21 ein Doppelgate- Feldeffekttransistor gemäß Fig.29C. Mit dem unter Bezug auf die Figuren 21- bis 29 beschriebenen selbstjustierenden Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors wird ein Verfahren geschaffen, welches bei dem Herstellen eines planaren Doppel-Gate-MOSFET als Startsubstrat ein so genanntes BuIk-Siliziumsubstrat anstelle eines SOI-Wafer verwendet. Das beschriebene Verfahren gewährt durch die Nutzung einer Silizium-Germanium-Kohlenstoff-Schicht zusätzliche Freiheitsgrade in der Prozessierung, da diese Silizium-Germanium-Kohlenstoff-Schicht gut als Ätzstoppschicht verwendet werden kann, wenn alkalische Ätzmittel verwendet werden, insbesondere wenn der Germaniumanteil zwischen 20 Atomprozent und 40 Atomprozent gewählt wird. Werden die verschiedenen Schichten entsprechend dem Ausführungsbeispiel gewählt, so entfällt nicht nur die Notwendigkeit einen wesentlich kostspieligeren SOI-Wafer als Startsubstrat zu verwenden, sondern die Wahl ermöglicht auch einen vollständig selbstjustierten Prozessablauf, d.h. der obere Gatebereich und der untere Gatebereich sind selbstjustiert zueinander und eine schwierige Justierung in photolithographischen Prozessschritten kann vermieden werden.
In dem beschrieben Verfahren werden ausschließlich gut bekannte und gut beherrschte Prozessschritte der Halbleitertechnologie verwendet. Es werden also keine exotischen Materialien oder Prozessschritte benötigt.
Zusammenfassend betrifft die Erfindung ein Substrat, welches auf einem Bulk-Siliziumwafer eine vergrabene Silizium- Germanium-Kohlenstoff-Schicht aufweist, welche von einer Siliziumschicht bedeckt ist. Die vergrabene Silizium- Germanium-Kohlenstoff-Schicht weist den Vorteil auf, dass sie als Ätzstoppschicht verwendet werden kann. Dies ist insbesondere der Fall für Ätzschritte, welche mittels eines alkalischen Ätzmittels durchgeführt werden, da ab einen Germaniumanteil von mehr als 20 Atomprozent, die Silizium- Germanium-Kohlenstoff-Schicht unempfindlich für alkalische Ätzmittel ist. Hierdurch werden"zusätzliche Freiheitsgrade beim Prozessieren geschaffen. Ferner ist das erfindungsgemäße Substrat auch kostengünstiger herzustellen als ein SOI-Wafer. Mittels Einlagerung des Kohlenstoffes ist es möglich Stress, welcher durch die Einlagerung des größeren Germaniumatoms in ein Siliziumgitter entsteht, zu kompensieren. Somit lässt sich eine stressfreie Silizium-Germanium-Kohlenstoff-Schicht erzeugen, indem die Anteile der einzelnen Komponenten aneinander angepasst werden, wobei der Germaniumanteil hauptsächlich die Ätzempfindlichkeit beeinflusst, während der Kohlenstoffanteil hauptsächlich den Stress innerhalb der Schichtanordnung beeinflusst. Vorzugsweise liegt der Gerrαaniumanteil zwischen 20 Atomprozent und 40 Atomprozent und der Kohlenstoffanteil liegt vorzugsweise zwischen 2 Atomprozent und 5 Atomprozent.
Ein zusätzlicher Vorteil des Verwendens von Silizium- Germanium-Kohlenstoff ist, dass Silizium-Germanium-Kohlenstoff ein geeignetes Material ist, um Diffusion von Dotierstoffen, z.B. die Diffusion von Dotierstoffen in den Kanalbereich, zu unterbinden oder zumindest drastisch zu reduzieren.
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100 Schichtanordnung
101 Trägerwafer aus Silizium
102 Schicht aus Silizium-Germanium-Kohlenstoff
103 Siliziumschicht
200 Schichtanordnung
201 Trägerwafer aus Silizium
202 erste Schicht aus Silizium-Germanium-Kohlenstoff
203 Siliziumschicht
204 erste Schicht aus Silizium-Germanium-Kohlenstoff 300 Schichtanordnung
301 Trägerwafer aus Silizium
302 Schicht aus Silizium-Germanium-Kohlenstoff
303 erste Siliziumschicht
304 erste Siliziumoxidschicht
305 erste Gate-isolierende Schicht
306 erste Polysiliziumschicht (erstes Gate)
307 erste Siliziumnitridschicht (Einkapselung des ersten Gate)
308 zweite Siliziumoxidschicht
409 dritte Siliziumoxidschicht
410 zweite Siliziumschicht
411 Bond Schnittstelle
512 dritte Siliziumschicht
513 zweite Gate-isolierende Schicht
514 zweite Polysiliziumschicht (zweites Gate)
515 zweite Siliziumnitridschicht
516 vierte Siliziumoxidschicht
600 Schichtanordnung
601 Trägerwafer aus Silizium
602 Schicht aus Silizium-Germanium-Kohlenstoff
603 erste Siliziumschicht
604 Gate-isolierende Schicht
605 erste Polysiliziumschicht (Gate)
606 erste Siliziumnitridschicht (Einkapselung des ersten Gate)
607 erste Siliziumoxidschicht 708 zweite Siliziumschicht 709 zweite Siliziumoxidschicht
810 zweite Polysiliziumschicht
811 dritte Polysiliziumschicht
812 . dritte Siliziumoxidschicht
813 vierte Polysiliziumschicht
814 vierte Siliziumoxidschicht
915 fünfte Siliziumoxidschicht
916 fünfte Siliziumschicht
917 Bond Schnittstelle
918 zweite Siliziumnitridschicht
1019 sechste Siliziumoxidschicht
1020 fünfte Polysiliziumschicht
1021 siebte Siliziumoxidschicht
1022 Silizidschicht
1023 Metallschicht
1100 Schichtanordnung
1101 erste Siliziumschicht
1102 erste Schicht aus Silizium-Germanium-Kohlenstoff
1103 zweite Siliziumschicht
1104 erste Siliziumoxidschicht (Gate-isolierende Schicht)
1105 Polysiliziumschicht (Gate)
1106 Siliziumnitridschicht (Einkapselung des Gate)
1107 Silizidschicht
1108 zweite Siliziumoxidschicht
1209 Schicht aus elektrisch schaltbaren Material
1210 zweite Schicht aus Silizium-Germanium-Kohlenstoff
1211 dritte Siliziumoxidschicht
1312 vierte Siliziumoxidschicht
1313 dritte Siliziumschicht
1314 Bond-Schnittstelle
1415 erste Metallschicht
1416 zweite Metallschicht
1417 fünfte Siliziumoxidschicht
1418 zweite Silizidschicht
1419 sechste Siliziumoxidschicht
1500 Schichtanordnung
1501 Trägerwafer aus Silizium
1502 erste Schicht aus Silizium-Germanium-Silizium
1503 erste Siliziumschicht 1504 erste Siliziumoxidschicht
1605 erste Siliziumnitridnitrid
1606 zweite Siliziumoxidschicht
1607 zweite Siliziumschicht
1608 erste Polysiliziumschicht 1709 dritte Siliziumschicht
2011 vierte Siliziumschicht
2012 zweite Polysiliziumschicht 2013 dritte Siliziumoxidschicht 2014 zweite Siliziumnitridschicht
2100 Planarer Doppel-Gate-Transistor
2101 Kontaktierung unteres Gate
2102 erste Silizidschicht (unteres Gate)
2103 Siliziumoxidschicht
2104 zweite Silizidschicht (oberes Gate)
2105 Kontaktierung oberes Gate
2106 dritte Silizidschicht (Source)
2107 Kontaktierung Source
2108 zweite Siliziumnitridschicht
2109 vierte Silizidschicht (Drain)
2110 Kontaktierung Drain
2111 erste Siliziumnitridschicht
2112 erste Maske für Photolithographie
2113 zweite Maske für Photolithographie
2114 dritte Maske für Photolithographie
2115 vierte Maske für Photolithographie
2200 Schichtanordnung
2201 Trägerwafer aus Silizium
2202 Schicht aus Silizium-Germanium-Kohlenstoff
2203 erste Siliziumschicht
2204 erste Siliziumoxidschicht
2205 erste Siliziumnitridschicht
2306 erste Gate-isolierende Schicht
2307 erste Polysiliziumschicht (erstes Gate)
2308 dritte Siliziumnitridschicht (Spacer erstes Gate)
2309 zweite Siliziumoxidschicht
2328 zweite Siliziumnitridschicht 2328
2410 zweite Siliziumschicht
2511 dritte Siliziumnitridschicht 2512 dritte Siliziumoxidschicht
2613 vierte Siliziumoxidschicht
2714 fünfte Siliziumoxidschicht
2715 vierte Siliziumnitridschicht
2716 zweite Polysiliziumschicht (zweites Gate)
2717 dritte Siliziumschicht
2818 erste Siliziάschicht
2819 zweite Silizidschicht
2820 sechste Siliziumoxidschicht 2921 siebte Siliziumoxidschicht
2923 ' erste Metallschicht
2924 zweite Metallschicht
2925 vierte Silizidschicht
2926 fünfte Silzidschicht
2927 dritte Metallschicht 2200C Schichtanordnung 2819C Silizidschicht

Claims

Patentansprüche
1. Verfahren zum Herstellen eines integrierten Schaltkreises, bei dem auf einer ersten Seite eines Trägerwafers eine Silizium-Germanium-Kohlenstoff-Schicht und auf der Silizium- Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet wird; bei dem auf der ersten Siliziumschicht ein erster Gatebereich ausgebildet wird; bei dem eine auf dem ersten Gatebereich ausgebildete erste PassivierungsSchicht planarisiert wird; bei dem auf die planarisierte PassivierungsSchicht ein Handlingwafer gebondet wird; bei dem bei einem Ätzschritt, welcher einer Definition eines Bereiches für einen zweiten Gatebereich dient, die Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet wird; bei dem in dem definierten Bereich der zweite Gatebereich ausgebildet wird; und bei dem der zweite Gatebereich mittels einer zweiten Passivierungsschicht passiviert wird, womit ein Doppel-Gate- Transistor gebildet wird.
2. Verfahren zum Herstellen einer Speicherzelle, bei dem auf einer ersten Seite eines Trägerwafers eine Silizium-Germanium-Kohlenstoff-Schicht und auf der Silizium- Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet wird; bei dem auf der Siliziumschicht ein Gatebereich eines Transistors der Speicherzelle ausgebildet wird; bei dem auf dem Gatebereich eine erste Passivierungsschicht ausgebildet wird, in welcher eine Kapazität ausgebildet wird, und welche planarisiert wird; bei dem auf die planarisierte Passivierungsschicht ein Handlingwafer gebondet wird; bei dem bei einem Ätzschritt, welcher einer Definition eines Bereiches für einen Bodykontakt dient, die vergrabene SiIizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet wird; bei dem in dem Bereich der Bodykontakt ausgebildet wird; und bei dem der Bodykontakt mittels einer zweiten Passivierungsschicht passiviert wird, womit eine Speicherzelle gebildet wird.
3. Verfahren zum Herstellen einer Vertikal-Transistor-
Struktur, bei dem auf einer ersten Seite eines Trägerwafers eine
Silizium-Germaniurn-Kohlenstoff-Schicht und auf der Silizium- Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet wird; bei dem in der Siliziumschicht Gatebereiche, Drainbereiche und Kanalbereiche der Vertikaltransistoren ausgebildet werden; bei dem auf den Drainbereichen und den Kanalbereichen eine KontaktSchicht ausgebildet wird, welche die Drainbereiche der Vertikaltransistoren miteinander koppelt; bei dem auf der Kontaktschicht eine erste
Passivierungsschicht ausgebildet wird, welche planarisiert wird; bei dem auf die planarisierte Passivierungsschicht ein
Handlingwafer gebondet wird; bei dem bei einem Ätzschritt, welcher einer Ausbildung von Sourcebereichen der Vertikaltransistoren dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als
Ätzstoppschicht verwendet wird; bei dem die Sourcebereiche der Vertikaltransistoren und eine Bitleitung, welche die Sourcebereiche der Vertikaltransistoren miteinander koppelt, ausgebildet werden; und bei dem die Bitleitung mittels einer zweiten
Passivierungsschient passiviert wird, womit eine Anordnung von Vertikaltransistoren gebildet wird.
4. Verfahren zum Herstellen vergrabener Wort- und/oder Bit- Leitungen, bei dem auf einer ersten Seite eines Trägerwafers eine Silizium-Germanium-Kohlenstoff-Schicht und auf der Silizium- Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet wird; bei dem in der Siliziumschicht ein SOI-Bereich ausgebildet wird, auf welchem eine leitfähige Schicht ausgebildet wird, welche planarisiert wird; bei dem auf die planarisierte leitfähige Schicht ein Handlingwafer gebondet wird; und bei dem bei einem Ätzschritt, welcher einem Freilegen des SOI-Bereiches dient, die vergrabene Silizium-Germaniuin- Kohlenstoff-Schicht als Ätzstoppschicht verwendet wird, womit ein Substrat gebildet wird, welches einen Bulk-Bereich und einen SOI-Bereich aufweist.
5. Verfahren gemäß Anspruch 1 bis 4, bei dem auf der Siliziumschicht eine zweite Silizium-Germanium-Kohlenstoff- Schicht ausgebildet wird.
6. Verfahren gemäß Anspruch 1 bis 5, bei dem die erste
Silizium-Germanium-Kohlenstoff-Schicht eine Dicke von mehr als 100 nm aufweist.
7. Verfahren gemäß einem der Ansprüche 1 bis 6, bei dem der Germaniumanteil in der Silizium-Germanium-Kohlenstoffschicht zwischen 20 Atomprozent und 40 Atomprozent liegt.
8. Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem der Kohlenstoffanteil in der Silizium-Germanium-Kohlenstoffschicht zwischen 2 Atomprozent und 5 Atomprozent liegt.
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