DE102004033149B4 - Verfahren zum Herstellen eines Doppel-Gate-Transistors, einer Speicherzelle, eines Vertikaltransistors sowie vergrabenen Wort- bzw. Bitleitungen jeweils unter Verwendung einer vergrabenen Ätzstoppschicht - Google Patents

Verfahren zum Herstellen eines Doppel-Gate-Transistors, einer Speicherzelle, eines Vertikaltransistors sowie vergrabenen Wort- bzw. Bitleitungen jeweils unter Verwendung einer vergrabenen Ätzstoppschicht Download PDF

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Abstract

Verfahren zum Herstellen eines Doppel-Gate-Transistors, bei dem auf einer ersten Seite eines Trägerwafers eine Silizium-Germanium-Kohlenstoff-Schicht und auf der Silizium-Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet wird;
bei dem auf der Siliziumschicht ein erster Gatebereich ausgebildet wird;
bei dem eine auf dem ersten Gatebereich ausgebildete erste Passivierungsschicht planarisiert wird; bei dem auf die planarisierte Passivierungsschicht ein Handlingwafer gebondet wird;
bei dem bei einem Ätzschritt, welcher einer Definition eines Bereiches für einen zweiten Gatebereich dient, die Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet wird;
bei dem in dem definierten Bereich der zweite Gatebereich ausgebildet wird; und
bei dem der zweite Gatebereich mittels einer zweiten Passivierungsschicht passiviert wird, womit ein Doppel-Gate-Transistor gebildet wird.

Description

  • Verfahren zum Herstellen eines Doppel-gate-Transistors, einer Seicherzelle, eines Vertikaltransistors sowie vergrabenen Wort- bzw. Bitleitungen jeweils unter Verwendung einer vergrabenen Ätzstoppschicht. Die Erfindung betrifft ein Verfahren zum Herstellen eines, integrierten Schaltkreises.
  • Bei der Herstellung von integrierten Schaltkreisen, beispielsweise Transistoren, werden häufig Ätzstoppschichten benötigt, um ein definiertes Ende eines Ätzvorgangs zu gewährleisten.
  • Eine Möglichkeit eine Ätzstoppschicht zu erzeugen ist das Dotieren einer Siliziumschicht mit Bor. Um eine ausreichende Selektivität zwischen der Ätzung einer Siliziumschicht und einer mit Bor dotierten Siliziumschicht zu erzielen, ist eine hohe Dotierung nötig, d.h. es muss eine große Anzahl von Boratomen in das Silizium implantiert werden. Nachteilig wirkt sich bei einer solchen Ätzstoppschicht jedoch aus, dass das Bor leicht in das Silizium hinein diffundiert, so dass einerseits eine scharfe Trennung zwischen einer reinen Siliziumschicht und einer mit Bor dotierten Siliziumschicht kaum möglich ist, wodurch auch eine scharfe, gut definierte Grenzschicht, welche als Ätzstopp verwendet werden kann, zwischen der reinen Siliziumschicht und der mit Bor dotierten Siliziumschicht, d.h. anschaulich einen abrupten Übergang zwischen dotierten und undotierten Bereich oder anders gesagt einen Sprung in der Dotieratomkonzentration, nur schwer zu erzeugen ist. Andererseits verändert auch das in die Siliziumschicht hinein diffundierte Bor die elektrischen Eigenschaften der Siliziumschicht. Somit ist das Verwenden einer Bor dotierten Siliziumschicht als Ätzstoppschicht in einem Herstellungsprozess eines integrierten Schaltkreises aufwändig, insbesondere mit zunehmender Miniaturisierung der integrierten Schaltkreise, da dass Ausbilden einer gut definierten Grenzschicht zwischen dotierten und undotierten Bereich durch die Diffusion noch weiter erschwert wird, wenn die integrierten Schaltkreise immer kleiner dimensioniert werden.
  • Eine alternative Möglichkeit eine Ätzstoppschicht bereitzustellen ist das Verwenden eines so genannten Siliziumauf-Isolator-Substrats (SOI-Wafer). Ein SOI-Wafer weist auf einem Trägerwafer eine vergrabene Isolatorschicht, welche typischerweise aus Siliziumoxid besteht, und über der Isolatorschicht eine Siliziumschicht auf. Eine solche vergrabene Siliziumoxidschicht kann als Ätzstoppschicht verwendet werden. Eine solche vergrabene Siliziumoxidschicht eines SOI-Wafer ist zwar auf einfache Weise als Ätzstoppschicht zu verwenden, jedoch ist die Herstellung eines SOI-Wafer aufwändig und kostenintensiv.
  • Aus [1] und [2] ist beispielsweise ein selektives Ätzverhalten einer Silizium-Germanium-Schicht bekannt, wenn der Anteil von Germanium über 20% liegt. Aus [3] ist bekannt, dass für die Gitterstruktur einer Silizium-Germanium-Kohlenstoff-Schicht hauptsächlich der Kohlenstoffanteil maßgeblich ist. Weiterhin ist aus [4] bekannt, dass Silizium-Kohlenstoff gegenüber alkalischen Lösungen unempfindlich ist. Aus [5] und [6] ist bekannt, dass eine Silizium-Germanium-Kohlenstoff-Schicht als Diffusionsbarriere verwendet werden kann. Aus [7] ist ferner bekannt, dass eine Silizium-Germanium-Kohlenstoff-Schicht gegenüber einer reinen Siliziumschicht verbesserte elektrische Eigenschaften aufweist.
  • Aus [15] sind Silizium-Germanium-basierte Schichten, die Silizium, Germanium und Kohlenstoff aufweisen, und Verfahren zum Herstellen von Silizium-Germanium-Kohlenstoff-Schichten auf einem Substrat bekannt.
  • Ferner wird auch in [16] ein Verfahren zum Herstellen einer Halbleiter-Schichtenfolge beschrieben, welche auf einem Halbleiter-Substrat eine dotierte Silizium-Germanium-Kohlenstoff-Schicht aufweist.
  • Ist der integrierte Schaltkreis beispielsweise eine Speicherzelle, hat sich gezeigt, dass eine vergrabene Kapazität eine deutliche Verbesserung der Zellengröße, d.h. eine Verkleinerung der Speicherzelle, als auch der Leistungsfähigkeit der Speicherzelle bietet [8]. Wird ein SOI-MOSFET für eine solche Speicherzelle verwendet ermöglicht das Verwenden eines so genannten Backkontaktes für den Body des SOI-MOSFET eine Unterdrückung des Floating Body Effect, d.h. eine schnelle Ausgleichung der Majoritätsladungsträger [9],[10]. Eine andere Möglichkeit ist das Verwenden von vollständig an Ladungsträgern verarmten SOI-Transistoren mit ultradünnen SOI-Schichten, welche den Floating Body Effect reduzieren [11].
  • Ein anderes Beispiel für einen integrierten Schaltkreis ist eine Anordnung aus Vertikaltransistoren, für dessen Herstellung in [12] ein Verfahren beschrieben ist, welches von einem SOI-Wafer ausgeht.
  • In manchen integrierten Schaltkreisen werden elektrisch schaltbaren Materialien verwendet, beispielsweise organische Komplexe [13], deren elektrische Leitfähigkeit sich aufgrund einer an die organischen Komplexe, das heißt an das organische Material, angelegten elektrischen Spannung bis um den Faktor 104 ändern kann. Beispiele für solche organischen Komplexe sind beispielsweise aus [14] als N-(3-Nitrobenzyliden)-p-Phenylendiamin (NBPDA) bzw. als System der beiden Materialien 3-Nitrobenzalmalonitril (NBMN) und 1, 4-Phenylendiamin (pDA) bekannt.
    •
  • Der Erfindung liegt das Problem zugrunde, ein Verfahren zum Herstellen eines integrierten Schaltkreises, insbesondere eines Doppelgate-Transistors, einer Spaicherzelle, einer Vertikal-Transistoranordnung sowie von vergrabenen Wort- bzw. Bitleitungen, zu schafen, welcher eine vergrabene Ätzstoppschicht aufweist, welcher auf einfache Weise herzustellen ist und welcher mit Standardprozessen der Herstellungsverfahren für integrierte Schaltkreise kompatibel ist.
  • Das Problem wird durch du Verfahren mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Bei einem Verfahren zum Herstellen eines integrierten Schaltkreises, wird auf einer ersten Seite eines Trägerwafers eine Silizium-Germanium-Kohlenstoff-Schicht und auf der Silizium-Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet. Ferner wird von der ersten Seite des Trägerwafer aus ein Handlingwafer gebondet und beim Ausbilden des integrierten Schaltkreises die Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet.
  • Ein Substrat mit einer vergrabenen Schicht weist auf einem Trägerwafer eine vergrabene erste Silizium-Germanium-Kohlenstoff-Schicht auf, auf welcher eine Siliziumschicht ausgebildet ist.
  • Das Substrat kann auf einfache Weise mittels herkömmlicher Verfahren hergestellt werden. Die vergrabene Silizium-Germanium-Kohlenstoff-Schicht des erfindungsgemäßen Substrats kann auf einfache Weise als Ätzstoppschicht verwendet werden. Insbesondere ist die Silizium-Germanium-Kohlenstoff-Schicht beim Ätzen mittels alkalischer Ätzmittel sehr gut als Ätzstoppschicht geeignet. Alkalische Ätzmittel sind selektiv auf Silizium-Germanium-Kohlenstoff, d.h. Silizium-Germanium-Kohlenstoff lässt sich im Gegensatz zu beispielsweise Silizium nicht mit alkalischen Ätzmitteln ätzen. Insbesondere ist eine solche Silizium-Germanium- Kohlenstoff-Schicht als "dynamische" Ätzstoppschicht geeignet, da die Empfindlichkeit gegenüber alkalischen Ätzmitteln auf einfache Weise einstellbar ist, indem der Anteil der Konstituenten, d.h. des Siliziums, des Germaniums und/oder des Kohlenstoff variiert wird.
  • Das Substrat kann auch als Bulk-Substrat ausgebildet, sein, d.h. als ein Substrat, bei dem der Silizium-Trägerwafer und/oder die vergrabene Silizium-Germanium-Kohlenstoff-Schicht und/oder die Siliziumschicht als Bulk-Schicht, d.h. dicke Schicht, ausgebildet sind.
  • Eine Zielsetzung der Erfindung kann anschaulich darin gesehen werden, dass durch das Einführen von Valenzband-Offsets in die Silizium-Germanium-Kohlenstoff-Schicht und durch die verbesserte Möglichkeit, Löcher in die Silizium-Germanium-Kohlenstoff-Schicht einzubringen, das Ätzstoppverhalten der Silizium-Germanium-Kohlenstoff-Schicht in Bezug auf alkalische Lösungen stark beeinflusst werden kann. Durch die Abhängigkeit des Ätzverhaltens von dem Anteil der Konstituenten werden auch extra Freiheitsgrade in der Prozessierung eines Substrats, welches eine vergrabene Silizium-Germanium-Kohlenstoff-Schicht aufweist, gewonnen. Auch zum Beeinflussen der Eigenschaften als Teil einer aktiven Vorrichtung, z.B. eines Kanalbereichs eines planaren Doppel-Gate-Transistors, lässt sich die Möglichkeit der Variation der Anteile der Konstituenten nutzen.
  • Die Silizium-Germanium-Kohlenstoff-Schicht kann somit nicht nur als Ätzstoppschicht verwendet werden, sondern kann, je nach verwendeter Anteile der einzelnen Konstituenten, selber als Schicht eines integrierten Schaltkreises verwendet werden. Dadurch dass das Verhalten als Ätzstoppschicht abhängig von den Anteilen, d.h. der Konzentration, der einzelnen Konstituenten ist, lassen sich verschiedene Kombinationen von Silizium-Germanium-Kohlenstoff-Schichten, d.h. mit verschiedenen Konzentrationen von Konstituenten, herstellen, welche dann wiederum unterschiedliche Eigenschaften bezüglich eines Ätzprozesses aufweisen. Beispielsweise ergibt sich ein selektives Ätzverhalten einer Silizium-Germanium-Schicht, d.h. ohne eine Einlagerung von Kohlenstoff, wenn der Anteil von Germanium über 20% liegt. Wird jedoch zusätzlich auch noch Kohlenstoff eingelagert, so ergibt sich die Möglichkeit, zusätzlich auftretenden Stress zu reduzieren, da das Einlagern von Kohlenstoff in die Silizium-Germanium-Schicht den Stress sowohl innerhalb der Silizium-Germanium-Kohlenstoff-Schicht als auch in einer auf der Silizium-Germanium-Kohlenstoff-Schicht ausgebildeten zusätzlichen Schicht, beispielsweise einer Siliziumschicht, reduziert. Dies kann dadurch erklärt werden, dass ein Kohlenstoffatom kleiner als ein Siliziumatom ist und somit ein Teil der Gitterverzerrung, welche durch das Einlagern der größeren Germaniumatome entsteht, ausgleicht. Hierdurch wird durch das Einlagern von Kohlenstoff in eine Silizium-Germanium-Schicht die Möglichkeit eröffnet, weitgehend stressfreie Schichten zu erzeugen. Um dies zu erreichen sind nur relativ geringe Mengen von Kohlenstoff nötig.
  • Das Verwenden einer Silizium-Germanium-Kohlenstoff-Schicht ist insbesondere vorteilhaft, da für die Definition der Bandeigenschaften, d.h. Energieniveaus der einzelnen Bänder, der Schicht, welche das Ätzverhalten bestimmen, überwiegend der Anteil an Germanium entscheidend ist, wohingegen für die Gitterstruktur hauptsächlich der Kohlenstoffanteil maßgeblich ist. Somit lässt sich für jede gewünschte Bandstruktur eine stressfreie Gitterstruktur erzielen, indem der Anteil von Kohlenstoff angepasst wird. Weiterhin ist bekannt, dass auch Silizium-Kohlenstoff gegenüber alkalischen Lösungen unempfindlich ist.
  • Ein zusätzlicher Vorteil einer Silizium-Germanium-Kohlenstoff-Schicht ist, dass diese auch verwendet werden kann, um als Diffusionsbarriere zu dienen. Wie im Stand der Technik beschrieben, ist ein Problem des Verwendens einer Bor dotierten Siliziumschicht, dass das Bor leicht in die Siliziumschicht diffundiert. Dies ist insbesondere bei höheren Temperaturen, welche in vielen Prozessschritten in einer Halbleiterfertigung nötig sind, der Fall, wodurch der Einsatz von Bor stark eingeschränkt oder zumindest erschwert wird. Eine Silizium-Germanium-Kohlenstoff-Schicht wirkt jedoch auch als Diffusionsbarriere, sodass eine solche Schicht auch zusammen mit einer Bordotierung verwendet werden kann, und dabei die Temperaturempfindlichkeit reduziert.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen. Die weiteren Ausgestaltungen der Erfindung, die im Zusammenhang mit dem Verfahren zum Herstellen eines integrierten Schaltkreises beschreiben sind gelten auch für das Substrat mit einer vergrabenen Silizium-Germanium-Kohlenstoff-Schicht.
  • In einer Weiterbildung wird auf der Siliziumschicht eine zweite Silizium-Germanium-Kohlenstoff-Schicht ausgebildet.
  • Das Ausbilden einer zweiten Silizium-Germanium-Kohlenstoff-Schicht weist den Vorteil auf, dass diese zu der ersten Silizium-Germanium-Kohlenstoff-Schicht unterschiedliche Anteile der Konstituenten aufweisen kann, wodurch beim Prozessieren ein unterschiedliches Ätzverhalten der Schichten genutzt werden kann. Auch kann durch die unterschiedlichen Anteile eine Verwendung der Silizium-Germanium-Kohlenstoff- Schichten als Schichten eines herzustellenden integrierten Schaltkreises, beispielsweise eines Transistors, erleichtert werden, da hierdurch die elektrischen Eigenschaften verändert werden. Zum Beispiel hat sich herausgestellt, dass eine Silizium-Germanium-Kohlenstoff-Schicht gegenüber einer reinen Siliziumschicht verbesserte elektrische Eigenschaften aufweist. Beispielsweise können die zwei unterschiedlichen Silizium-Germanium-Kohlenstoff-Schichten in einem Doppel-Gate-Feld-Effekt-Transistor mit unterschiedlichen Kanalmaterialien verwendet werden.
  • Anschaulich bedeutet das Verwenden einer zweiten Silizium-Germanium-Kohlenstoff-Schicht, dass die Freiheitsgrade bei einer nachfolgenden Prozessierung des Substrats weiter erhöht werden. Insbesondere, da die beiden Silizium-Germanium-Kohlenstoff-Schichten unterschiedliche Zusammensetzungen, d.h. Anteile der Konstituenten, aufweisen können.
  • Vorzugsweise liegt der Germaniumanteil in der Silizium-Germanium-Kohlenstoff-Schicht zwischen 20 Atomprozent und 40 Atomprozent.
  • Bei einem Anteil von 20 bis 40 Atomprozent von Germanium ist eine hohe Selektivität von alkalischen Ätzmitteln im Bezug auf die Silizium-Germanium-Kohlenstoff-Schicht erreichbar, d.h. die Silizium-Germanium-Kohlenstoff-Schicht ist gut als Ätzstoppschicht verwendbar.
  • In einer Weiterbildung weist die erste Silizium-Germanium-Kohlenstoff-Schicht eine Dicke von mehr als 100 nm vorzugsweise mehr als 150 nm auf. Besonders bevorzugt liegt der Kohlenstoffanteil in der Silizium-Germanium-Kohlenstoff-Schicht zwischen 2% und 5%.
  • Ein solcher Kohlenstoffanteil in der Silizium-Germanium-Kohlenstoff-Schicht ist insbesondere bei einem Germaniumanteil zwischen 20 Atomprozent und 40 Atomprozent vorteilhaft, da dann der Stress, welcher durch das Einlagern des Germaniums im Siliziumkristall entsteht, durch das Einlagern des Kohlenstoffs kompensiert werden kann.
  • Das Substrat kann in einem Verfahren zum Herstellen eines integrierten Schaltkreises verwendet werden.
  • In einem Ausführungsbeispiel wird auf der Siliziumschicht ein erster Gatebereich ausgebildet, wird eine auf dem ersten Gatebereich ausgebildete erste Passivierungsschicht planarisiert, wird auf die planarisierte Passivierungsschicht ein Handlingwafer gebondet, wird bei einem Ätzschritt, welcher einer Definition eines Bereiches für einen zweiten Gatebereich dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet, wird in dem definierten Bereich der zweite Gatebereich ausgebildet und wird der zweite Gatebereich mittels einer zweiten Passivierungsschicht passiviert, womit ein Doppel-Gate-Transistor gebildet wird.
  • In einem anderen Ausführungsbeispiel wird auf der Siliziumschicht ein Gatebereich eines Transistors der Speicherzelle ausgebildet, wird auf dem ersten Gatebereich eine erste Passivierungsschicht ausgebildet, in welcher eine Kapazität ausgebildet wird, und planarisiert, wird auf die planarisierte Passivierungsschicht ein Handlingwafer gebondet, wird bei einem Ätzschritt, welcher einer Definition eines Bereiches für ein Bodykontakt dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet, wird in dem Bereich der Bodykontakt ausgebildet und wird der Bodykontakt mittels einer zweiten Passivierungsschicht passiviert, womit eine Speicherzelle gebildet wird.
  • In einem zusätzlichen Ausführungsbeispiel werden in der Siliziumschicht Gatebereiche, Drainbereiche und Kanalbereiche der Vertikaltransistoren ausbildet, wird auf den Drainbereichen und den Kanalbereichen eine Kontaktschicht ausgebildet, welche die Drainbereiche der Vertikaltransistoren miteinander koppelt, wird auf der Kontaktschicht eine erste Passivierungsschicht ausgebildet, welche planarisiert wird, wird auf die planarisierte Passivierungsschicht ein Handlingwafer gebondet, wird bei einem Ätzschritt, welcher einer Ausbildung von Sourcebereichen der Vertikaltransistoren dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet, werden die Sourcebereiche der Vertikaltransistoren und eine Bitleitung, welche die Sourcebereiche der Vertikaltransistoren miteinander koppelt, ausgebildet und wird die Bitleitung mittels einer zweiten Passivierungsschicht passiviert, womit eine Anordnung von Vertikaltransistoren gebildet wird.
  • In einem weiteren Ausführungsbeispiel wird in der Siliziumschicht ein SOI-Bereich ausgebildet, auf welchem eine leitfähige Schicht ausgebildet wird, welche planarisiert wird, wird auf die planarisierte leitfähigen Schicht ein Handlingwafer gebondet und wird bei einem Ätzschritt, welcher einem Freilegen des SOI-Bereiches dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet, womit ein Substrat mit einem Bulk-Bereich und einem SOI-Bereich gebildet wird.
  • Unter Silizium-Germanium-Kohlenstoff wird in dieser Anmeldung ein Material aus Silizium-Germanium mit geringen Mengen von Kohlenstoff verstanden, d.h. Silizium, welchem ein gewisser Anteil, vorzugsweise zwischen 20 Atomprozent und 40 Atomprozent, Germanium zugemischt wird und ferner ein geringer Anteil von Kohlenstoff beigemischt wird, vorzugsweise zwischen 2 Atomprozent und 5 Atomprozent. Silizium-Germanium-Kohlenstoff kann als kristalline Struktur vorliegen, bei der in einem Siliziumkristall ein Teil der Siliziumatome durch Germaniumatome und durch Kohlenstoffatome ersetzt ist. Als allgemeine Formel für die Silizium-Germanium-Kohlenstoff-Schicht gilt Sil-x-yGexCy, wobei x vorzugsweise zwischen 0,2 und 0,4 und y vorzugsweise zwischen 0,02 und 0,05 liegt.
  • Ein zusätzlicher Vorteil des erfindungsgemäßen Substrats ist es, dass es ermöglicht, bei dem Herstellungsprozess die Prozessschritte bei Raumtemperatur durchzuführen, zum Beispiel müssen beim Waferbonden keine erhöhten Temperaturen verwendet werden.
  • Alkalische Ätzmittel, gegenüber denen eine Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht geeignet ist, sind beispielsweise Ethylen Diamin Pyrochatechol (EDP), Tetra-Methyl Ammonium Hydroxid (TMAH), Kaliumhydroxid (KOH) oder Cholin (2-Hydroxyethyl-Trimethyl-Ammoniumhydroxid).
  • Ätzmittel, welche Silizium-Germanium-Kohlenstoff selektiv zu Silizium oder Siliziumnitrid ätzen sind beispielsweise Fluorwasserstoff (HF), Wasserstoffperoxyd (H2O2) oder Essigsäure (CH3COOH) Zusammenfassend betrifft die Erfindung ein Substrat, welches auf einem Bulk-Siliziumwafer eine vergrabene Silizium-Germanium-Kohlenstoff-Schicht aufweist, welche von einer Siliziumschicht bedeckt ist. Die vergrabene Silizium-Germanium-Kohlenstoff-Schicht weist den Vorteil auf, dass sie als Ätzstoppschicht geeignet ist. Dies ist insbesondere der Fall für Ätzschritte, welche mittels eines alkalischen Ätzmittels durchgeführt werden, da ab einen Germaniumanteil von mehr als 20 Atomprozent, die Silizium-Germanium-Kohlenstoff-Schicht unempfindlich für alkalische Ätzmittel ist. Hierdurch werden zusätzliche Freiheitsgrade beim Prozessieren geschaffen. Ferner ist das erfindungsgemäße Substrat auch kostengünstiger herzustellen als ein SOI-Wafer. Mittels Einlagerung des Kohlenstoffes ist es möglich Stress, welcher durch die Einlagerung des größeren Germaniumatoms in einem Siliziumgitter entsteht, zu kompensieren. Somit lässt sich eine stressfreie Silizium-Germanium-Kohlenstoff-Schicht erzeugen, indem die Anteile der einzelnen Komponenten aufeinander angepasst werden, wobei der Germaniumanteil hauptsächlich die Ätzempfindlichkeit beeinflusst, während der Kohlenstoffanteil hauptsächlich den Stress innerhalb der Silizium-Germanium-Kohlenstoff-Schicht beeinflusst. Vorzugsweise liegt der Germaniumanteil zwischen 20 Atomprozent und 40 Atomprozent und der Kohlenstoffanteil liegt vorzugsweise zwischen 2 Atomprozent und 5 Atomprozent.
  • Ein zusätzlicher Vorteil des Verwendens von Silizium-Germanium-Kohlenstoff ist, dass Silizium-Germanium-Kohlenstoff ein geeignetes Material ist, um Diffusion von Dotierstoffen, z.B. die Diffusion von Dotierstoffen in den Kanalbereich, zu unterbinden oder zumindest drastisch zu reduzieren, wodurch z.B. eine bessere und zuverlässigere Steuerung des Kanalbereichs ermöglicht wird.
    •
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen:
  • 1 eine schematische Querschnittsansicht einer Schichtanordnung mit einer vergrabenen Silizium-Germanium-Kohlenstoffschicht;
  • 2 eine schematische Querschnittsansicht einer Schichtanordnung mit einer vergrabenen Silizium-Germanium-Kohlenstoffschicht;
  • 3 eine schematische Querschnittsansicht einer Schichtanordnung eines Verfahrens gemäß einem dritten Ausführungsbeispiel zur Herstellung eines Doppel-Gate-Transistors;
  • 4 eine schematische Querschnittsansicht einer Schichtanordnung des dritten Ausführungsbeispiels zur Herstellung des Doppel-Gate-Transistors nach zusätzlichen Teilschritten zum Ausbildendes Doppel-Gate-Transistors;
  • 5 eine schematische Querschnittsansicht einer Schichtanordnung des dritten Ausführungsbeispiels zur Herstellung des Doppel-Gate-Transistors nach zusätzlichen Teilschritten zum Ausbilden des Doppel-Gate-Transistors;
  • 6 eine schematische Querschnittsansicht einer Schichtanordnung eines Verfahrens gemäß einem vierten Ausführungsbeispiel zur Herstellung einer Speicherzelle;
  • 7 eine schematische Querschnittsansicht einer Schichtanordnung des vierten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der Speicherzelle;
  • 8 eine schematische Querschnittsansicht einer Schichtanordnung des vierten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der Speicherzelle;
  • 9 eine schematische Querschnittsansicht einer Schichtanordnung des vierten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der Speicherzelle;
  • 10 eine schematische Querschnittsansicht einer Schichtanordnung des vierten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der Speicherzelle;
  • 11 eine schematische Querschnittsansicht einer Schichtanordnung eines Verfahrens gemäß einem fünften Ausführungsbeispiel zur Herstellung vergrabener Leiterbahnen;
  • 12 eine schematische Querschnittsansicht einer Schichtanordnung des fünften Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der vergrabenen Leiterbahnen;
  • 13 eine schematische Querschnittsansicht einer Schichtanordnung des fünften Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der vergrabenen Leiterbahnen;
  • 14 eine schematische Querschnittsansicht einer Schichtanordnung des fünften Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung der vergrabenen Leiterbahnen;
  • 15 eine schematische Querschnittsansicht einer Schichtanordnung eines Verfahrens gemäß einem sechsten Ausführungsbeispiel zur Herstellung eines so genannten Smart-Circuit;
  • 16 eine schematische Querschnittsansicht einer Schichtanordnung des sechsten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Smart-Circuit;
  • 17 eine schematische Querschnittsansicht einer Schichtanordnung des sechsten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Smart-Circuit;
  • 18 eine schematische Querschnittsansicht einer Schichtanordnung des sechsten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Smart-Circuit;
  • 19 eine schematische Querschnittsansicht einer Schichtanordnung des sechsten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Smart-Circuit;
  • 20 eine schematische Querschnittsansicht einer Schichtanordnung des sechsten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Smart-Circuit;
  • 21 eine schematische Draufsicht auf einen planaren Doppel-Gate-Transistor, welche ein schematisches Layout eines Doppel-Gate-Transistors gemäß einem siebten Ausführungsbeispiel der Erfindung zeigt;
  • 22 eine schematische Querschnittsansicht einer Schichtanordnung nach Teilschritten eines Verfahrens gemäß des siebten Ausführungsbeispiel zur Herstellung eines Doppel-Gate-Transistors;
  • 23 eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
  • 24 eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
  • 25 eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
  • 26 eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
  • 27 eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
  • 28 eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
  • 29A eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors;
  • 29B eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach alternativen Teilschritten zur Herstellung des Doppel-Gate-Transistors; und
  • 29C-eine schematische Querschnittsansicht einer Schichtanordnung des siebten Ausführungsbeispiels nach Teilschritten eines alternativen Verfahrens zur Herstellung des Doppel-Gate-Transistors.
  • Bezugnehmend auf die Figuren werden Ausführungsbeispiele der Erfindung näher erläutert.
  • 1 zeigt eine Schichtanordnung 100, welche auf einem Silizium-Trägerwafer 101 eine Schicht 102 aus Silizium-Germanium-Kohlenstoff aufweist. Auf der Silizium-Germanium-Kohlenstoff-Schicht 102 ist eine Siliziumschicht 103 ausgebildet. Die Silizium-Germanium-Kohlenstoff-Schicht 102 bildet die vergrabene Schicht, welche als Ätzstoppschicht verwendet werden kann.
  • Vorzugsweise beträgt der Germaniumanteil in der Silizium-Germanium-Kohlenstoff-Schicht zwischen 20 Atomprozent und 40 Atomprozent und der Kohlenstoffanteil zwischen 2 Atomprozent und 5 Atomprozent.
  • 2 zeigt eine Schichtanordnung 200, welche auf einem Silizium-Trägerwafer 201 eine erste Schicht 202 aus Silizium-Germanium-Kohlenstoff aufweist. Auf der Silizium-Germanium-Kohlenstoff-Schicht 202 ist eine Siliziumschicht 203 ausgebildet, auf welcher eine zweite Silizium-Germanium-Kohlenstoff-Schicht 204 ausgebildet ist. Die Silizium-Germanium-Kohlenstoff-Schicht 202 bildet die vergrabene Schicht, welche als Ätzstoppschicht verwendet werden kann. Auch die zweite Silizium-Germanium-Kohlenstoff-Schicht 204 kann als Ätzstoppschicht verwendet werden. Ferner können beide Silizium-Germanium-Kohlenstoff-Schichten mit unterschiedlichen Anteilen der einzelnen Konstituenten ausgebildet sein, so dass sie in einem Ätzschritt unterschiedliches Verhalten aufweisen und/oder unterschiedliche Eigenschaften aufweisen, wenn sie als Schichten eines integrierten Schaltkreises, beispielsweise eines Transistors, verwendet werden.
  • Durch die Möglichkeit den Germaniumanteil unterschiedlich zu wählen, ist es möglich für nachfolgende Prozessierungsschritte zusätzliche Freiheitsgrade zu erlangen. Für eine Verwendung als Ätzstoppschicht ist es besonders vorteilhaft, wenn der Germaniumanteil zwischen 20 Atomprozent und 40 Atomprozent beträgt. Der Anteil von Kohlenstoff kann variiert werden, um Stress, welcher durch das Einlagern von Germanium in einen Siliziumkristall entsteht, zu verringern. Um den Stress, der durch einen Anteil von 20 bis 40 Atomprozent Germanium verursacht wird zu kompensieren, ist ein Anteil von 2 Atomprozent bis 5 Atomprozent von Kohlenstoff nötig. Es hat sich herausgestellt, dass sich der Anteil von Kohlenstoff kaum auf die Ätzeigenschaften der Silizium-Germanium-Kohlenstoff-Schicht auswirkt, so dass die beiden Parameter Ätzverhalten und Stress praktisch unabhängig voneinander eingestellt werden können.
  • Anhand der 3 bis 5 wird nachfolgend kurz ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Doppel-Gate-Transistors erläutert, bei dem ein erfindungsgemäßes Substrat verwendet werden kann.
  • In 3 ist eine Schichtanordnung 300 gezeigt, welche ausgehend von einem Substrat, wie es in 1 gezeigt ist, hergestellt wird. Auf einem Silizium-Trägerwafer 301 ist eine Silizium-Germanium-Kohlenstoff-Schicht 302 ausgebildet, auf welcher wiederum eine erste Siliziumschicht 303 ausgebildet ist. Dies entspricht der erfindungsgemäßen Schichtanordnung, wie sie in 1 gezeigt ist. Auf der ersten Siliziumschicht 303 wird nachfolgend ein erster Gatebereich ausgebildet. Als erstes wird hierzu eine erste Gate-isolierende Schicht 305 ausgebildet. Diese kann beispielsweise mittels thermischer Oxidation eines Teils der ersten Siliziumschicht 303 ausgebildet werden. Auf der ersten Gate-isolierenden Schicht 305 wird nachfolgend eine erste Polysiliziumschicht 306, welche als erster Gatebereich verwendet wird, und eine erste Siliziumnitridschicht 307, welche als Einkapselung des ersten Gatebereichs 306 dient, ausgebildet. In 3 ist noch eine zweite Siliziumoxidschicht 308 auf der ersten Polysiliziumschicht 306 ausgebildet, welche zweite Siliziumoxidschicht 308 ebenfalls mittels der Einkapselung 307 umschlossen ist.
  • Ferner ist auf der ersten Siliziumschicht 303 und dem ersten Gatebereich 306 eine erste Siliziumoxidschicht 304 ausgebildet, welche als Passivierungsschicht des ersten Gatebereichs 306 dient.
  • Unter Bezugnahme auf 4 werden Teilschritte des Verfahrens zum Herstellen eines Doppel-Gate-Transistors beschrieben, welche hauptsächlich einem Waferbondschritt dienen.
  • Zum Vorbereiten eines Waferbondschrittes wird die Oberfläche der ersten Siliziumoxidschicht 304, vorzugsweise mittels chemisch-mechanischen Polierens, planarisiert. Anschließend wird auf der planarisierten Oberfläche der ersten Siliziumoxidschicht 304 ein so genannter Handlingwafer gebondet. Der Handlingwafer kann mittels üblicher Bondverfahren gebondet werden. Der Handlingwafer weist eine dritte Siliziumoxidschicht 409 auf, mit welcher er auf die planarisierte erste Siliziumoxidschicht 304 gebondet wird. Falls der Handlingwafer aus einer Siliziumschicht ausgebildet ist, kann die dritte Siliziumschicht 409 des Handlingwafer mittels thermischer Oxidation des Siliziums der Siliziumschicht der Handlingwafer erzeugt werden. Dieser Fall ist in 4 mit der zweiten Siliziumschicht 410 angedeutet. Ferner ist in 4 auch die Bond-Schnittstelle 411 angedeutet, an welcher die Schichtanordnung aus 3 und der Handlingwafer gebondet werden.
  • Unter Bezugnahme auf 5 werden kurz Teilschritte des Verfahrens zum Herstellen eines Doppel-Gate-Transistors beschrieben, welche hauptsächlich dem Ausbilden eines zweiten Gatebereichs dienen.
  • Ausgehend von der Schichtanordnung 300 wie sie in 4 dargestellt ist, wird in einem ersten Schritt der Silizium- Trägerwafer 301 entfernt. Dies geschieht mittels eines ersten Ätzschrittes, wobei ein Ätzmittel verwendet wird, welches Silizium selektiv zu Silizium-Germanium-Kohlenstoff ätzt. Hierdurch wird sichergestellt, dass die Silizium-Germanium-Kohlenstoff-Schicht 302 als Ätzstoppschicht verwendet werden kann. Nachfolgend ist es möglich die Silizium-Germanium-Kohlenstoff-Schicht 302 mittels eines zweiten Ätzschrittes, in welchem ein Ätzmittel, welches das Silizium-Germanium-Kohlenstoff selektiv zu der ersten Siliziumschicht 303 ätzt, verwendet wird, zu entfernen. Durch den zweiten Ätzschritt wird die erste Siliziumschicht 303 freigelegt, aus welcher nachfolgend der Kanalbereich des Doppel-Gate-Transistors gebildet werden kann. Durch das Verwenden der Silizium-Germanium-Kohlenstoff-Schicht 302, welche anschaulich im ersten Ätzschritt die erste Siliziumschicht 303 schützt, wird sichergestellt, dass die Dicke des Kanalbereichs genau eingehalten werden kann. Als Dicke des Kanalbereichs ergibt sich genau die Dicke, welche die erste Siliziumschicht 303 hat.
  • Die weiteren Teilschritte zum Herstellen des zweiten Gatebereichs sind in der Halbleitertechnologie übliche Schritte. Die weiter Teilschritte beziehen sich auf die Ausbildung eines Sourcebereichs und eines Drainbereichs mittels einer dritten Siliziumschicht 512, welche in Teilbereichen der ersten Siliziumschicht 303 zu entgegengesetzten Seiten des Kanalbereichs ausgebildet wird. In dem Bereich, in welchem keine dritte Siliziumschicht 512 ausgebildet wird, d.h. in dem Bereich, welcher den ersten Gatebereich gegenüberliegt wird der zweite Gatebereich ausgebildet. Zum Ausbilden des zweiten Gatebereichs wird eine zweite Gate-isolierende Schicht 513 ausgebildet. Die zweite Gate-isolierende Schicht 513 kann beispielsweise mittel thermischer Oxidation von Teilen der ersten Siliziumschicht 303 ausgebildet werden. Auf der zweiten Gate-isolierenden Schicht 513 wird eine zweite Polysiliziumschicht 514 ausgebildet, welche nachfolgend den zweiten Gatebereich bildet. Auf dem zweiten Gatebereich kann eine vierte Siliziumoxidschicht 516 ausgebildet werden. Um den zweiten Gatebereich 514 und, falls ausgebildet, um die vierte Siliziumoxidschicht 516 wird eine zweite Siliziumnitridschicht 515 ausgebildet, welche der Einkapselung und damit der Isolation des zweiten Gatebereichs dient. Eine fünfte Siliziumoxidschicht 517 wird als Passivierungsschicht des zweiten Gatebereichs 514 des Sourcebereichs und des Drainbereichs ausgebildet.
  • Mit dem in Zusammenhang mit den 3 bis 5 erläuterten Teilschritten ist das Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors beendet. Das erläuterte Verfahren ist nicht selbstjustierend, so dass die Justierung des zweiten Gatebereichs gegenüber den ersten Gatebereich, d.h. das Sicherstellen, dass sich der zweite Gatebereich genau auf der entgegengesetzten Seite des Kanalbereichs wie der erste Gatebereich befindet, mittels lithographischer Justierung vorgenommen werden muss, d.h. es wird mittels genauen Einhalten der Positionierung von Masken bei dem Herstellungsprozess sichergestellt, dass sich die beiden Gatebereiche gegenüberliegen.
  • Eine alternative Möglichkeit ist es einen Doppel-Gate-Transistor herzustellen, welcher einen Kanalbereich aus einem anderen Material als Silizium aufweist, beispielsweise Silizium-Germanium-Kohlenstoff, Silizium-Kohlenstoff oder Germanium. Dies kann beispielsweise geschehen indem von einem Wafer wie er in 2 dargestellt ist ausgegangen wird, d.h. einem Wafer, welcher zusätzlich eine nicht vergrabene Silizium-Germanium-Kohlenstoff-Schicht aufweist. Mittels Verwendens eines solchen Wafer ist es auf einfache Weise möglich den Kanalbereich aus einer Silizium-Germanium-Kohlenstoff-Schicht herzustellen.
  • Im Folgenden wird anhand der 6 bis 10 ein Verfahren zum Herstellen einer Speicherzelle erläutert, bei welchem ein erfindungsgemäßes Substrat verwendet werden kann.
  • Eine solche Speicherzelle, welche eine Gigabit-SOI-DRAM Speicherzelle mit selbstjustiertem Bodykontakt sein kann, ist ein weiteres Beispiel für einen integrierten Schaltkreis, welcher mittels des erfindungsgemäßen Substrats auf einfache Weise hergestellt werden kann, wobei eine vergrabene Kapazität eine deutliche Verbesserung der Zellengröße, d.h, eine Verkleinerung der Speicherzelle, als auch der Leistungsfähigkeit der Speicherzelle bietet. Eine Tatsache, welche zu berücksichtigen ist, sind Flüchtigkeitseffekte des Floating-Körpers, insbesondere bei langen Speicherzeiten und Anwendungen mit geringem Leistungsverbrauch. Das Potential des Bodykontakts eines herkömmlichen teilweise an Ladungsträgern verarmten SOI-MOSFET ist abhängig von seiner Historie, welche die Schwellenspannung verändert (Floating Body Effect), und verursacht schließlich Datenverluste, welche durch Leckströme verursacht werden. Auf der anderen Seite ermöglicht das Verwenden eines so genannten Backkontaktes für den Body des SOI-MOSFET eine Unterdrückung des Floating Body Effect, d.h. eine schnelle Ausgleichung der Majoritätsladungsträger. Eine andere bekannte Möglichkeit ist das Verwenden von vollständig an Ladungsträgern verarmten SOI-Transistoren mit ultradünnen SOI-Schichten, welche den Floating Body Effect reduzieren.
  • In 6 ist eine Schichtanordnung 600 gezeigt, welche ausgehend von einem Substrat, wie es in 1 gezeigt ist, hergestellt wird. Auf einem Silizium-Trägerwafer 601 ist eine Silizium-Germanium-Kohlenstoff-Schicht 602 ausgebildet, auf welcher wiederum eine erste Siliziumschicht 603 ausgebildet ist. Dies entspricht der erfindungsgemäßen Schichtanordnung, wie sie in 1 gezeigt ist. Auf der ersten Siliziumschicht wird mittels eines ersten photolithographischen Schrittes ein aktives Gebiet definiert, d.h. der Bereich, in welchem nachfolgend ein Sourcebereich, ein Drainbereich und der Kanalbereich eines Transistors der Speicherzelle ausgebildet wird. Ferner wird mittels dieses ersten photolithographischen Schrittes auch ein Bereich definiert, welcher nachfolgend der Isolation der Speicherzelle dient. Bei der Definition dieser beiden Gebiete kann beispielsweise die so genannten Shallow Trench Isolation oder die Ausbildung einer so genannten MESA-Struktur, d.h. eine podestartige oder tischartige Struktur, durchgeführt werden. Nachfolgend wird eine thermische Oxidation der ersten Siliziumschicht 603 durchgeführt, wodurch eine Gate-isolierende Schicht 604 ausgebildet wird. Nachfolgend wird mittels Standardprozessschritten der Halbleiterprozesstechnik ein Gatebereich der Speicherzelle und eine Einkapselung desselben ausgebildet. Hierzu wird eine erste Polysiliziumschicht 605, welche den Gatebereich bildet und auf dieser eine erste Siliziumoxidschicht 607 ausgebildet. Anschließend wird ein zweiter photolithographischer Schritt durchgeführt mittels dessen Teilbereiche der ersten Siliziumoxidschicht 607, der ersten Polysiliziumschicht 605 und der Siliziumoxidschicht, aus welcher die Gate-isolierende Schicht ausgebildet wird, entfernt werden, wobei der Gatebereich definiert wird. Der Gatebereich 605 und die erste Siliziumoxidschicht 607 wird nachfolgend mit einer ersten Siliziumnitridschicht 606 umgeben, welche die Einkapselung des Gatebereichs 605 bildet. Der Gatebereich 605 bildet die Wortleitung der Speicherzelle.
  • Mit den mit Bezug auf 6 beschriebenen Teilschritten ist der Gatebereich des Transistors der Speicherzelle und dessen Einkapselung abgeschlossen.
  • Nachfolgend werden mit Bezug auf die 7 Teilschritte des Verfahrens zum Herstellen einer Speicherzelle beschrieben, welche hauptsächlich dem Prozessieren der Silizium-Germanium-Kohlenstoff-Schicht und dem Passivieren des Transistors der Speicherzelle dienen.
  • Ausgehend von der Schichtanordnung 600, wie sie in 6 gezeigt ist, wird ein erster anisotroper Ätzschritt durchgeführt, mittels welchen Teile der ersten Siliziumschicht 603 entfernt werden. Hierbei kann die Einkapselung 606 als Maske verwendet werden, wodurch die Bereiche der ersten Siliziumschicht 603, welche sich unterhalb der Einkapselung 606 befinden, nicht entfernt werden und in der Schichtanordnung verbleiben. Diese Bereiche der ersten Siliziumschicht 603 bilden nachfolgend den Kanalbereich des Transistors der Speicherzelle. Beim ersten Ätzschritt kann die Silizium-Germanium-Kohlenstoff-Schicht 602 als Ätzstoppschicht dienen, indem ein Ätzmittel verwendet wird, welches vorzugsweise ausreichend selektiv auf Silizium gegenüber Silizium-Germanium-Kohlenstoff ist. Nachfolgend wird ein zweiter selektiver anisotroper Ätzschritt durchgeführt, wobei wiederum die Einkapselung 606 als Maske verwendet werden kann. Das zweite Ätzmittel wird vorzugsweise so gewählt, dass es selektiv nur die Silizium-Germanium-Kohlenstoff-Schicht 602 ätzt. Bei dem zweiten Ätzschritt ist zu beachten, dass die Silizium-Germanium-Kohlenstoff-Schicht 602 nicht in ihrer gesamten Dicke, d.h. nicht bis zu dem Silizium-Trägerwafer 601 geätzt wird, sondern auch in dem Bereich, welcher nicht durch die Einkapselung 606 abgedeckt ist, eine Silizium-Germanium- Kohlenstoff-Schicht 602 auf dem Silizium-Trägerwafer 601 verbleibt.
  • Anschließend wird eine zweite Siliziumschicht 708 auf der Silizium-Germanium-Kohlenstoff-Schicht 601 ausgebildet, aus welcher nachfolgend der Sourcebereich und der Drainbereich des Transistors der Speicherzelle ausgebildet werden. Die Siliziumschicht 708 wird im Wesentlichen in einer solchen Dicke ausgebildet, dass sie mit der Gate-isolierenden Schicht 604 abschließt, d.h. die gleiche Dicke aufweist. Nachfolgend kann eine Dotierung und eine thermische Aktivierung des Sourcebereichs und des Drainbereichs durchgeführt werden. Insbesondere ist es vorteilhaft die Dotierung und Aktivierung während dieses Prozesszeitpunktes durchzuführen, wenn es bei nachfolgenden Prozessschritten zu Problemen durch hohe Temperaturen kommen könnte, wie es zum Beispiel bei der Verwendung von Hoch-k Materialien für einen Kapizitäts-Stack der Speicherzelle der Fall ist.
  • Nachfolgend wird als Passivierungsschicht eine zweite Siliziumoxidschicht 709 auf der gesamten Schichtanordnung 600 ausgebildet. Somit bedeckt die zweite Siliziumoxidschicht 709 die zweite Siliziumschicht 708, d.h. den Sourcebereich und den Drainbereich, und den Gatebereich des Transistors. Anschließend wird die zweite Siliziumoxidschicht 709 planarisiert, was vorzugsweise mittels chemisch mechanischen Polierens (CMP) durch geführt wird.
  • Mit den unter Bezug auf 7 beschriebenen Teilschritten ist die Ausbildung des Sourcebereichs und des Drainbereich und die Passivierung des Transistors abgeschlossen.
  • Dlachfolgend werden mit Bezug auf die 8 Teilschritte des Verfahrens zum Herstellen einer Speicherzelle beschrieben, welche hauptsächlich dem Ausbilden eines Kapizitäts-Stack und dessen Kontaktierung mit dem Transistor dienen.
  • Ausgehend von der Schichtanordnung 600, wie sie in 7 gezeigt ist, wird ein dritter photolithographischer Schritt durchgeführt, mittels dessen ein Bereich definiert wird, welcher der Kontaktierung des Source/Drainbereichs des Transitors dient, d.h. es wird in einem Teilbereich der Schichtanordnung die zweite Siliziumoxidschicht 709 mittels eines anisotropen Ätzschrittes entfernt, so dass in dem Teilbereich ein Loch gebildet wird, in dem die zweite Siliziumschicht 708, welche den Source/Drainbereich des Transistors bildet, freigelegt wird. Nachfolgend wird das Loch mit einer zweiten Polysiliziumschicht 810 aufgefüllt, um den Kontakt zu dem Source/Drainbereich auszubilden. Das Polysilizium der zweiten Polysiliziumschicht 810 ist vorzugsweise dotiertes Polysilizium. Alternativ kann das Loch auch mittels einer Metallschicht aufgefüllt werden, d.h. der Kontakt des Source/Drainbereichs mit einer Metallschicht ausgebildet werden.
  • Nachfolgend wird die zweite Siliziumoxidschicht 709 und die zweite Polysiliziumschicht 810 planarisiert, was vorzugsweise mittels chemisch mechanischen Polierens durchgeführt wird. Anschließend wird auf der planarisierten Oberfläche ein vierter photolithographischer Schritt durchgeführt, mittels welchem ein Bereich definiert wird, in welchem nachfolgend der Kapazitäts-Stack ausgebildet wird. Zu beachten ist, dass der Bereich in dem das Kapazitäts-Stack ausgebildet wird, die Kontaktierung des Source/Drainbereichs, also die zweite Polysiliziumschicht 810 umfassen muss. In einer einfachen Form, wie sie in 8 dargestellt ist, besteht der Kapazitäts-Stack aus einer dritten Polysiliziumschicht 811, um welche herum, d.h. anschaulich als Einkapselung, eine dritte Siliziumoxidschicht 812 ausgebildet wird, um welche herum, wiederum anschaulich als Einkapselung, eine vierte Polysiliziumschicht 813 ausgebildet wird. Die dritte Polysiliziumschicht 811 und die vierte Polysiliziumschicht 813 bilden anschaulich zwei Platten eines Kondensators aus und die dazwischen ausgebildete dritte Siliziumoxidschicht 812 bildet ein Dielektrikum des Kondensators. Um die vierte Polysiliziumschicht 813 herum wird eine vierte Siliziumoxidschicht 814 ausgebildet, welche der Einkapselung des Kapazitäts-Stack und gleichzeitig als Passivierung der gesamten Speicherzelle dient. Anschließend wird die vierte Siliziumoxidschicht 814 planarisiert, vorzugsweise mittels chemisch mechanischen Polierens.
  • Alternativ zu dem in 8 gezeigten einfachen Kapazitäts-Stack können beliebig aufgebaute Kapizitäts-Stack ausgebildet werden, wodurch die Oberfläche und damit die Kapazität des Kapazitäts-Stack erhöht werden kann.
  • Mit den unter Bezug auf 8 beschriebenen Teilschritten ist die Ausbildung des Kapizitäts-Stack und dessen Kontaktierung mit dem Transistor abgeschlossen.
  • Nachfolgend werden mit Bezug auf die 9 Teilschritte des Verfahrens zum Herstellen einer Speicherzelle beschrieben, welche hauptsächlich einem Waferbondschritt und einer Prozessierung der Silizium-Germanium-Kohlenstoff-Schicht dienen.
  • Ausgehend von der Schichtanordnung 600, wie sie in 8 gezeigt ist, wird auf die planarisierte Oberfläche der vierten Siliziumoxidschicht 814 ein Handlingwafer gebondet und eine Hitzebehandlung durchgeführt. Dies kann mittels herkömmlicher bekannten Bondverfahren durchgeführt werden. Der Handlingwafer weist eine fünfte Siliziumoxidschicht 915 auf einer fünften Siliziumschicht 916 auf. Die fünfte Siliziumoxidschicht 915 kann mittels thermischer Oxidation der fünften Siliziumschicht 916 des Handlingwafer ausgebildet werden. In 9 ist zusätzlich noch eine Bond-Schnittstelle 917 dargestellt.
  • Nachfolgend wird der Silizium-Trägerwafer 601 mittels Ätzens mit einem alkalischen Ätzmittel entfernt. Hierbei dient die Silizium-Germanium-Kohlenstoff-Schicht 602 als Ätzstoppschicht, da das Silizium-Germanium-Kohlenstoff beständig gegenüber einem alkalischen Ätzmittel ist, falls der Anteil des Germaniums in der Silizium-Germanium-Kohlenstoff-Schicht größer als 20 Atomprozent ist. Anschließend wird die Silizium-Germanium-Kohlenstoff-Schicht 602 mittels Ätzens entfernt, wobei ein Ätzmittel verwendet wird, welches selektiv auf Silizium-Germanium-Kohlenstoff wirkt, so dass die zweite Siliziumschicht 708 als Ätzstoppschicht verwendet werden kann. Hierdurch entsteht eine stufenförmige Struktur, welche der Stufenform der entfernten Silizium-Germanium-Kohlenstoff-Schicht 602 entspricht. Hierbei ist der Bereich, welcher dem Gatebereich des Transistors gegenüberliegt vertieft, d.h. durch den beschriebenen Prozess ist dieser vertiefte Bereich gegenüber dem Gatebereich des Transistors selbstjustiert.
  • Nachfolgend wird auf der gesamten Schichtanordnung 600 eine zweite Siliziumnitridschicht 918 abgeschieden, welche anschließend vorzugsweise mittels chemisch mechanischen Polierens planarisiert wird. Beim Planarisieren wird die zweite Siliziumschicht 708 als Stoppschicht verwendet, so dass die zweite Siliziumnitridschicht 918 nur innerhalb des vertieften Bereichs verbleibt. Die zweite Siliziumnitridschicht 918 dient nachfolgend als Schutzschicht gegen Oxidierung.
  • Mit den unter Bezug auf 9 beschriebenen Teilschritten ist der Waferbondschritt und die Prozessierung der Silizium-Germanium-Kohlenstoff-Schicht abgeschlossen.
  • Nachfolgend werden mit Bezug auf die 10 Teilschritte des Verfahrens zum Herstellen einer Speicherzelle beschrieben, welche hauptsächlich einem Ausbilden eines Bodykontakts und der Fertigstellung der Speicherzelle dienen.
  • Ausgehend von der Schichtanordnung 600, wie sie in 9 gezeigt ist, wird eine kontrollierte Oxidation der zweiten Siliziumschicht 708 durchgeführt, wodurch eine sechste Siliziumoxidschicht 1019 gebildet wird. Diese sechste Siliziumoxidschicht 1019 kann anschaulich als die Siliziumoxidschicht angesehen werden, welche bei einem herkömmlichen Verfahren zu Herstellen einer Speicherzelle auf einen SOI-Wafer die vergrabene Siliziumoxidschicht, d.h. die Isolatorschicht des SOI-Wafer, darstellt.
  • Nachfolgend wird mittels eines selektiven Nassätzschritt die zweite Siliziumnitridschicht 918 entfernt und in dem Bereich, in dem die zweite Polynitridschicht 918 entfernt wurde, eine dotierte fünfte Polysiliziumschicht 1020 abgeschieden und/oder mittels selektiver Epitaxie eine Siliziumschicht ausgebildet. Die fünfte Polysiliziumschicht 1020 und/oder die mittels selektiver Epitaxie ausgebildete Siliziumschicht bilden den Bodykontakt, welcher dazu dient eine definierte Steuerung des Kanalbereichs zu ermöglichen.
  • Anschließend wird mittels eines vierten photolithographischen Schrittes die Bodykontakt-Leitung, d.h. die fünfte Polysiliziurschicht 1020, strukturiert und eine siebte Siliziumoxidschicht 1021 ausgebildet. Die siebte Siliziumoxidschicht 1021 dient der Einkapselung der Speicherzelle und wird nachfolgend, vorzugsweise mittels chemisch mechanischen Polierens, planarisiert.
  • Nachfolgend werden mit Standard-Back-End-Prozessen eine Bitleitung der Speicherzelle ausgebildet. Hierbei wird der Source/Drainbereich kontaktiert, welcher sich auf der anderen Seite des Kanalbereichs 603 wie der Source/Drainbereich befindet, welcher mit den Kapazitäts-Stacks kontaktiert ist, d.h. im Allgemeinen der Sourcebereich. Hierzu wird nach Freilegung von Teilbereichen der zweiten Siliziumschicht 708 eine Silizidschicht 1022 ausgebildet, welche nachfolgend mit einer Metallschicht 1023 kontaktiert wird. Die Metallschicht 1023 bildet die Bitleitung der Speicherzelle.
  • Mit den unter Bezug auf 10 beschriebenen Prozessschritten ist das Verfahren zum Herstellen einer Speicherzelle, bei welchem ein Substrat mit vergrabener Silizium-Germanium-Kohlenstoff-Schicht verwendet wird, abgeschlossen. Die Verwendung eines solchen Substrats weist auch in dem unter Bezug auf die 6 bis 10 beschriebenen Verfahren, den Vorteil auf, dass mittels der Möglichkeit des Einsatzes von Ätzmitteln, welche selektiv auf Silizium bzw. Silizium-Germanium-Kohlenstoff wirken, der Prozess vereinfacht wird und zusätzliche Freiheitsgrade bei der Prozessierung zur Verfügung stehen. Zusätzlich kann durch eine Variation des Kohlenstoffanteils in der Silizium-Germanium-Kohlenstoff-Schicht der innerhalb der Schichtanordnung auftretende Stress beeinflusst werden.
  • Nach geringen Modifikationen kann das unter Bezug auf 6 bis 10 beschriebene Verfahren auch für die Herstellung eines Logik-SOI-Transistors ohne eine DRAM-Kapazität verwendet werden. Auch für eine DRAM Speicherzelle mit einem, vorzugsweise selbstjustierten, planaren Doppel-Gate- Transistor, bei dem der Backkontakt mittels eines zweiten Gatebereichs ersetzt ist, kann das beschriebene Verfahren verwendet werden.
  • Im Folgenden wird anhand der 11 bis 14 ein Verfahren zum Herstellen von niederohmigen vergrabenen Wort- und/oder Bit-Leitungen erläutert. In der Beschreibung der 11 bis 14 wird vereinfachend nur die Ausbildung eines Transistors beschrieben, die Anzahl ist jedoch nicht auf einen Vertikaltransistor beschränkt und in den Figuren sind schematisch drei Vertikaltransistoren dargestellt.
  • In 11 ist eine Schichtanordnung 1100 gezeigt, welche ausgehend von einem Substrat, wie es in 1 gezeigt ist, hergestellt wird. Auf einem Silizium-Trägerwafer 1101 ist eine Silizium-Germanium-Kohlenstoff-Schicht 1102 ausgebildet, auf welcher wiederum eine erste Siliziumschicht 1103 ausgebildet ist. Dies entspricht der Schichtanordnung, wie sie in 1 gezeigt ist. Nachfolgend werden mittels herkömmlicher Prozessschritte Vertikaltransistoren ausgebildet. In den 11 bis 14 sind schematisch nur drei Transistoren dargestellt und nur ein Vertikaltransistor ist mit Bezugszeichen versehen und wird in seiner Herstellung beschrieben. Die anderen zwei dargestellten Transistoren werden in gleicher Weise hergestellt und sind baugleich aufgebaut.
  • Zum Ausbilden des Vertikaltransistors wird die erste Siliziumschicht 1103 strukturiert und mit einem anisotropen Ätzschritt in Teilbereichen entfernt, so dass in den Teilbereichen die vergrabene Silizium-Germanium-Kohlenstoff-Schicht 1102 freigelegt wird. Die verbleibenden Teilbereiche der ersten Siliziumschicht 1103 bilden nachfolgend den Kanalbereich des Vertikaltransistors. Anschließend wird an den Seitenwänden der ersten Siliziumschicht 1103 eine Gateisolierende Schicht 1104 aus einer ersten Siliziumoxidschicht ausgebildet und die freiliegenden Bereiche, d.h. anschaulich die in 11 obere Seite, der ersten Siliziumschicht 1103 werden silizidiert, wobei eine Silizidschicht 1107 ausgebildet wird. Die erste Siliziumoxidschicht 1104 kann beispielsweise mittels thermischer Oxidation von Teilen der ersten Siliziumschicht 1103 ausgebildet werden. Nachfolgend wird seitlich an der ersten Siliziumoxidschicht 1104 eine Polysiliziumschicht 1105 ausgebildet, welche den Gatebereich des Vertikaltransistors bildet. Daran anschließend wird eine Siliziumnitridschicht 1106 ausgebildet und an der Siliziumnitridschicht 1106 wird dann eine zweite Siliziumoxidschicht 1108 ausgebildet, welche beide einer Einkapselung des Gatebereichs 1105 dienen. Das Ausbilden einer Siliziumnitridschicht ist vorteilhaft, da diese nachfolgend als Ätzstoppschicht in einem selektiven Ätzschritt verwendet werden kann, mittels dessen die Silizium-Germanium-Kohlenstoff-Schicht 1102 geätzt wird. Die Einkapselung des Gatebereichs kann auch alleinig mit der Siliziumnitridschicht 1106 ausgebildet werden, d.h. die zweite Siliziumoxidschicht 1108 kann weggelassen werden, insbesondere wenn die Dicke der Einkapselung, d.h. der Isolation, eine Rolle spielt.
  • Mit den unter Bezug auf 11 beschriebenen Teilschritten ist die Ausbildung des Gatebereichs des Vertikaltransistors abgeschlossen.
  • Nachfolgend werden mit Bezug auf die 12 Teilschritte des Verfahrens zum Herstellen vergrabener Wort- und/oder Bit-Leitungen beschrieben, welche hauptsächlich einem Ausbilden eines Drainbereichs und einer Passivierung dienen.
  • Ausgehend von der Schichtanordnung 1100, wie sie in 11 gezeigt ist, wird eine Schicht 1209 aus elektrisch schaltbarem Material auf dem Vertikaltransistor ausgebildet, welche anschaulich die Drainbereiche aller Vertikaltransistoren der Schichtanordnung miteinander koppelt. Unter einem elektrisch schaltbaren Material ist ein Material zu verstehen, dass mittels Anlegens eines elektrischen Potenzials an das Material seine elektrische Leitfähigkeit stark verändert, so dass der Unterschied der elektrischen Leitfähigkeit in den zwei unterschiedlichen Zuständen bis zu einen Faktor 104 ist.
  • Beispiele für solche elektrisch schaltbaren Materialien sind organische Komplexe [13], deren elektrische Leitfähigkeit sich aufgrund einer an die organischen Komplexe, das heißt an das organische Material, angelegten elektrischen Spannung bis um den Faktor 104 ändern kann, sind beispielsweise aus [14] als N-(3-Nitrobenzyliden)-p-Phenylendiamin (NBPDA) bzw. als System der beiden Materialien 3-Nitrobenzalmalonitril (NBMN) und 1, 4-Phenylendiamin (pDA) bekannt.
  • Auf der elektrisch schaltbaren Schicht 1209 wir eine Schicht 1210 aus elektrisch leitfähigem Material ausgebildet, dies kann beispielsweise eine zweite Silizium-Germanium-Kohlenstoff-Schicht sein. Die elektrisch schaltbare Schicht 1209 und die elektrisch leitfähige Schicht 1210 verbinden dabei alle Vertikaltransistoren der Schichtanordnung 1100. Nachfolgend wird eine dritte Siliziumoxidschicht 1211 ausgebildet, welche der Einkapselung, d.h. der Passivierung, des Vertikaltransistors, der Schicht 1209 aus elektrisch schaltbarem Material und der Schicht 1210 aus elektrisch leitfähigem Material dient.
  • Mit den unter Bezug auf 12 beschriebenen Teilschritten ist das Ausbilden des Drainbereichs des Vertikaltransistors und der Passivierung abgeschlossen.
  • Nachfolgend werden mit Bezug auf die 13 Teilschritte des Verfahrens zum Herstellen vergrabener Wort- und/oder Bit-Leitungen beschrieben, welche hauptsächlich einem Waferbondschritt dienen.
  • Ausgehend von der Schichtanordnung 1100, wie sie in 12 gezeigt ist, wird die dritte Siliziumoxidschicht 1211, vorzugsweise mittels chemisch-mechanischen Polierens, planarisiert. Auf die planarisierte Oberfläche der dritten Siliziumoxidschicht 1211 wird nachfolgend ein Handlingwafer, welcher eine vierte Siliziumoxidschicht 1312 und eine dritte Siliziumschicht aufweist, gebondet, wobei die vierte Siliziumoxidschicht 1312 des Handlingwafer auf die planarisierte Oberfläche der dritten Siliziumoxidschicht 1211 gebondet wird. Vorzugsweise wird die vierte Siliziumoxidschicht 1312 mittels thermischer Oxidation der dritten Siliziumschicht 1313 des Handlingwafer ausgebildet. In 13 ist ferner eine Bond-Schnittstelle 1314 dargestellt.
  • Mit den mit Bezug auf 13 beschriebenen Teilschritten ist das Waferbonden abgeschlossen.
  • Nachfolgend werden mit Bezug auf die 14 Teilschritte des Verfahrens zum Herstellen vergrabener Wort- und/oder Bit-Leitungen beschrieben, welche hauptsächlich einem Ausbilden eines Sourcebereichs und einer Wort- und/oder Bit-Leitung dienen.
  • Ausgehend von der Schichtanordnung 1100 wie sie in 13 gezeigt ist, wird der Silizium-Trägerwafer 1101 zuerst mittels so genannten Smart-Cut oder Schleifens entfernt. Nachfolgend werden Reste des Silizium-Trägerwafer 1101 mittels eines Ätzschrittes mit alkalischem Ätzmittel entfernt, wobei die Silizium-Germanium-Kohlenstoff-Schicht 1102 als Stoppschicht verwendet wird.
  • Anschließend wird ein zusätzlicher selektiver Ätzschritt durchgeführt, mittels welchem die Silizium-Germanium-Kohlenstoff-Schicht 1102 entfernt wird, wodurch unter anderem die erste Siliziumschicht 1103, welche den Kanalbereich des Vertikaltransistors bildet, freigelegt wird. Nachfolgend wird die freigelegte erste Siliziumschicht 1103 dotiert und dann eine fünfte Siliziumoxidschicht 1417 ausgebildet, welche einer Passivierung der gesamten Schichtanordnung dient. In einem anschließenden Ätzschritt wird die fünfte Siliziumoxidschicht 1417 strukturiert und Teilbereiche derselben geätzt, wodurch die dotierte erste Siliziumschicht 1103 freigelegt wird, wobei der dotierte Bereich der Siliziumschicht 1103 als Sourcebereich des Transistors dient, und anschaulich ein Kontaktloch ausgebildet wird. Anschließend wird auf der freigelegten ersten Siliziumschicht 1103, d.h. in dem Kontaktloch, eine erste Metallschicht 1415 ausgebildet und welche nachfolgend verwendet wird, um eine zweite Silizidschicht 1418 auszubilden, welche der Kontaktierung des Sourcebereichs dient.
  • Anschließend wird eine sechste Siliziumoxidschicht 1419 auf der Schichtanordnung ausgebildet, welche der Passivierung dient und mittels chemisch mechanischen Polierens planarisiert werden kann. Abschließend wird mittels herkömmlicher Back-End-Prozessschritten eine zweite Metallschicht 1416 ausgebildet, welche die ersten Metallschichten 1415 der einzelnen Vertikaltransistoren miteinander koppelt und eine Bitleitung ausbildet.
  • Mit den unter Bezug auf 14 beschriebenen Prozessschritten ist das Verfahren zum Herstellen von vergrabenen Wort- und/oder Bit-Leitungen, bei welchem ein erfindungsgemäßes Substrat mit vergrabener Silizium-Germanium-Kohlenstoff-Schicht verwendet wird, abgeschlossen. Die Verwendung eines solchen Substrats weist auch in dem unter Bezug auf die 11 bis 14 beschriebenen Verfahren, den Vorteil auf, dass mittels der Möglichkeit des Einsatzes von Ätzmitteln, welche selektiv auf Silizium bzw. Silizium-Germanium-Kohlenstoff wirken, der Prozess vereinfacht und zusätzliche Freiheitsgrade bei der Prozessierung zur Verfügung stehen.
  • Im Folgenden wird anhand der 15 bis 20 ein Verfahren zum Herstellen eines integrierten Schaltkreises, eines so genannten Smart-Circuit, beschrieben.
  • In 15 ist eine Schichtanordnung 1500 gezeigt, welche ausgehend von einem Substrat, wie es in 1 gezeigt ist, hergestellt wird. Auf einem Silizium-Trägerwafer 1501 ist eine Silizium-Germanium-Kohlenstoff-Schicht 1502 ausgebildet, auf welcher wiederum eine erste Siliziumschicht 1503 ausgebildet ist. Dies entspricht der erfindungsgemäßen Schichtanordnung, wie sie in 1 gezeigt ist. Nachfolgend wird anschaulich mittels herkömmlicher Prozessschritte ein SOI-Bereich in der Schichtanordnung, wie sie in 1 dargestellt ist, ausgebildet. Hierzu wird mittels eines ersten photolithographischen Schrittes und eines anschließenden ersten Ätzschrittes ein Teilbereich der ersten Siliziumschicht 1503 definiert, in welchem Teilbereich nachfolgend der SOI-Bereich, d.h. eine vergrabene Isolatorschicht, ausgebildet wird. Anschaulich wird dieser Teilbereich nachfolgend als SOI-Bereich bezeichnet. Bei dem ersten Ätzschritt ist zu beachten, dass in dem SOI-Bereich nicht die gesamte erste Siliziumschicht entfernt wird, sondern auch in, SOI-Bereich eine dünne erste Siliziumschicht 1503 verbleibt. Anschaulich gesagt, wird mittels des ersten Ätzschrittes eine Wanne in der ersten Siliziumschicht 1503 ausgebildet. In dieser Wanne wird nachfolgend eine erste Siliziumoxidschicht 1504 ausgebildet.
  • Nachfolgend werden mit Bezug auf die 16 Teilschritte des Verfahrens zum Herstellen eines Smart-Circuit beschrieben, welche hauptsächlich einem Ausbilden einer teilweisen Isolierung der ersten Siliziumschicht dienen.
  • Ausgehend von der Schichtanordnung 1500, wie sie in 15 gezeigt ist, werden in einem zweiten photolithographischen Schritt Bereiche definiert, welche der Isolation von Teilbereichen der ersten Siliziumschicht 1503 dienen, und mittels eines zweiten Ätzschrittes, vorzugsweise einer Trockenätzung, benachbart zu der ersten Siliziumoxidschicht 1504 Gräben in der ersten Siliziumschicht 1503 gebildet und dabei die erste Siliziumschicht 1503 strukturiert. Bei dem zweiten Ätzschritt wird vorzugsweise die Silizium-Germanium-Kohlenstoff-Schicht als Ätzstopp verwendet. Nachfolgend werden in den Gräben eine erste Siliziumnitridschicht 1605 ausgebildet. Vorzugsweise wird die erste Siliziumnitridschicht 1605 mittels konformen Abscheidens ausgebildet und nachfolgend mittels chemisch mechanischen Polieren planarisiert. In einem nächsten Schritt wird eine zweite Schicht 1606 aus Siliziumoxid auf der ersten Siliziumnitridschicht 1605 ausgebildet. Je nach später gewünschten Verwendung des Smart-Circuit kann diese Schicht 1606 beispielsweise anstelle aus Siliziumoxid auch aus Polysilizium ausgebildet werden. Auch die Schicht 1606 wird vorzugsweise mittels konformen Abscheidens ausgebildet und nachfolgend mittels chemisch mechanischen Polierens planarisiert.
  • Nachfolgend wird auf der ersten Siliziumschicht 1503, vorzugsweise mittels selektiver Epitaxie, eine zweite Siliziumschicht 1607 ausgebildet. Auf den restlichen Bereichen der Schichtanordnung, d.h. den Bereichen der Schichtanordnung, in welchen keine zweite Siliziumschicht 1607 ausgebildet wurde, wird eine erste Polysiliziumschicht 1608 ausgebildet. Anschaulich wird dabei, eine Wanne, welche beim Ausbilden der zweiten Siliziumschicht 1607 gebildet wurde, mit der ersten Polysiliziumschicht 1608 aufgefüllt. Anschließend wird die Schichtanordnung 1500, vorzugsweise mittels chemischmechanischen Polierens, planarisiert, wobei die zweite Siliziumschicht 1607 als Stopp verwendet wird.
  • Mit den unter Bezug auf 16 beschriebenen Teilschritten ist die Strukturierung und Isolierung von Teilbereichen der ersten Siliziumschicht abgeschlossen.
  • Nachfolgend werden mit Bezug auf die 17 Teilschritte des Verfahrens zum Herstellen des Smart-Circuit beschrieben, welche hauptsächlich einem Waferbondschritt dienen.
  • Ausgehend von der Schichtanordnung 1500, wie sie in 16 gezeigt ist, wird ein Handlingwafer, welcher eine dritte Siliziumschicht 1709 aufweist, mit der dritten Siliziumschicht 1709 auf die planarisierte Oberfläche der zweiten Siliziumschicht 1607 und die erste Polysiliziumschicht 1608 gebondet. Das Bonden wird vorzugsweise mittels hydrophilen Bondes ausgeführt.
  • Mit den unter Bezug auf 17 beschriebenen Teilschritten ist der Waferbondschritt abgeschlossen.
  • Nachfolgend werden mit Bezug auf die 18 Teilschritte des Verfahrens zum Herstellen des Smart-Circuit beschrieben, welche hauptsächlich einem Entfernen des Silizium-Trägerwafer 1501 dienen.
  • Ausgehend von der Schichtanordnung 1500, wie sie in 17 gezeigt ist, wird der Silizium-Trägerwafer 1501 entfernt. Vorzugsweise wird dies mittels Smart-Cut, Schleifens oder chemisch mechanischen Polierens durchgeführt, wobei nachfolgend eventuell vorhandene Reste des Silizium-Trägerwafer 1501 mittels eines selektiven dritten Ätzschrittes mit einem alkalischen Ätzmittel entfernt werden. Hierbei dient die Silizium-Germanium-Kohlenstoff-Schicht 1502 als Ätzstopp.
  • Alternativ kann der Silizium-Trägerwafer 1501 auch alleinig durch den selektiven dritten Ätzschritt entfernt werden. Für diese Alternative wird dann vorzugsweise ein Handlingwafer verwendet, welcher eine zusätzliche Siliziumoxidschicht aufweist, welche vor dem Bonden mittels Oxidation der dritten Siliziumschicht 1709 ausgebildet werden kann. Vorzugsweise wird der Teil dieser Siliziumoxidschicht vor dem Bondschritt wieder entfernt, welcher sich auf der oberen Fläche befindet, d.h. der Fläche, die im Bondschritt auf die zweite Siliziumschicht 1607 und die erste Polysiliziumschicht 1608 gebondet wird, so dass diese Siliziumoxidschicht bevorzugt auf den Seitenflächen des Handlingwafer verbleibt. Das Entfernen dieser Siliziumoxidschicht wird vorzugsweise mittels chemisch mechanischen Polierens oder mittels Plasmaätzens durchgeführt. Das Ausbilden dieser Siliziumoxidschicht als Schutzschicht ist in dieser Alternative vorteilhaft, da hierbei der dritte Ätzschritt länger dauert und ohne die Schutzschicht aus Siliziumoxid die Gefahr bestünde, dass nicht nur der Silizium-Trägerwafer 1501 entfernt würde, sondern auch Teile der Schichtanordnung 1500, welche nicht entfernt werden sollen. Nach diesem dritten Ätzschritt kann diese Siliziumoxidschicht dann vorzugsweise mittels chemisch mechanischen Polierens oder mittels Plasmaätzens entfernt werden.
  • Mit den unter Bezug auf 18 beschriebenen Teilschritten ist das Entfernen des Silizium-Trägerwafer 1501 abgeschlossen.
  • Nachfolgend werden mit Bezug auf die 19 Teilschritte des Verfahrens zum Herstellen des Smart-Circuit beschrieben, welche hauptsächlich einem Entfernen der Silizium-Germanium-Kohlenstoff-Schicht dienen.
  • Ausgehend von der Schichtanordnung 1500, wie sie in 18 gezeigt ist, wird die Silizium-Germanium-Kohlenstoff-Schicht 1502 entfernt. Dies wird vorzugsweise mittels eines selektiven vierten Ätzschrittes und/oder mittels chemisch mechanischen Polierens durchgeführt. Als Stopp wirkt hierbei die erste Siliziumschicht 1503.
  • Mit den unter Bezug auf 19 beschriebenen Teilschritten ist das Verfahren zum Herstellen eines Substrats mit einem Bulk-Bereich und einem SOI-Bereich abgeschlossen, bei welchem Verfahren ein erfindungsgemäßes Substrat mit vergrabener Silizium-Germanium-Kohlenstoff-Schicht verwendet wird und welches Substrat zum Herstellen des Smart-Circuit mit einem SOI-Bereich verwendet wird, abgeschlossen. Die Verwendung eines erfindungsgemäßen Substrats weist auch in dem unter Bezug auf die 15 bis 19 beschriebenem Verfahren, den Vorteil auf, dass mittels der Möglichkeit des Einsatzes von Ätzmitteln, welche selektiv auf Silizium bzw. Silizium-Germanium-Kohlenstoff wirken, der Prozess vereinfacht und zusätzliche Freiheitsgrade bei der Prozessierung zur Verfügung stehen.
  • Das Bereitstellen eines SOI-Bereiches auf einem Bulk-Substrat, welches Bereitstellen mittels des unter Bezug auf 15 bis 19 beschriebenen Verfahrens möglich ist, eröffnet eine erhöhte Flexibilität im Einsatz eines solchen Mischsubstrats bei der Herstellung von Smart-Circuits, bei denen CMOS VLSI Analog und Logik-Anwendungen, Bulk-Bipolar, auf SOI-Verfahren aufgebaute integrierte Schaltkreise, welche für niedrige Spannungen ausgelegt sind, zusammen mit integrierten Schaltkreisen, welche für hohe Spannungen ausgelegt sind, auf einem Chip ausgebildet werden können. Ein solcher SOI-Bereich ist wegen seinen besseren Eigenschaften in Bezug auf Leistungsdissipation insbesondere vorteilhaft für Schaltkreise mit hoher Leistungsaufnahme.
  • Anschließend wird in 20 noch schematisch ein Beispiel eines integrierten Schaltkreises gezeigt, welcher unter Verwendung des in 19 dargestellten Smart-Circuit mit SOI-Bereich hergestellt werden kann. Dabei wird ein Chip produziert, welcher auf einem Chip einen so genannten Bulk-Transistor und einen so genannten SOI-Transistor aufweist.
  • Ausgehend von der in 19 gezeigten Schichtanordnung 1500 wird die erste Siliziumschicht 1503 strukturiert, hierbei wird die erste Siliziumschicht 1503 in Teilbereichen des SOI-Bereichs und in Teilbereichen der Schichtanordnung, welche nicht zum SOI-Bereich, d.h. zum so genannten Bulk-Bereich gehören, hoch dotiert, wodurch eine hochdotierte vierte Siliziumschicht 2011 ausgebildet wird, welche die Source/Drainbereiche des Bulk-Transistors und des SOI-Transistors bildet. Verbleibende Teilbereiche der ersten Siliziumschicht 1503 werden verwendet, um als Kanalbereich des Bulk-Transistors und des SOI-Transistors verwendet zu werden. Ferner wird auf dem Kanalbereich des Bulk-Transistors und des SOI-Transistors jeweils ein Gatebereich ausgebildet, welcher eine zweite Polysiliziumschicht 2012 eine dritte Siliziumoxidschicht 2013 und eine zweite Siliziumnitridschicht 2014 aufweist, wobei die zweite Siliziumnitridschicht 2014 die Einkapselung des Bulk-Transistors bzw. des SOI-Transistors bildet.
  • Im Folgenden wird anhand der 21 bis 29 ein selbstjustierendes Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors beschrieben.
  • 21 zeigt eine schematische Draufsicht, welche ein schematische Layout eines Doppel-Gate-Transistors 2100 zeigt. Die 21 dient hauptsächlich der Veranschaulichung des schematischen Layouts des Doppel-Gate-Transistors 2100 und der Veranschaulichung der verschiedenen photolithographischen Bereiche, welche bei einem nachfolgend beschriebenen Verfahren zum Herstellen des Doppel-Gate-Transistors 2100 mittels photolithographischer Masken definiert werden. Zur Erhöhung der Übersichtlichkeit ist in 21 eine Einkapselung des gesamten Doppel-Gate-Transistors 2100 nicht dargestellt.
  • Ein erfindungsgemäßer Doppel-Gate-Transistor 2100 weist einen unteren Gatebereich auf, welcher in 21 verdeckt ist und nur durch eine erste Kontaktierung 2101, vorzugsweise aus einem Metall, und einen ersten Kontaktbereich 2102, vorzugsweise aus einem Silizid, angedeutet ist. Ferner weist der Doppel-Gate-Transistor 2100 einen oberen Gatebereich 2104 auf, welcher vorzugsweise aus Polysilizium gebildet ist und in 21 nur durch eine auf dem Polysilizium ausgebildete Silizidschicht, welche einen zweiten Kontaktbereich bildet, sichtbar ist. Ferner ist für den oberen Gatebereich 2104 eine zweite Kontaktierung 2105 dargestellt. Die zweite Kontaktierung 2105 ist vorzugsweise aus einem Metall gebildet.
  • Der in 21 gezeigte Doppel-Gate-Transistor 2100 weist ferner eine Einkapselung 2111 auf, welche den Bereich des oberen Gatebereichs 2104 und des unteren Gatebereichs nach außen elektrisch isoliert. Die Einkapselung 2111 ist vorzugsweise aus Siliziumnitrid (Si3N4) gebildet. In 21 ist ferner eine erste Schicht aus Siliziumoxid 2103 dargestellt. Die erste Schicht aus Siliziumoxid 2103 dient der Einkapselung der Kontaktierung 2101 des unteren Gatebereichs und damit der Isolation des unteren Gatebereichs gegenüber dem oberen Gatebereich 2104.
  • Ferner weist der erfindungsgemäße Doppel-Gate-Transistor 2100 einen Drainbereich und einen Sourcebereich auf, welche beide aus Silizium ausgebildet sind und in 21 nur durch eine auf dem Sourcebereich und dem Drainbereich ausgebildete dritte Silizidschicht 2106 bzw. eine vierte Silizidschicht 2109 zu erkennen sind. In dem Sourcebereich ist eine dritte Kontaktierung 2107, welche vorzugsweise aus Metall gebildet ist, dargestellt. In dem Drainbereich ist eine vierte Kontaktierung 2110, welche vorzugsweise aus Metall gebildet ist, dargestellt.
  • In 21 ist ferner eine Einkapselung 2108 des aktiven Bereichs, d.h. des Source/Drainbereiches und eines in 21 nicht sichtbaren Kanalbereichs, dargestellt, welche der elektrischen Isolierung des Source/Drainbereiches nach außen dient. Die Einkapselung ist vorzugsweise mittels Siliziumoxid ausgebildet.
  • Zum leichteren Verständnis der nachfolgenden Figuren und des anhand der nachfolgenden Figuren erläuterten selbstjustierten Verfahrens zum Herstellen eines Planaren Doppel-Gate-Transistors sind in 21 noch Linien eingezeichnet, entlang derer die nachfolgend dargestellten Querschnittsansichten geschnitten sind, und Bereiche, in welchen beim Verfahren zum Herstellen eines Planaren Doppel-Gate-Transistors photolithographische Schritte durchgeführt werden.
  • Im Einzelnen sind das die Schnittlinie G-G, welche entlang der Gatebereiche des Planaren Doppel-Gate-Transistors führt, und die Schnittlinie S-D, welche entlang des Sourcebereichs und des Drainbereichs des Planaren Doppel-Gate-Transistors führt. Ferner ist mittels der Umrisslinie 2112 eine photolithographische Maske angedeutet, welche in einem ersten photolithographischen Schritt verwendet wird, bei dem der aktive Bereich, d.h. der Source/Drainbereich und der Kanalbereich des Planaren Doppel-Gate-Transistors, definiert wird. Mittels der Umrisslinie 2113 ist eine photolithographische Maske angedeutet, welche in einem zweiten photolithographischen Schritt verwendet wird, bei dem der Bereich der Gatebereiche des Planaren Doppel-Gate-Transistors definiert wird. Mittels der Umrisslinie 2114 ist eine photolithographische Maske angedeutet, welche in einem dritten photolithographischen Schritt, bei dem ein Kontaktloch zum unteren Gatebereich des planaren Doppel-Gate-Transistors definiert wird, verwendet wird. Mittels der Umrisslinie 2115 ist eine photolithographische Maske angedeutet, welche in einem vierten photolithographischen Schritt, bei dem Kontaktlöcher zum Sourcebereich bzw. Drainbereich definiert werden, verwendet wird.
  • Im Folgenden wird anhand der 22 bis 29 ein selbstjustiertes Verfahren zum Herstellen eines Planaren Doppel-Gate-Transistors beschrieben.
  • Bei dem selbstjustierten Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors wird von einer Schichtanordnung ausgegangen, welche leicht von der in 1 gezeigten abweicht. 22 zeigt eine Querschnittsansicht einer Schichtanordnung 2200 nach ersten Teilschritten eines erfindungsgemäßen Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors 2200, wobei die Querschnittsansicht, wie auch die Querschnittsansichten der 23 bis 28, entlang der Linie S-D der 21 gezeigt ist. Die einzelnen Teilschritte werden nachfolgend genauer beschrieben.
  • Die in 22 gezeigte Schichtanordnung weist auf einem Silizium-Trägerwafer 2201 eine so genannte MESA-Struktur einer Silizium-Germanium-Kohlenstoff-Schicht 2202 und auf dieser eine erste Siliziumschicht 2203 auf. Mit MESA-Struktur ist eine podest- oder tischartige Struktur der ersten Siliziumschicht 2203 und der Silizium-Germanium-Kohlenstoff-Schicht 2202 bezeichnet, deren Form den später auszubildenden Source/Drainbereichen und dem Kanalbereich entspricht. Die Dicke der Silizium-Germanium-Kohlenstoff-Schicht wird sorgfältig gewählt, da die Dicke der Dicke eines später ausgebildeten Gatebereichs entspricht. Die erste Siliziumschicht 2203 dient nachfolgend als Kanalbereich des planaren Doppel-Gate-Transistors.
  • Zusätzlich weist die in 22 gezeigte Schichtenanordnung 2200 noch eine erste Siliziumoxidschicht 2204 auf, deren Dicke der Dicke der Silizium-Germanium-Kohlenstoff-Schicht 2202 entspricht und welche um die MESA-Struktur der Silizium-Germanium-Kohlenstoff-Schicht 2202 auf dem Silizium-Trägerwafer 2201 herum ausgebildet ist. Auf der ersten Siliziumoxidschicht 2204, d.h. um die MESA-Struktur der ersten Siliziumschicht 2203 herum, ist eine erste Siliziumnitridschicht 2205 ausgebildet, deren Dicke mit der Dicke der ersten Siliziumschicht 2203 übereinstimmt.
  • Um eine solche in 22 gezeigte Schichtanordnung 2200 herzustellen, kann beispielsweise folgendes Verfahren angewendet werden.
  • Ausgehend von dem Silizium-Trägerwafer 2201 wird auf diesem die erste Siliziumoxidschicht 2204 ausgebildet, deren Dicke der Dicke eines nachfolgend ausgebildeten oberen Gatebereichs entspricht. Nachfolgend wird die erste Siliziumnitridschicht 2205 auf der Siliziumoxidschicht 2204 ausgebildet, deren Dicke einem nachfolgend auszubildenden Kanalbereich des Doppel-Gate-Transistors entspricht.
  • Nachfolgend wird mittels eines ersten photolithographischen Schrittes der aktive Bereich des Doppel-Gate-Transistors definiert, d.h. es wird mittels eines Ätzschrittes der Bereich definiert, in welchem mittels nachfolgenden Teilschritten der Sourcebereich und der Drainbereich ausgebildet wird. Hierbei wird unter Verwendung einer ersten Maske, welche der in 21 mittels der Linie 2112 angedeuteten Maske entspricht, ein Photolack auf die erste Siliziumnitridschicht 2205 aufgebracht. Anschließend wird die erste Siliziumnitridschicht 2205 und die erste Siliziumoxidschicht 2204 in einem ersten Ätzschritt geätzt, wodurch anschaulich eine Wanne in der ersten Siliziumnitridschicht 2205 und der ersten Siliziumoxidschicht ausgebildet wird, deren Form den später auszubildenden Source/Drainbereichen und dem Kanalbereich entspricht. Als Stopp für den ersten Ätzschritt wird der Silizium-Trägerwafer 2201 verwendet. Nachfolgend werden Reste des Photolacks entfernt.
  • Nachfolgend wird mittels selektiver Epitaxie in der Wanne, d.h. auf dem Trägerwafer 2201 eine Silizium-Germanium- II Kohlenstoff-Schicht 2202 ausgebildet. Der Anteil des Germaniums beträgt vorzugsweise zwischen 20 Atomprozent und 40 Atomprozent und der Anteil des Kohlenstoffes zwischen 2 Atomprozent und 5 Atomprozent, wobei die Anteile in gewünschter Weise angepasst werden können, um eine gewünschte Gitterkonstante zu erhalten. Alternativ kann auch eine reine Silizium-Germanium-Schicht ausgebildet werden, wenn nachfolgend eine stressbehaftete Siliziumschicht 2203 ausgebildet werden soll. Die Dicke der Silizium-Germanium-Kohlenstoff-Schicht 2202 wird so gewählt, dass sie der Dicke der ersten Siliziumoxidschicht 2204 entspricht. Die Dicke kann beispielsweise nachträglich mittels chemisch mechanischen Polierens eingestellt werden.
  • Anschließend wird auf der Silizium-Germanium-Kohlenstoff-Schicht 2202 die erste Siliziumschicht 2203 mittels selektiver Epitaxie ausgebildet und nachfolgend vorzugsweise mittels chemisch mechanischen Polierens planarisiert, wobei die erste Siliziumnitridschicht 2205 als Stopp verwendet wird.
  • Alternativ kann vor dem Ausbilden der ersten Siliziumschicht 2203 auch ein dünner so genannter Graded Buffer auf der Silizium-Germanium-Kohlenstoff-Schicht 2203 ausgebildet werden, wodurch es ermöglicht wird, eine gestresste erste Siliziumschicht 2203 auf dem Graded Buffer auszubilden.
  • Mit den bisher beschriebenen Teilschritten ist ein beispielhaftes Verfahren zum Herstellen der Schichtanordnung, wie sie in 22 dargestellt ist, erläutert.
  • Nachfolgend werden mit Bezug auf die 23 Teilschritte des selbstjustierten Verfahrens zum Herstellen des Planaren Doppel-Gate-Transistors beschrieben, welche hauptsächlich einem Ausbilden eines ersten Gatebereichs dienen.
  • Ausgehend von der Schichtanordnung 2200 wie sie in 22 gezeigt ist, wird die erste Siliziumschicht teilweise oxidiert, so dass eine erste Gate-isolierende Schicht 2306 aus Siliziumoxid gebildet wird. Nachfolgend wird eine erste Polysiliziumschicht 2307, eine zweite Siliziumnitridschicht 2328 und eine zweite Siliziumoxidschicht 2309 ausgebildet. Aus der ersten Polysiliziumschicht 2307 wird später der untere Gatebereich ausgebildet und aus der zweiten Siliziumnitridschicht 2328 wird später ein Teil der Einkapselung des unteren Gatebereichs ausgebildet. Die zweite Siliziumoxidschicht 2309 kann nachfolgend in einem Ätzschritt als Schutzschicht für die zweite Siliziumnitridschicht 2328 verwendet werden.
  • Nachfolgend wird ein zweiter photolithographischer Schritt durchgeführt. Hierzu wird unter Verwendung einer zweiten Maske, welche dem in 21 mittels der Linie 2113 angedeuteten Bereich entspricht, ein Photolack aufgebracht. Anschließend werden in einem zweiten Ätzschritt die zweite Siliziumoxidschicht 2309, die zweite Siliziumnitridschicht 2328 und die erste Schicht aus Polysilizium 2307 geätzt. Als Ätzstopp kann hierbei die Gate-isolierenden Schicht 2306 des unteren Gatebereichs verwendet werden. Anschließend wird der restliche Photolack entfernt.
  • Nachfolgend wird eine dritte Schicht aus Siliziumnitrid 2308 ausgebildet, wobei das Ausbilden vorzugsweise mittels konformen Abscheidens durchgeführt wird. Anschließend wird die dritte Siliziumnitridschicht 2308 in einem dritten Ätzschritt anisotrop geätzt, wodurch Spacer 2308 aus Siliziumnitrid ausgebildet werden. Bei dem dritten Ätzschritt wird die Gateisolierende Schicht 2306 als Ätzstoppschicht verwendet. Die Spacer 2308 aus Siliziumnitrid dienen einer Einkapselung des unteren Gatebereichs. Nachfolgend wird die Gate-isolierende Schicht 2306 in einem vierten Ätzschritt geätzt, hierbei kann die Einkapselung des unteren Gatebereichs, d.h. die Spacer 2308, als Maske dienen.
  • Anschließend wird in einem selektiven anisotropen fünften Ätzschritt die erste Siliziumschicht 2203 geätzt, hierbei kann die Einkapselung des unteren Gatebereichs, d.h. die Spacer 2308, als Maske und die Silizium-Germanium-Kohlenstoff-Schicht 2202 als Stoppschicht dienen. In einem selektiven anisotropen sechsten Ätzschritt wird nachfolgend die Silizium-Germanium-Kohlenstoff-Schicht 2202 geätzt, hierbei kann die Einkapselung des unteren Gatebereichs, d.h. die Spacer 2308, als Maske dienen. Zu beachten ist, dass bei dem sechsten Ätzschritt darauf geachtet wird, dass die Silizium-Germanium-Kohlenstoff-Schicht nicht in ihrer gesamten Dicke entfernt wird, sondern dass noch ein gewisser Rest der Silizium-Germanium-Kohlenstoff-Schicht 2202 auf dem Silizium-Trägerwafer 2201 verbleibt. Diese dünne Restschicht aus Silizium-Germanium-Kohlenstoff kann nachfolgend als Ätzstopp verwendet werden.
  • Mit den unter Bezug auf 23 beschriebenen Teilschritten ist der untere Gatebereich des planaren Doppel-Gate-Transistors und dessen Einkapselung ausgebildet.
  • Nachfolgend werden unter Bezugnahme auf 24 Teilschritte des selbstjustierenden Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem Ausbilden eines Sourcebereichs und eines Drainbereichs des planaren Doppel-Gate-Transistors dienen.
  • Ausgehend von der Schichtanordnung, welche in 23 dargestellt ist, wird selektiv eine kristalline zweite Siliziumschicht 2410 in den Bereichen ausgebildet in denen im fünften und sechsten Ätzschritt die erste Siliziumschicht 2203 bzw. die Silizium-Germanium-Kohlenstoff-Schicht 2202 entfernt wurde. Aus der kristallinen zweiten Siliziumschicht 2410 wird nachfolgend der Sourcebereich und der Drainbereich gebildet. Anschließend kann die kristalline zweite Siliziumschicht dotiert werden. Bei dem Ausbilden der kristallinen zweiten Siliziumschicht 2410 kann es wegen der Wachstumsrichtung, entweder von den Seiten oder dem Kanalbereich aus, zu geringen Dislokationen kommen. Diese geringen Dislokationen haben jedoch keinen Einfluss auf die Charakteristiken des planaren Doppel-Gate-Transistors, solange der Kanalbereich davon unberührt bleibt, da der Sourcebereich und der Drainbereich hochdotiert werden und deshalb eine ausreichende Leitfähigkeit aufweisen.
  • Mit den unter Bezug auf 24 beschriebenen Teilschritten sind der Sourcebereich und der Drainbereich des planaren Doppel-Gate-Transistors ausgebildet.
  • In einem, zu dem in 23 und 24 beschriebenen Verfahren, leicht abgewandelten Verfahren kann der sechste Ätzschritt auch so durchgeführt werden, dass die Schicht aus Silizium-Germanium-Kohlenstoff in den Teilbereichen, welche mittels des sechsten Ätzschrittes strukturiert werden, vollständig entfernt wird, so dass der Trägerwafer 2201 aus Silizium teilweise freigelegt wird. Nachfolgend wird in diesen freigelegten Bereichen des Trägerwafer 2201 aus Silizium eine Implantation mittels beispielsweise Bor, Kohlenstoff oder Nitrid vorgenommen. Auf die dotierten Bereichen wird nachfolgend eine dünne Schicht aus Silizium-Germanium-Kohlenstoff ausgebildet, welche den dünneren Bereichen der Silizium-Germanium-Kohlenstoffschicht 2202 entspricht, die im Ausführungsbeispiel der 23 im sechsten Ätzschritt nicht entfernt wurden. Die nachfolgenden Verfahrensschritte in dem abgewandelten Verfahren sind gleich zu den Verfahrensschritten, wie sie unter Bezug auf 23 und 24 beschrieben wurden.
  • Nachfolgend werden unter Bezugnahme auf 25 Teilschritte des selbstjustierenden Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem Ausbilden einer Einkapselung der Source/Drainbereiche und dem Vorbereiten eines Waferbondschrittes dienen.
  • Ausgehend von der Schichtanordnung, welche in 24 dargestellt ist, wird die erste Siliziumnitridschicht 2205 und die erste Siliziumoxidschicht 2204 mittels eines siebten selektiven Ätzschrittes anisotrop geätzt, wobei der untere Gatebereich, d.h. die Spacer 2308, als Maske dient. Als Ätzstoppschicht kann der Silizium-Trägerwafer 2201 verwendet werden. Mittels des siebten anisotropen Ätzschrittes wird die gesamte erste Siliziumnitridschicht 2205 und in einem achten anisotropen Ätzschicht die gesamte erste Siliziumoxidschicht 2204 entfernt, außer in dem Bereich, welcher sich unterhalb des unteren Gatebereichs befindet. Der Bereich ist in 25 nicht zu sehen, da er sich, in der Sicht von 25, hinter der Schnittlinie S-D befindet. Die verbleibenden Bereiche der ersten Siliziumnitridschicht 2205 dienen der Isolation der Source/Drainbereiche gegenüber den Gatebereichen des planaren Doppel-Gate-Transistors und der Isolation des Kanalbereichs. Ferner kann die erste Siliziumnitridschicht 2205 als Schutzschicht in einem Ätzschritt dienen und/oder dafür verwendet werden eine plane Oberfläche auszubilden.
  • Um sicherzustellen, dass die erste Siliziumnitridschicht 2205 diese Aufgabe erfüllen kann, muss sichergestellt werden, dass der siebte Ätzschritt ausreichend anisotrop ist. Für diesen siebten Ätzschritt wurde auch die zweite Siliziumoxidschicht 2309 ausgebildet, welche die zweite Siliziumnitridschicht 2328, welche einen Teil der Einkapselung des ersten Gatebereichs bildet, schützt. Die zweite Siliziumoxidschicht 2309 wird ebenfalls während des achten Ätzschrittes entfernt.
  • Bei der Durchführung des siebten Ätzschritt ist zu beachten, dass bei dem siebten Ätzschritt auch die Spacer 2308 dem Ätzmittel ausgesetzt sind, und es hierdurch dazu kommen kann, dass die Spacer 2308 durch das Ätzmittel geätzt werden, d.h., dass ein Teil der Spacer 2308 aus Siliziumnitrid entfernt wird. Dies ist in 25 schematisch angedeutet, indem die Spacer 2308 etwas verkleinert dargestellt sind. Zum Sicherstellen einer ausreichenden Einkapselung, d.h. Isolierung, des unteren Gatebereichs wird nachfolgend eine dritte Siliziumnitridschicht 2511 ausgebildet. Die dritte Siliziumnitridschicht wird vorzugsweise mittels konformen Abscheidens ausgebildet und dient ferner dazu als eine Ätzstoppschicht bei dem Ausbilden des zweiten Gatebereichs zu dienen, die Selbstjustierung des zweiten Gatebereichs sicherzustellen und wie bereits erwähnt, eine ausreichende Isolation sicherzustellen.
  • Nachfolgend wird auf der gesamten Schichtanordnung eine dritte Siliziumoxidschicht 2512 ausgebildet, welche einer Passivierung des ersten Gatebereichs dient. Die dritte Siliziumoxidschicht 2512 wird nachfolgend, vorzugsweise mittels chemisch mechanischen Polierens, planarisiert, wodurch eine planarisierte Oberfläche geschaffen wird, auf welche nachfolgend ein Handlingwafer gebondet werden kann.
  • Mit den unter Bezug auf 25 beschriebenen Teilschritten ist die Einkapselung des Source/Drainbereichs ausgebildet und das Vorbereiten des Waferbondschrittes abgeschlossen.
  • Nachfolgend werden unter Bezugnahme auf 26 Teilschritte des selbstjustierenden Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem Waferbonden dienen.
  • Ausgehend von der Schichtanordnung, welche in 25 dargestellt ist, wird ein Handlingwafer, welcher eine dicke vierte Siliziumoxidschicht 2613 aufweist, auf die planarisierte dritte Siliziumoxidschicht 2512 gebondet. Anschaulich ist der Handlingwafer dick mit einer Siliziumoxidschicht umgeben.
  • Die dritte Siliziumoxidschicht 2512 der Schichtanordnung aus 25 kann, nachdem sie planarisiert wurde, vor dem Waferbonden chemisch oder mittels Plasmas aktiviert werden. Für die nachfolgenden Teilschritte wird die Schichtanordnung umgedreht. Deshalb sind ab 26 die Schichtanordnung in den nachfolgenden Figuren gedreht dargestellt, so dass in 26 gegenüber 25 oben mit unten vertauscht ist.
  • Nachfolgend werden unter Bezugnahme auf 27 Teilschritte des selbstjustierten Verfahrens zum Herstellen eines Planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem Ausbilden eines zweiten Gatebereichs des planaren Doppel-Gate-Transistors dienen.
  • Von der Schichtanordnung aus 26 wird der Silizium-Trägerwafer 2201 entfernt. Dies wird vorzugsweise mittels Schleifens oder mittels so genanntem Smart-Cut durchgeführt. Nachfolgend werden in einem neunten Ätzschritt mögliche Reste des Silizium-Trägerwafer 2201 mittels alkalischer Lösungen selektiv rückgeätzt. Die Rückätzung kann beispielsweise mittels Ethylen Diamin Pyrochatechol (EDP), Tetra-Methyl Ammonium Hydroxid (TMAH), Kaliumhydroxid (KOH) oder Cholin (2-Hydroxyethyl-Trimethyl-Ammoniumhydroxid) vorgenommen werden. Die aufgezählten Ätzlösungen besitzen eine hohe Selektivität gegenüber Silizium-Germanium, wenn der Anteil des Germaniums höher als 20% ist. Ferner ist für die meisten alkalischen Lösungen auch Silizium-Kohlenstoff gut als Ätzstopp geeignet. Durch diese hohe Selektivität wird der neunte Ätzschritt, mittels welchem mögliche Reste des Silizium-Trägerwafer 2201 entfernt werden, stark vereinfacht. Auch Siliziumnitrid wirkt als Ätzstopp, falls mittels alkalischer Lösungen geätzt wird, sodass die dritte Siliziumnitridschicht 2511 in Teilbereichen als Ätzstoppschicht wirkt.
  • Nachfolgend wird die Silizium-Germanium-Kohlenstoff-Schicht 2202 in einem selektiven zehnten Ätzschritt entfernt. Hierzu wird ein Ätzmittel verwendet, welches selektiv zu Silizium, ist. Der zehnte Ätzschritt kann beispielsweise mittels Fluorwasserstoff (HF), Wasserstoffperoxid (H2O2) oder mittels Essigsäure (CH3COOH) durchgeführt werden. Durch diesen zehnten Ätzschritt werden auch die noch vorhandenen Teile der ersten Siliziumoxidschicht 2204 entfernt und der Bereich definiert, in welchem der zweite Gatebereich, d.h. der obere Gatebereich, ausgebildet wird. Durch den zehnten Ätzschritt ist das Selbstjustieren des zweiten Gatebereichs sichergestellt, da in diesem Ätzschritt nur die Silizium-Germanium-Kohlenstoff-Schicht 2202 und die erste Siliziumoxidschicht 2204, welche Siliziumoxidschicht genau oberhalb des unteren Gatebereichs angeordnet ist, geätzt werden. Als Ätzstopp wirkt die erste Siliziumschicht 2203 des Kanalbereichs, die zweite Siliziumschicht 2410, welche die Source/Drainbereiche bildet und die erste Siliziumnitridschicht 2205, welche sich noch oberhalb des unteren Gatebereichs 2307 befindet und welche in 27 nicht zu erkennen ist, da sie sich in der Blickrichtung der 27 hinter der Schnittlinie entlang derer die Schichtanordnung geschnitten ist, liegt. Die erste Siliziumnitridschicht 2205 weist hierbei, wie bereits beschrieben, die gleiche Dicke auf wie die erste Siliziumschicht 2203. Die Seitenwände der zweiten Siliziumschicht 2410 unterstützen bei dem zehnten Ätzschritt die Selbstjustierung des Verfahrens, da der zehnte Ätzschritt mit einem Ätzmittel durchgeführt wird, welches Silizium nicht ätzt. Somit lässt sich ein photolithographischer Schritt einsparen.
  • Nachfolgend wird eine vierte Schicht aus Siliziumnitrid 2715 in dem Bereich ausgebildet, welcher durch den zehnten Ätzschritt rückgeätzt wurde. Mittels einer nachfolgenden anisotropen Ätzung in einem elften Ätzschritt werden aus dieser vierten Siliziumnitridschicht 2715 Spacer ausgebildet, welche einer Einkapselung des zweiten Gatebereichs, d.h. des oberen Gatebereichs, dienen.
  • Nachfolgend wird ein Oxidationsschritt durchgeführt. Der Oxidationsschritt dient dazu, durch teilweise Oxidation aus der ersten Siliziumschicht 2203, welche den Kanalbereich des Doppel-Gate-Transistors bildet, und der zweiten Siliziumschicht 2410, welche die Source/Drainbereiche bildet, eine fünfte Siliziumoxidschicht 2714 auszubilden, welche als Gate-isolierende Schicht dient.
  • Anschließend wird eine zweite Polysiliziumschicht 2716 ausgebildet, welche nachfolgend, vorzugsweise mittels chemisch mechanischen Polierens planarisiert wird. Als Stopp beim Planarisierungsschritt kann die dritte Siliziumnitridschicht 2511 dienen. Die zweite Polysiliziumschicht 2716 bildet den zweiten Gatebereich, d.h. den oberen Gatebereich, des Doppel-Gate-Transistors.
  • Mit den unter Bezug auf 27 beschriebenen Teilschritten ist die Ausbildung des zweiten, d.h. des oberen Gatebereichs, abgeschlossen.
  • Nachfolgend werden mit Bezugnahme auf 28 Teilschritte des Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich einer Ausbildung einer Isolierung des Doppel-Gate-Transistors und der Vorbereitung einer nachfolgenden Kontaktierung des oberen Gatebereichs dienen.
  • In einem selektiven zwölften Ätzschritt werden die freiliegenden Bereiche der dritten Siliziumnitridschicht 2511 entfernt. Nachfolgend wird die zweite Polysilizumschicht 2716, d.h. der obere Gatebereich, leicht zurückgeätzt, wodurch verhindert werden kann, dass ein Kurzschluss zwischen dem oberen Gatebereich 2716 und der zweiten Siliziumschicht 2410, welche die Source/Drainbereiche bildet, auftreten kann.
  • Die Source/Drainbereiche, welche durch die zweite Siliziumschicht 2410 gebildet werden, und der obere Gatebereich, welcher durch die zweite Polysiliziumschicht 2716 gebildet wird, werden nachfolgend dotiert.
  • Anschließend werden mittels eines dreizehnten selektiven Ätzschrittes die freiliegenden Bereiche der dünnen fünften Siliziumoxidschicht 2714 entfernt. Nachfolgend wird eine erste Silizidschicht 2818 auf der zweiten Siliziumschicht 2410, d.h. dem Source/Drainbereichen, und eine zweite Silizidschicht 2819 auf der zweiten Polysiliziumschicht 2716, d.h. dem oberen Gatebereich, ausgebildet, indem eine Metallschicht auf der Schichtanordnung ausgebildet wird, welche nachfolgend verwendet wird, um eine Silizidierung durchzuführen und die beiden Silizidschichten zu bilden.
  • Nachfolgend wird eine dicke sechste Siliziumoxidschicht 2820, welche die Isolation des gesamten planaren Doppel-Gate-Transistors nach außen hin sicherstellt, ausgebildet und vorzugsweise mittels chemisch mechanischen Polierens planarisiert.
  • Mit den unter Bezug auf 28 beschriebenen Teilschritten ist das Ausbilden der Isolierung des Doppel-Gate-Transistors und die Vorbereitung einer nachfolgenden Kontaktierung des oberen Gatebereichs abgeschlossen.
  • Nachfolgend werden anhand der 29A und 29B zwei Alternativen erläutert, wie die beiden Gatebereiche des planaren Doppel-Gate-Transistors kontaktiert werden können. Die Querschnitte der 29A und 29B sind hierbei entlang der Linie G-G in 21 genommen.
  • Anhand 29A wird ein Ausführungsbeispiel erläutert bei dem für den oberen Gatebereich 2716 eine erste Kontaktierung ausgebildet wird und bei der für den unteren Gatebereich 2307 eine zweite Kontaktierung ausgebildet wird. Somit lassen sich an dem oberen Gatebereich 2716 und an dem unteren Gatebereich 2307 unterschiedliche Spannungen anlegen. Dies ist beispielsweise vorteilhaft, wenn der Planare Doppel-Gate-Transistor als Speicherzelle verwendet werden soll, welche unabhängig voneinander zwei Bits speichern kann.
  • Ausgehend von der Schichtanordnung wie sie in 28 dargestellt ist, wird ein dritter photolithographischer Schritt durchgeführt, für welchen unter Verwendung einer vierten Maske, welche zu der Linie 2114 in 21 korrespondiert, ein Photolack aufgebracht wird. Nachfolgend wird ein anisotroper vierzehnter Ätzschritt durchgeführt, welcher einen Teilbereich, in welchem nachfolgend die Ausbildung der Kontaktierung für den unteren Gatebereich 2307 durchgeführt wird, der sechsten Siliziumoxidschicht 2820 entfernt, wobei die zweite Silizidschicht 2819 des oberen Gatebereichs als Ätzstoppschicht dient. Nachfolgend wird in einem anisotropen fünfzehnten Ätzschritt die zweite Silizidschicht 2819 entfernt, wobei die zweite Polysiliziumschicht 2716 als Ätzstoppschicht verwendet wird. Nachfolgend wird die zweite Polysiliziumschicht 2716 in dem freigelegten Bereich des oberen Gatebereichs in einem anisotrophen sechzehnten Ätzschritt entfernt, wobei die erste Siliziumnitridschicht 2205 als Ätzstoppschicht verwendet wird.
  • Anschließend werden die noch vorhandenen Photolackreste entfernt. Nachfolgend wird eine gesteuerte thermische Oxidation der zweiten Polysiliziumschicht 2617 und der zweiten Silizidschicht 2819 durchgeführt, wodurch eine siebte Siliziumoxidschicht 2921 ausgebildet wird. Die siebte Siliziumoxidschicht 2921 dient als Isolierung der Kontaktierung für den ersten Gatebereich 2307 gegen den zweiten Gatebereich, sodass kein Kurzschluss zwischen den beiden Gatebereichen verursacht wird und sodass an die beiden Gatebereiche eine unterschiedliche Spannung angelegt werden kann.
  • Nachfolgend wird in einem anisotropen siebzehnten Ätzschritt der Bereich der ersten Siliziumnitridschicht 2205, welcher im sechzehnten Ätzschritt freigelegt wurde, entfernt, wodurch der untere Gatebereich 2307, d.h. Teile der ersten Polysiliziumschicht 2307, freigelegt werden. Als Ätzstopp für diesen siebzehnten Ätzschritt wird die erste Polysiliziumschicht 2307 des unteren Gatebereichs verwendet. Nachfolgend wird auf dem Bereich des unteren Gatebereichs 2307, welcher durch den siebzehnten Ätzschritt freigelegt wurde, eine erste Metallschicht 2923 ausgebildet, welche den Kontakt zum unteren Gatebereich 2307 darstellt.
  • Mit den beschriebenen Teilschritten ist die Kontaktierung des unteren Gatebereichs 2307 abgeschlossen.
  • Nachfolgend wird eine Kontaktierung der zweiten Polysiliziumschicht 2716, d.h. des oberen Gatebereichs 2716, in korrespondierender Weise ausgebildet, wobei die zweite Silizidschicht 2819 freigelegt und auf dieser eine zweite Metallschicht 2924 ausgebildet wird.
  • Nachfolgend werden in korrespondierender Weise auch der Sourcebereich und der Drainbereich des Planaren Doppel-Gate-Transistors durchgeführt, indem die sechste Siliziumoxidschicht 2810 in Teilbereichen mittels anisotropen Ätzens entfernt wird, wodurch die erste Silizidschicht 2818 freigelegt wird. Auf der ersten Silizidschicht 2818 wird nachfolgend eine Metallschicht ausgebildet, welche die Kontaktierungen des Sourcebereiches und des Drainbereiches bildet.
  • Mit dem unter Bezug auf 29A beschriebenen Teilschritten des Verfahrens zum Herstellen eines Planaren Doppel-Gate-Transistors ist der Planare Doppel-Gate-Transistor ausgebildet.
  • Anhand 29B wird ein Ausführungsbeispiel erläutert bei dem für den oberen Gatebereich 2716 und den unteren Gatebereich 2307 eine gemeinsame Kontaktierung ausgebildet wird. Somit lässt sich an den oberen Gatebereich 2716 und an den unteren Gatebereich 2307 die gleiche Spannung anlegen und es kann die Steuerwirkung beider Gatebereiche für den Kanalbereich verwendet werden.
  • Ausgehend von der Schichtanordnung wie sie in 28 dargestellt ist, wird ein vierter photolithographischer Schritt durchgeführt, für welchen unter Verwendung einer vierten Maske, welche zu der Linie 2114 in 21 korrespondiert, ein Photolack aufgebracht wird. Nachfolgend wird ein anisotroper achtzehnter Ätzschritt durchgeführt, welcher einen Teilbereich, in welchem nachfolgend die Ausbildung der Kontaktierung für die beiden Gatebereiche durchgeführt wird, der sechsten Siliziumoxidschicht 2820 entfernt, wobei die zweite Silizidschicht 2819 als Ätzstopp dient Nachfolgend wird ein anisotroper neunzehnter Ätzschritt durchgeführt, welcher den freigelegten Bereich der zweiten Silizidschicht entfernt und bei dem die zweite Polysiliziumschicht 2716 des oberen Gatebereichs als Ätzstoppschicht dient. Nachfolgend wird die zweite Polysiliziumschicht 2716 in dem freigelegten Bereich des oberen Gatebereichs in einem anisotropen zwanzigsten Ätzschritt entfernt, wobei die erste Siliziumnitridschicht 2205 als Ätzstoppschicht verwendet wird.
  • Anschließend werden die noch vorhandenen Photolackreste entfernt. Nachfolgend wird eine dünne Metallschicht auf die freigelegten Bereiche der zweiten Polysiliziumschicht 2716 aufgebracht und die freigelegten Bereichen der zweiten Polysiliziumschicht 2716 silizidiert, wodurch eine vierte Silizidschicht 2925 ausgebildet wird, welche den Kontaktwiderstand der Kontaktierung des oberen Gatebereichs 2716 verringert.
  • Nachfolgend wird in einem anisotropen einundzwanzigsten Ätzschritt der Bereich der ersten Siliziumnitridschicht 2205, welcher im zwanzigsten Ätzschritt freigelegt wurde, entfernt, wodurch der untere Gatebereich, d.h. Teile der ersten Polysiliziumschicht 2307, freigelegt werden. Als Ätzstopp für den einundzwanzigsten Ätzschritt wird die erste Polysiliziumschicht 2307 des unteren Gatebereichs verwendet. Nachfolgend wird eine dünne Metallschicht auf dem Bereich des unteren Gatebereichs 2307 ausgebildet, welcher durch den einundzwanzigsten Ätzschritt freigelegt wurde, und die erste Polysiliziumschicht 2307 des unteren Gatebereichs silizidiert, wodurch eine fünfte Silizidschicht 2926 ausgebildet wird, welche den Kontaktwiderstand der Kontaktierung des unteren Gatebereichs 2307 verringert. Nachfolgend wird auf der fünften Silizidschicht 2926 eine dritte Metallschicht 2927 ausgebildet, welche den Kontakt zum unteren Gatebereich 2307 und dem oberen Gatebereich 2716 darstellt.
  • Abschließend werden mit herkömmlichen Back-End-Prozessschritten Kontaktierungen des Sourcebereichs und des Drainbereichs ausgebildet. Mit den beschriebenen Teilschritten ist die Kontaktierung der beiden Gatebereiche abgeschlossen und der Planare Doppel-Gate-Transistor ist ausgebildet.
  • Im Weiteren wird bezugnehmend auf 29C eine Schichtenfolge 2200C beschrieben, die wie 29A und 29B entlang einer Schnittlinie G-G aus 21 aufgenommen ist.
  • Die Schichtenfolge 2200C der 29C veranschaulicht eine Struktur, wie sie gemäß einem zu 28, 29A bzw. 29B alternativen Verfahren zum Bilden von Silizidierungen erhalten wird. Die Schichtenfolge 2200C unterscheidet sich von der Schichtenfolge 2200 der 29A bzw. 29B im Wesentlichen dadurch, dass der untere Gatebereich 2307, der obere Gatebereich 2716 und die beiden Source-/Drain-Bereiche 2410 (nicht gezeigt in 29C) mit gemeinsamen Silizid-Kontaktierungselementen 2928 die in einem gemeinsamen Verfahrensschritt gebildet sind, versehen sind.
  • Um einen Doppelgate-Feldeffekttransistor gemäß der Schichtenfolge 2200C zu bilden, ist die Prozessierung gegenüber der bezugnehmend auf 22 bis 27 beschriebenen Prozessierung zu modifizieren, wie im Weiteren beschrieben wird. Die Prozessierung ist zu der bezugnehmend auf 22 bis 27 beschriebenen Prozessierung identisch. Im hier beschriebenen alternativen Verfahren wird jedoch vor dem Ausbilden der sechsten Siliziumoxidschicht 2820 ein Ätzschritt durchgeführt, welcher einen Kontaktierungsbereich für den unteren Gatebereich 2307 herstellt, indem ein Teilbereich der ersten Polysiliziumschicht 2307 freigelegt werden. Nachfolgend wird in einem gemeinsamen Silizidierungsschritt eine Silizidierungschicht 2819C auf dem freigelegten Teilbereich der ersten Polysiliziumschicht 2307, der zweiten Siliziumschicht 2410 und der zweiten Polysiliziumschicht 2716 ausgebildet. Nachfolgend wird die sechste Siliziumoxidschicht 2820 ausgebildet. Die weiteren Schritte des hier beschriebenen alternativen Verfahren werden entsprechend den oben unter Bezug auf 28 und 29A bzw. 29B beschriebenen Verfahren durchgeführt. Daraus resultiert in der Querschnittsansicht G-G gemäß 21 ein Doppelgate-Feldeffekttransistor gemäß 29C.
  • Mit dem unter Bezug auf die 21 bis 29 beschriebenen selbstjustierenden Verfahren zum Herstellen eines Planaren Doppel-Gate-Transistors wird ein Verfahren geschaffen, welches bei dem Herstellen eines Planaren Doppel-Gate-MOSFET als Startsubstrat ein so genanntes Bulk-Siliziumsubstrat anstelle eines SOI-Wafer verwendet. Das beschriebene Verfahren gewährt durch die Nutzung einer Silizium-Germanium-Kohlenstoff-Schicht zusätzliche Freiheitsgrade in der Prozessierung, da diese Silizium-Germanium-Kohlenstoff-Schicht gut als Ätzstoppschicht verwendet werden kann, wenn alkalische Ätzmittel verwendet werden, insbesondere wenn der Germaniumanteil zwischen 20 Atomprozent und 40 Atomprozent gewählt wird. Werden die verschiedenen Schichten entsprechend dem Ausführungsbeispiel gewählt, so entfällt nicht nur die Notwendigkeit einen wesentlich kostspieligeren SOI-Wafer als Startsubstrat zu verwenden, sondern die Wahl ermöglicht auch einen vollständig selbstjustierten Prozessablauf, d.h. der obere Gatebereich und der untere Gatebereich sind selbstjustiert zueinander und eine schwierige Justierung in photolithographischen Prozessschritten kann vermieden werden.
  • In dem beschrieben Verfahren werden ausschließlich gut bekannte und gut beherrschte Prozessschritte der Halbleitertechnologie verwendet. Es werden also keine exotischen Materialien oder Prozessschritte benötigt.
  • Zusammenfassend verwendet die Erfindung ein Substrat, welches auf einem Bulk-Siliziumwafer eine vergrabene Silizium-Germanium-Kohlenstoff-Schicht aufweist, welche von einer Siliziumschicht bedeckt ist. Die vergrabene Silizium-Germanium-Kohlenstoff-Schicht weist den Vorteil auf, dass sie als Ätzstoppschicht verwendet werden kann. Dies ist insbesondere der Fall für Ätzschritte, welche mittels eines alkalischen Ätzmittels durchgeführt werden, da ab einen Germaniumanteil von mehr als 20 Atomprozent, die Silizium-Germanium-Kohlenstoff-Schicht unempfindlich für alkalische Ätzmittel ist. Hierdurch werden zusätzliche Freiheitsgrade beim Prozessieren geschaffen. Ferner ist das verwendet Substrat auch kostengünstiger herzustellen als ein SOI-Wafer. Mittels Einlagerung des Kohlenstoffes ist es möglich Stress, welcher durch die Einlagerung des größeren Germaniumatoms in ein Siliziumgitter entsteht, zu kompensieren. Somit lässt sich eine stressfreie Silizium-Germanium-Kohlenstoff-Schicht erzeugen, indem die Anteile der einzelnen Komponenten aneinander angepasst werden, wobei der Germaniumanteil hauptsächlich die Ätzempfindlichkeit beeinflusst, während der Kohlenstoffanteil hauptsächlich den Stress innerhalb der Schichtanordnung beeinflusst. Vorzugsweise liegt der Germaniumanteil zwischen 20 Atomprozent und 40 Atomprozent und der Kohlenstoffanteil liegt vorzugsweise zwischen 2 Atomprozent und 5 Atomprozent.
  • Ein zusätzlicher Vorteil des Verwendens von Silizium-Germanium-Kohlenstoff ist, dass Silizium-Germanium-Kohlenstoff ein geeignetes Material ist, um Diffusion von Dotierstoffen, z.B. die Diffusion von Dotierstoffen in den Kanalbereich, zu unterbinden oder zumindest drastisch zu reduzieren.
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    • [16] WO 02/01624 A1
    • 100
    Schichtanordnung
    101
    Trägerwafer aus Silizium
    102
    Schicht aus Silizium-Germanium-Kohlenstoff
    103
    Siliziumschicht
    200
    Schichtanordnung
    201
    Trägerwafer aus Silizium
    202
    erste Schicht aus Silizium-Germanium-Kohlenstoff
    203
    Siliziumschicht
    204
    erste Schicht aus Silizium-Germanium-Kohlenstoff
    300
    Schichtanordnung
    301
    Trägerwafer aus Silizium
    302
    Schicht aus Silizium-Germanium-Kohlenstoff
    303
    erste Siliziumschicht
    304
    erste Siliziumoxidschicht
    305
    erste Gate-isolierende Schicht
    306
    erste Polysiliziumschicht (erstes Gate)
    307
    erste Siliziumnitridschicht (Einkapselung des ersten
    Gate)
    308
    zweite Siliziumoxidschicht
    409
    dritte Siliziumoxidschicht
    410
    zweite Siliziumschicht
    411
    Bond Schnittstelle
    512
    dritte Siliziumschicht
    513
    zweite Gate-isolierende Schicht
    514
    zweite Polysiliziumschicht (zweites Gate)
    515
    zweite Siliziumnitridschicht
    516
    vierte Siliziumoxidschicht
    600
    Schichtanordnung
    601
    Trägerwafer aus Silizium
    602
    Schicht aus Silizium-Germanium-Kohlenstoff
    603
    erste Siliziumschicht
    604
    Gate-isolierende Schicht
    605
    erste Polysiliziumschicht (Gate)
    606
    erste Siliziumnitridschicht (Einkapselung des ersten
    Gate)
    607
    erste Siliziumoxidschicht
    708
    zweite Siliziumschicht
    709
    zweite Siliziumoxidschicht
    810
    zweite Polysiliziumschicht
    811
    dritte Polysiliziumschicht
    812
    dritte Siliziumoxidschicht
    813
    vierte Polysiliziumschicht
    814
    vierte Siliziumoxidschicht
    915
    fünfte Siliziumoxidschicht
    916
    fünfte Siliziumschicht
    917
    Bond Schnittstelle
    918
    zweite Siliziumnitridschicht
    1019
    sechste Siliziumoxidschicht
    1020
    fünfte Polysiliziumschicht
    1021
    siebte Siliziumoxidschicht
    1022
    Silizidschicht
    1023
    Metallschicht
    1100
    Schichtanordnung
    1101
    erste Siliziumschicht
    1102
    erste Schicht aus Silizium-Germanium-Kohlenstoff
    1103
    zweite Siliziumschicht
    1104
    erste Siliziumoxidschicht (Gate-isolierende Schicht)
    1105
    Polysiliziumschicht (Gate)
    1106
    Siliziumnitridschicht (Einkapselung des Gate)
    1107
    Silizidschicht
    1108
    zweite Siliziumoxidschicht
    1209
    Schicht aus elektrisch schaltbaren Material
    1210
    zweite Schicht aus Silizium-Germanium-Kohlenstoff
    1211
    dritte Siliziumoxidschicht
    1312
    vierte Siliziumoxidschicht
    1313
    dritte Siliziumschicht
    1314
    Bond-Schnittstelle
    1415
    erste Metallschicht
    1416
    zweite Metallschicht
    1417
    fünfte Siliziumoxidschicht
    1418
    zweite Silizidschicht
    1419
    sechste Siliziumoxidschicht
    1500
    Schichtanordnung
    1501
    Trägerwafer aus Silizium
    1502
    erste Schicht aus Silizium-Germanium-Silizium
    1503
    erste Siliziumschicht
    1504
    erste Siliziumoxidschicht
    1605
    erste Siliziumnitridnitrid
    1606
    zweite Siliziumoxidschicht
    1607
    zweite Siliziumschicht
    1608
    erste Polysiliziumschicht
    1709
    dritte Siliziumschicht
    2011
    vierte Siliziumschicht
    2012
    zweite Polysiliziumschicht
    2013
    dritte Siliziumoxidschicht
    2014
    zweite Siliziumnitridschicht
    2100
    Planarer Doppel-Gate-Transistor
    2101
    Kontaktierung unteres Gate
    2102
    erste Silizidschicht (unteres Gate)
    2103
    Siliziumoxidschicht
    2104
    zweite Silizidschicht (oberes Gate)
    2105
    Kontaktierung oberes Gate
    2106
    dritte Silizidschicht (Source)
    2107
    Kontaktierung Source
    2108
    zweite Siliziumnitridschicht
    2109
    vierte Silizidschicht (Drain)
    2110
    Kontaktierung Drain
    2111
    erste Siliziumnitridschicht
    2112
    erste Maske für Photolithographie
    2113
    zweite Maske für Photolithographie
    2114
    dritte Maske für Photolithographie
    2115
    vierte Maske für Photolithographie
    2200
    Schichtanordnung
    2201
    Trägerwafer aus Silizium
    2202
    Schicht aus Silizium-Germanium-Kohlenstoff
    2203
    erste Siliziumschicht
    2204
    erste Siliziumoxidschicht
    2205
    erste Siliziumnitridschicht
    2306
    erste Gate-isolierende Schicht
    2307
    erste Polysiliziumschicht (erstes Gate)
    2308
    dritte Siliziumnitridschicht (Spacer erstes Gate)
    2309
    zweite Siliziumoxidschicht
    2324
    zweite Siliziumnitridschicht 2328
    2410
    zweite Siliziumschicht
    2511
    dritte Siliziumnitridschicht
    2512
    dritte Siliziumoxidschicht
    2613
    vierte Siliziumoxidschicht
    2714
    fünfte Siliziumoxidschicht
    2715
    vierte Siliziumnitridschicht
    2716
    zweite Polysiliziumschicht (zweites Gate)
    2717
    dritte Siliziumschicht
    2818
    erste Silizidschicht
    2819
    zweite Silizidschicht
    2820
    sechste Siliziumoxidschicht
    2921
    siebte Siliziumoxidschicht
    2923
    erste Metallschicht
    2924
    zweite Metallschicht
    2925
    vierte Silizidschicht
    2926
    fünfte Silzidschicht
    2927
    dritte Metallschicht
    2200C
    Schichtanordnung
    2819C
    Silizidschicht

Claims (6)

  1. Verfahren zum Herstellen eines Doppel-Gate-Transistors, bei dem auf einer ersten Seite eines Trägerwafers eine Silizium-Germanium-Kohlenstoff-Schicht und auf der Silizium-Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet wird; bei dem auf der Siliziumschicht ein erster Gatebereich ausgebildet wird; bei dem eine auf dem ersten Gatebereich ausgebildete erste Passivierungsschicht planarisiert wird; bei dem auf die planarisierte Passivierungsschicht ein Handlingwafer gebondet wird; bei dem bei einem Ätzschritt, welcher einer Definition eines Bereiches für einen zweiten Gatebereich dient, die Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet wird; bei dem in dem definierten Bereich der zweite Gatebereich ausgebildet wird; und bei dem der zweite Gatebereich mittels einer zweiten Passivierungsschicht passiviert wird, womit ein Doppel-Gate-Transistor gebildet wird.
  2. Verfahren zum Herstellen einer Speicherzelle, bei dem auf einer ersten Seite eines Trägerwafers eine Silizium-Germanium-Kohlenstoff-Schicht und auf der Silizium-Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet wird; bei dem auf der Siliziumschicht ein Gatebereich eines Transistors der Speicherzelle ausgebildet wird; bei dem auf dem Gatebereich eine erste Passivierungsschicht ausgebildet wird, in welcher eine Kapazität ausgebildet wird, und welche planarisiert wird; bei dem auf die planarisierte Passivierungsschicht ein Handlingwafer gebondet wird; bei dem bei einem Ätzschritt, welcher einer Definition eines Bereiches für einen Bodykontakt dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet wird; bei dem in dem Bereich der Bodykontakt ausgebildet wird; und bei dem der Bodykontakt mittels einer zweiten Passivierungsschicht passiviert wird, womit eine Speicherzelle gebildet wird.
  3. Verfahren zum Herstellen einer Vertikal-Transistor-Anordnung, bei dem auf einer ersten Seite eines Trägerwafers eine Silizium-Germanium-Kohlenstoff-Schicht und auf der Silizium-Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet wird; bei dem in der Siliziumschicht Gatebereiche, Drainbereiche und Kanalbereiche der Vertikaltransistoren ausgebildet werden; bei dem auf den Drainbereichen und den Kanalbereichen eine Kontaktschicht ausgebildet wird, welche die Drainbereiche der Vertikaltransistoren miteinander koppelt; bei dem auf der Kontaktschicht eine erste Passivierungsschicht ausgebildet wird, welche planarisiert wird; bei dem auf die planarisierte Passivierungsschicht ein Handlingwafer gebondet wird; bei dem bei einem Ätzschritt, welcher einer Ausbildung von Sourcebereichen der Vertikaltransistoren dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet wird; bei dem die Sourcebereiche der Vertikaltransistoren und eine Bitleitung, welche die Sourcebereiche der Vertikaltransistoren miteinander koppelt, ausgebildet werden; und bei dem die Bitleitung mittels einer zweiten Passivierungsschicht passiviert wird, womit eine Anordnung von Vertikaltransistoren gebildet wird.
  4. Verfahren zum Herstellen vergrabener Wort- und/oder Bit-Leitungen, bei dem auf einer ersten Seite eines Trägerwafers eine Silizium-Germanium-Kohlenstoff-Schicht und auf der Silizium-Germanium-Kohlenstoff-Schicht eine Siliziumschicht ausgebildet wird; bei dem in der Siliziumschicht ein SOI-Bereich ausgebildet wird, auf welchem eine leitfähige Schicht ausgebildet wird, welche planarisiert wird; bei dem auf die planarisierte leitfähige Schicht ein Handlingwafer gebondet wird; und bei dem bei einem Ätzschritt, welcher einem Freilegen des SOI-Bereiches dient, die vergrabene Silizium-Germanium-Kohlenstoff-Schicht als Ätzstoppschicht verwendet wird, womit ein Substrat gebildet wird, welches einen Bulk-Bereich und einen SOI-Bereich aufweist.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem auf der Siliziumschicht eine zweite Silizium-Germanium-Kohlenstoff-Schicht ausgebildet wird.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem die erste Silizium-Germanium-Kohlenstoff-Schicht eine Dicke von mehr als 100 nm aufweist.
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