DE102013100857A1 - Finnenstruktur für ein FinFET-Bauteil - Google Patents

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Abstract

Es wird eine Finnenstruktur für ein Finnen-Feldeffekt-Transistor(FinFET)-Bauteil zur Verfügung gestellt. Das Bauteil umfasst ein Substrat, ein erstes Halbleitermaterial, das auf dem Substrat angeordnet ist, einen flachen Grabenisolations-(STI)-Bereich, der auf dem Substrat angeordnet ist und der auf gegenüberliegenden Seiten des ersten Halbleitermaterials gebildet ist, und ein zweites Halbleitermaterial, das eine erste Finne und eine zweite Finne bildet und das auf dem STI-Bereich angeordnet ist, wobei die erste Finne um eine Breite des ersten Halbleitermaterials von der zweiten Finne beabstandet ist. Die Finnenstruktur kann verwendet werden, um ein FinFET-Bauteil zu erzeugen, indem eine Gateschicht über der ersten Finne, über einer oberen Fläche des ersten Halbleitermaterials, das zwischen der ersten und der zweiten Finne angeordnet ist, und über der zweiten Finne gebildet wird.

Description

  • HINTERGRUND
  • Halbleiterbauteile werden in vielen elektronischen Bauteilen verwendet, wie zum Beispiel in Computern, in Mobiltelefonen und dergleichen. Halbleiterbauteile umfassen integrierte Schaltkreise, die auf Halbleiterwafern ausgebildet werden, indem auf den Halbleiterwafern viele Arten dünner Materialschichten abgeschieden werden und indem die dünnen Materialschichten zur Ausbildung der integrierten Schaltkreise strukturiert werden. Integrierte Schaltkreise umfassen Feldeffekt-Transistoren (FETs), wie zum Beispiel Metalloxidhalbleiter-(MOS)-Transistoren.
  • Es ist ein Ziel der Halbleiterindustrie, die Größe einzelner FETs weiter zu verringern und ihre Geschwindigkeit weiter zu erhöhen. Um dieses Ziel zu erreichen, werden für fortgeschrittene Transistornoden bzw. -knoten, sogenannte FETs mit „Finnen“ (FinFETs), die auch als„Grat“ bezeichnet werden oder Mehrfach-Gate-Transistoren verwendet. Zum Beispiel verbessern FinFETs nicht nur die Flächendichte, sondern auch die Gatesteuerung eines Kanals.
  • In dem Bemühen, die Leistung von komplementären Metalloxidhalbleiter-(complementary metal-oxide-semiconductor, CMOS) und von MOSFET-Bauteilen zu erhöhen und ihren Energieverbrauch zu verringern, setzt die Halbleiterindustrie sogenannte „high mobility“ Halbleiter ein, um Silizium als Transistorkanal zu ersetzen. Die Halbleiterindustrie hat auch Substratisolationstechniken vorangetrieben bzw. weiterentwickelt, zum Beispiel durch Silizium-auf-Isolator-(sog. Silicon on insulator, SOI) und Heterostruktur-Bauteile, welche die Sperrkennlinie verbessern können.
  • KURZBESCHREIBUNG DER FIGUREN
  • Für ein vollständigeres Verständnis der vorliegenden Offenbarung und ihrer Vorteile, wird nun Bezug auf die folgende Beschreibung zusammen mit den beigefügten Zeichnungen genommen, in denen
  • 1a bis 1h eine Ausführungsform eines Prozesses zur Ausbildung einer Finnenstruktur für ein FinFET-Bauteil gemeinsam veranschaulichen;
  • 2 einen Schnitt einer Ausführungsform der Finnenstruktur zeigt, die mit dem Prozess aus 1 hergestellt wurde;
  • 3a bis 3i eine Ausführungsform eines Prozesses zur Ausbildung der Finnenstruktur aus 2 gemeinsam veranschaulichen;
  • 4a bis 4f eine Ausführungsform eines Prozesses zur Ausbildung der Finnenstruktur aus 2 gemeinsam veranschaulichen;
  • 5a bis 5g eine Ausführungsform eines Prozesses zur Bildung eines FinFET-Bauteils gemeinsam veranschaulichen, wobei einer der Prozesse verwendet wird, die in den 1a bis 1h, 3a bis 3i oder 4a bis 4f gemeinsam gezeigt sind; und
  • 6 eine Ausführungsform eines Verfahrens zur Ausbildung der Finnenstruktur aus 2 zeigt.
  • Falls nicht anders angegeben, beziehen sich einander entsprechende Ziffern und Symbole in unterschiedlichen Figuren grundsätzlich auf einander entsprechende Teile. Die Figuren veranschaulichen deutlich die relevanten Aspekte der Ausführungsformen und sind nicht notwendigerweise maßstabsgetreu.
  • AUSFÜHRLICHE BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung von derzeit bevorzugten Ausführungsformen wird im Folgenden ausführlich erläutert. Es sollte jedoch berücksichtigt werden, dass die vorliegende Offenbarung viele anwendbare erfinderische Konzepte bereitstellt, die in einer breiten Vielfalt konkreter Zusammenhänge eingesetzt werden können. Die konkreten und erläuterten Ausführungsformen sind rein beispielhaft und beschränken nicht den Umfang der Offenbarung.
  • Die vorliegende Offenbarung wird in Bezug auf bevorzugte Ausführungsformen in einem konkreten Zusammenhang beschrieben, nämlich einem Metalloxidhalbleiter-(MOS)-FinFET. Die Erfindung kann jedoch auch auf andere integrierte Schaltkreise, elektronische Strukturen und dergleichen angewendet werden.
  • Die 1a bis 1h veranschaulichen gemeinsam eine Ausführungsform eines Prozesses zur Ausbildung einer Finnenstruktur 10, die in 2 abgebildet ist, für ein FinFET-Bauteil 12, das in 5g abgebildet ist. Wie im Folgenden näher erläutert wird, führt die Finnenstruktur 10 in dem FinFET-Bauteil 12 zu einem gesteigerten Transistor-Leistungsverhalten und zu einem verbesserten Energieverbrauch, da die Finnendichte verdoppelt und die Substratisolation verbessert ist. Tatsächlich bietet das FinFET-Bauteil 12 mit der Finnenstruktur 10 eine höhere Leistung, einen „Short-Channel-Effekt“ und eine wünschenswerte Verluststeuerung im Aus-Zustand. Zusätzlich ist in dem FinFET-Bauteil 12, das mit der vorliegend offenbarten Finnenstruktur 10 gebildet wurde, die gategesteuerte Fläche vergrößert und die Gatebreite verringert, ohne dass dazu die Grundfläche des Bauteils vergrößert werden muss.
  • In 1a ist gezeigt, dass ein flacher Grabenisolationsbereich 14 (sog. „shallow trench isolation“(STI)-Bereich) um ein Substrat 16 gebildet ist. In einer Ausführungsform besteht der STI-Bereich 14 aus Siliziumdioxid oder einem anderen geeigneten dielektrischen Material. In einer Ausführungsform ist das Substrat 16 Silizium oder ein anderes geeignetes Halbleitermaterial. Wie gezeigt ist, steht das Substrat 16 im Allgemeinen zwischen Abschnitten des STI-Bereiches 14 nach oben hervor. Zusätzlich sind eine obere Oberfläche 18 des Substrates 16 und eine obere Oberfläche 20 des STI-Bereiches bzw. der STI-Bereiche 14 im Allgemeinen koplanar.
  • Wie in 1b gezeigt ist, wird eine Einbuchtung 22 gebildet, indem ein oberer Abschnitt des Substrates 16 durch eine Ätzung entfernt wird. Wie in 1c gezeigt ist wird anschließend ein erstes Halbleitermaterial 24 (auch als Material A bezeichnet) in der Einbuchtung 22 gebildet. In einer Ausführungsform wird in der Einbuchtung 22 das erste Halbleitermaterial 24 epitaktisch wachsen gelassen. In einer Ausführungsform wird ein chemisch-mechanischer Einebnungsprozess (sog. chemical mechanical planarization (CMP)-Prozess) durchgeführt, nachdem die Einbuchtung 22 mit dem ersten Halbleitermaterial 24 gefüllt wurde. Dadurch werden eine obere Oberfläche 26 des ersten Halbleitermaterials 24 und die obere Oberfläche 20 der benachbarten STI-Bereiche 14 geglättet.
  • In einer Ausführungsform ist das erste Halbleitermaterial 24 Germanium (Ge), Indiumphosphid (InP), Indium Gallium Arsenid (InGaAs), Indiumarsenid (InAs), Galliumantimonid (GaSb) oder Siliziumgermanium (SiGe). In einer Ausführungsform ist das erste Halbleitermaterial 24 ein Gruppe IV-, ein Gruppe III-V- oder ein Gruppe II-VI-Halbleitermaterialmaterial. In einer Ausführungsform ist das erste Halbleitermaterial 24 eine Legierung aus SiGe, die eine Formel Si1-xGex hat (wobei 1 > x > 0).
  • Wie in 1d gezeigt ist, wird auf dem ersten Halbleitermaterial 24 eine Hartmaske 28 gebildet. In einer Ausführungsform besteht die Hartmaske aus Siliziumnitrid oder einem anderen geeigneten Maskenmaterial. Sobald die Hartmaske 28 abgeschieden wurde, wird ein photolithographischer Prozess durchgeführt, um der Hartmaske eine Struktur zu verleihen, wie in 1d gezeigt ist. Anschließend wird ein oberer Abschnitt des STI-Bereiches 14 selektiv in Bezug auf die Hartmaske geätzt, wie in 1e gezeigt ist. Wie in 1e dargestellt ist, liegen nun gegenüberliegende Seitenwände 30 eines oberen Abschnittes 32 des ersten Halbleitermaterials 24 frei.
  • Wie in 1f gezeigt ist, wird ein zweites Halbleitermaterial 34 (auch als Material B bezeichnet) auf und über den Seitenwänden 30 des ersten Halbleitermaterials 24 gebildet. In einer Ausführungsform wird das zweite Halbleitermaterial 34 entlang der Seitenwände 30 des ersten Halbleitermaterials 24 epitaktisch aufgezogen bzw. wachsen gelassen. Wie gezeigt ist, befindet sich das zweite Halbleitermaterial 34 auf dem STI-Bereich 14 und steht es über diesen hervor. Weil die Hartmaske 28 nicht entfernt wurde, ist das zweite Halbleitermaterial 34 nicht auf der oberen Oberfläche 26 des ersten Halbleitermaterials 24 gewachsen oder auf andere Weise auf dieser gebildet.
  • Sobald das zweite Halbleitermaterial 34 auf den Seitenwänden 30 des ersten Halbleitermaterials 24 angeordnet bzw. abgeschieden ist, kann die Hartmaske 28 entfernt werden, wie in 1g dargestellt ist. In einer Ausführungsform wird die Hartmaske 28 entfernt, ohne dass das benachbarte zweite Halbleitermaterial 34 und die STI-Bereiche 14 angegriffen werden. Anschließend wird ein selektiver Ätzprozess durchgeführt, um den oberen Abschnitt 32 (1e) des ersten Halbleitermaterials 24 zu entfernen, wie in 1h gezeigt ist. Wie in 1h gezeigt ist, bildet das zweite Halbleitermaterial 34, nachdem das erste Halbleitermaterial 24 mittels Ätzen entfernt wurde, eine erste Finne 36 (oder einem ersten „Grat“) und eine zweite Finne 38 (oder zweiten „Grat“) einer Gesamtfinnenstruktur 10.
  • Die erste und die zweite Finne 36, 38 sind im Wesentlichen auf dem STI-Bereich 14 angeordnet und befinden sich in direktem Kontakt mit diesem. Zwischen der ersten und der zweiten Finne 36, 38 ist eine Einbuchtung 40 angeordnet. Zusätzlich hat die erste Finne 36 in einer Ausführungsform von der zweiten Finne 38 einen Abstand, der einer Breite 42 des ersten Halbleitermaterials 24 entspricht. In 1h ist weiterhin gezeigt, dass die obere Fläche 26 des ersten Halbleitermaterials 24 und/oder die obere Fläche 20 des STI-Bereiches 14 im Allgemeinen koplanar zu einer unteren Fläche 44 der ersten und zweiten Finne 36, 38 sind. In einer Ausführungsform kann die obere Fläche 26 des ersten Halbleitermaterials 24 vertikal unter der oberen Fläche 20 des STI-Bereiches 14 angeordnet sein. Wie gezeigt ist, stehen die erste und die zweite Finne 36, 38 vertikal über die obere Fläche des ersten Halbleitermaterials 24 hervor. In einer Ausführungsform ist das erste Halbleitermaterial 24 dotiert, um ein Leiten durch das erste Halbleitermaterial 24 zu hemmen oder zu verhindern.
  • In einer Ausführungsform besteht das zweite Halbleitermaterial 34 aus Silizium (Si) und das erste Halbleitermaterial 24 aus Germanium (Ge). In einer derartigen Ausführungsform kann das Germanium durch Ätzen mit einer Salzsäure(HCl)-Lösung mit sehr hoher Selektivität entfernt werden. In einer Ausführungsform ist das zweite Halbleitermaterial 34 Indium Gallium Arsenid (InGaAs) und das erste Halbleitermaterial 24 Indiumphosphid (InP). In einer derartigen Ausführungsform kann das Indiumphosphid unter Verwendung einer Salzsäure-(HCl)-Lösung mit einer sehr hohen Selektivität durch Ätzen entfernt werden.
  • In einer Ausführungsform ist das zweite Halbleitermaterial 34 Indiumphosphid (InP) und das erste Halbleitermaterial 24 Indium Gallium Arsenid (InGaAs). In einer derartigen Ausführungsform kann das Indium Gallium Arsenid durch Ätzen mit einer Lösung aus Phosphorsäure und Wasserstoffperoxid (H3PO4 + H2O2) mit sehr hoher Selektivität entfernt werden. In einer Ausführungsform ist das zweite Halbleitermaterial 34 Galliumantimonid (GaSb) und das erste Halbleitermaterial 24 Indiumarsenid (InAs). In einer derartigen Ausführungsform kann das Indiumarsenid durch Ätzen mit einer Lösung aus Zitronensäure und Wasserstoffperoxid (C6H8O7 + H2O2) mit sehr hoher Selektivität entfernt werden.
  • In einer Ausführungsform ist das zweite Halbleitermaterial 34 Indiumarsenid (InAs) und das erste Halbleitermaterial 24 Galliumantimonid (GaSb). In einer derartigen Ausführungsform kann das Galliumantimonid durch Ätzen mit einer Ammoniumhydroxid(NH4OH)-Lösung mit sehr hoher Selektivität entfernt werden. In anderen Ausführungsformen sind andere Kombinationen und andere Ätzbestandteile möglich. In manchen Ausführungsformen nähert sich die Selektivität an 100 % an oder erreicht 100 %.
  • In einer Ausführungsform ist das zweite Halbleitermaterial 34 ein Gruppe IV-, ein Gruppe III-V- oder ein Gruppe II-VI-Halbleitermaterial. In einer Ausführungsform ist das zweite Halbleitermaterial 34 eine Legierung aus SiGe mit einer Formel Si1-yGey (wobei 1 > y > 0) und das erste Halbleitermaterial 24 eine Legierung aus SiGe mit einer Formel Si1-xGex (wobei 1 > x > 0), wobei x > y ist. In einer derartigen Ausführungsform kann die Legierung von SiGe mit einer Formel Si1-xGex durch Ätzen mit einer Salzsäure(HCl)-Lösung mit sehr hoher Selektivität entfernt werden.
  • Unter Bezugnahme auf 2, können in einer Ausführungsform die erste und die zweite Finne 36, 38 auf der Finnenstruktur 10 eine Höhe 46 aufweisen, die zwischen etwa 5 Nanometer (5 nm) und etwa 40 Nanometer (40 nm) beträgt. In einer Ausführungsform können die erste und die zweite Finne 36, 38 eine Breite 48 aufweisen, die zwischen etwa 2 Nanometer (2 nm) und etwa 10 Nanometer (10 nm) beträgt. In einer Ausführungsform können die erste und die zweite Finne 36, 38 einen Abstand 50 haben (der im Allgemeinen der Breite des oberen Abschnitts 42 des ersten Halbleitermaterials 24 gleicht, wie in 1h gezeigt ist), der zwischen etwa 5 Nanometer (5 nm) und etwa 20 Nanometer (20 nm) beträgt. In anderen Ausführungsformen können andere Dimensionen möglich sein.
  • Gemeinsam zeigen die 3a bis 3i eine andere Ausführungsform eines Prozesses zur Ausbildung einer Finnenstruktur für ein FinFET-Bauteil. Nachdem die Schritte der 3a bis 3c wie zuvor beschrieben ausgeführt wurden, wird das erste Halbleitermaterial 24 eingebuchtet und eine Hartmaskenschicht 52 ausgebildet, wie in 3d gezeigt ist. Wie in 3e gezeigt ist, wird anschließend ein CMP-Prozess ausgeführt, um die Hartmaske 28 zu erzeugen, die innerhalb des STI-Bereiches 14 eingebettet ist. Anschließend werden die Schritte der 3f bis 3i wie zuvor beschrieben durchgeführt.
  • Die 4a bis 4f veranschaulichen gemeinsam eine andere Ausführungsform eines Prozesses zur Ausbildung einer Finnenstruktur für ein FinFET-Bauteil. Wie in 4a gezeigt ist, wird auf dem Substrat 16 eine Deckschicht des ersten Halbleitermaterials 24 aufgezogen (wachsen gelassen) oder abgeschieden. Anschließend wird ein Abschnitt des ersten Halbleitermaterials 24 durch Ätzen entfernt und durch den STI-Bereich 14 ersetzt, wie in 4b gezeigt ist. In 4b wird auch das erste Halbleitermaterial 24 geätzt, um Platz für die Ausbildung der Hartmaske 28 auf diesem zur Verfügung zu stellen. Anschließend werden die Schritte der 4c bis 4f wie zuvor beschrieben ausgeführt.
  • Die 5a bis 5g zeigen gemeinsam eine Ausführungsform eines Prozesses zur Bildung des FinFET-Bauteils 12, wobei zum Erzeugen der Finnenstruktur 10 zum Beispiel ein Prozess verwendet wird, den die 1a bis 1h, 3a bis 3i oder 4a bis 4f jeweils gemeinsam darstellen. Wie in 5a gezeigt ist, wurde die Hartmaske 28 auf dem ersten Halbleitermaterial 24 ausgebildet, das von dem STI-Bereich 14 umgeben ist. Anschließend wird, wie in 5b gezeigt, ein oberer Abschnitt des STI-Bereiches 14 entfernt, um die Seitenwände 30 des ersten Halbleitermaterials 24. freizulegen. Es ist zu beachten, dass die Hartmaske 28 noch vorhanden ist. Anschließend wird, wie in 5c gezeigt ist, das zweite Halbleitermaterial 34 auf und über den Seitenwänden 30 und über dem STI-Bereich 14 epitaktisch aufgezogen bzw. wachsen gelassen.
  • Sobald das zweite Halbleitermaterial 34 gebildet wurde, werden die Hartmaske 28 und dann der obere Abschnitt des ersten Halbleitermaterials 24 (d.h. der Abschnitt des ersten Halbleitermaterials 24, der oberhalb des STI-Bereiches 14 angeordnet ist) entfernt, sodass die Finnenstruktur 10 zurückbleibt. Wie zuvor angemerkt wurde, wird das erste Halbleitermaterial 24 in Bezug auf das zweite Halbleitermaterial 34 selektiv entfernt. Wie in 5d gezeigt ist, bleiben aufgrund des Entfernens des oberen Abschnittes des ersten Halbleitermaterials 24 die erste und die zweite Finne 36, 38 zurück, die voneinander mit einem Abstand entfernt sind, welcher der Breite des ersten Halbleitermaterials 24 entspricht.. Die Finnen 36, 38 bestehen aus dem zweiten Halbleitermaterial 34.
  • Wie in 5e gezeigt ist, wird über einem Abschnitt des STI-Bereiches 14, über einem Abschnitt der ersten Finne 36, über einem Abschnitt der oberen Oberfläche 26 des ersten Halbleitermaterials 24, über einem Abschnitt der zweiten Finne 38 und auch über einem weiteren Abschnitt des STI-Bereiches 14 eine Gateschicht 54 gebildet. In den 5f bis 5g ist gezeigt, dass ein Zwischenbereich bzw. ein Spacer 56 und ein Source/Drain Kontakt 58 gebildet werden. Um die Darstellung zu vereinfachen, ist in 5g nur einer der Spacer 56 und nur einer der Source/Drain Kontakte 58 gezeigt. Der Fachmann erkennt jedoch, dass zusätzliche Spacer 56 und zusätzliche Source/Drain Kontakte 58 gebildet und in dem FinFET-Bauteil 12 enthalten sein können. In einer Ausführungsform wird der Source/Drain Kontakt 58 mit Hilfe eines epitaktischen Aufwachsprozesses gebildet.
  • Wie in 6 gezeigt ist, wird weiterhin ein Verfahren 60 zur Bildung eines FinFET-Bauteils zur Verfügung gestellt. In Block 62 wird ein erstes Halbleitermaterial 24 auf einem Substrat gebildet. In Block 64 wird ein STI-Bereich 14 über dem Substrat 16 und über einem unteren Abschnitt des ersten Halbleitermaterials 24 gebildet. In Block 66 wird ein zweites Halbleitermaterial entlang von Seitenwänden 30 eines oberen Abschnittes 32 des ersten Halbleitermaterials 24 epitaktisch aufgezogen. In Block 68 wird der obere Abschnitt des ersten Halbleitermaterials durch Ätzen selektiv entfernt, um eine erste Finne 36 und eine zweite Finne 38 auszubilden, die mit der Breite des ersten Halbleitermaterials 24 voneinander beabstandet sind.
  • Die vorliegende Erfindung umfasst weiterhin eine Finnenstruktur für ein Finnenfeldeffekt-Transistor(FinFET)-Bauteil. Das Bauteil umfasst ein Substrat, ein erstes Halbleitermaterial, das auf dem Substrat angeordnet ist, einen flachen Grabenisolationsbereich (shallow trench isolation, STI), der über dem Substrat angeordnet ist und der auf gegenüberliegenden Seiten des ersten Halbleitermaterials gebildet ist, und ein zweites Halbleitermaterial, das eine erste und eine zweite Finne bildet und das auf dem STI-Bereich angeordnet ist, wobei die erste Finne um eine Breite des ersten Halbleitermaterials von der zweiten Finne beabstandet ist.
  • Die vorliegende Erfindung umfasst weiterhin ein Feldeffekt-Transistor(FinFET)-Bauteil. Das Bauteil umfasst ein Substrat, ein erstes Halbleitermaterial, das auf dem Substrat angeordnet ist, einen flachen Grabenisolationsbereich (shallow trench isolation, STI), der über dem Substrat angeordnet ist und der auf gegenüberliegenden Seiten des ersten Halbleitermaterials gebildet ist, ein zweites Halbleitermaterial, das eine erste Finne und eine zweite Finne bildet und das auf dem STI-Bereich angeordnet ist, wobei die erste Finne um eine Breite des ersten Halbleitermaterials von der zweiten Finne beabstandet ist, und eine Gateschicht, die über der ersten Finne, über einer oberen Fläche des ersten Halbleitermaterials, welches zwischen der ersten und der zweiten Finne angeordnet ist, und über der zweiten Finne gebildet ist.
  • Die vorliegende Erfindung umfasst weiterhin ein Verfahren zur Bildung eines Finnen-Feldeffekt-Transistor-(FinFET)Bauteils. Das Verfahren umfasst das Ausbilden eines ersten Halbleitermaterials auf einem Substrat, das Ausbilden eines flachen Grabenisolationsbereichs (shallow trench isolation, STI) über dem Substrat und über einem unteren Abschnitt des ersten Halbleitermaterials, ein epitaktisches Wachsen eines zweiten Halbleitermaterials entlang von Seitenwänden eines oberen Abschnittes des ersten Halbleitermaterials und ein selektives Entfernen des oberen Abschnittes des ersten Halbleitermaterials durch Ätzen, um eine erste Finne und eine zweite Finne zu bilden, wobei die erste Finne um eine Breite des ersten Halbleitermaterials von der zweiten Finne beabstandet ist.
  • Auch wenn die Offenbarung beispielhafte Ausführungsformen zur Verfügung stellt, soll die Beschreibung nicht einschränkend ausgelegt werden. Verschiedenartige Abänderungen und Kombinationen der beispielhaften Ausführungsformen sowie andere Ausführungsformen sind für den Fachmann anhand der Beschreibung offensichtlich. Die beigefügten Ansprüche sollen daher solche Abänderungen oder Ausführungsformen umfassen.

Claims (9)

  1. Finnenstruktur (10) für ein Finnen-Feldeffekt-Transistor(FinFET)-Bauteil, die Folgendes umfasst: ein Substrat (16); ein erstes Halbleitermaterial (24), das auf dem Substrat (16) angeordnet ist; einen flachen Grabenisolations-(STI) bereich (14), der auf dem Substrat (16) angeordnet ist und der auf gegenüberliegenden Seiten des ersten Halbleitermaterials (24) gebildet ist; und ein zweites Halbleitermaterial (34), das eine erste Finne (36) und eine zweite Finne (38) bildet und das auf dem STI-Bereich (14) angeordnet ist, wobei die erste Finne (36) um eine Breite (42) des ersten Halbleitermaterials (24) von der zweiten Finne (36) beabstandet ist.
  2. Finnenstruktur (10) nach Anspruch 1, bei der das erste Halbleitermaterial (24) geeignet ist, in Bezug auf das zweite Halbleitermaterial (34) selektiv geätzt zu werden. Finnenstruktur (10) nach Anspruch 1 oder 2, bei der eine obere Fläche (26) des ersten Halbleitermaterials (24) im Wesentlichen koplanar zu einer unteren Fläche (44) der ersten Finne (36) und der zweiten Finne (38) ist.
  3. Finnenstruktur (10) nach einem der vorhergehenden Ansprüche, bei der das erste Halbleitermaterial (24) eine erste Legierung aus Silizium-Germanium (SiGe) und das zweite Halbleitermaterial (34) eine zweite Legierung aus SiGe ist.
  4. Finnenstruktur (10) nach einem der Ansprüche 1 bis 3, bei der das erste Halbleitermaterial (24) Germanium ist und in der das zweite Halbleitermaterial (34) Silizium ist.
  5. Feldeffekt-Transistor(FinFET)-Bauteil, das Folgendes umfasst: ein Substrat (16); ein erstes Halbleitermaterial (24), das auf dem Substrat (16) angeordnet ist; einen flachen Grabenisolations-(STI) bereich (14), der auf dem Substrat (16) angeordnet ist und der auf gegenüberliegenden Seiten des ersten Halbleitermaterials (24) gebildet ist; ein zweites Halbleitermaterial (34), das eine erste Finne (36) und eine zweite Finne (38) bildet und das auf dem STI-Bereich (14) angeordnet ist, wobei die erste Finne (36) um eine Breite (42) des ersten Halbleitermaterials (24) von der zweiten Finne (38) beabstandet ist; und eine Gateschicht (54), die über der ersten Finne (36), über einer oberen Fläche (36) des ersten Halbleitermaterials (24), das zwischen der ersten Finne (36) und der zweiten Finne (38) angeordnet ist, und über der zweiten Finne (38) gebildet ist.
  6. Bauteil nach Anspruch 6, bei dem die Gateschicht (54) nicht auf Seitenwänden (30) des ersten Halbleitermaterials (24) gebildet ist.
  7. Bauteil nach Anspruch 6 oder 7, bei dem das erste Halbleitermaterial (24) dotiert ist, um eine Leitung durch das erste Halbleitermaterial (24) zu hemmen.
  8. Verfahren zum Bilden eines Finnen-Feldeffekt-Transistor(FinFET)-Bauteils, das die folgenden Schritte umfasst: Ausbilden eines ersten Halbleitermaterials (24) auf einem Substrat (16); Ausbilden eines flachen Grabenisolations-(STI)-Bereiches (14) über dem Substrat (16) und über einem unteren Abschnitt des ersten Halbleitermaterials (24); epitaktisches Wachsen eines zweiten Halbleitermaterials (34) entlang von Seitenwänden (30) eines oberen Abschnittes (32) des ersten Halbleitermaterials (24); und selektives Entfernen des oberen Abschnittes (32) des ersten Halbleitermaterials (24) durch Ätzen, um eine erste Finne (36) und eine zweite Finne (38) auszubilden, wobei die erste Finne (36) um eine Breite (42) des ersten Halbleitermaterials (24) von der zweiten Finne (38) beabstandet ist.
  9. Verfahren nach Anspruch 9, das vor dem Schritt des epitaktischen Wachsens des zweiten Halbleitermaterials (34) weiterhin ein Ausbilden einer Hartmaske (28) auf einer oberen Fläche (26) des ersten Halbleitermaterials (24) umfasst.
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