WO2005122272A1 - 歪みシリコンチャネル層を有するｍｉｓ型電界効果トランジスタ - Google Patents

歪みシリコンチャネル層を有するｍｉｓ型電界効果トランジスタ Download PDF

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Definitions

  • a gate electrode provided on at least a part of the strained third semiconductor layer via a gate insulating film
  • the surface that is not orthogonal to the direction of extension of the strained second semiconductor layer is an exposed surface that is processed after growing the second semiconductor and is exposed.
  • a method for manufacturing an MIS field-effect transistor comprising: 18. The method for manufacturing an MIS field-effect transistor according to the above item 16, wherein the first semiconductor and the third semiconductor are silicon, and the second semiconductor is silicon'germanium. .
  • FIG. 21 is a process sectional view illustrating an example of the method for manufacturing a MISFET of the present invention.

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Abstract

　シリコン基板４１に、臨界膜厚より薄い厚さにシリコン・ゲルマニウム層４２を形成し、その側面にシリコン層４５を形成すると垂直方向に引っ張り歪みが導入される。このシリコン層４５にゲート絶縁膜４６を介してゲート電極４７を設けＦＩＮ型ＭＩＳＦＥＴを構成することによって、高速動作が可能でありながら、貫通転位が極めて少なく、寄生容量、セルフヒーティング効果が改善された良好な特性のＭＩＳＦＥＴを提供する。

Description

明 細 書
歪みシリコンチャネル層を有する MIS型電界効果トランジスタ
技術分野
[0001] 本発明は、歪シリコンチャネルを有する高移動度 MIS型電界効果トランジスタ（Me tal— Insulator— Semiconductor Field Effect Transistor ;以" h MISFETと いう）に関する。
背景技術
[0002] 近年、歪みを持つシリコン結晶中では電子の移動度が高められることが報告されて レヽる。 ί列えば、 Kern Rim et al. , Extended Abstracts of the 1998 Int ernational Conference on Solid State Device and Materials, Hiros hima, 1998, p. 92— 93には、 n—MOSトランジスタのチャネル層として、結晶 歪を有するシリコン層を用いることにより、キャリア移動度を 50%以上向上し得る技術 が提案されている。また、 T. Mizuno et al. , 1999 IEEE, IEDM 99, p . 934— 936には、 p— MOSトランジスタのチャネル層として、結晶歪を有するシリコ ン層を用いることにより、キャリア移動度を 30%程度向上しうる技術が提案されている
[0003] シリコン結晶に歪みを持たせる手段として、シリコン結晶とはわずかに格子定数が 異なる結晶を用意し、そのうえに格子緩和する臨界膜厚より薄いシリコン層を薄膜成 長技術により作成する方法が一般にとられている。具体的にはシリコンより格子定数 がわずかに大きい結晶として Ge組成が 20%程度のシリコン 'ゲルマニウム混晶層（こ の場合シリコン 'ゲルマニウム結晶の格子定数はシリコン結晶の格子定数より約 0. 8 %大きい）を用意し、その上に臨界膜厚 lOOnm以下のシリコン薄膜層を形成すること により歪シリコンを得ることができる。
[0004] しかし、工業的に量産され、安価で品質の優れたシリコン 'ゲルマニウム結晶基板を 入手することは困難であるため、通常はシリコン基板上に、シリコン 'ゲルマニウム結 晶層を形成する。シリコン基板上に堆積されたシリコンゲルマニウム層は、厚さが薄い 間はシリコンの格子定数に従うが、厚さが臨界膜厚を越えるとミスフィット転位が導入 され格子緩和が始まり、さらに厚さを増していくと格子緩和したシリコンゲルマニウム 固有の格子定数を有する結晶が得られる。このシリコン 'ゲルマニウム結晶上にシリコ ン薄膜（臨界膜厚未満）を成長することで、通常のシリコンよりわずかに格子定数の大 きな歪シリコン結晶が得られる。
[0005] し力、し、シリコンゲルマニウム層中のミスフィット転位の一部は厚さ方向に貫いた転 位（貫通転位と呼ばれる）となり表面に出現し、その上に形成する歪シリコン層に悪影 響を及ぼす問題がある。またその膜表面の平坦性が著しく損なわれるという問題があ る。そこで、シリコン 'ゲルマニウム結晶層の厚さを臨界膜厚よりも十分に厚くしたり、 バッファ層として傾斜組成を有するシリコンゲルマニウム層を揷入したりすることが提 案されている。しかし、いずれもシリコン 'ゲルマニウムの厚さが 以上となってし まレ、、工業的にスループットが悪くなる。また、余分の寄生容量が発生したり、さらに シリコン.ゲルマニウム結晶層の熱伝導率がシリコンに比べて小さいためセルフヒーテ イング効果が顕著になり素子特性が劣化し易い問題が発生する。
[0006] このようにプレーナ型 MISFETにおいて歪みシリコン層を用いる試みに加え、基板 に対して突出した直方体状の半導体凸部の少なくとも側面をチャネル領域として使 用するいわゆる FIN型 MISFETにおいても歪みシリコン層を用いることが報告されて いる。特開 2003— 243667号公報には、半導体基板上の絶縁層に直方体状の格 子緩和したシリコン 'ゲルマニウム層を形成し、その表面に薄いシリコン層を形成する ことにより歪みシリコン層とし、少なくともその側面をチャネル領域として使用する FIN 型 MISFETが記載されている。しかし、この半導体装置においても、シリコン酸化物 力 なる絶縁層上に格子緩和したシリコン.ゲルマニウム層を有する SG〇I (SiGe o n insulator)基板を用意するために、シリコン基板上にシリコン 'ゲルマニウム層を 格子緩和するように形成している（特開 2003— 243667号公報の段落 0038、 0039 )。従って、貫通転位の問題または工業上のスループットの問題が解決されているわ けではない。
発明の開示
[0007] 上述のように、プレーナ型、 FIN型どちらにおいても、貫通転位の問題を解決しょう とするとシリコン 'ゲルマニウム層を厚く形成する必要があり、工業上のスループットの 問題があった。
[0008] また、歪みシリコン層中のキャリア移動度を上げるために歪みシリコン層をより歪ま せるには、シリコン'ゲルマニウム中のゲルマニウムの含有量を増して格子定数を大き くすることが必要である。しかし、ゲルマニウムの含有量が増大するほど熱伝導率が 低下してセルフヒーティング効果が大きくなり、素子特性が劣化しやすくなる。またシ リコン基板とシリコン 'ゲルマニウムとの大きな格子定数差を緩和するために、シリコン 'ゲルマニウム層厚またはバッファ層を厚く形成する必要が生じ、工業上のスループ ットの問題およびプレーナ構造では寄生容量問題がより深刻になる。
[0009] 本発明は、このような問題に鑑みてなされたものであり、高速動作が可能でありなが ら、貫通転位が極めて少なぐ寄生容量、セルフヒーティング効果が改善された良好 な特性の MISFETを提供することを目的とする。
[0010] 本発明は以下の事項に関する。
[0011] 1. 第 1の半導体からなる第 1半導体基層と、
緩和した状態においては第 1の半導体より大きな格子定数を有する第 2の半導体 からなり、前記第 1半導体基層上に格子緩和が起こる臨界膜厚より薄い厚さに形成さ れ、一方向の格子定数が緩和した状態より伸長している歪み第 2半導体層と、 第 3の半導体からなり、前記歪み第 2半導体層の伸長方向と直交しない表面に形 成されて、引っ張り歪みを有する歪み第 3半導体層と、
この歪み第 3半導体層の少なくとも一部にゲート絶縁膜を介して設けられたゲート 電極と
を有することを特徴とする MIS型電界効果型トランジスタ。
[0012] 2. 前記第 1の半導体および第 3の半導体がシリコンであり、前記第 2の半導体が シリコン ·ゲルマニウムであることを特徴とする上記 1記載の MIS型電界効果型トラン ジスタ。
[0013] 3. 前記第 1半導体基層表面の面方位が、（001)面、（011)面および（111)面か らなる群より選ばれる上記 1または 2記載の MIS型電界効果型トランジスタ。
[0014] 4. 前記歪み第 3半導体層が、前記歪み第 2半導体層の伸長方向に対して、 75° 以内の角度をなす面に形成されている上記 1〜3のいずれかに記載の MIS型電界 効果型トランジスタ。
[0015] 5. 前記歪み第 2半導体層の伸長方向と直交しない表面は、第 2の半導体のファ セット面であることを特徴とする上記 1〜4のいずれかに記載の MIS型電界効果型ト ランジスタ。
[0016] 6. 前記歪み第 2半導体層の伸長方向と直交しない表面は、第 2の半導体を成長 させた後に加工されて、露出された面であることを特徴とする上記 1〜4のいずれか に記載の MIS型電界効果型トランジスタ。
[0017] 7. 前記第 1半導体基層が基板であって、この基板に設けられた素子分離領域に よって囲まれた領域に前記歪み第 2半導体層が第 1半導体基層の表面の面方位と は異なるファセット面を有するように形成されてレ、ることを特徴とする上記 1〜4のレ、ず れかに記載の MIS型電界効果型トランジスタ。
[0018] 8. 前記ファセット面の少なくとも一つが、 { 311 }面または { 111 }面であることを特 徴とする上記 7記載の MIS型電界効果型トランジスタ。
[0019] 9. 前記歪み第 2半導体層は、下地である前記第 1半導体基層表面に対して略垂 直の面を有し、この面に前記歪み第 3半導体層が形成されていることを特徴とする上 記 1〜4および 6のいずれか 1項に記載の MIS型電界効果型トランジスタ。
[0020] 10. 前記歪み第 2半導体層は、前記第 1半導体基層から突出しかつ第 1半導体 基層表面に対して略垂直の 2つの側面を有する所定の幅の凸部を構成し、この略垂 直の 2つの側面に前記歪み第 3半導体層が形成されていることを特徴とする上記 9記 載の MIS型電界効果型トランジスタ。
[0021] 11. 前記歪み第 2半導体層の側面に歪み第 3半導体層が形成された後の凸部の 幅力 10〜350nmであることを特徴とする上記 10記載の MIS型電界効果型トラン ジスタ。
[0022] 12. 前記歪み第 2半導体層の側面に歪み第 3半導体層が形成された後の凸部の 幅力 10〜50nmであることを特徴とする上記 10記載の MIS型電界効果型トランジ スタ。
[0023] 13. 前記第 1の半導体および第 3の半導体がシリコン、前記第 2の半導体がシリコ ン.ゲルマニウムであって、歪み第 2半導体層の表面の少なくとも一部が { 100}面で あることを特徴とする上記 9〜： 12のいずれかに記載の MIS型電界効果型トランジスタ
[0024] 14. 前記第 1の半導体および第 3の半導体がシリコンであり、前記第 2の半導体が シリコン.ゲルマニウムであって、このシリコン 'ゲルマニウム中のゲルマニウム濃度力 S
、 5原子％〜40原子％の範囲であることを特徴とする上記 1〜： 13のいずれかに記載 の MIS型電界効果型トランジスタ。
[0025] 15. 第 1の半導体からなる第 1半導体基層表面に、開口を有する素子分離膜を形 成する工程と、
この開口に緩和した状態においては第 1の半導体より大きな格子定数を有する第 2 の半導体を選択成長させ、一方向の格子定数が緩和した状態より伸長しかつ伸長方 向と直交しないファセット面を少なくとも有する歪み第 2半導体層を形成する工程と、 このファセット面に第 3の半導体を成長させて歪み第 3半導体層を形成する工程と、 この歪み第 3半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成 する工程と
を有する MIS型電界効果型トランジスタの製造方法。
[0026] 16. 前記ファセット面の少なくとも一つが、 { 311 }面または { 111 }面であることを 特徴とする上記 15記載の MIS型電界効果型トランジスタの製造方法。
[0027] 17. 第 1の半導体からなる第 1半導体基層と、この第 1半導体基層の表面に成長 した、緩和した状態においては第 1の半導体より大きな格子定数を有する第 2の半導 体力 なり一方向の格子定数が緩和した状態より伸長している歪み第 2半導体層とを 有する基板を用意する工程と、
前記歪み第 2半導体層をエッチングにより加工して、歪み第 2半導体層の略垂直面 を露出させる工程と、
露出させた略垂直面に第 3の半導体を成長させて、引っ張り歪みを有する歪み第 3 半導体層を形成する工程と、
この歪み第 3半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成 する工程と
を有する MIS型電界効果型トランジスタの製造方法。 [0028] 18. 前記第 1の半導体および第 3の半導体がシリコンであり、前記第 2の半導体が シリコン 'ゲルマニウムであることを特徴とする上記 16記載の MIS型電界効果型トラン ジスタの製造方法。
[0029] 本発明によれば、チャネル層により大きな歪みを導入することできるので、高速動作 が可能な MISFETを提供することができる。
[0030] また本発明によれば、貫通転位が極めて少なぐ寄生容量、セルフヒーティング効 果が改善された良好な特性の MISFETを提供することができる。
[0031] この理由を、シリコン基層として（100)を主面とするシリコン基板上にシリコン 'ゲル マニウム層をェピタキシャル成長する例をとつてさらに説明する。
[0032] 図 1は、シリコン基板 1上に、シリコン.ゲルマニウム 2を格子緩和しない厚さにェピタ キシャル成長させたときの様子を示す図である。図に示すように、シリコン ·ゲルマユ ゥムが格子緩和していない場合、シリコン基板表面に平行な格子定数 a， bは、シリコ ンの格子定数と一致するが、シリコン基板表面に垂直方向のシリコン 'ゲルマニウム の格子定数 cは本来シリコン 'ゲルマニウムの組成で決まる無歪の格子定数より長くな る。これは、平行方向の格子定数 a, bをシリコンに合わせることによって生じる圧縮歪 のエネルギーを c軸方向へ伸ばすことによって開放しょうとするからである。シリコン' ゲルマニウムェピタキシャル層の厚さが臨界膜厚を超え、シリコン基板とシリコン ·ゲ ルマニウム層との界面にミスフィット転位が生じると、格子定数 a, bが増加し始め、格 子定数 cが減少する。シリコン 'ゲルマニウム層の厚さが十分に厚くなり、歪が完全に 緩和すると、すべての格子定数は等しくなる。
[0033] 図 2 (a)は、格子緩和していない歪シリコン 'ゲルマニウム層 2の上にシリコン層 3を ェピタキシャル成長させたものである力 このように基板面と平行なシリコン.ゲルマ二 ゥム表面の格子定数 a, bはシリコン基板の格子と一致しているので、その面にシリコ ン層 3を成長させてもシリコン層 3には歪みが加わらなレ、。一方、図 2 (b)に示すように 、シリコンを歪シリコン 'ゲルマニウム層の側面に成長させると、シリコンの格子は、 c軸 方向に伸長したシリコン 'ゲルマニウム層 2の格子に一致して成長する。即ち、歪シリ コン層 4には、通常の無歪のシリコン 'ゲルマニウム層に形成された場合以上に、大き な歪みが導入される。 [0034] より大きな歪みが導入されたシリコン層ではより大きなキャリア移動度が得られるた め、このような歪みシリコン層をチャネルとして機能させることにより、さらに高速の Ml
SFETが得られるのである。
[0035] 以上詳述したように本発明によれば、インテグレーション時の問題点あるいは寄生 容量、セルフヒーティング効果が改善され、良好な特性の MISFETが提供される。
[0036] また本発明によれば良質な、貫通転位の極めて少ない歪半導体結晶層が得られる ため、良好な特性および信頼性を保証した MIS型電界効果トランジスタを有する半 導体装置が提供される。
[0037] 本発明により、従来のシリコン基板を用いるよりも移動度が非常に高いという、高性 能な歪シリコンチャンネルを有する高速、低消費電力シリコン LSIを得ることが可能と なり、その工業的価値は絶大である。
図面の簡単な説明
[0038] [図 1]シリコン 'ゲルマニウムをシリコン上に成長させたときの格子の整合と歪みを説明 するための図である。
[図 2]格子が一方向に伸長したシリコン 'ゲルマニウムの側面にシリコンを成長させて シリコン層に歪みが導入される理由を説明するための図である。
[図 3]本発明の MISFETの製造方法の 1例を説明する図である。 （a)は平面図、（b) は横断面図。
[図 4]本発明の MISFETの製造方法の 1例を説明する図である。 （a)は平面図、（b) は横断面図。
[図 5]本発明の MISFETの製造方法の 1例を説明する図（横断面図）である。
[図 6]本発明の MISFETの製造方法の 1例を説明する図（横断面図）である。
[図 7]本発明の MISFETの製造方法の 1例を説明する図である。 （a)は平面図、（b) は横断面図。
[図 8]MISFETのキャリアの移動度を比較したグラフである。
[図 9]従来の歪みシリコン層を用いた MISFETの層構成を示す図である。
[図 10]FIN形または箱形の MISFET構造を示す図である。
[図 11]本発明の MISFETの製造方法の 1例を説明する工程断面図である。 [図 12]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 13]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 14]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 15]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 16]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 17]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 18]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 19]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 20]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 21]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 22]本発明の MISFETの製造方法の 1例を説明する工程断面図である。
[図 23]本発明の MISFETの構造の例を説明する図である。
[図 24]本発明が適用される MISFETの構造の異なる例を説明する図である。
[図 25]本発明の MISFETの構造の異なる例を説明する図である。
発明を実施するための最良の形態
[0039] 以下、本発明についてさらに説明する。
[0040] 第 1の半導体は、第 2半導体層を成長させる基層を構成するものであるので、基板 または緩和した層を容易に形成できるものが好ましぐ具体的にはシリコンが好ましい 。従って、シリコン基板または堆積させた単結晶シリコン層を第 1半導体基層として用 レ、ることが好ましい。第 1半導体基層の表面の方位は、シリコンであれば、例えば（10 0)面、（110)面、（111)面等を挙げることができる。また、これらの 4° 以下の傾斜面 であってもよい。
[0041] 第 2の半導体は、第 1半導体基層と積層したときに、第 1半導体基層との界面と平行 方向に圧縮歪みを受けて界面結晶面と直行する軸方向に伸長する。従って、第 2の 半導体の格子定数は、第 1の半導体の格子定数より大きいものであるが、大き過ぎる と界面で不整合が生じて歪みを導入することができないので、通常は第 2の半導体の 格子定数は、第 1の半導体の格子定数を基準として、差が 1. 6%以下が好ましい。 好ましくは差が 0· 4%〜： ! · 2%、さらに好ましくは 0. 6%〜1 · 0%である。第 1の半 導体がシリコンであるときは、第 2の半導体はシリコン 'ゲルマニウムが好ましぐゲル マニウムの含有量によって格子定数が変化する。シリコン 'ゲルマニウム中のゲルマ 二ゥムの含有量は 5%〜40% (原子数基準、以下同じ。）が好ましぐ特に 10%〜30 %が好ましい。
[0042] 例えばゲルマニウム 10%のときは格子定数の差が 0. 4%、ゲルマニウム 20%のと きは格子定数の差が約 0. 8% (いずれもシリコン基準）である。
[0043] 歪み第 2半導体層の層厚は、ミスフィット転位が始まる臨界膜厚未満であり、これは 第 1の半導体と第 2の半導体の格子定数の差によって異なり、差が 0. 4%であれば、 500nm以下であり、差が 0. 8%であれば、 200nm以下である。シリコン 'ゲルマニウ ムの場合では、組成によって異なり、例えばゲルマニウム 10%のときは 500nm以下 、ゲルマニウム 20%のときは 200nm以下が好ましレ、。また通常は、 10nm以上であり 、好ましくは 20nm以上である。
[0044] 本発明では、歪み第 2半導体層の伸長方向に対して直交しない面を表面に出し、 この面に第 3の半導体を成長させる。即ち、伸長方向に対して直交する面では、格子 定数の伸長がないので、第 3の半導体に対して、好ましい歪みをかけることができな レ、。一方、伸長方向と平行な面に第 3の半導体を形成すると最も大きな歪みを導入 すること力 Sできる。例えばシリコン基層上にシリコン 'ゲルマニウムを成長させたときは 、界面に対して垂直面に第 3の半導体 (例えばシリコン)を形成することが歪みの点で は最も好ましい。しかし、伸長方向に平行な面でなくても、直交する面でなければ伸 長方向成分があるので、それに対応した歪を第 3の半導体中に導入することができる 。その角度は、第 1の半導体と第 2の半導体の格子定数の差に依存するが、一般的 には伸長方向に対して 75° 以内の角度を有する面 (伸長方向と法線方向とのなす 角が 25° 以上の面）であれば、歪み導入に効果がある。角度はデバイスの構造およ び製造方法も考慮して適宜決めることができる。
[0045] 第 3の半導体は、歪み第 2半導体層と積層したときに、歪み第 2半導体層との界面と 平行方向に引っ張り歪みを受ける格子定数を有し、その層を歪み第 3半導体層とし てチャネルとして利用する。第 2の半導体がシリコン 'ゲルマニウムであるときは、第 3 の半導体としては、例えばシリコンが好ましレ、。 [0046] 歪み第 3半導体層の厚さは、デバイスプロセスの最大温度で決定されるミスフィット 転位を生じさせない臨界膜厚未満の厚さである。これは歪み第 2半導体層と第 3の半 導体の格子定数の差に影響され、第 2の半導体がシリコン 'ゲルマニウムであって、 第 3の半導体がシリコンであるとき、ゲルマニウム含有量 10%の場合シリコン層の厚さ は 50nm以下、 20%の場合 20nm以下であることが好ましい。また、半導体装置の性 能の点からは、さらに 15nm以下、特に 10nm以下が好ましい。また、デバイスとして 機能させるためには、通常は 5nm以上であることが好ましい。
[0047] 以上のように、本発明では、歪み第 2半導体層および歪み第 3半導体層のいずれも 臨界膜厚未満であるために、原理的に転位の発生がない。また、熱伝導性の劣るシ リコン.ゲルマニウムを使用した場合であっても、シリコン 'ゲルマニウム層厚を薄くす ること力 Sできるので、セルフヒーティングを抑制でき、また、より少ないゲルマニウム濃 度で大きな歪を導入でき、耐熱性が向上するという効果が得られる。
[0048] 従って、本発明における歪半導体層チャンネル構造は、耐熱性 ·結晶性に優れ、 下地膜厚を薄くでき、セルフヒーティングにおいても極めて優れた性質を有する。こう した特性を有する歪半導体チャンネル構造は、本発明の構造によってのみ得られる ものである。
[0049] <実施態様の説明 >
以下の説明では、第 1の半導体および第 3の半導体がシリコンであって第 2の半導 体がシリコン ·ゲルマニウムである場合について説明するがその他の半導体にも適用 が可能である。
[0050] 本発明においては、伸長方向に対して直交しない表面を出す方法として、特に限 定はないが、所定の面が出るようにシリコン 'ゲルマニウム層を成長させる方法と、シリ コン'ゲルマニウム膜を形成してから所定の面が出るように加工する方法の 2種類が 考えられる。
[0051] 以下にその方法を説明する。
[0052] < <第 1の態様 > >
第 1の態様では、シリコン表面にシリコン 'ゲルマニウムを成長させるときに、そのシリ コン表面と平行でないファセット面が出るようにシリコン ·ゲルマニウム層を成長させる 。このシリコン 'ゲルマニウム層はシリコン表面と垂直方向に伸長しており、ファセット 面にも伸長成分が出現するので、これにシリコン層を成長させて歪みシリコン層とす るものである。
[0053] ぐ実施例 1 >
図面を参照しながら第 1の態様の製造例を説明する。
[0054] まず、図 3 { (a)は平面図、（b)は横断面図 }に示すように、通常の工程によりシリコン 酸化膜等による素子分離領域 12を設けたシリコン基板 11を準備する。この基板を、 例えば希 HF水溶液で処理してシリコン基板表面の自然酸化膜を除去してシリコン表 面を露出させる。
[0055] 第 1の態様では、図 4{ (a)は平面図、（b)は横断面図 }に示すように、シリコン基板 1 1等のシリコン基層上にシリコン表面と平行でないファセット面が出るようにシリコン.ゲ ルマニウム層 13を成長させる。成長方法としては、例えば選択成長法を挙げることが できる。
[0056] 選択成長とは、絶縁膜上にはシリコン 'ゲルマニウムの成長が起こらず、シリコン露 出部にのみェピタキシャル成長させる技術である。この選択成長技術をもちいて分離 領域に囲まれた MISFET形成部にシリコン 'ゲルマニウムをェピタキシャル成長する 場合、分離領域端に、特有の結晶面で構成されるファセット面が形成される。これは 、 CVDによる結晶成長速度に大きな面方位依存性があり、成長速度の遅い面が支 配的になる力らである。 MISFET形成部のような微少領域にシリコン ·ゲルマニウムを ェピタキシャル成長する場合、臨界膜厚に達する以前に、図 4に示すように成長表面 はすべてファセット面で構成され成膜速度が極めて遅くなる。このファセット面は結晶 面であり原子レベルで平坦である。
[0057] 成膜には、選択成長が可能な例えば超高真空気相反応技術 (UHV—CVD)等の 成膜方法が望ましい。
[0058] UHV—CVDの成膜条件は例えば、ベース圧力 10_ lOTorrの雰囲気中で基板 温度 800°Cで 5分ァニールし、表面の清浄化を行った後、基板温度 640°Cで Si H、
2 6
12SCCM、 GeH 6SCCMにて 5分間成膜を行うと、一辺が 1 μ mの MISFET形
4
成部に選択的に Ge濃度 10%のシリコン 'ゲルマニウム層が形成され、しかも、表面 は完全に（311)ファセット面で構成される。ここで（311)ファセット面は、シリコン基板 11に対して 64· 8° の角度をなしている（伸長方向に対して 25· 2° )。
[0059] また、ファセット形状は成長条件によって変化し、 600°CSi H 12SCCM、 GeH
2 6 4
6SCCM 10分間の条件では表面は完全に（111)ファセット面で構成される。ここ で（111)ファセット面は、シリコン基板 11に対して 35. 3° の角度をなしている（伸長 方向に対して 54. 7° )。
[0060] このとき、 Ge濃度には大きな変化はない。どちらの場合でも、最も厚い部分の膜厚 が臨界膜厚を超えることはなぐミスフィット転位の発生はない。
[0061] 次に図 5 (断面図）に示すように、シリコン 'ゲルマニウム層 13上にシリコンを例えば lOnm成長させて歪みシリコン層 14を形成する。このときの条件は基板温度 640°C で Si H 12SCCM 2分間である。このシリコン層 14は、格子緩和しておらず c軸方
2 6
向に伸びているシリコン 'ゲルマニウム膜の基板表面に平行でない表面に形成されて いるため、シリコン 'ゲルマニウム膜の厚さ方向に垂直な引っ張り歪みをシリコン膜に 加える事ができる。
[0062] 次に、図 6 (断面図）に示すように、歪みシリコン層 14上にゲート絶縁膜 15を形成す る。これは例えば、酸素を用いて 950°Cの熱酸化法等によって良質の熱酸化膜 1. 8 nmを形成する。この酸化膜厚は最終的に必要となる電気的膜厚によって調整する。 また、必要に応じて、 B注入の際の突き抜け防止用に窒素の導入を行って酸化窒化 膜としてもよい。
[0063] 次に、図 7 { (a)は平面図、 （b)は横断面図 }に示すように、ゲート電極材料として、 多結晶シリコン膜を通常の 620°C程度の CVD法により、 75nm程度の厚さで堆積す る。さらに、必要により通常の CMP (Chemical— Mechanical Polishing)を行レ、、 多結晶シリコン膜表面の平坦ィ匕を行い、通常の露光技術とエッチング技術によりグー ト電極 16を形成する。
[0064] 次に、斜めイオン注入により、ハロー（halo)領域の不純物を導入する。例えば、 n MOSFETには BFイオンを、 pMOSFETには haloとして砒素イオンを、ウェハの法
2
線方向より 45度程度傾け、ゲート電極の長手方向から 30度の角度より注入する。次 に、斜めイオン注入により、ソース'ドレインエクステンション（SDE)領域の不純物を 導入する。例えば、 nMOSFETには砒素イオンを、 pMOSFETにはボロンイオンを 、ウェハの法線方向より 45度程度傾け、ゲート電極の長手方向から 0度の角度より注 入する。次に、通常の CVD法により酸化シリコン膜を 10nmの厚さで、その後に通常 の CVD法により窒化シリコン膜を 40nmの厚さで堆積する。さらに通常の異方性ドラ ィエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース'ドレイン領域 上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチ ングを行う。
[0065] 次にソース'ドレイン領域への不純物導入をイオン注入法により行う。例えば、 nMO SFETには砒素イオンを、 pMOSFETにはボロンイオンを、ウェハの法線方向より注 入する。その後、不純物活性化の熱処理を行う。例えば、昇温 300度/秒、降温 10 0度/秒において、 1050°C、 Osecのスパイクァニーノレを行う。
[0066] 以上のような不純物注入工程によって、図 7 (a)に示すようにゲート電極 16の両脇 の歪みシリコン層 15内にソース'ドレイン領域 17、 18を形成する。
[0067] その後、通常の工程により、ゲート電極とソース'ドレイン領域上のみにシリサイド膜 の形成を行う。例えば、通常のスパッタ法で 10nm程度の膜厚のニッケル膜を形成し 、 550°C、 30secの熱処理を行レ、、その後、通常のウエットエッチングにより、余剰の ニッケノレ膜を除去する。次に通常の成膜方法により層間絶縁膜を堆積し、さらに配線 を形成して MISFETが完成する。
[0068] <移動度の比較 >
図 8は、以上のようにして作成した MISFETのキャリア移動度を示すグラフである。 横軸にシリコン 'ゲルマニウム層中のゲルマニウム濃度をとり、縦軸に歪みシリコン層 中のキャリアの移動度をとつた。但し、シリコン ·ゲルマニウムのファセット面は、 （311) である。
[0069] 比較の従来例の構造は、図 9に示すように、シリコン基板 21上に格子緩和したシリ コン 'ゲルマニウム層 22を形成し、その上にシリコンを 10nmの厚さに成長させて歪 みシリコン層 23を形成した基板に MISFETを形成したものである。
[0070] 図 8のグラフから明らかに、同一のゲルマニウム濃度で比較すれば、本発明の PM OS、 NMOS共に、従来の FETよりキャリアの移動度が向上しており、より高速の半 導体装置が得られたことがわかる。また、本発明では、シリコン 'ゲルマニウム層は臨 界膜厚未満で薄いため、貫通転位やセルフヒーティングの問題が小さい。カロえて、従 来の FETと同等の移動度を目指す場合には、よりゲルマニウム濃度を低減することも できるため、さらに耐熱性が向上する。
[0071] 尚、上述した MISFETの構造において、ゲート電極材料としては、不純物を導入し た多結晶シリコン、多結晶 SiGe、多結晶 Ge、多結晶 SiC等の不純物導入半導体、 Mo、 W、 Ta等の金属、 TiN、 WN等の金属窒化物、コバルトシリサイド、ニッケルシリ サイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物、およびこれらの材 料を積層したもの等を適宜用いることができる。
[0072] また、ゲート絶縁膜としては、 Si〇膜、 Si〇N膜を用いることことができる他、いわゆ
2
る高誘電体絶縁膜 (high _k絶縁膜）を用いてもよレ、。 high_ k絶縁膜としては、 Ta
2
〇、 Al〇、 La〇、 Hf〇、 Zr〇等の金属酸化膜、 HfSi〇、 ZrSi〇， HfAlO, ZrAl
5 2 3 2 3 2 2
o等の組成式で表される複合金属酸化膜を挙げることができる。また、 SiO膜、 SiO
2
N膜の上にこれら high— k膜を積層した構造 (傾斜組成を含む）としてもよレ、。
[0073] < <第 2の態様 > >
第 2の態様は、シリコン表面に臨界膜厚未満の歪みシリコン 'ゲルマニウムを成長さ せた後に、加工してシリコン表面と平行でない面を出し、その面に歪みシリコン層を 形成するものである。
[0074] この態様の代表的な形態は、図 10に示すように、シリコン基板 31上の絶縁膜 32の 上方に、シリコン 'ゲルマニウム層 33を FIN型または箱形に形成し、この側面に歪み シリコン層（図示していない）を成長させ、ゲート絶縁膜 34を介してゲート電極 35を設 け、その両側をソース'ドレイン領域 36、 37としたものである。
[0075] <実施例 2 _ 1 >
この実施例では、図 10の基板 31とシリコン 'ゲルマニウム層 33が絶縁膜 32で分断 されていない形態を示す。以下、図 10のゲート電極を含む面で切った工程断面図で 説明する。
[0076] 図 1 1に示すように、シリコン基板 41上に、ゲルマニウム濃度は 5%程度以上 (例え ば 10。/。）のシリコン.ゲルマニウム層 42を、臨界膜厚未満の厚さ、例えば 75nmの厚 さに成長させる。シリコン 'ゲルマニウム層 42を後に箱形（または FIN形）にエッチング するためのハードマスクおよび CMPの際のストッパーとするために、通常の Chemic al Vapor Deposition (CVD)法により、例えば lOnm厚程度以上の Si〇膜およ
2 び SiN膜等のマスク膜 43を堆積する。
[0077] 次に、図 12に示すように、フォトレジストを用いて通常の露光技術と通常の異方性ド ライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン' ゲルマニウム膜をエッチングし、溝を形成し、シリコン 'ゲルマニウム層 42を箱形に形 成する。
[0078] 次に、図 13に示すように、素子分離膜として通常の CVD法により、酸化シリコン膜 44を箱形シリコン 'ゲルマニウム層厚より厚く形成し、さらに、通常の CMPプロセスで 平坦化する。
[0079] その後、図 14に示すように、さらに異方性エッチング技術により、酸化シリコン膜 44 を薄膜ィ匕し、箱形のシリコン 'ゲルマニウム層 44の箱形部（フィン部分）を露出させる。
[0080] 次に、箱形シリコン ·ゲルマニウム膜の平坦化を行うため、水素中ァニールを用いる 。例えば、水素中で 900°Cの熱処理を行う。
[0081] 次に、図 15に示すように、シリコン.ゲルマニウム層 42の側面に、選択シリコン成長 により、 lOnm程度の厚さで歪みシリコン層 45を形成する。成長方法は、例えば、 U HV— CVD装置により、基板温度 640°Cで Si H 12SCCM 2分間で成長する。
2 6
成長温度を低くすることにより、箱形シリコン 'ゲルマニウム膜から歪みシリコン膜への ゲルマニウム拡散を抑制する事ができる。この時、格子緩和しておらず C軸方向に伸 びている箱形に加工されたシリコン 'ゲルマニウム層の側面にシリコン膜を形成するた め、基板に垂直な引っ張り歪みをシリコン膜に加える事ができる。
[0082] その後、図 16に示すように、歪みシリコン層 45上にゲート絶縁膜 46を形成する。例 えば、窒化酸素ガス（NO)と酸素の混合ガスを用いて 950°Cの熱酸化法により 1. 8n m程度の厚さで形成する。
[0083] 次に図 17に示すように、ゲート電極材料として、多結晶シリコンを通常の 620°C程 度の CVD法により、 75nm程度の厚さで堆積する。さらに、通常の Chemical_Mec hanical Polishing (CMP)を行レ、、多結晶シリコン膜表面の平坦ィ匕を行う。次に 通常の露光技術とエッチング技術によりゲート電極 47を形成する。
[0084] ここまでの工程で図 10に対応する構造が完成する。その後の工程は図示しないが 、以下の手順で MISFETを作成する。即ち、斜めイオン注入により、ハロー（halo)領 域の不純物を導入する。例えば、 nMOSFETには BFイオンを、 pMOSFETには h
2
aloとして砒素イオンを、ウェハの法線方向より 45度程度傾け、ゲート電極の長手方 向から 30度の角度より注入する。次に、斜めイオン注入により、ソース'ドレインェクス テンション（SDE)領域の不純物を導入する。例えば、 nMOSFETには砒素イオンを 、 pMOSFETにはボロンイオンを、ウェハの法線方向より 45度程度傾け、ゲート電極 の長手方向から 0度の角度より注入する。
[0085] 次に、通常の CVD法により酸化シリコン膜を 10nmの厚さで、その後に通常の CV D法により窒化シリコン膜を 40nmの厚さで堆積する。さらに通常の異方性ドライエツ チングを行うことにより、ゲート電極側壁を形成する。さらにソース'ドレイン領域上の コンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチング を行う。
[0086] 次にソース'ドレイン領域への不純物導入をイオン注入法により行う。例えば、 nMO SFETには砒素イオンを、 pMOSFETにはボロンイオンを、ウェハの法線方向より注 入する。その後、不純物活性化の熱処理を行う。例えば、昇温 300度/秒、降温 10 0度/秒において、 1050。C、 Osecのスパイクァニーノレを行う。
[0087] その後、通常の工程により、ゲート電極とソース'ドレイン領域上のみにシリサイド膜 の形成を行う。例えば、通常のスパッタ法で 10nm程度の膜厚のニッケル膜を形成し 、 550°C, 30secの熱処理を行レ、、その後、通常のウエットエッチングにより、余剰の ニッケル膜を除去する。
[0088] 次に通常の成膜方法により層間絶縁膜を堆積し、さらに配線を形成して MISFET が完成する。
[0089] <実施例 2_ 2 >
この実施例では、素子部が基板部から絶縁膜で分離された S〇I構造の形態を示す
[0090] まず、図 18に示すように、シリコン基板 51上に埋め込み絶縁膜 52で分離されたシ リコン層 53およびシリコン 'ゲルマニウム層 54を有する SOI基板を用意する。ここで、 坦め込み絶縁膜 52の厚さは例えば lOOnm程度、シリコン層 53の膜厚は例えば 30η mとする。また、シリコン 'ゲルマニウム層 54の膜厚は 75nmであり、ゲルマニウム濃度 は、 5%程度以上（例えば 10%)である。このシリコン 'ゲルマニウム層は下部層のシリ コン層 53により歪みを受けて、基板に垂直方向に格子が伸長している。この S〇I基 板構造は例えば、 SIMOX法や貼り合わせ法等により形成される。
[0091] 図 19に示すように、通常の露光技術と通常の異方性ドライエッチング技術により、 素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン 'ゲル マニウム膜及びシリコン膜を箱形ほたは FIN形）に形成する。ここで、ドライエツチン グされる領域が素子分離となる。
[0092] その後、箱形シリコン.ゲルマニウム層およびシリコン層の平坦化を行うため、水素 中ァニールを用いる。例えば、水素中で 900°Cの熱処理を行う。
[0093] 次に図 20に示すように、実施例 2—1と同様の条件にて、選択シリコン成長により、 シリコンを 10nm程度の厚さで成長させ、歪みシリコン層 55を形成する。この歪みシリ コン層には、基板に垂直方向の引っ張り歪みが導入されている。
[0094] その後は実施例 2—1と同様にして、図 21に示すようにゲート絶縁膜 56を形成し、 さらに、実施例 2—1と同様にして、図 22に示すようにゲート電極 57を形成し、図 10 に対応する構造が得られる。その後も実施例 2—1と同様にして、 MISFETを完成す る。
[0095] 以上の実施例 2— 1および実施例 2— 2において、歪みシリコン層 45または 55を形 成した後の箱形または FIN形の半導体凸部の幅 W1 (図 23参照、但し (a)は実施例 2- 1 , (b)実施例 2— 2の構造を示す。）は、本発明においては目的に合わせて適宜 変更することができる。 W1を小さくすることにより、完全空乏化チャネルを達成するこ とができるので、 FIN型 MISFETとしての長所を生かすことができる。この効果を得る ためには、 W1は好ましくは 20nm以下、特に 15nm以下が好ましレ、。従って、シリコ ン.ゲルマニウム層の幅 W2もそれに合わせて、例えば 4nm〜15nm程度厚さになる ように形成する。歪みシリコン層 45、 55の厚さは、 1〜： 15nmの範囲が好ましい。
[0096] 一方、 W1を大きくすると、 FIN型 MISFET特有のチャネルの完全空乏化の効果を 得られないが、既に説明したように従来にない高速移動度、高耐熱性等の本発明特 有の効果は得られる。従って、半導体装置のレイアウト等を考慮して、 W1および W2 を適宜決めることができる。
[0097] 尚、シリコン 'ゲルマニウム層 45、 55の上部にもシリコン層を成長させ、薄いゲート 絶縁膜を介してゲート電極を設けることで、上部もチャネルとして利用することはでき るが、上部には歪みが導入されないので高移動度等の効果には寄与しない。
[0098] また、実施例 2— 2の形態におけるシリコン層 53の厚さは、特に限定されないが、厚 すぎると構造によっては高速化等に寄与しないチャネル部分が増えることになり、本 発明の効果においては意味がないので、通常 lOOnm以下、特に 50nm以下が好ま しレ、。また通常、 20nm以上が好ましい。
[0099] ゲート電極材料およびゲート絶縁膜に関しては、前述の第 1の態様で説明したもの を同様に使用することができる。
[0100] さらに、第 2の態様の形態として、図 10に示したような半導体凸部が 1つで MISFE Tを構成するものを例に挙げて説明した力 図 24に示すように、基板 301上の絶縁 膜 302上に、空隙 310で隔てられた多数のフィン 332がソース'ドレイン領域 304で 共通に接続され、ゲート電極 305が共通して延在するように形成されたマルチフィン 型の構成であってもよい。シリコン 'ゲルマニウムの各フィンの側面に設けられた歪み シリコン層をチャネルとして使用するので、ゲート幅を増大させることができる。
[0101] < <第 3の態様 > >
第 3の態様は、歪みシリコン層の引っ張り歪みと平行方向にチャネル電流が流れる ように構成するものである。
[0102] この構造の 1例を図 25に示す。この構造では、シリコン基板 61に対して垂直方向に 格子が伸長しているシリコン.ゲルマニウム 62の側面に設けられた歪みシリコン層 64 をチャネルとして使用するもので、より大きな引っ張り歪みがシリコン層 64に加えられ てレ、る。この構造は次のようにして製造することができる。
[0103] まずシリコン基板 61上に臨界膜厚未満の厚さにシリコン 'ゲルマニウム層 62を成長 させる。このシリコン 'ゲルマニウム層は基板に垂直方向に格子が伸長している。その 後、シリコン 'ゲルマニウム層を加工して、半導体凸部 (箱形、 FIN形等）を形成する。 その後、凸部の下部付近の基板表面にイオン注入を行い、ドレイン領域 63 (ソース領 域としてもよレ、）を形成する。次にシリコン 'ゲルマニウム層 62の側面にシリコンを臨界 膜厚未満に成長させ、歪みシリコン層 64を形成した後、表面にゲート絶縁膜 65を形 成する。
[0104] 次いで、ゲート電極材料となる多結晶シリコンを堆積したのち、 CMPにより研磨して 表面を平坦化した後、半導体凸部の頂上に開口を有するマスクを設け、半導体凸部 の頂部にイオン注入を行ってソース領域 66 (ドレイン領域としてもよレ、）を形成する。 さらに、多結晶シリコンをエッチングして、ゲート電極 67を形成する。その後必要なコ ンタクト等を形成することにより、縦型 MISFETが得られる。
[0105] また、以下のように形成しても良レ、。まずシリコン基板 61上に臨界膜厚未満の厚さ にシリコン.ゲルマニウム層 62を成長させる。このシリコン.ゲルマニウム層は基板に 垂直方向に格子が伸長している。次にシリコン 'ゲルマニウム層 62の側面にシリコン を臨界膜厚未満に成長させ、歪みシリコン層 64を形成した後、表面にゲート絶縁膜 6 5を形成する。
[0106] 次いで、ゲート電極材料となる多結晶シリコンを堆積したのち、さらに、多結晶シリコ ンをエッチングして、ゲート電極 67を形成する。その後、基板表面にイオン注入を行 レ、、ドレイン領域 63 (ソース領域としてもよい）ソース領域 66 (ドレイン領域としてもよい )を形成し、ゲート電極材料となる多結晶シリコン中への不純物導入を行なう。 1000 °Cの活性化ァニールを行なうことによって、不純物を活性化しまた所定の位置に拡 散させる。その後必要なコンタクト等を形成することにより、縦型 MISFETが得られる
[0107] この構造の製造方法における条件は、前述の第 2の態様に準じて選べばよい。
[0108] また、ゲート電極材料およびゲート絶縁膜等に関しては、前述の第 1の態様で説明 したものを同様に使用することができる。

Claims

請求の範囲
[1] 第 1の半導体からなる第 1半導体基層と
緩和した状態においては第 1の半導体より大きな格子定数を有する第 2の半導体 からなり、前記第 1半導体基層上に格子緩和が起こる臨界膜厚より薄い厚さに形成さ れ、一方向の格子定数が緩和した状態より伸長している歪み第 2半導体層と、 第 3の半導体からなり、前記歪み第 2半導体層の伸長方向と直交しない表面に形 成されて、引っ張り歪みを有する歪み第 3半導体層と、
この歪み第 3半導体層の少なくとも一部にゲート絶縁膜を介して設けられたゲート 電極と
を有することを特徴とする MIS型電界効果型トランジスタ。
[2] 前記第 1の半導体および第 3の半導体がシリコンであり、前記第 2の半導体がシリコ ン.ゲルマニウムであることを特徴とする請求項 1記載の MIS型電界効果型トランジス タ。
[3] 前記第 1半導体基層表面の面方位が、（001)面、（011)面および（111)面からな る群より選ばれる請求項 1または 2記載の MIS型電界効果型トランジスタ。
[4] 前記歪み第 3半導体層が、前記歪み第 2半導体層の伸長方向に対して、 75° 以 内の角度をなす面に形成されている請求項 1〜3のいずれかに記載の MIS型電界 効果型トランジスタ。
[5] 前記歪み第 2半導体層の伸長方向と直交しない表面は、第 2の半導体のファセット 面であることを特徴とする請求項 1〜4のいずれかに記載の MIS型電界効果型トラン ジスタ。
[6] 前記歪み第 2半導体層の伸長方向と直交しない表面は、第 2の半導体を成長させ た後に加工されて、露出された面であることを特徴とする請求項 1〜4のいずれかに 記載の MIS型電界効果型トランジスタ。
[7] 前記第 1半導体基層が基板であって、この基板に設けられた素子分離領域によつ て囲まれた領域に前記歪み第 2半導体層が第 1半導体基層の表面の面方位とは異 なるファセット面を有するように形成されていることを特徴とする請求項 1〜4のいずれ かに記載の MIS型電界効果型トランジスタ。
[8] 前記ファセット面の少なくとも一つ力 { 311 }面または { 111 }面であることを特徴と する請求項 7記載の MIS型電界効果型トランジスタ。
[9] 前記歪み第 2半導体層は、下地である前記第 1半導体基層表面に対して略垂直の 面を有し、この面に前記歪み第 3半導体層が形成されていることを特徴とする請求項
：!〜 4および 6のいずれか 1項に記載の MIS型電界効果型トランジスタ。
[10] 前記歪み第 2半導体層は、前記第 1半導体基層から突出しかつ第 1半導体基層表 面に対して略垂直の 2つの側面を有する所定の幅の凸部を構成し、この略垂直の 2 つの側面に前記歪み第 3半導体層が形成されていることを特徴とする請求項 9記載 の MIS型電界効果型トランジスタ。
[11] 前記歪み第 2半導体層の側面に歪み第 3半導体層が形成された後の凸部の幅が、
10〜350nmであることを特徴とする請求項 10記載の MIS型電界効果型トランジス タ。
[12] 前記歪み第 2半導体層の側面に歪み第 3半導体層が形成された後の凸部の幅が、
10〜50nmであることを特徴とする請求項 10記載の MIS型電界効果型トランジスタ
[13] 前記第 1の半導体および第 3の半導体がシリコン、前記第 2の半導体がシリコン'ゲ ノレマニウムであって、歪み第 2半導体層の表面の少なくとも一部が { 100}面であるこ とを特徴とする請求項 9〜： 12のいずれかに記載の MIS型電界効果型トランジスタ。
[14] 前記第 1の半導体および第 3の半導体がシリコンであり、前記第 2の半導体がシリコ ン 'ゲルマニウムであって、このシリコン.ゲルマニウム中のゲルマニウム濃度力 5原 子％〜40原子％の範囲であることを特徴とする請求項 1〜： 13のいずれかに記載の MIS型電界効果型トランジスタ。
[15] 第 1の半導体からなる第 1半導体基層表面に、開口を有する素子分離膜を形成す る工程と、
この開口に緩和した状態においては第 1の半導体より大きな格子定数を有する第 2 の半導体を選択成長させ、一方向の格子定数が緩和した状態より伸長しかつ伸長方 向と直交しないファセット面を少なくとも有する歪み第 2半導体層を形成する工程と、 このファセット面に第 3の半導体を成長させて歪み第 3半導体層を形成する工程と、 この歪み第 3半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成 する工程と
を有する MIS型電界効果型トランジスタの製造方法。
[16] 前記ファセット面の少なくとも一つ力 { 311 }面または { 111 }面であることを特徴と する請求項 15記載の MIS型電界効果型トランジスタの製造方法。
[17] 第 1の半導体からなる第 1半導体基層と、この第 1半導体基層の表面に成長した、 緩和した状態においては第 1の半導体より大きな格子定数を有する第 2の半導体か らなり一方向の格子定数が緩和した状態より伸長している歪み第 2半導体層とを有す る基板を用意する工程と、
前記歪み第 2半導体層をエッチングにより加工して、歪み第 2半導体層の略垂直面 を露出させる工程と、
露出させた略垂直面に第 3の半導体を成長させて、引っ張り歪みを有する歪み第 3 半導体層を形成する工程と、
この歪み第 3半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成 する工程と
を有する MIS型電界効果型トランジスタの製造方法。
[18] 前記第 1の半導体および第 3の半導体がシリコンであり、前記第 2の半導体がシリコ ン.ゲルマニウムであることを特徴とする請求項 16記載の MIS型電界効果型トランジ スタの製造方法。
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