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HINTERGRUND
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Technisches Gebiet
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Die vorliegende Erfindung betrifft Transistoreinheiten und insbesondere Multi-Gate-Transistoreinheiten und -systeme und Verfahren zu deren Herstellung und Verwendung.
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Beschreibung des Standes der Technik
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Während der Entwicklung und Verbesserung von Computereinheiten ist die Verringerung ihrer Größe und ihres Energieverbrauchs auf eine Weise, wobei eine hohe Verarbeitungskapazität bewahrt oder verbessert wird, lange ein Design-Ziel gewesen. Planare Feldeffekttransistor(FET)-Einheiten, welche in integrierten Schaltungen in den letzten Jahrzehnten verbreitet verwendet worden sind, haben sich im Nanometermaßstab als zunehmend ineffizient herausgestellt. Die Verringerung der Größe des Kanals zwischen den Anschlüssen planarer Transistoren bis in diese Größenordnung führt zu einem ineffizienten Leckstrom im AUS-Zustand des Transistors, was zu einer Zunahme des Energieverbrauchs in seinem inaktiven Zustand führt. Um dieses Problem zu lösen, sind Multi-Gate-Feldeffekttransistoren (MuGFET) entwickelt worden, da sie mehrere Gate-Zonen beinhalten, welche den Kanal zwischen einem Source- und Drain-Anschluss des Transistors auf mehreren Flächen umgeben, wodurch die Unterdrückung eines Leckstroms im AUS-Zustand ermöglicht wird.
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Es gibt verschiedene Arten von Multi-Gate-Einheiten. FinFETs und Tri-Gate-Einheiten sind zwei Beispiele. FinFET-Einheiten weisen eine dünne Finne auf, welche aus Silicium hergestellt sein kann und welche den Kanal zwischen einer Source- und einer Drain-Zone bereitstellt. Die Finne kann von mehreren Gate-Zonen überlagert sein, wobei sich die Gate-Zonen auf gegenüber hegenden Seiten der Finne befinden können. Tri-Gate-Einheiten ähneln FinFETs darin, dass bei ihnen auch Finnen verwendet werden. In einer Tri-Gate-Einheit umhüllen jedoch zwei vertikale Gate-Zonen entsprechend separate Finnen, und eine einzige obere Gate-Zone überlagert die beiden vertikalen Gate-Zonen. Die obere Gate-Zone erstreckt sich in Tri-Gate-Einheiten gewöhnlich über mehrere Transistorzellen.
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Die
US 2010/0 148 217 A1 offenbart ein Gerät und ein Verfahren zum Herstellen desselben, wobei das Gerät ein Gebiet mit einer graduellen Variation eines Germaniuminhaltes aufweist.
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Die
US 2011/0 291 189 A1 offenbart ein Gerät und ein Verfahren zum Erzeugen eine mechanische Beanspruchung in einer Halbeleiterschicht.
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Die
US 2011/0 024 804 A1 offenbart ein Verfahren zum Herstellen einer Quelle einer mechanischen Beanspruchung aus SiGe mit hohem Germaniuminhalt.
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KURZDARSTELLUNG
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Eine Ausführungsform der Grundsätze der vorliegenden Erfindung betrifft ein Verfahren zum Herstellen einer Multi-Gate-Transistoreinheit. Das Verfahren weist das Folgende auf: Bilden einer Finne auf einer Oberfläche eines Substrats; Bilden eines Shallow Trench oder im Fogenden manchmal auch ”Schallow Trench” genannten Isolation Dielektrikums, das die Oberfläche des Substrats und untere Teile von Seitenwänden der Finne bedeckt, wobei die unteren Teile der Seitenwände an die Oberfläche des Substrats angrenzend sind; nach dem Bilden des Schallow Trench Isolation Dielektrikums Implantieren von Dotierstoffen, um einen Dotierstoffübergang zu erzeugen, der die Finne von dem Substrat isoliert; nach dem Implantieren der Dotierstoffen Bilden einer Gate-Struktur, die auf mehreren Flächen der Finne, die frei von dem Schallow Trench Isolation Dielektrikum sind, und auf einer freien Oberfläche des Schallow Trench Isolation Dielektrikums angeordnet ist, um eine Kanalzone unterhalb der Gate-Struktur zu bilden; Entfernen zumindest eines Abschnitts jeder von beiden Erweiterungen der Finne, um einen ersten und einen zweiten zurückgenommenen Abschnitt, eine erste und eine zweite Seitenfläche der Kanalzone zu bilden, wobei der erste und der zweite zurückgenommene Abschnitt sich unterhalb der Gate-Struktur befinden, sich unterhalb der Kanalzone der Finne befinden, wobei der erste zurückgenommene Abschnitt eine erste abgewinkelte Einkerbung aufweist, wobei der zweite zurückgenommene Abschnitt eine zweite abgewinkelte Einkerbung aufweist, wobei sich die erste abgewinkelte Einkerbungen gegenüber der zweiten abgewinkelten Einkerbung befindet, wobei sich die ersten Seitenfläche der Kanalzone gegenüber der zweiten Seitenfläche der Kanalzone befindet, wobei die erste und die zweite Seitenfläche der Kanalzone an die Gate-Struktur angrenzend sind, wobei sich die erste Seitenfläche der Kanalzone oberhalb der ersten abgewinkelten Einkerbung befindet, wobei sich die zweite Seitenfläche der Kanalzone oberhalb der zweiten abgewinkelten Einkerbung befindet, wobei die erste und die zweiten Seitenfläche senkrecht zu der Kanalzone ist; und
Anwachsen einer Source-Erweiterung in der ersten abgewinkelten Einkerbung unterhalb der Kanalzone und entlang der ersten Seitenfläche der Kanalzone und einer Drain-Erweiterung in der zweiten abgewinkelten Einkerbung unterhalb der Kanalzone und entlang der zweiten Seitenfläche der Kanalzone, so dass die Source-Erweiterung und die Drain-Erweiterung die Kanalzone mit einer Spannung versehen, um die Ladungsträgermobilität in der Kanalzone zu erhöhen.
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Eine andere Ausführungsform der Grundsätze der vorliegenden Erfindung betrifft eine Multi-Gate-Transistoreinheit. Die Einheit weist das Folgende auf: eine Gate-Struktur, welche eine Gate-Elektrode und ein Gate-Dielektrikum aufweist; eine Finne auf einer Oberfläche des Substrats; ein Shallow Trench Isolator Dielektrikum, das die Oberfläche des Substrats und untere Teile von Seitenwänden der Finne bedeckt, wobei die unteren Teile der Seitenwände an die Oberfläche des Substrats angrenzend sind, eine Kanalzone der Finne, welche mehrere Flächen, die frei von dem Schallow Trench Isolation Dielektrikum sind, aufweist, wobei die Gate-Struktur auf den mehreren Flächen und einer oberen Oberflächen des Shallow Trench Isolator Dielektrikums angeordnet ist, wobei die obere Oberfläche des Shallow Trench Isolator Dielektrikums parallel oberhalb der Oberfläche des Substrats ist, wobei die mehrere Fläche dafür konfiguriert sind, in Reaktion auf die Aktivierung durch die Gate-Struktur einen leitfähigen Kanal zwischen einer Source- und einer Drain-Zone der Transistoreinheit bereitzustellen; einen Dotierstoffübergang, der die Finne von dem Substrat isoliert, wobei sich der Dotierstoffübergang oberhalb der oberen Oberflächen des Shallow Trench Isolator Dielektrikums befindet; einen ersten und einen zweiten zurückgenommenen Abschnitt der Finne, welche sich gegenüber einander, unterhalb der Gate-Struktur und der Kanalzone befinden, wobei der erste zurückgenommene Abschnitt eine erste abgewinkelte Einkerbung aufweist, wobei der zweite zurückgenommene Abschnitt eine zweite abgewinkelte Einkerbung aufweist; und eine Drain-Erweiterung, welche mit einer ersten Seitenfläche der Kanalzone in Kontakt steht, wobei sich die Drain-Erweiterung in die erste abgewinkelte Einkerbung unterhalb der Kanalzone erstreckt, wobei sich die erste Seitenfläche der Kanalzone oberhalb der ersten abgewinkelten Einkerbung befindet; und eine Source-Erweiterung, welche mit einer zweite Seitenfläche der Kanalzone in Kontakt steht, wobei sich die Drain-Erweiterung in die zweite abgewinkelte Einkerbung unterhalb der Kanalzone erstreckt, wobei sich die zweiten Seitenfläche der Kanalzone oberhalb der zweiten abgewinkelten Einkerbung befindet, wobei die erste und die zweite Seitenfläche der Kanalzone an die Gate-Struktur angrenzend sind, wobei die erste und die zweiten Seitenfläche der Kanalzone senkrecht zu der Kanalzone sind, wobei sich die erste Seitenfläche der Kanalzone gegenüber der zweiten Seitenfläche der Kanalzone befindet, wobei die Source-Erweiterung und die Drain-Erweiterung die Kanalzone mit einer Spannung versehen, so dass die Ladungsträgermobilität in der Kanalzone erhöht wird. Eine alternative Ausführungsform betrifft eine Schaltungsvorrichtung, Die Vorrichtung weist das Folgende auf: mehrere Finnen auf einer Oberfläche des Substrats; ein Shallow Trench Isolator Dielektrikum, das die Oberfläche des Substrats und untere Teile von Seitenwänden der Finnen bedeckt, wobei die unteren Teile der Seitenwände an die Oberfläche des Substrats angrenzend sind; mehrere Multi-Gate-Einheiten und eine Gate-Struktur, wobei jede der Multi-Gate-Einheiten eine Kanalzone der entsprechenden Finne, einen ersten und einen zweiten zurückgenommenen Abschnitt, eine Drain-Erweiterung, einen Dotierstoffübergang und eine Source-Erweiterung aufweist, wobei die Kanalzone mehrere Flächen, die frei von dem Schallow Trench Isolation Dielektrikum sind, aufweist, wobei die Gate-Struktur auf den mehreren Flächen und einer oberen Oberfläche des Schallow Trench Isolator Dielektrikums angeordnet ist, wobei die obere Oberfläche des Shallow Trench Isolator Dielektrikums parallel oberhalb der Oberfläche des Substrats ist, wobei die mehrere Fläche dafür konfiguriert ist, in Reaktion auf die Aktivierung durch die Gate-Struktur einen leitfähigen Kanal zwischen einer Source- und einer Drain-Zone der entsprechenden Multi-Gate-Einheit bereitzustellen, wobei der Dotierstoffübergang die Finne von dem Substrat isoliert, wobei sich die Dotierstoffübergänge oberhalb der oberen Oberfläche des Shallow Trench Isolator Dielektrikums befinden; wobei sich der erste und der zweite zurückgenommene Abschnitt unterhalb der Gate-Struktur und der Kanalzone befinden, wobei der erste zurückgenommene Abschnitt eine erste abgewinkelte Einkerbung aufweist, wobei der zweite zurückgenommene Abschnitt eine zweite abgewinkelte Einkerbung aufweist, wobei sich der erste zurückgenommene Abschnitt gegenüber der zweiten zurückgenommenen Abschnitt befindet, und wobei die Drain-Erweiterungen der Multi-Gate-Einheiten eine zusammenhängende Gitterstruktur bilden, die mit jeder von ersten Seitenflächen der Kanalzonen der Multi-Gate-Einheiten in Kontakt steht, sich in jede der ersten Einkerbungen unterhalb der Kanalzonen der Multi-Gate-Einheiten erstreckt, wobei sich jede erste Seitenfläche jeder Kanalzone oberhalb der ersten abgewinkelten Einkerbung der jeden Kanalzone befindet, wobei die Source-Erweiterungen der Multi-Gate-Einheiten eine zusammenhängende Gitterstruktur bilden, die mit jeder von zweiten Seitenflächen der Kanalzonen der Multi-Gate-Einheiten in Kontakt steht, sich in jede der zweiten Einkerbungen unterhalb der Kanalzonen der Multi-Gate-Einheiten erstreckt, wobei sich jede zweite Seitenfläche jeder Kanalzone oberhalb der zweiten abgewinkelten Einkerbung der jeden Kanalzone befindet, wobei die erste und die zweite Seitenfläche jeder Kanalzone an die Gate-Struktur der jeden Kanalzone angrenzend sind, wobei die erste und die zweiten Seitenfläche jeder Kanalzone senkrecht zu der jeden Kanalzone sind, wobei sich die erste Seitenfläche jeder Kanalzone gegenüber der zweiten Seitenfläche der jeden Kanalzone befindet, wobei die Source-Erweiterung und die Drain-Erweiterung mit Spannungen versehen, so dass die Ladungsträgermobilität in den Kanalzonen erhöht wird.
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Gemäß einigen Ausführungsformen bilden die Kanalzone, der erste und der zweite zurückgenommene Abschnitt eine zusammenhängende Gitterstruktur, wobei die mindestens eine der Source- und Drain-Erweiterungen eine Gitterstruktur aufweist, die sich von der Gitterstruktur der Kanalzone und des zurückgenommenen Abschnitts unterscheidet.
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Diese und andere Merkmale und Vorteile werden aus der folgenden detaillierten Beschreibung veranschaulichender Ausführungsformen ersichtlich, welche in Verbindung mit den begleitenden Zeichnungen zu lesen ist.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die Offenbarung stellt Einzelheiten in der folgenden Beschreibung bevorzugter Ausführungsformen unter Bezugnahme auf die folgenden Figuren bereit, wobei:
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1 eine Querschnittsansicht eines beispielhaften Substrats für eine Transistoreinheit gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung ist;
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2 eine Querschnittsansicht einer beispielhaften Struktur ist, welche die Bildung einer Hartmaske und eines Photoresists gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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3 eine Querschnittsansicht einer beispielhaften Struktur ist, welche die Bildung von Finnen gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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4 eine Querschnittsansicht einer beispielhaften Struktur ist, welche die Bildung von Dielektrikumsmaterial flacher Grabenisolierungen gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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5 eine Querschnittsansicht einer beispielhaften Struktur ist, welche des Entfernen von Hartmasken gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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6 eine Querschnittsansicht einer beispielhaften Struktur ist, welche die Bildung von Dielektrikumszonen und ein Übergangsisolierungsverfahren gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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7 eine Querschnittsansicht einer beispielhaften Struktur ist, welche die Bildung einer Gate-Struktur gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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8 eine Querschnittsansicht einer beispielhaften Struktur ist, welche das Entfernen von Finnenabschnitten, um Kanalzonen frei zu legen, gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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9 eine Querschnittsansicht einer beispielhaftere Struktur ist, welche die Bildung eines Abstandhalters gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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10 eine Querschnittsansicht einer beispielhaften Struktur ist, welche die Bildung sigmaförmiger Aussparungen gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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11 eine Querschnittsansicht einer beispielhaften Struktur ist, welche einen sigmaförmigen zurückgenommenen Abschnitt gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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12 eine Querschnittsansicht einer beisplelhaften Struktur ist, welche das epitaxiale Anwachsen eines Stressors gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht;
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13 eine Querschnittsansicht einer beispielhaften Struktur ist, welche die Beendigung des epitaxlalen Anwachsens eines Stressors gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung veranschaulicht; und
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14 ein Block/Ablaufdiagramm auf höherer Ebene eines Verfahrens zur Herstellung von Multi-Gate-Transistoreinheiten gemäß einer Ausführungsform der Grundsätze der vorliegenden Erfindung ist.
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DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
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Multi-Gate-Einheiten stellen aufgrund ihrer Effektivität bei der Unterdrückung von Leckströmen einen ausgezeichneten Baublock für Designs integrierter Schaltungen im Nanometermaßstab bereit. Um jedoch dem steigenden Bedarf an Computereinheiten mit geringem Energieverbrauch zu entsprechen, sollte der Energieverbrauch von Elementen integrierter Schaltungen so stark wie möglich verringert werden. Die Energieeffizienz von Multi-Gate-Einheiten kann durch Verringerung des Widerstands in den Kanalzonen und an den Source- und Drain-Zonen der Einheiten verbessert werden. Zum Beispiel kann der Reihenwiderstand an den Source- und Drain-Zonen von Multi-Gate-Einheiten verringert werden, indem die Finnen solcher Einheiten durch ein selektives epitaxiales Anwachsen von undatiertem Silicium, datiertem Silicium, datiertem Sie oder anderen geeigneten Materialien in Zonen zwischen den Finnen vereinigt werden. Überdies kann der Widerstand in der Kanalzone der Multi-Gate-Einheit durch das Anwenden geeigneter Spannungen verringert werden. Zum Beispiel kann durch des Anwenden von Zugspannungen auf die Kanalzone die Elektronenmobilität in NFET-Einheiten (Feldeffekttransistoren des n-Typs) verbessert werden, während durch das Anwenden von Druckspannungen die Defektelektronenmobilität in PFET-Einheiten (Feldeffekttransistoren des p-Typs) verbessert werden kann. Obwohl das epitaxial angewachsene Material, das verwendet wird, um die Finnen zu vereinigen, ein Mittel zum Anwenden von Spannungen in der Kanalzone zu sein scheint, bietet jedoch das Ersetzen dieses Materials durch einen Stressor aufgrund der Volumen- und Abstandsbeschränkungen von Multi-Gate-Einheiten kleine Spannungsvorteile.
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Gemäß einer Erscheinungsform der Grundsätze der vorliegenden Erfindung kann ein effektiver Stressor in einer Multi-Gate-Einheit realisiert werden, indem Abschnitte der Finnen unterhalb der Kanalzone der Einheit entfernt werden und man in den entstehenden Aussparungen epitaxial Halbleitermaterial anwachsen lässt, um sigmaförmige Stressoren zu bilden, Hier kann der Epi-Stressor aufgrund der Form und der Anordnung der Aussparungen in den Finnen in der Nähe der Kanalzone in die Einheit eingebettet werden, und dadurch kann die Effektivität der Stressoren verbessert werden. Ferner wird, um die Dotierstoffdiffusion in der Kanalzone als ein Ergebnis des Temperns zu beschränken, der sigmaförmige Abschnitt der Stressoren unterhalb der Kanalzone der Finne angeordnet. Die Begrenzung der Dotierstoffdiffusion in der Kanalzone ist wünschenswert, da die Dotierstoffdiffusion die elektrische Gate-Länge effektiv verkürzen und zu einem Leckstrom unterhalb des Schwellenwerts führen würde.
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Wie der Fachmann erkennt, können Erscheinungsformen der vorliegenden Erfindung als ein System, ein Verfahren, eine Einheit oder eine Vorrichtung verkörpert sein. Erscheinungsformen der vorliegenden Erfindung werden unten unter Bezugnahme auf Ablaufdiagramme und/oder Blockdiagramme von Verfahren, Vorrichtungen (Systemen) und Einheiten gemäß Ausführungsformen der Erfindung beschrieben. Die Ablaufdiagramme und Blockdiagramme in den Figuren veranschaulichen die Architektur, die Funktionalität, und den Betrieb möglicher Realisierungen von Systemen, Verfahren, Vorrichtungen und Einheiten gemäß verschiedener Ausführungsformen der vorliegenden Erfindung. Es sollte auch angemerkt werden, dass in einigen alternativen Realisierungen die in dem Block angegebenen Funktionen in anderer Reihenfolge als der in den Figuren angegebenen auftreten können. Zum Beispiel können zwei Blöcke, die aufeinander folgend dargestellt sind, tatsächlich weitgehend gleichzeitig ausgeführt werden, oder die Blöcke können in Abhängigkeit von der beteiligten Funktionalität manchmal in umgekehrter Reihenfolge ausgeführt werden. Es sei auch angemerkt, dass jeder Block der Blockdiagramme und/oder Ablaufdiagramm-Darstellung und Kombinationen von Blöcken in den Blockdiagrammen und/oder der Ablaufdiagramm-Darstellung von Spezialsystemen auf Hardware-Basis realisiert werden können, welche die speziellen Funktionen oder Handlungen durchführen.
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Es versteht sich, dass die vorliegende Erfindung in Form einer gegebenen veranschaulichenden Architektur beschrieben wird, welche ein Substrat aufweist; innerhalb des Umfangs der vorliegenden Erfindung können jedoch andere Architekturen, Strukturen, Substratmaterialien und Verfahrensmerkmale und -schritte variiert werden.
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Es versteht sich auch, dass, wenn ein Element, wie z. B. eine Schicht, eine Zone oder ein Substrat, als „auf” oder „über” einem anderen Element bezeichnet wird, es sich direkt auf dem anderen Element befinden kann, oder dazwischen angeordnete Elemente vorhanden sein können. Wenn im Gegensatz dazu ein Element als „direkt auf” oder „direkt über” einem anderen Element bezeichnet wird, sind keine dazwischen angeordneten Elemente vorhanden. in ähnlicher Weise versteht es sich, dass, wenn ein Element, welches als eine Schicht, eine Zone oder ein Substrat beschrieben ist, als „unterhalb” eines anderen Elements oder „unter” einem anderen Element bezeichnet wird, es sich direkt unterhalb des anderen Elements befinden kann, oder dazwischen angeordnete Elemente vorhanden sein können. Wenn im Gegensatz dazu ein Element als „direkt unterhalb” eines anderen Elements oder „direkt unter” einem anderen Element bezeichnet wird, sind keine dazwischen angeordneten Elemente vorhanden. Es versteht sich auch, dass, wenn ein Element als mit einem anderen Element „verbunden” oder an ein anderes Element „gekoppelt” bezeichnet wird, es direkt mit dem anderen Element verbunden oder daran gekoppelt sein kann, oder dazwischen angeordnete Elemente vorhanden sein können. Wenn im Gegensatz dazu ein Element als mit einem anderen Element „direkt verbunden” oder an ein anderes Element „direkt gekoppelt” bezeichnet wird, sind keine dazwischen angeordneten Elemente vorhanden.
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Ein Design für einen Chip mit integrierten Schaltungen, welcher Multi-Gate-Einheiten gemäß den Grundsätzen der vorliegenden Erfindung aufweist, kann In einer graphischen Computerprogrammiersprache erzeugt und auf einem Computer-Speichermedium (wie z. B. einer Platte, einem Band, einer physischen Festplatte oder einer virtuellen Festplatte, z. B. in einem Speicherzugriffs-Netzwerk) gespeichert werden. Wenn der Designer keine Chips oder photolithographische Masken herstellt, die für die Herstellung von Chips verwendet werden, kann der Designer das resultierende Design direkt oder indirekt durch physische Mittel (z. B. durch Bereitstellen einer Kopie des Speichermediums, auf welchem das Design gespeichert ist) oder elektronisch (z. B. über das Internet) an solche Anlagen senden.
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Das gespeicherte Design wird dann in das geeignete Format (z. B. GDSII) für die Herstellung photolithographischer Masken umgewandelt, welche typischerweise mehrere Kopien des betreffenden Chip-Designs aufweisen, welche auf einem Wafer gebildet werden sollen. Die photolithographischen Masken werden verwendet, um Bereiche des Wafers (und/oder der Schichten darauf) zu definieren, die geätzt oder auf andere Weise bearbeitet werden sollen.
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Verfahren, wie sie hierin beschrieben sind, können bei der Herstellung von Chips mit integrierten Schaltungen angewendet werden, Die resultierenden Chips mit integrierten Schaltungen können vom Hersteller in roher Wafer-Form (d. h. als Eizel-Wafer, der mehrere nicht montierte Chips aufweist), als bloßer Chip oder in montierter Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchip-Montageeinheit (z. B. einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem Träger höherer Ebene befestigt sind) oder in einer Multichip-Montageeinheit (z. B. einen Keramikträger, der Oberflächenverbindungen und/oder vergrabene Verbindungen aufweist) befestigt. In jedem Fall wird der Chip dann als Teil (a) eines Zwischenprodukts, z. B. einer Hauptplatine, oder (b) eines Endprodukts mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungseinheiten integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, welches Chips mit integrierten Schaltungen aufweist, was von Spielzeugen und anderen einfachen Anwendungen bis zu hoch entwickelten Computerprodukten reicht, welche ein Display, eine Tastatur oder eine andere Eingabeeinheit und einen Zentralprozessor aufweisen.
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Bezug nehmend nun auf die Zeichnungen, in welchen gleiche Zahlen für dieselben oder ähnliche Elemente stehen, und zunächst auf 1 bis 13, wird eine Gruppe von Verarbeitungsstufen bei der Herstellung von Multi-Gate-Einheiten gemäß einer beispielhaften Realisierung der Grundsätze der vorliegenden Erfindung veranschaulicht. 1 zeigt ein Substrat 100, in welchem die Multi-Gate-Einheiten gebildet werden können. Hier kann das Substrat ein massives Halbleitersubstrat wie z. B. Silicium sein. Massive Substrate sind gegenüber Silicium-auf-Isolator(SOI)-Substraten zu bevorzugen, da Stressoren tief in den Finnen gebildet werden können, wie hierin unten noch detaillierter beschrieben wird. Außerdem versteht es sich, dass das Substrat 100 ein beliebiges geeignetes Material aufweisen kann und nicht auf ein Siliciumsubstrat beschränkt ist. Zum Beispiel kann das Substrat 100 Galliumarsenid, monokristallines Silicium, Germanium oder ein beliebiges anderes Material oder eine Kombination von Materialien aufweisen, wobei die Grundsätze der vorliegenden Erfindung angewendet werden können. Das Substrat 100 kann ferner andere Merkmale oder Strukturen aufweisen, aus welchen eine Schaltungsvorrichtung aufgebaut ist, und welche in anderen Verfahrensschritten auf oder in dem Halbleitersubstrat gebildet werden.
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Wie in 2 dargestellt, kann auf dem Substrat 100 eine Hartmaske 202 abgeschieden und ein strukturierter Photoresist 204 gebildet werden. Die Hartmaske 202 kann aus SiN, TiN, einer Hartmaske auf Kohlenstoff-Basis oder anderen Materialien aufgebaut sein. Die Hartmaske 202 kann aus beliebigen Materialien aufgebaut sein, welche eine größere Ätzselektivität als das Substratmaterial aufweisen. Wenn zum Beispiel als Substrat 700 Silicium verwendet wird, kann es sich bei der Hartmaske 706 um Siliciumdioxid, Siliciumnitrid oder ein aufgeschleudertes Dielektrikum (Spin-On-Dielectric, SOD) oder SiCN-Dünnschichten handeln. Des Weiteren können die frei liegenden Bereiche der Hartmaske 202 geätzt werden, und der Photoresist 204 kann entfernt werden, um die Finnen 302 zu bilden, wie in 3 dargestellt. Die Ätzbehandlung kann durch reaktives Ionenätzen erfolgen. Ein typisches Ätzgas, das verwendet werden kann, ist ein Gemisch aus HBr und O2 bei Raumtemperatur oder einer geringfügig höheren Temperatur.
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Danach kann auf der resultierenden Struktur ein STI-Dielektrikum 402 (Shallow Trench Isolation, Flache Grabenisolierung) abgeschieden werden, wie in 4 dargestellt. Bei dem STI-Dielektrikum 402 kann es sich zum Beispiel um Siliciumdioxid handeln. Hier kann eine chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD) durchgeführt werden, um den relativ geringen Raum zwischen den Finnen zu füllen. Für die Abscheidung wird eine TFOS(Tetraethylorthosilicat)/Ozon-Vorstufe bevorzugt. Außerdem können Dielektrikumszonen 602 gebildet werden, um die verschiedenen Multi-Gate-Einheiten zu isolieren. Zum Beispiel kann an dem Dielektrikum 402 ein Verfahren der chemisch-mechanischen Planarisierung (CMP) angewendet werden, und die Hartmaske 202 kann entfernt werden, um die Finnen 302 freizulegen, wie in 5 dargestellt. Ferner können, wie in 6 dargestellt, Dielektrikums-Aussparungen gebildet werden, und Dotierstoffe können implantiert werden, um einen Dotierstoffübergang zu erzeugen und dadurch die Finnen 302 von dem Substrat zu isolieren. Die Finnen könne unter Anwendung eines geeigneten Dotierverfahrens mit geeigneten isolierenden Dotierstoffen dotiert werden. Zum Beispiel kann es sich für eine Übergangsisolierung bei den Dotierstoffen um Kohlenstoff handeln, und sie können durch Ionenimplantation, Plasmadotierung oder epitaxiale Festphasendiffusion eingebracht werden. Hier erfolgt die Implantation 604 abgewinkelt, um eine angemessene Isolierung der Finne 606 von dem Substrat sicherzustellen. Der Implantationswinkel hängt von der Finnenhöhe und vom Finnenabstand ab. Bevorzugte Implantationswinkel reichen von etwa 7° bis etwa 20°.
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Bezug nehmend auf 7, kann über den Finnen 606 eine Gate-Struktur 606 gebildet werden. Die Gate-Struktur 702 kann ein Gate-Dielektrikum hoher Dielektrizitätskonstante k, welches die Finnen 606 überlagert, und ein Polysilicium-Material über dem Gate-Dielektrikum aufweisen, welche die Gate-Zone 704 bilden. Diese Gate-Zone hoher Dielektrizitätskonstante k kann mit verschiedenen leitfähigen Materialien in Kontakt gebracht werden, um ihre Austrittsarbeit einzustellen. Mögliche leitfähige Materialien, die für diesen Zweck verwendet werden können, schließen zum Beispiel TiN, TaN, TaC und W ein. Die Gate-Struktur 702 kann ferner einen Abstandhalter 706 aufweisen, um die Gate-Zone 602 in nachfolgenden Verarbeitungsschritten zu schützen, Hier kann der Abstandhalter 706 aus einem Nitrid wie z. B. Siliciumnitrid aufgebaut sein. Der Abstandhalter 706 kann durch Abscheiden des Nitridmaterials über der Gate-Zone 704 und Durchführen geeigneter Ätzverfahren gebildet werden.
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Wie in 7 bis 8 abgebildet, können Abschnitte 708 der Finnen 606 entfernt werden, um gerichtete Aussparungen zu bilden und die Kanalzone 802 der Finnen frei zu legen. Das Entfernen einer Siliciumfinne im S/D-Bereich kann zum Beispiel durch die Durchführung einer Silicium-Ätzbehandlung unter Anwendung eines anisotropen Verfahrens des reaktiven Ionenätzens (RIE) realisiert werden. Das Ätzverfahren kann unter Verwendung von Gasgemischen aus SF6, O2 und CHF3 durchgeführt werden. Das RIE kann durch der Einsatz eines Parallelplattensystems mit einem Funkfrequenzgenerator, der bei 13,66 MHz arbeitet, und einem automatischen Funkfrequenz-Anpassungsnetzwerk realisiert werden. Die Temperatur der unteren Elektrode kann zwischen etwa 10°C und etwa 60°C liegen und kann durch Rückseitenenrwärmung oder Kühlung unter Verwendung eines Ölbadsystems mit Temperaturregelung gesteuert werden.
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Ferner kann entlang der Seite der Gate-Struktur 702 und der frei liegenden Kanalzonen 802 der Finnen ein Abstandhalter 902 gebildet werden, um den Finnenkanal während der folgenden Ätzverfahren zu schützen. Der Abstandhalter 902 kann aus einem Dielektrikumsmaterial hergestellt sein. Zum Beispiel kann es sich bei dem Abstandhalter 902 um ein Oxid handeln. Alternativ kann der Abstandhalter 902 ein Siliciumnitrid-Abstandhalter sein. Außerdem kann der Abstandhalter 902 unter Verwendung einer Vielfalt von Vorstufen, wie zum Beispiel N2H4, NH3 usw., durch CVD, Atomschichtabscheidung (ALD) oder Molekularschichtabscheidung (MLD) abgeschieden werden.
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Wie in 10 dargestellt, kann unterhalb der Kanalzone 802 einer Finne eine sigmaförmige Aussparung 1004 gebildet werden. Zum Beispiel kann ein Nassätzverfahren eingesetzt werden, um die Aussparungen 1004 zu bilden. Des Verfahren kann mit einem Silicium-Ätzverfahren begonnen werden, welches auf Chlor basieren kann, um die Finnen zurückzunehmen, wie oben beschrieben. Anschließend kann eine nasschemische Lösung, z. B. KOH oder NH4OH, verwendet werden, um den gerichteten Aussparungsabschnitt unterhalb der Kanalzone 802 zu bilden. Anschließend kann eine epitaxiale Silicium-Pufferschicht gebildet werden, Durch die Verwendung des Abstandhalters 902 während des Nassätzverfahrens wird sichergestellt, dass die Kanalzone 802 intakt bleibt und dass die sigmaförmige Aussparung unterhalb der Kanalzone 802 gebildet wird, wie in 11 dargestellt. 11 bietet eine Ansicht der resultierenden Multi-Gate-Einheit entlang dem Querschnitt A-A' 1002 in 10. Wie in 11 dargestellt, weist der Rest der Finne nach der Bildung der Aussparung einen unteren Abschnitt 1012, einen sigmaförmigen Abschnitt 1006 und den Kanalabschnitt 802 zwischen dem Source-Bereich 1008 und dem Drain-Bereich 1010 der Multi-Gate-Einheit auf. In der beisplelhaften Ausführungsform, die in 11 dargestellt ist, weist der Kanalabschnitt 802 eine gemeinsame Breite mit der Gate-Struktur 702 auf und behält die Höhe der ursprünglichen Finne 606 oberhalb der Fläche der STI-Zone 602, welche an die Finne grenzt, Hier ist der sigmaförmige Abschnitt 1006 unterhalb des Kanals 802 ausgebildet, um die folgende Dotierstoffdiffusion von der Source- 1008 und/oder Drain-Zone 1010 zu der Kanalzone während eines Temperverfahrens zu begrenzen. Durch die Diffusion würde die elektrische Gate-Länge effektiv verkürzt, und dies würde zu einem Leckstrom unterhalb des Schwellenwerts führen, Ferner sollte auch angemerkt werden, dass die Aussparungstiefe 1014 unterhalb der oberen Fläche der STI-Zone 602 so optimiert werden kann, dass die Spannung auf der Kanalzone 802 verstärkt wird, Die optimale Tiefe kann auf der Grundlage der Finnenhöhe und der Stelle der Spitze der Sigmaform (d. h. an die Zentren der Einkerbungen im Abschnitt 1006 angrenzend) des Stressormaterials bestimmt werden, des in der Struktur verwendet wird.
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Wie in 12 dargestellt, welche auch eine Ansicht entlang dem A-A'-Querschnitt 1002 bietet, können die Abstandhalter 902 entfernt werden, und ein Verfahren des epitaxialen Anwachsens kann angewendet werden, um die Aussparungen 1004 mit einem geeigneten Stressormaterial 1202 zu füllen. Zum Beispiel kann des Stressormaterial 1202, wie oben angegeben, SiGe sein. Die Epitaxie der verspannten Schicht kann in einem Ultrahochvakuum-CVD- oder einem Niederdruck-CVD-System realisiert werden. Es kann Kohlenstoff zugegeben werden, um die Diffusion von Bor zu unterdrücken, ohne die Leistungsfähigkeit zu beeinträchtigen. Die Reinigung eines Siliciumsubstrats kann durch eine Kombination aus einer nasschemischen Behandlung ex situ, z. B. unter Verwendung von SC-2, HCl, H2O2 und H2O bei etwa 75°C bis etwa 85°C, und einem thermischen H2-Vorbehandlungsverfahren in situ erreicht werden, das vor der epitaxialen Abscheidung bei etwa 850°C in der Reaktionskammer durchgeführt wird. Nach dem Reinigen der Substratfläche kann in einer Ausführungsform, bei welcher SiGe als Stressormaterial 1202 verwendet wird, die Heteroepitaxie des Stressormaterials in Abhängigkeit von den Parametern der Target-Schicht, insbesondere dem Ge-Gehalt, bei etwa 500°C bis etwa 700°C durchgeführt werden. GeH4 oder SiGe4 können die Quellen für das Anwachsen des SiGe sein, und als Trägergas kann Wasserstoff verwendet werden, Um die Kanalzone mit einer Spannung zu versehen, kann der Stressor 1202 so konfiguriert sein, dass er eine Kristallgitterstruktur aufweist, die sich von der Gitterstruktur des Kanalabschnitts 802, des sigmaförmigen Abschnitts 1006 und des unteren Abschnitts 1012 der ursprünglichen Finne unterscheidet, Das epitaxiale Anwachsen kann sich oberhalb der STI-Zonen 602 bis zu der Höhe der ursprünglichen Finne fortsetzen, welche in dieser Ausführungsform die Oberseite der Kanalzone 802 ist, wie in 13 dargestellt. Gegebenenfalls kann eine weitere Übergangsimplantation gebildet werden, wie oben in Bezug auf 6 beschrieben, um sicherzustellen, dass das Substrat von den Finnen isoliert ist. Source- und Drain-Zonen können durch Dotieren der Bereiche gebildet werden, die durch die Erweiterungen der ursprünglichen Finnen 606 belegt sind, Die Bereiche können zum Beispiel während des Verfahrens des epitaxialen Anwachsens, das oben in Bezug auf 12 beschrieben ist, in situ dotiert werden oder können anschließend durch Ionenimplantation dotiert werden. Die Dotierung kann unter Anwendung eines beliebigen geeigneten Dotierverfahrens mit geeigneten Dotierstoffen des p- oder n-Type durchgeführt werden. Anschließend kann die Herstellung der Einheiten abgeschlossen werden. Zum Beispiel können Kontakte, Durchkontaktierungen, Metallleitungen und/oder Zwischenschichtdielektrika usw, gebildet werden, wie es auf dem Fachgebiet bekannt ist, um die beispielhaften Multi-Gate-Einheiten fertig zu stellen.
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Es sollte angemerkt werden, dass, obwohl in 1 bis 13 nur die Herstellung von zwei Multi-Gate-Einheiten dargestellt ist, die eine gemeinsame Gate-Struktur aufweisen, auf dieselbe Weise wie oben beschrieben eine größere Anzahl an Multi-Gate-Einheiten hergestellt werden kann, welche die gemeinsame Gate-Struktur aufweisen. Ferner können auf dieselbe Weise wie oben beschrieben auch verschiedene Gruppen von Multi-Gate-Einheiten gebildet werden, welche jeweils ihre eigene entsprechende Gate-Struktur gemeinsam aufweisen, um eine Schaltungsvorrichtung herzustellen.
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Bezug nehmend nun auf 14 mit weiterer Bezugnahme auf 1 bis 13, wird veranschaulichend ein Verfahren 1400 zur Herstellung mehrerer Multi-Gate-Einheiten dargestellt, welche ein Teil einer Schaltungsvorrichtung sein können. Es versteht sich, dass die oben beschriebenen Erscheinungsformen der Multi-Gate-Einheiten und ihrer Herstellung in das Verfahren 1400 und in die gemäß dem Verfahren 1400 hergestellten Multi-Gate-Einheiten integriert werden können. Das Verfahren 1400 kann mit dem Schritt 1402 beginnen, in welchem Finnen und eine Gate-Struktur gebildet werden können. Zum Beispiel können die Finnen 806 und die Gate-Struktur 702 gebildet werden, wie oben in Bezug auf 1 bis 7 beschrieben. Wie in 7 dargestellt, kann die Gate-Struktur auf mehreren Flächen der Finnen 605 angeordnet sein. In der speziellen Ausführungsform, die in 7 dargestellt ist, kann die Gate-Struktur 702 auf der oberen Fläche und Abschnitten der Seitenflächen jeder der Finnen 602 angeordnet sein.
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Im Schritt 1404 kann zumindest ein Abschnitt einer Erweiterung jeder Finne entfernt werden, um einen zurückgenommenen Abschnitt mit mindestens einer abgewinkelten Einkerbung in jeder der Finnen zu bilden. Zum Beispiel können Abschnitte der Erwelterungen jeder Finne entfernt werden, um die Aussparungen 1004 und zurückgenommenen Abschnitte 1006 zu bilden, wie oben in Bezug auf 8 bis 11 beschrieben. Ferner können in mehreren der Finnen für die Multi-Gate-Einheiten, die gemäß dem Verfahren 1400 hergestellt werden, eine Aussparung 1004 und ein zurückgenommener Abschnitt 1006 gebildet werden. Wie in 11 dargestellt, kann sich der zurückgenommene Abschnitt 1006 unterhalb der Gate-Struktur 702 und unterhalb der Kanalzone 802 der entsprechenden Finne befinden. Ferner kann der zurückgenommene Abschnitt 1008 abgewinkelte Einkerbungen aufweisen. Zum Beispiel können die abgewinkelten Einkerbungen, wie in 11 dargestellt und wie oben beschrieben, sigmaförmig sein, um zu ermöglichen, dass ein Stressormaterial die Kanalzone 802 mit einer verstärkten Spannung versieht und dadurch die Mobilität von Ladungsträgern in der Kanalzone 802 erhöht. Ferner können die abgewinkelten Einkerbungen im unteren Bereich der Kanalzone 802 beginnen, wie zum Beispiel in 11 dargestellt. Die Kanalzone 802 stellt in Reaktion auf die Aktivierung durch die Gate-Struktur 702 einen leitfähigen Kanal zwischen einem Source- und Drain-Anschluss der Multi-Gate-Einheit bereit. Es sollte auch angemerkt werden, dass die Erweiterungen der Finnen 602 nicht vollständig entfernt werden müssen, Zum Beispiel kann, wie oben beschrieben, ein Basisabschnitt 1012 der Finnen 602 verbleiben, nachdem der Abschnitt der Erweiterung entfernt ist. Der Bassabschnitt 1012 kann sich unterhalb des zurückgenommenen Abschnitts 1006 befinden und kann sich von unterhalb der Kanalzone 802 bis zum Ende der Erweiterungen der ursprünglichen Finne 602 erstrecken, wie in 10 bis 11 dargestellt.
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Im Schritt 1406 kann man in den abgewinkelten Einkerbungen und entlang den Kanalzonen Anschlusserweiterungen anwachsen lassen, um Stressoren zu bilden. Zum Beispiel kann auf jeder Seite der Gate-Struktur 702 ein Stressor 1202 gebildet werden, wie oben in Bezug auf 12 und 13 beschrieben. Wie in 12 veranschaulicht, kann man die Stressoren 1202 innerhalb der sigmaförmigen abgewinkelten Einkerbungen des zurückgenommenen Abschnitts 1006 unterhalb der Kanalzone 802 und entlang den Seitenflächen der Kanalzone 802 anwachsen lassen. Ferner kann der Stressor 1202 aufgrund seiner Nähe zu der Kanalzone in den abgewinkelten Einkerbungen des zurückgenommenen Abschnitts 1006 die Kanalzone 802 effektiver mit einer Spannung versehen, um die Ladungsträgermobilität in der Kanalzone 802 zu erhöhen. Überdies kann man, wie oben in Bezug auf 12 bis 13 beschrieben, die Stressoren 1202 in die Aussparungen 1004 und über mehreren der Basisabschnitte 1012 auf einer oder beiden Seiten der Gate-Struktur 702 anwachsen lassen. Außerdem können in den Stressoren 1202 mit geeigneten Dotierstoffen unter Anwendung eines geeigneten Dotierverfahrens Source- und Drain-Erweiterungen gebildet werden, zum Beispiel wie oben in Bezug auf 13 beschrieben. Hier können Zonen 1302 des Stressors 1202, die sich oberhalb der Basisabschnitte 1012 befinden und an Seitenflächen der Kanalzone 802 grenzen, zum Beispiel durch Ionenimplantation oder In-situ-Dotierung dotiert werden, um Source-Anschlusserweiterungen der Multi-Gate-Einheiten zu bilden. Außerdem können Zonen 1304 des Stressors 1202, die sich auf der gegenüber liegenden Seite der Gate-Struktur 702 oberhalb der Basisabschnitte 1012 befinden und an Seitenflächen der Kanalzone 802 grenzen, in ähnlicher Weise dotiert werden, um Drain-Anschlusserweiterungen der Multi-Gate-Einheiten zu bilden. Es sollte angemerkt werden, dass eine Anschlusserweiterung durch die Zone des Stressors 1202 umrissen werden kann, welche den Abschnitt einer Finne auf einer gegebenen Seite der Gate-Struktur 702 besetzt, der im Schritt 1404 entfernt wird. Es versteht sich jedoch, dass nicht die gesamte Anschlusserweiterung dotiert werden muss, um Ausführungsformen der Grundsätze der vorliegenden Erfindung zu realisieren. Die Anschlusserweiterungen können mit jeder der Kanalzonen der Multi-Gate-Einheiten in Kontakt stehen, können sich in jede der Einkerbungen unterhalb der Kanalzonen der Multi-Gate-Einheiten erstrecken und können die Kanalzone mit Spannungen versehen, um die Ladungsträgermobilität in den Kanalzonen zu erhöhen. Zum Beispiel kann Jede der Anschlusserweiterungen auf einer gegebenen Seite der Gate-Struktur ein Teil einer zusammenhängenden Gitterstruktur sein, die durch den Stressor 1202 gebildet wird. Ferner kann sich die Gitterstruktur des Stressors 1202 von jeder der Gitterstrukturen unterscheiden, die durch die verbleibenden Abschnitte der ursprünglichen Finnen gebildet werden. Speziell kann sich die Gitterstruktur des Stressors 1202 von der zusammenhängenden Gitterstruktur unterscheiden, die durch die Kanalzone 802, den zurückgenommenen Abschnitt 1006 und den Basisabschnitt 1012 einer gegebenen Multi-Gate-Einheit gebildet wird. Anschließend kann im Schritt 1408 die Herstellung der Multi-Gate-Einheiten abgeschlossen werden. Zum Beispiel können, wie oben angegeben, Kontakte, Durchkontaktierungen, Metallleitungen und/oder Zwischenschichtdielektrika usw. gebildet werden, wie es auf dem Fachgebiet bekannt ist, um die beispielhaften Multi-Gate-Einheiten fertig zu stellen.
