DE102015120488B4 - Verfahren zur Herstellung von zugverspannten Silizium-Rippen und druckverspannten Silizium-Germanium-Rippen für CMOS FinFET-Bauelemente - Google Patents

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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

Verfahren, welches umfasst:Abscheiden einer Hartmaske (30) auf eine zugverspannte Siliziumhalbleiterschicht (16), die von einem Substrat (12) getragen wird;Strukturieren der Hartmaske (30, 36) und der zugverspannten Siliziumhalbleiterschicht (16) in mehrere Rippen (50), wobei die mehreren Rippen (50) eine erste Gruppe von Rippen in einem ersten Bereich des Substrats (12) und eine zweite Gruppe von Rippen in einem zweiten Bereich des Substrats (12) umfassen;Ausbilden von Seitenwand-Spacern (62, 72) auf den mehreren Rippen (50);Abscheiden und Strukturieren eines zugverspannten Materials (90), um die zweite Gruppe von Rippen in dem zweiten Bereich (20) zu bedecken, jedoch nicht die erste Gruppe von Rippen zu bedecken;Durchführen eines Glühens, welches den zugverspannten Siliziumhalbleiter der zweiten Gruppe von Rippen in dem zweiten Bereich (20) des Substrats (12) entspannt;Abscheiden und Strukturieren eines Maskierungsmaterials um die erste Gruppe von Rippen in dem ersten Bereich (18) des Substrats (12) zu bedecken, jedoch nicht die zweite Gruppe von Rippen zu bedecken;Vorsehen von Silizium- Germanium- Material (120; 122) auf der zweiten Gruppe von Rippen in dem zweiten Bereich des Substrats (12);Bewirken einer Diffusion von Germanium aus dem Silizium-Germanium-Material in die zweite Gruppe von Rippen, um druckverspannte Silizium-Germanium-Halbleiterrippen in dem zweiten Bereich (20) des Substrats (12) zu erzeugen; undEntfernen des Maskierungsmaterials, wobei die zugverspannten Silizium-Halbleiterrippen in dem ersten Bereich (18) des Substrats (12) sind.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft integrierte Schaltungen und insbesondere ein Feldeffekttransistor- (FET-) Bauelement, welches unter Verwendung aus Halbleitermaterial hergestellt ist, wobei NFET-Bauelemente zugverspanntes Silizium-Rippenmaterial verwenden und PFET-Bauelemente druckverspanntes Silizium-Germanium-Rippenmaterial verwenden.
  • STAND DER TECHNIK
  • Den Fachleuten ist bekannt, dass zugverspanntes Silizium- (Si-) Material für eine erhöhte Elektronenmobilität und verbesserte Leistungsfähigkeit im Hinblick auf n-Kanal-Metall-Oxid-Halbleiter- (Metal Oxide Semiconductor, MOS-) Feldeffekttransistor- (Field Effect Transistor, FET) Bauelemente sorgt. Viele Designs integrierter Schaltungen erfordern jedoch ebenso die Verwendung von p-Kanal-MOSFET-Bauelementen. Schaltungen dieses Typs werden gewöhnlich als komplementäre Metall-Oxid-Halbleiter-(Complementary Metal Oxide Semiconductor, CMOS-) Schaltungen bezeichnet. Leider ist zugverspanntes Siliziummaterial für den Betrieb von p-Kanal-MOSFET-Bauelementen nachteilig, für welche stattdessen druckverspanntes Silizium-Germanium- (SiGe-) Material zu bevorzugen ist, um die Lochmobilität zu erhöhen und die Leistungsfähigkeit zu verbessern. Die Integration von zugverspanntem Siliziummaterial und druckverspanntem Silizium-Germanium-Material auf einem gemeinsamen Substrat zur Unterstützung der Herstellung von CMOS-Schaltungen hat sich als eine schwierige Aufgabe erwiesen.
  • Der Stand der Technik lehrt die Herstellung integrierter Schaltungen, welche Feldeffekttransistoren vom FinFET-Typ verwenden. Der FinFET-Transistor umfasst einen Kanalbereich, welcher so ausgerichtet ist, dass er einen elektrischen Strom parallel zur Oberfläche des Substrats leitet. Der Kanalbereich ist in einem lang gestreckten Abschnitt aus Halbleitermaterial vorgesehen, der als eine „Rippe“ bezeichnet wird. Der Source- und der Drain-Bereich des Transistors sind in dem lang gestreckten Abschnitt beiderseits des Kanalbereichs ausgebildet. Ein Gate ist so angeordnet, dass es sich am Ort des Kanalbereichs über dem lang gestreckten Abschnitt und auf beiden gegenüberliegenden Seiten desselben erstreckt, um eine Steuerung des leitenden Zustands des Transistors zu gewährleisten. Dieses FinFET-Design ist gut zur Herstellung eines Mehrkanal-Transistors geeignet, in welchem mehrere lang gestreckte Abschnitte parallel ausgebildet sind, um benachbarte Kanalbereiche zu definieren, welche voneinander durch einen Zwischen-Gate-Abschnitt des Transistor-Gates getrennt sind, der die mehreren lang gestreckten Abschnitte mit einer senkrechten Ausrichtung überspannt.
  • Für die Herstellung von CMOS-Schaltungen mit FinFET-Bauelementen ist es zu bevorzugen, dass der lang gestreckte Abschnitt aus Halbleitermaterial (d. h. die Rippe) der n-Kanal-MOSFET-Bauelemente aus zugverspanntem Silizium-Material hergestellt wird, und dass der lang gestreckte Abschnitt aus Halbleitermaterial (d. h. die Rippe) der p-Kanal-MOSFET-Bauelemente aus druckverspanntem Silizium-Germanium- (SiGe-) Material hergestellt wird. Es hat sich jedoch als schwierig erwiesen, eine Entspannung des zugverspannten Silizium-Materials auf einem Substrat zu erzielen, um die Bildung von druckverspanntem Silizium-Germanium-Material zu unterstützen. Anders ausgedrückt, das Vorsehen sowohl von zugverspanntem Silizium-Material als auch von druckverspanntem Silizium-Germanium-Material auf einem Substrat für Stützrippen von CMOS-Schaltungen ist eine schwierige Aufgabe.
  • Es wird allgemein auf die US 2015/0 118 823 A1 hingewiesen, aus der z.B. zur Herstellung von FinFETs Verfahren bekannt sind, in denen eine Verspannung einer vorgespannte Halbleiterschicht uniaxial vergrößert, uniaxial relaxiert und/oder uniaxial umgekehrt (von Zug nach Druckverspannung oder vice versa) werden kann. Sie beschreibt insbesondere ein Verfahren bei dem ein Verspannungsmaterial in Gräben in dem Halbleitermaterial abgeschieden, eine Wärmebehandlung durchgeführt wird und das Verspannungsmaterial anschließend entfernt wird. Durch die Wärmebehandlung wird die Viskosität einer unter dem Halbleitermaterial liegenden Isolatorschicht kurzzeitig erhöht, so dass die Isolierschicht relaxiert, und bei der anschließenden Abkühlung wird die eingebrachte Verspannung im Halbleitermaterial erhalten. Die US 2015 / 0 118 823 A 1 gibt jedoch weder einen Hinweis darauf, zur Relaxation einer zugverspannten Halbleiterschicht ein zugverspanntes Verspannungsmaterial zu verwenden, noch legt sie es nahe erst eine i.W. Relaxation eines Teils von Finnen mit der Methode der US 2015 / 0 118 823 A zu führen und dann eine gewünschte Druckverspannung durch eine Diffusion von Germanium einzufügen, insbesondere damitder Methode der US 2015 / 0 118 823 A die Druckverspannung bereits mit einem Schritt erreicht werden kann.
  • Weiterhin wird auf die US 2011/0 027 978 A1 hingewiesen, aus der bekannt ist, in FinFETs verschiedene Verspannungen durch Rekristallisierung von amorphisierten Bereichen unter temporären Verspannungsschichten zu erzeugen. Bei diesen Verfahren wird eine zwischenzeitliche Relaxierung i.W. durch die Amorphisierung bewirkt, nicht durch einen Glühprozess.
  • Dementsprechend besteht in der Technik Bedarf an einem Herstellungsverfahren, welches sowohl zugverspanntes Silizium-Material als auch druckverspanntes Silizium-Germanium-Material für die Ausbildung von CMOS FinFET-Bauelementen integrieren kann.
  • KURZDARSTELLUNG
  • Bei einer Ausführungsform umfasst ein Verfahren: Abscheiden einer Hartmaske auf eine zugverspannte Siliziumhalbleiterschicht, die von einem Substrat getragen wird; Strukturieren der Hartmaske und der zugverspannten Siliziumhalbleiterschicht in mehrere Rippen, wobei die mehreren Rippen eine erste Gruppe von Rippen in einem ersten Bereich des Substrats und eine zweite Gruppe von Rippen in einem zweiten Bereich des Substrats umfassen; Ausbilden von Seitenwand-Spacern auf den mehreren Rippen; Abscheiden und Strukturieren eines zugverspannten Materials, um die zweite Gruppe von Rippen in dem zweiten Bereich zu bedecken, jedoch nicht die erste Gruppe von Rippen zu bedecken; Durchführen eines Glühens, welches den zugverspannten Siliziumhalbleiter der zweiten Gruppe von Rippen in dem zweiten Bereich des Substrats entspannt; Abscheiden und Strukturieren eines Maskierungsmaterials, um die erste Gruppe von Rippen in dem ersten Bereich des Substrats zu bedecken, jedoch nicht die zweite Gruppe von Rippen zu bedecken; Vorsehen von Silizium-Germanium-Material auf der zweiten Gruppe von Rippen in dem zweiten Bereich des Substrats; Bewirken einer Diffusion von Germanium aus dem Silizium-Germanium-Material in die zweite Gruppe von Rippen, um druckverspannte Silizium-Germanium-Halbleiterrippen in dem zweiten Bereich des Substrats zu erzeugen; und Entfernen des Maskierungsmaterials, wobei die zugverspannten Silizium-Halbleiterrippen in dem ersten Bereich des Substrats sind.
  • Bei einer Ausführungsform umfasst ein Verfahren: Abscheiden einer Hartmaske auf eine zugverspannte Halbleiterschicht eines Substrats; Strukturieren der Hartmaske und der zugverspannten Halbleiterschicht in mehrere Rippen, wobei die mehreren Rippen eine erste Gruppe von Rippen in einem ersten Bereich des Substrats und eine zweite Gruppe von Rippen in einem zweiten Bereich des Substrats umfassen; Ausbilden und Strukturieren eines zugverspannten Materials, so dass das zugverspannte Material die zweite Gruppe von Rippen bedeckt, jedoch nicht die erste Gruppe von Rippen bedeckt; Durchführen eines Glühens, während das zugverspannte Material die zweite Gruppe von Rippen bedeckt, jedoch nicht die erste Gruppe von Rippen bedeckt, welches das zugverspannte Halbleitermaterial in der zweiten Gruppe von Rippen entspannt, was zu einer relativ niedrigeren Zugspannung in der zweiten Gruppe von Rippen führt, als in der ersten Gruppe von Rippen; Ausbilden und Strukturieren eines Maskierungsmaterials, so dass das Maskierungsmaterial die erste Gruppe von Rippen bedeckt, jedoch nicht die zweite Gruppe von Rippen bedeckt; Ausbilden eines zweiten Halbleitermaterials auf der zweiten Gruppe von Rippen, wobei das zweite Halbleitermaterial Germanium umfasst; Bewirken einer Diffusion von Germanium aus dem zweiten Halbleitermaterial in die zweite Gruppe von Rippen, um druckverspannte Halbleiterrippen in dem zweiten Bereich des Substrats zu erzeugen; und Entfernen des Maskierungsmaterials, wobei die zugverspannten Halbleiterrippen in dem ersten Bereich des Substrats sind.
  • Bei einer Ausführungsform umfasst ein Verfahren: Abscheiden einer Hartmaske auf eine zugverspannte Siliziumhalbleiterschicht, die von einem Substrat getragen wird; Strukturieren der Hartmaske und der zugverspannten Siliziumhalbleiterschicht in mehrere Rippen, wobei die mehreren Rippen eine erste Gruppe von Rippen in einem ersten Bereich des Substrats und eine zweite Gruppe von Rippen in einem zweiten Bereich des Substrats umfassen; Ausbilden von Seitenwand-Spacern auf den mehreren Rippen; Bedecken der zweiten Gruppe von Rippen in dem zweiten Bereich mit einem zugverspannten Material, welches nicht die erste Gruppe von Rippen bedeckt; Durchführen eines Glühens, welches das zugverspannten Siliziumhalbleitermaterial in der zweiten Gruppe von Rippen entspannt, um entspannte Silizium-Halbleiterrippen in dem zweiten Bereich des Substrats zu erzeugen; Bedecken der ersten Gruppe von Rippen in dem ersten Bereich des Substrats mit einem Maskierungsmaterial, welches nicht die zweite Gruppe von Rippen bedeckt; Vorsehen von Silizium-Germanium-Material auf den entspannten Silizium-Halbleiterrippen in dem zweiten Bereich des Substrats; Bewirken einer Diffusion von Germanium aus dem Silizium-Germanium-Material in die entspannten Silizium-Halbleiterrippen, um druckverspannte Silizium-Germanium-Halbleiterrippen in dem zweiten Bereich des Substrats zu erzeugen; und Entfernen des Maskierungsmaterials, wobei die zugverspannten Silizium-Halbleiterrippen in dem ersten Bereich des Substrats sind.
  • Bei einer Ausführungsform werden die zugverspannten Silizium-Halbleiterrippen in dem ersten Bereich des Substrats verwendet, um FinFET-Transistoren eines ersten Leitfähigkeitstyps herzustellen, und die druckverspannten Silizium-Germanium-Halbleiterrippen in dem zweiten Bereich des Substrats werden verwendet, um FinFET-Transistoren eines zweiten Leitfähigkeitstyps herzustellen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Zum besseren Verständnis der Ausführungsformen wird nun, lediglich als Beispiel, auf die beigefügten Figuren Bezug genommen, wobei:
    • die 1-21 B Prozessschritte bei der Herstellung von CMOS FinFET-Bauelementen veranschaulichen.
  • AUSFÜHRLICHE BESCHREIBUNG DER ZEICHNUNGEN
  • Es wird nun auf die 1-21 B Bezug genommen, welche die bei der Herstellung von CMOS FinFET-Bauelementen veranschaulichen. Es versteht sich, dass Merkmale in den Zeichnungen nicht unbedingt maßstabsgetreu dargestellt sind.
  • 1 zeigt ein Silizium-auf-Isolator- (Silicon On Insulator, SOI-) Halbleitersubstrat 10, das ein Halbleitersubstrat 12, eine Isolierschicht 14 und eine zugverspannte Siliziumhalbleiterschicht 16 in einem Stapel eines Wafers umfasst. Ein solches Substrat wird in der Technik gewöhnlich mit dem Akronym sSOI bezeichnet, wobei das kleine „s“ für den Begriff „strained“ (verspannt) steht. Die zugverspannte Siliziumhalbleiterschicht 16 kann gemäß der Anmeldung dotiert sein, oder sie kann, alternativ dazu, undotiert sein, wobei in diesem Falle das sSOI-Substrat 10 vom „vollständig verarmten“ Typ ist. Die zugverspannte Halbleiterschicht 16 kann zum Beispiel eine Dicke von 30-50 nm aufweisen. Die Isolierschicht 14 wird in der Technik gewöhnlich als vergrabene Oxidschicht (Buried Oxide Layer, BOX) bezeichnet. Das Substrat 10 weist einen Bereich 18 auf, welcher für die Ausbildung von Bauelementen einer ersten Polarität (z. B. n-Kanal-Bauelementen) (NFET) reserviert ist, und einen Bereich 20, welcher für die Ausbildung von Bauelementen einer zweiten, entgegengesetzten Polarität (z. B. p-Kanal-Bauelementen) (PFET) reserviert ist.
  • Eine Hartmaske 30, die eine Schicht aus Siliziumnitrid (SiN) 34 umfasst, wird anschließend auf der Halbleiterschicht 16 abgeschieden. Die Siliziumnitridschicht 34 kann zum Beispiel unter Anwendung eines Prozesses der chemischen Gasphasenabscheidung (Chemical Vapor Deposition, CVD) mit einer Dicke von zum Beispiel ungefähr 20 nm abgeschieden werden. Das Ergebnis ist in 2 dargestellt.
  • Ein lithographischer Prozess, wie in der Technik bekannt, wird anschließend angewendet, um aus der zugverspannten Siliziumhalbleiterschicht 16 mehrere Rippen 50 zu definieren. Die Hartmaske 30 wird so strukturiert, dass Maskenmaterial 36 an den gewünschten Positionen der Rippen 50 verbleibt. Danach wird ein Ätzvorgang, wie etwa eine anisotrope Trockenätzung, durch die Maske hindurch durchgeführt, um Öffnungen 52 in der Schicht 16 auf jeder Seite jeder Rippe 50 zu öffnen. Bei einer bevorzugten Ausführungsform mit dem sSOl-Substrat erstreckt sich zum Beispiel die Ätzung, welche die Rippen 50 definiert, bis zu einer Tiefe, welche die Isolierschicht 14 erreich. Jede Rippe 50 besteht dementsprechend aus einem zugverspannten Silizium-Halbleiterrippenbereich 16' und dem Maskenmaterial 36. Die Rippen 50 können eine Breite von 6-12 nm und ein Rastermaß von 25-30 nm (mit einem Zwischenraum zwischen benachbarten Rippen von 17-22 nm) aufweisen. Das Ergebnis des Ätzprozesses zur Rippenbildung ist in 3 dargestellt.
  • Anschließend wird eine konforme Abscheidung einer Schicht 60 aus Siliziumoxid (SiO2) unter Anwendung eines Verfahrens der atomaren Schichtabscheidung durchgeführt. Die Schicht 60 kann eine Dicke von ungefähr 3 nm aufweisen. Siehe 4. Danach wird eine direktionale Ätzung, wie etwa eine reaktive Ionenätzung (Reactive Ion Etch, RIE), durchgeführt, um einen Oxid-Seitenwand-Spacer 62 auf jeder Seite jeder Rippe 50 zu definieren. Das Ergebnis ist in 5 dargestellt.
  • Anschließend wird eine konforme Abscheidung einer Schicht 70 aus Siliziumnitrid (SiN) unter Anwendung eines Verfahrens der atomaren Schichtabscheidung durchgeführt. Die Schicht 70 kann eine Dicke von ungefähr 3 nm aufweisen. Siehe 6. Danach wird eine direktionale Ätzung, wie etwa eine reaktive lonenätzung (RIE), durchgeführt, um einen Nitrid-Seitenwand-Spacer 72 auf jeder Seite jeder Rippe 50 zu definieren. Das Ergebnis ist in 7 dargestellt.
  • Anschließend wird eine konforme Abscheidung einer Schicht 80 aus Siliziumoxid (SiO2) unter Anwendung eines Verfahrens der atomaren Schichtabscheidung durchgeführt. Die Schicht 80 kann eine Dicke von ungefähr 10 nm aufweisen. Siehe 8. Im Anschluss an die Abscheidung der Schicht 80 wird der Wafer einem Glühen unterzogen (zum Beispiel 30 Sekunden bei einer Temperatur von 1050 °C), um eine Verdichtung der abgeschiedenen Oxid-Seitenwand-Spacer 62 und Nitrid-Seitenwand-Spacer 72 zu bewirken. Eine Verdichtung härtet in diesem Falle das Siliziumoxidmaterial auf eine vorteilhafte Weise, so dass es schwieriger wird, Material unter Anwendung herkömmlicher Ätzprozesse, wie etwa mittels HF, COR oder heißer Phosphorsäure, zu entfernen oder auszunehmen.
  • Der Bereich 18, der für die Ausbildung von n-Kanal-Bauelementen (NFET) reserviert ist, wird danach mit einem lithographischen Maskierungsprozess abgeschirmt, und der Bereich 20, der für die Ausbildung von p-Kanal-Bauelementen (PFET) reserviert ist, wird geöffnet (Bezugszeichen 82). Dieses Öffnen des Bereichs 20 beinhaltet das Entfernen der Schicht 80 und der Nitrid-Seitenwand-Spacer 72. Danach wird etwaiges Resist, das von dem lithographischen Prozess zum Abschirmen von Bereich 18 vorhanden ist, entfernt. Das Ergebnis ist in 9 dargestellt.
  • Es ist anzumerken, dass eine optionale konforme Abscheidung einer Schicht aus Siliziumoxid (SiO2) wenigstens in Bezug auf den geöffneten Bereich 20 durchgeführt werden kann, um das Maskenmaterial 36 für jede Rippe 50 zu bedecken und zu schützen. Diese Schicht ist in 9 nicht explizit dargestellt.
  • Als Nächstes wird eine Abscheidung von zugverspannten Siliziumnitrid (SiN) durchgeführt, um den Bereich 20 zu füllen. Die Abscheidung von Siliziumnitridmaterial kann, wie in der Technik bekannt, durch geeignete Wahl der Abscheidungsparameter (Temperatur, Druck usw.) so abgestimmt werden, dass entweder Zug- oder Druckspannung erzeugt wird. Anschließend wird ein Arbeitsgang des chemisch-mechanischen Polierens (CMP) durchgeführt, um die zugverspannte Siliziumnitridabscheidung auf der Oberseite der Schicht 80 aus Siliziumoxid, die im Bereich 18 vorhanden ist, zu planarisieren. Das Ergebnis ist ein zugverspannter Siliziumnitridblock 90, der die Rippen 50 im Bereich 20 bedeckt, wie in 10 dargestellt. Die Zugspannung kann zum Beispiel im Bereich von 500 MPa bis 1,5 GPa liegen.
  • Die Schicht 80 aus Siliziumoxid im Bereich 18 wird danach unter Anwendung eines BHF/HF-Ätzvorgangs entfernt. Das Ergebnis ist in 11 dargestellt. Es ist anzumerken, dass infolge des Entfernens der Schicht 80 im Bereich 18 der zugverspannte Siliziumnitridblock 90 vollständig vom Kontakt mit den Rippen 50 im Bereich 18 abgeschnitten ist (d. h. der Block 90 befindet sich nicht in direktem Kontakt mit den Rippen 50 oder den Seitenwand-Spacern auf den Rippen 50 im Bereich 18).
  • Der Substrat-Wafer wird danach einem Hochtemperatur-Glühen unterzogen (zum Beispiel 2 Minuten bei einer Temperatur von 1200 °C), um die Spannung im Bereich 20 zu beseitigen. Diese Entspannung erfolgt aufgrund der einwirkenden Temperatur und der unmittelbaren Nähe des zugverspannten Siliziumnitridblocks 90 zu den Rippen 50 im Bereich 20 (d. h. die Trennung zwischen den Materialien erfolgt nur durch die verringerte Dicke der Seitenwand-Spacer 62). Infolgedessen wird der zugverspannte Silizium-Halbleiterrippenbereich 16' jeder Rippe 50 im Bereich 20 in einen entspannten Silizium-Halbleiterrippenbereich 116 verwandelt. In Abhängigkeit von der anfänglichen Spannung kann der Bereich 16' eine Spannung von 1-1,5 GPa aufweisen, während der Bereich 116 nach der Entspannung eine Spannung von etwa 100 MPa aufweisen kann. Das Ergebnis ist in 12 dargestellt. Es ist anzumerken, dass der zugverspannte Silizium-Halbleiterrippenbereich 16' jeder Rippe 50 im Bereich 18 nicht entspannt wird, oder, sofern eine Entspannung erfolgt, diese Entspannung minimal ist (die Spannung bleibt zum Beispiel größer als 80 % der ursprünglichen Spannung), da kein direkter Kontakt des zugverspannten Siliziumnitridblocks 90 zu den Rippen 50 im Bereich 18 vorhanden ist.
  • Als Nächstes wird eine Abscheidung von Siliziumoxid (SiO2) durchgeführt, um den Bereich 18 zu füllen. Diese Abscheidung wird unter Anwendung eines Prozesses mit fließfähigem Oxid durchgeführt. Anschließend wird ein Arbeitsgang des chemisch-mechanischen Polierens (CMP) durchgeführt, um die Siliziumoxidabscheidung auf der Oberseite des zugverspannten Siliziumnitridblocks 90, die im Bereich 20 vorhanden ist, zu planarisieren. Das Ergebnis ist ein Siliziumoxidblock 92, der die Rippen 50 im Bereich 18 bedeckt, wie in 13 dargestellt.
  • Anschließend wird der zugverspannte Siliziumnitridblocks 90 entfernt, so dass er die Rippen 50 im Bereich 20 nicht mehr bedeckt. Dieses Entfernen wird zum Beispiel unter Anwendung einer Ätzung mit heißer Phosphorsäure durchgeführt, welche selektiv bezüglich Siliziumoxid ist. Danach wird ein HF- oder COR-Ätzprozess durchgeführt, um Siliziumoxid zu entfernen. Dieser Prozess entfernt dann die gesamten Seitenwand-Spacer 62 und das Maskenmaterial 36 von den Rippen 50 im Bereich 20, so dass die entspannten Silizium-Halbleiterrippenbereiche 116 zurückbleiben, und er entfernt ebenso den gesamten, oder im Wesentlichen den gesamten, Siliziumoxidblock 92, der die Rippen 50 im Bereich 18 bedeckt. Das Ergebnis ist in 14 dargestellt. Es ist jedoch anzumerken, dass das Maskenmaterial 36, die Seitenwand-Spacer 72 und die Seitenwand-Spacer 62, welche die Rippen 50 im Bereich 18 bedecken, an ihrem Platz bleiben, um die Rippen 50 im Bereich 18 während der nächsten Bearbeitungsvorgänge, die auf den Rippen 50 im Bereich 20 durchgeführt werden, zu schützen.
  • An dieser Stelle werden in Bezug auf das Vorsehen von Silizium-Germanium-Material im Bereich 20 zwei Optionen bereitgestellt. Bei einer ersten Option wird ein epitaktischer Wachstumsprozess durchgeführt, um einen epitaktischen Silizium-Germanium-Bereich 120 auf den entspannten Silizium-Halbleiterrippenbereichen 116 aufzuwachsen, wie in 15A dargestellt. Bei einer zweiten Option wird ein nichtselektiver Epitaxieprozess angewendet, um eine amorphe Silizium-Germanium-Schicht 122 abzuscheiden, um die entspannten Silizium-Halbleiterrippenbereiche 116 zu bedecken, wie in 15B dargestellt. Obwohl die amorphe Schicht 122 dann auch die Rippen 50 im Bereich 18 bedeckt, ist anzumerken, dass das Maskenmaterial 36, die Seitenwand-Spacer 72 und die Seitenwand-Spacer 62 an ihrem Platz bleiben, um die Rippen 50 zu bedecken. Danach wird ein Kondensationsprozess durchgeführt, um eine Diffusion von Germanium aus dem Bereich 120 oder der Schicht 122 in die entspannten Silizium-Halbleiterrippenbereiche 116 zu bewirken und druckverspannte Silizium-Germanium-Rippenbereiche 216 zu erzeugen. Die Kondensation kann zum Beispiel einen Oxidationsprozess umfassen, bei dem eine Oxidation bei 900 °C erfolgt, gefolgt von einem Glühen unter Stickstoff bei 1000 °C. Das infolge des Kondensationsprozesses erzeugte Siliziumoxid und/oder Germaniumoxid wird dann entfernt. Das Ergebnis ist in 16 dargestellt.
  • Unter Anwendung einer Folge von Spülungen mit heißer Phosphorsäure, Flusssäure und heißer Phosphorsäure werden das Maskenmaterial 36, die Seitenwand-Spacer 72 und die Seitenwand-Spacer 62 für die Rippen 50 im Bereich 18 entfernt. Das Ergebnis ist in 17 dargestellt, wobei der Bereich 18 zugverspannte Silizium-Halbleiterrippenbereiche 16' aufweist und der Bereich 20 druckverspannte Silizium-Germanium-Rippenbereiche 216 aufweist. Es ist anzumerken, dass, falls Bedenken hinsichtlich einer Abtragung des Silizium-Germanium-Materials der druckverspannten Silizium-Germanium-Rippenbereiche 216 während der Folge von Spülungen mit heißer Phosphorsäure, Flusssäure und heißer Phosphorsäure bestehen, die druckverspannten Silizium-Germanium-Rippenbereiche 216 zunächst mittels einer dünnen Schicht aus Siliziumoxid (ungefähr 5 nm) geschützt werden können, wobei die Siliziumoxidschicht lithographisch bearbeitet und vom Bereich 18 entfernt wird. Danach wird die Spülung mit heißer Phosphorsäure vorgenommen, um die Siliziumnitridmaske und den Siliziumnitrid-Spacer zu entfernen. Anschließend wird die Spülung mit Flusssäure vorgenommen, um den Siliziumdioxid-Spacer und die Schutzschicht zu entfernen.
  • Ein Opfer-Polysiliziummaterial 240 wird unter Anwendung eines herkömmlichen Prozesses der chemischen Gasphasenabscheidung (Chemical Vapor Deposition, CVD) abgeschieden, um die zugverspannten Silizium-Halbleiterrippenbereiche 16' und die druckverspannten Silizium-Germanium-Rippenbereiche 216 zu bedecken. Das Polysiliziummaterial 240 kann bei einer alternativen Implementierung stattdessen amorphes Silizium umfassen. Ein konformes Oxid (nicht explizit dargestellt) kann vor der Abscheidung des Polysiliziummaterials 240 auf den freiliegenden Flächen der Rippenbereiche 16' und 216 ausgebildet werden. Wie für den Fachmann klar ist, ist das Polysiliziummaterial (mit dem Oxid) mit der Ausbildung von Strukturen verknüpft, die gewöhnlich als „Dummy-Gate“-Strukturen bezeichnet werden. Das Polysiliziummaterial der Dummy-Gate-Strukturen wird dann später im Herstellungsprozess entfernt und durch einen Metallgate-Stapel ersetzt, welcher die tatsächliche arbeitende Gate-Elektrode für die Transistorvorrichtungen definiert (wobei dieser Prozess in der Technik als ein „Ersatz-Metallgate“- (Replacement Metal Gate, RMG) Prozess bezeichnet wird). Somit ist es nicht erforderlich, das Polysiliziummaterial 240 zu dotieren. Die Abscheidung des Polysiliziummaterials 240 erfolgt mit einer Höhe, welche die Höhe der Rippenbereiche 16' und 216 übersteigt, so dass die Rippen dann vollständig bedeckt sind. Das Material 240 kann eine Dicke von zum Beispiel 60-100 nm aufweisen. Die Oberseite der Abscheidung von Polysiliziummaterial 240 wird unter Anwendung herkömmlicher Verfahren des chemisch-mechanischen Polierens (Chemical-Mechanical Polishing, CMP) planarisiert, um eine ebene Oberseite bereitzustellen.
  • Auf die ebene Oberseite des Polysiliziummaterials 240 wird eine Hartmaskenschicht 242 mit einer Dicke von 20-40 nm unter Anwendung eines Prozesses der chemischen Gasphasenabscheidung (Chemical Vapor Deposition, CVD) abgeschieden. Die Schicht 242 wird auf eine dem Fachmann wohlbekannte Art und Weise lithographisch strukturiert, so dass an gewünschten Stellen Maskenmaterial 244 für die Dummy-Gate-Strukturen zurückbleibt. Danach wird eine reaktive lonenätzung (Reactive Ion Etch, RIE) durchgeführt, um Öffnungen 246 in dem Polysiliziummaterial auf beiden Seiten des Dummy-Gates 248 zu öffnen. Die Struktur des Dummy-Gates 248 kann als jeden der Rippenbereiche 16' und 216, oder mehrere benachbarte Rippenbereiche, in einem Kanalbereich überspannend betrachtet werden (siehe 18A).
  • Danach wird ein Siliziumnitridmaterial konform abgeschieden, zum Beispiel unter Anwendung eines Verfahrens der atomaren Schichtabscheidung (Atomic Layer Deposition, ALD), wie in der Technik bekannt, und anschließend vorzugsweise auf den horizontalen Flächen geätzt, so dass Seitenwand-Spacer 250 auf den Seitenwänden der Polysilizium-Dummy-Gates 248 zurückbleiben (siehe 18B und 18C):
    • Die Dummy-Gate-Struktur umfasst dementsprechend ein strukturiertes Polysilizium- (oder amorphes Silizium-) Dummy-Gate 248, eine darüber liegende Siliziumnitrid-Kappe (die von dem Maskenmaterial 244 gebildet wird) und Seitenwand-Spacer 250. Obwohl in den 18B und 18C nicht explizit dargestellt, können Dummy-Gate-Strukturen auch an den Enden jedes der Rippenbereiche 16' und 216 ausgebildet werden, entsprechend dem bekannten Verfahren des „Gate Tuck-Under“ (Nach-unten-Umschlagen des Gates).
  • Unter Verwendung eines Prozesswerkzeugs für Epitaxie, und beginnend an den freiliegenden Flächen der Rippenbereiche 16' und 216, wird ein epitaktisches Aufwachsen 270 eines siliziumbasierten Halbleitermaterials durchgeführt. Die epitaktische Wachstumsschicht 270 erstreckt sich über der Oberseite der Rippen bis zu den Seitenwand-Spacern 250 benachbarten Bereichen beiderseits der Dummy-Gate-Strukturen. Die siliziumbasierte epitaktische Wachstumsschicht 270 kann in situ dotiert werden, falls es für eine gegebene Anwendung erforderlich ist. Infolge der epitaktischen Wachstumsschicht 270 werden erhabene Source- und Drainbereiche 272 bzw. 274 beiderseits der Dummy-Gate-Strukturen ausgebildet. Das Ergebnis ist in den 19A-19B dargestellt. Die epitaktische Wachstumsschicht 270 kann zum Beispiel umfassen: Silizium oder Siliziumcarbid, dotiert mit Phosphor oder Arsen bis zu einer Dotierkonzentration von 1×1020 bis 5×1020 cm-3, für die Rippenbereiche 16' in dem NFET-Bereich 18. Die epitaktische Wachstumsschicht 70 kann zum Beispiel umfassen: Silizium-Germanium, dotiert mit Bor bis zu einer Dotierkonzentration von 1×1020 bis 5×1020 cm-3 für die Rippenbereiche 216 in dem PFET-Bereich 20. Geeignete lithographische Maskierungsprozesse, wie sie in der Technik bekannt sind, werden angewendet, um die Bereich 18 und 20 getrennt zu öffnen, um selektiv epitaktisches Wachstum in jedem Bereich zu ermöglichen.
  • Es wird nun auf die 20A-20B Bezug genommen. Es wird ein Siliziumdioxidmaterial 280 abgeschieden, um das Substrat zu bedecken. Das Material 280 wird unter Anwendung herkömmlicher Verfahren des chemisch-mechanischen Polierens (CMP) weiter bearbeitet, um eine planare Oberseite bereitzustellen, welche an der Oberseite jeder Dummy-Gate-Struktur endet.
  • Unter Anwendung eines Prozesses der selektiven Abtragung (wie etwa einer Ammoniumhydroxid-Ätzung) werden die Dummy-Gates 248 entfernt. Die entfernten Dummy-Gates 248 werden dann durch eine Metallgate-Struktur 290 ersetzt. In einem Beispiel kann die Metallgate-Struktur eine dielektrische Liner-Schicht mit hohem k-Wert (die das Gate-Dielektrikum für den Transistor bildet), die unter Anwendung eines Prozesses der atomaren Schichtabscheidung (Atomic Layer Deposition, ALD) abgeschieden wird, mit einer Dicke von 1-2 nm, ein Arbeitsfunktionsmetall, das unter Anwendung eines Prozesses der chemischen Gasphasenabscheidung abgeschieden wird, und eine Kontaktmetallfüllung, die unter Anwendung eines Prozesses der chemischen Gasphasenabscheidung abgeschieden wird, umfassen. Eine Isolierkappe 292 bedeckt die Metallgate-Struktur 290. Das Ergebnis ist in den 21A-21B dargestellt.
  • Danach wird eine dem Fachmann wohlbekannte weitere Bearbeitung durchgeführt, um die Metallkontakte zu dem Gate (Metallgate-Struktur 290), dem Sourcebereich 272 und dem Drainbereich 274 zu erzeugen. Zum Beispiel kann zusätzliches Siliziumdioxidmaterial abgeschieden werden, um die Ausbildung eines Vormetallisierungsdielektrikums- (Pre-Metallization Dielectric, PMD-) Niveaus für die integrierte Schaltung zu vervollständigen. Dieses Material kann unter Anwendung herkömmlicher Verfahren des chemisch-mechanischen Polierens (CMP) weiter bearbeitet werden, um eine ebene Oberseite bereitzustellen. Danach wird eine Hartmaskenschicht, zum Beispiel eine organische Planarisierungsschicht (Organic Planarization Layer, OPL), auf der ebenen Oberseite der PMD-Schicht unter Anwendung eines Beschichtungsprozesses aufgebracht. Die OPL wird anschließend auf eine dem Fachmann wohlbekannte Art und Weise lithographisch strukturiert, um an gewünschten Stellen Öffnungen zur Herstellung eines elektrischen Kontakts mit dem Gate, dem Sourcebereich und dem Drainbereich auszubilden. Danach wird eine reaktive Ionenätzung (Reactive Ion Etch, RIE), durchgeführt, um Öffnungen zu öffnen und vollständig durch das Vormetallisierungsdielektrikum (PMD) hindurch zu erweitern, um eine Oberseite des Gate-Metalls und der epitaktischen Wachstumsschicht des Source- und des Drainbereichs freizulegen. Anschließend wird die OPL entfernt. Die Öffnungen werden dann mit Metallmaterial(ien) gefüllt, um einen Kontakt zu definieren, der zu dem Gate, dem Sourcebereich und dem Drainbereich des Transistors jeweils hergestellt wird. Falls erforderlich, kann ein herkömmliches Verfahren des chemisch-mechanischen Polierens (CMP) angewendet werden, um überschüssiges Metall zu entfernen und eine ebene Oberseite bereitzustellen. Die Metallmaterialien, welche die Kontakte definieren, können zum Beispiel Wolfram umfassen, das unter Anwendung eines Prozesses der chemischen Gasphasenabscheidung abgeschieden wird. Der Herstellungsprozess ist mit der Bildung eines Silicids an der Unterseite der Source- und Drain-Kontakte kompatibel. Die Verfahren zur Silicidierung sind dem Fachmann wohlbekannt. Das Silicid kann zum Beispiel ein typisches Nickel-Platin-Silicid umfassen, oder, alternativ dazu, ein Silicid, das sich aus der Verwendung eines Titannitrid-Liners für den Kontakt ergibt.
  • Damit ist die Herstellung des Front-End-of-Line (FEOL) der integrierten Schaltung abgeschlossen. Weiter kann dann eine Back-End-of-Line (BEOL) Bearbeitung zur Herstellung von Metallisierungen und Verbindungen durchgeführt werden, wie dem Fachmann wohlbekannt ist.

Claims (23)

  1. Verfahren, welches umfasst: Abscheiden einer Hartmaske (30) auf eine zugverspannte Siliziumhalbleiterschicht (16), die von einem Substrat (12) getragen wird; Strukturieren der Hartmaske (30, 36) und der zugverspannten Siliziumhalbleiterschicht (16) in mehrere Rippen (50), wobei die mehreren Rippen (50) eine erste Gruppe von Rippen in einem ersten Bereich des Substrats (12) und eine zweite Gruppe von Rippen in einem zweiten Bereich des Substrats (12) umfassen; Ausbilden von Seitenwand-Spacern (62, 72) auf den mehreren Rippen (50); Abscheiden und Strukturieren eines zugverspannten Materials (90), um die zweite Gruppe von Rippen in dem zweiten Bereich (20) zu bedecken, jedoch nicht die erste Gruppe von Rippen zu bedecken; Durchführen eines Glühens, welches den zugverspannten Siliziumhalbleiter der zweiten Gruppe von Rippen in dem zweiten Bereich (20) des Substrats (12) entspannt; Abscheiden und Strukturieren eines Maskierungsmaterials um die erste Gruppe von Rippen in dem ersten Bereich (18) des Substrats (12) zu bedecken, jedoch nicht die zweite Gruppe von Rippen zu bedecken; Vorsehen von Silizium- Germanium- Material (120; 122) auf der zweiten Gruppe von Rippen in dem zweiten Bereich des Substrats (12); Bewirken einer Diffusion von Germanium aus dem Silizium-Germanium-Material in die zweite Gruppe von Rippen, um druckverspannte Silizium-Germanium-Halbleiterrippen in dem zweiten Bereich (20) des Substrats (12) zu erzeugen; und Entfernen des Maskierungsmaterials, wobei die zugverspannten Silizium-Halbleiterrippen in dem ersten Bereich (18) des Substrats (12) sind.
  2. Verfahren nach Anspruch 1, welches ferner umfasst: Verwenden der zugverspannten Silizium-Halbleiterrippen in dem ersten Bereich des Substrats (12), um FinFET-Transistoren eines ersten Leitfähigkeitstyps herzustellen; und Verwenden der druckverspannten Silizium-Germanium-Halbleiterrippen in dem zweiten Bereich des Substrats (12), um FinFET-Transistoren eines zweiten Leitfähigkeitstyps herzustellen.
  3. Verfahren nach Anspruch 2, wobei das Verwenden der zugverspannten Silizium-Halbleiterrippen in dem ersten Bereich des Substrats (12), um FinFET-Transistoren des ersten Leitfähigkeitstyps herzustellen, umfasst: Ausbilden einer Dummy-Gate-Struktur (248), die sich über den zugverspannten Silizium-Halbleiterrippen erstreckt, wobei die Dummy-Gate-Struktur ein Polysiliziummaterial umfasst; Ausbilden von Seitenwand-Spacern (250) auf der Dummy-Gate-Struktur; und Ersetzen des Polysiliziummaterials der Dummy-Gate-Struktur durch eine Ersatz-Metallgate-Struktur (290).
  4. Verfahren nach Anspruch 2, wobei das Verwenden der druckverspannten Silizium-Germanium-Halbleiterrippen in dem zweiten Bereich des Substrats (12), um FinFET-Transistoren des zweiten Leitfähigkeitstyps herzustellen, umfasst: Ausbilden einer Dummy-Gate-Struktur, die sich über den druckverspannten Silizium-Germanium-Halbleiterrippen erstreckt, wobei die Dummy-Gate-Struktur ein Polysiliziummaterialumfasst; Ausbilden von Seitenwand-Spacern (250) auf der Dummy-Gate-Struktur; und Ersetzen des Polysiliziummaterials der Dummy-Gate-Struktur durch eine Ersatz-Metallgate-Struktur.
  5. Verfahren nach Anspruch 2, wobei der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
  6. Verfahren nach Anspruch 1, wobei das zugverspannte Material zugverspanntes Siliziumnitrid ist.
  7. Verfahren nach Anspruch 1, wobei das Substrat (12) ein Substrat vom Silizium-auf-Isolator-Typ ist.
  8. Verfahren nach Anspruch 1, wobei das Vorsehen von Silizium-Germanium-Material das epitaktische Aufwachsen von Silizium-Germanium-Material (120) auf freiliegenden Halbleiterflächen der zweiten Gruppe von Rippen in dem zweiten Bereich des Substrats (12) umfasst.
  9. Verfahren nach Anspruch 1, wobei das Vorsehen von Silizium-Germanium-Material das Abscheiden von amorphem Silizium-Germanium-Material (122) auf freiliegenden Halbleiterflächen der zweiten Gruppe von Rippen in dem zweiten Bereich des Substrats (12) umfasst.
  10. Verfahren nach Anspruch 1, wobei das Abscheiden und Strukturieren des zugverspannten Materials das Sicherstellen umfasst, dass sich das zugverspannte Material nicht in direktem Kontakt mit den Seitenwand-Spacern (62, 72) der ersten Gruppe von Rippen in dem ersten Bereich befindet.
  11. Verfahren nach Anspruch 1, wobei das Ausbilden von Seitenwand-Spacern (62, 72) auf den mehreren Rippen (50) umfasst: Ausbilden eines Oxid-Seitenwand-Spacers (62) auf Seitenflächen der mehreren Rippen (50); und Ausbilden eines Nitrid-Seitenwand-Spacers (72) auf Seitenflächen des Oxid-Seitenwand-Spacers (62).
  12. Verfahren nach Anspruch 11, wobei das Abscheiden und Strukturieren des zugverspannten Materials umfasst: Entfernen des Nitrid-Seitenwand-Spacers (72) von der zweiten Gruppe von Rippen in dem zweiten Bereich; und Abscheiden des zugverspannten Materials auf dem Oxid-Seitenwand-Spacer (62) der zweiten Gruppe von Rippen in dem zweiten Bereich.
  13. Verfahren, welches umfasst: Abscheiden einer Hartmaske (30) auf eine zugverspannte Halbleiterschicht eines Substrats (12); Strukturieren der Hartmaske (30) und der zugverspannten Halbleiterschicht in mehrere Rippen (50), wobei die mehreren Rippen (50) eine erste Gruppe von Rippen in einem ersten Bereich (18) des Substrats (12) und eine zweite Gruppe von Rippen in einem zweiten Bereich (20) des Substrats (12) umfassen; Ausbilden und Strukturieren eines zugverspannten Materials (90), so dass das zugverspannte Material die zweite Gruppe von Rippen bedeckt, jedoch nicht die erste Gruppe von Rippen bedeckt; Durchführen eines Glühens, während das zugverspannte Material die zweite Gruppe von Rippen bedeckt, jedoch nicht die erste Gruppe von Rippen bedeckt, welches das zugverspannte Halbleitermaterial in der zweiten Gruppe von Rippen entspannt, was zu einer relativ niedrigeren Zugspannung in der zweiten Gruppe von Rippen führt, als in der ersten Gruppe von Rippen; Ausbilden und Strukturieren von Maskierungsmaterial (36, 62, 72), so dass das Maskierungsmaterial (36, 62, 72) die erste Gruppe von Rippen bedeckt, jedoch nicht die zweite Gruppe von Rippen bedeckt; Ausbilden eines zweiten Halbleitermaterials auf der zweiten Gruppe von Rippen, wobei das zweite Halbleitermaterial Germanium umfasst; Bewirken einer Diffusion von Germanium aus dem zweiten Halbleitermaterial in die zweite Gruppe von Rippen, um druckverspannte Halbleiterrippen in dem zweiten Bereich des Substrats (12) zu erzeugen; und Entfernen des Maskierungsmaterials (36, 62, 72), wobei die zugverspannten Halbleiterrippen (50) in dem ersten Bereich des Substrats (12) sind.
  14. Verfahren nach Anspruch 13, welches ferner umfasst: Verwenden der zugverspannten Halbleiterrippen in dem ersten Bereich des Substrats (12), um FinFET-Transistoren eines ersten Leitfähigkeitstyps herzustellen; und Verwenden der druckverspannten Halbleiterrippen in dem zweiten Bereich des Substrats (12), um FinFET-Transistoren eines zweiten Leitfähigkeitstyps herzustellen.
  15. Verfahren nach Anspruch 14, wobei der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
  16. Verfahren nach Anspruch 13, wobei das zugverspannte Material zugverspanntes Siliziumnitrid (90) ist.
  17. Verfahren nach Anspruch 13, wobei das Ausbilden des zweiten Halbleitermaterials das epitaktische Aufwachsen von Halbleitermaterial, welches Germanium umfasst, auf freiliegenden Halbleiterflächen der zweiten Gruppe von Rippen in dem zweiten Bereich des Substrats (12) umfasst.
  18. Verfahren nach Anspruch 13, wobei das Ausbilden des zweiten Halbleitermaterials das Abscheiden von amorphem Halbleitermaterial, welches Germanium umfasst, auf freiliegenden Halbleiterflächen der zweiten Gruppe von Rippen in dem zweiten Bereich des Substrats (12) umfasst.
  19. Verfahren, welches umfasst: Abscheiden einer Hartmaske (30) auf eine zugverspannte Siliziumhalbleiterschicht, die von einem Substrat getragen wird; Strukturieren der Hartmaske (30) und der zugverspannten Siliziumhalbleiterschicht in mehrere Rippen (50), wobei die mehreren Rippen (50) eine erste Gruppe von Rippen in einem ersten Bereich des Substrats (12) und eine zweite Gruppe von Rippen in einem zweiten Bereich des Substrats (12) umfassen; Ausbilden von Seitenwand-Spacern (62, 72) auf den mehreren Rippen (50); Bedecken der zweiten Gruppe von Rippen in dem zweiten Bereich mit einem zugverspannten Material, welches nicht die erste Gruppe von Rippen bedeckt; Durchführen eines Glühens, welches das zugverspannten Siliziumhalbleitermaterial in der zweiten Gruppe von Rippen entspannt, um entspannte Silizium-Halbleiterrippen in dem zweiten Bereich des Substrats (12) zu erzeugen; Bedecken der ersten Gruppe von Rippen in dem ersten Bereich des Substrats (12) mit Maskierungsmaterial, welches nicht die zweite Gruppe von Rippen bedeckt; Vorsehen von Silizium-Germanium-Material auf den entspannten Silizium-Halbleiterrippen in dem zweiten Bereich des Substrats (12); Bewirken einer Diffusion von Germanium aus dem Silizium-Germanium-Material in die entspannten Silizium-Halbleiterrippen, um druckverspannte Silizium-Germanium-Halbleiterrippen in dem zweiten Bereich des Substrats zu erzeugen; und Entfernen des Maskierungsmaterials, wobei die zugverspannten Silizium-Halbleiterrippen in dem ersten Bereich des Substrats (12) sind.
  20. Verfahren nach Anspruch 19, welches ferner umfasst: Verwenden der zugverspannten Silizium-Halbleiterrippen in dem ersten Bereich des Substrats (12), um FinFET-Transistoren eines ersten Leitfähigkeitstyps herzustellen, und Verwenden der druckverspannten Silizium-Germanium-Halbleiterrippen in dem zweiten Bereich des Substrats (12), um FinFET-Transistoren eines zweiten Leitfähigkeitstyps herzustellen.
  21. Verfahren nach Anspruch 20, wobei der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
  22. Verfahren nach Anspruch 19, wobei das zugverspannte Material zugverspanntes Siliziumnitrid (90) ist.
  23. Verfahren nach Anspruch 19, wobei das Silizium-Germanium-Material entweder durch epitaktisches Aufwachsen von Silizium-Germanium-Material (120) oder durch Abscheiden von amorphem Silizium-Germanium-Material (122) vorgesehen wird.
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