DE112010002895B4 - Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren - Google Patents

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Abstract

Halbleiterstruktur, die Folgendes umfasst: mindestens einen Gate-Stapel 18, der sich auf einer oberen Fläche 14 eines Halbleitersubstrats 12 befindet; ein erstes Epitaxie-Halbleitermaterial 34, das sich an einer Grundfläche des mindestens einen Gate-Stapels innerhalb eines Paares vertiefter Regionen 28 befindet, die an gegenüberliegenden Seiten des mindestens einen Gate-Stapels vorhanden sind, wobei das erste Epitaxie-Halbleitermaterial auf einen Kanal des mindestens einen Gate-Stapels eine Belastung ausübt; eine diffundierte Erweiterungsregion 38, die sich innerhalb einer oberen Fläche des ersten Epitaxie-Halbleitermaterials in jeder der vertieften Regionen befindet; und ein zweites Epitaxie-Halbleitermaterial 36, das sich auf einer oberen Fläche der diffundierten Erweiterungsregion 38 befindet, wobei das zweite Epitaxie-Halbleitermaterial eine höhere Dotiermittelkonzentration aufweist als das erste Epitaxie-Halbleitermaterial.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterstruktur und ein Verfahren zur Herstellung derselben. Insbesondere bezieht sich die vorliegende Erfindung auf eine leistungsstarke Halbleiterstruktur mit einer Epitaxie-Halbleiter-Sourceregion und -Drainregion, die in einer Doppelschicht eingebettet sind.
  • Mechanische Belastungen im Substrat einer Halbleitereinheit wurden häufig verwendet, um die Leistungsfähigkeit der Einheit abzustimmen. In der üblichen Siliciumtechnologie wird z. B. die Lochmobilität erhöht, wenn der Kanal druckbelastet ist, während die Elektronenmobilität erhöht wird, wenn der Kanal zugbelastet ist. Daher lassen sich in den Kanalbereichen eines p-Kanal-Feldeffekttransistors (pFET) und/oder eines n-Kanal-Feldeffekttransistors (nFET) Druck- und/oder Zugbelastungen vorteilhaft erzeugen, um die Leistungsfähigkeit dieser Einheiten zu erhöhen.
  • Eine mögliche Vorgehensweise zur Bildung einer gewünschten belasteten Siliciumkanalegion ist die Bildung eingebetteter Stressoren aus Silicium-Germanium (SiGe) oder Silicium-Kohlenstoff (Si:C) in den Source- und Drainregionen einer Komplementär-Metalloxid-Halbleiter-Einheit (CMOS), um in der Kanalregion zwischen der Sourceregion und der Drainregion eine Druck- oder Zugbelastung zu erzeugen. In der Halbleiterindustrie sind zwei Verfahren gebräuchlich, um solche eingebetteten Stressoren zu bilden. Das erste Verfahren, das als später eingebetteter Stressorprozess bezeichnet werden kann, bildet ein in-situ-dotiertes Stressormaterial nach der Bildung der Erweiterung. Zwar gewährleistet dieser später eingebettete Stressorprozess eine Beibehaltung der Belastung und einen niedrigeren Source-/Drain-Widerstand, doch liefert der Prozess einen FET, der aufgrund der Bildung von tiefen und stark dotierten Source- und Drainregionen schlechte Kurzkanaleffekte aufweist. Das zweite Verfahren, das häufig verwendet wird, ist ein früher eingebetteter Stressorprozess, bei dem vor der Ionenimplantation einer Erweiterung ein undotiertes Epitaxie-Stressormaterial gebildet wird. Zwar bietet dieses Verfahren eine nähere Anordnung der Belastung am Kanal der Einheit, doch geht durch die Ionenimplantation der Erweiterung in dieser Phase des Prozesses ein Abbau der Belastung mit einher. Darüber hinaus erfordert dieses Verfahren aufwändige erste Abstandsschichten und weist Kompatibilitätsprobleme mit Metall-Gate-Stapeln mit hohem k-Wert auf.
  • Trotz dieser Fortschritte in der Halbleiterindustrie ist eine weitere Verbesserung in der Technologie der eingebetteten Stressoren nötig, die zwischen Stressornähe und Kurzkanaleffekten eine gute Ausgewogenheit gewährleistet.
  • US 2005/0082616 A1 offenbart eine Halbleiter-Vorrichtung und ein Verfahren zur Herstellung einer Halbleitervorrichtung. Die Halbleitervorrichtung umfasst Kanäle für einen PFET und einen nFET. Eine SiGe-Schicht ist selektiv in den Source und Drain-Bereichen des pFET-Kanals gewachsen.
  • US 2009/0075029 A1 betrifft ein Halbleiter-Substrat mit Vertiefungen, welche mit heteroepitaxialem Silicium enthaltendem Material gefüllt sind, welches unterschiedliche Bereiche mit unterschiedlichen Verunreinigungskonzentrationen aufweist.
  • US 2009/0140351 A1 offenbart Metall-Oxid-Halbleiter(MOS)-Vorrichtungen mit erhöhten Source und Drain-Regionen.
  • ZUSAMMENFASSUNG
  • Die vorliegende Erfindung stellt eine leistungsstarke Halbleiterstruktur und ein Verfahren zur Herstellung einer solchen Struktur bereit. Die leistungsstarke Halbleiterstruktur enthält eine Epitaxie-Halbleiter-Sourceregion und -Drainregion, die in eine Doppelschicht eingebettet sind. Die erste Schicht der Doppelschicht ist ein undotiertes oder leicht dotiertes Epitaxie-Halbleitermaterial, das einen wesentlichen Anteil an vertieften Regionen ausfüllt, die sich in einem Halbleitersubstrat an einer Grundfläche mindestens eines Gate-Stapels befinden. Das erste Epitaxie-Halbleitermaterial erzeugt eine Belastung im Kanal der inheit, ohne dass dadurch Kurzkanaleffekte beeinträchtigt werden. Die zweite Schicht der Doppelschicht ist ein in-situ-dotiertes Epitaxie-Halbleitermaterial, dessen Dotierkonzentration deutlich höher ist als im ersten Epitaxie-Halbleitermaterial. Das zweite Epitaxie-Halbleitermaterial liefert eine Dotiermittelquelle zur Bildung einer Erweiterungsregion mit hoher Dotiermittelaktivierung. Darüber hinaus liefert das zweite Epitaxie-Halbleitermaterial eine hervorragende Kurzkanalsteuerung und verringert den externen Widerstand der resultierenden Struktur. Die leistungsstarke Halbleiterstruktur enthält weder eine herkömmliche tiefe und stark dotierte Sourceregion noch eine herkömmliche tiefe und stark dotierte Drainregion. Daher weist die Struktur eine bessere Beibehaltung der Belastung sowie eine bessere Kurzkanalsteuerung auf.
  • Unter einem ersten Aspekt der Erfindung wird eine leistungsstarke Halbleiterstruktur bereitgestellt, die mindestens einen Gate-Stapel enthält, z. B. einen FET, der sich auf einer oberen Fläche einer Halbleiterstruktur befindet. Die Struktur enthält weiterhin ein erstes Epitaxie-Halbleitermaterial, das auf einen Kanal des mindestens einen Gate-Stapels eine Belastung ausübt. Das erste Epitaxie-Halbleitermaterial befindet sich an einer Grundfläche des mindestens einen Gate-Stapels und befindet sich im Wesentlichen innerhalb eines Paares vertiefter Regionen im Substrat, die an gegenüberliegenden Enden des mindestens einen Gate-Stapels angeordnet sind. Eine diffundierte Erweiterungsregion befindet sich innerhalb einer oberen Fläche des ersten Epitaxie-Halbleitermaterials in jedem der vertieften Regionen. Die Struktur umfasst weiterhin ein zweites Epitaxie-Halbleitermaterial, das sich auf einer oberen Fläche der diffundierten Erweiterungsregion befindet. Das zweite Epitaxie-Halbleitermaterial weist eine höhere Dotiermittelkonzentration auf als das erste Epitaxie-Halbleitermaterial.
  • Unter einem weiteren Aspekt der Erfindung wird ein Verfahren zur Herstellung der oben beschriebenen leistungsstarken Halbleiterstruktur bereitgestellt. Das Verfahren umfasst die Bildung eines Paares vertiefter Regionen innerhalb eines Halbleitersubstrats an einer Grundfläche eines Gate-Stapels. Ein erstes Epitaxie-Halbleitermaterial mit einer Gitterkonstanten, die sich von der Gitterkonstanten des Halbleitersubstrats unterscheidet, wird daraufhin in jeder der vertieften Regionen gebildet. Ein zweites Epitaxie-Halbleitermaterial mit einer höheren Dotiermittelkonzentration als das erste Epitaxie-Halbleitermaterial wird auf einer oberen Fläche des ersten Epitaxie-Halbleitermaterials gebildet. Zwischen dem ersten Epitaxie-Halbleitermaterial und dem zweiten Epitaxie-Halbleitermaterial wird durch Diffundieren von Dotiermittel vom zweiten Epitaxie-Halbleitermaterial in einen oberen Bereich des ersten Epitaxie-Halbleitermaterials eine Erweiterungsregion gebildet. Das Verfahren kann außerdem die Bildung einer Metall-Halbleiter-Legierungsregion auf einer oberen Fläche des zweiten Epitaxie-Halbleitermaterials nach der Bildung der Erweiterungsregion einschließen.
  • KURZE BESCHREIBUNG MEHRERER ANSICHTEN DER ZEICHNUNGEN
  • 1 ist eine Bilddarstellung, die (anhand einer Querschnittansicht) eine Ausgangsstruktur mit mindestens einem Gate-Stapel zeigt, der auf einer Oberfläche eines Halbleitersubstrats angeordnet ist, die in einer Ausführungsform der vorliegenden Erfindung verwendet werden kann.
  • 2A ist eine Bilddarstellung, die (anhand einer Querschnittansicht) eine Ausgangsstruktur von 1 nach der Bildung eines Paares vertiefter Regionen innerhalb des Halbleitersubstrats an der Grundfläche des mindestens einen Gate-Stapels zeigt.
  • 2B ist eine Bilddarstellung, die (anhand einer Querschnittansicht) eine Ausgangsstruktur von 1 nach der Bildung eines Paares facettierter vertiefter Regionen innerhalb des Halbleitersubstrats an der Grundfläche des mindestens einen Gate-Stapels zeigt.
  • 3 ist eine Bilddarstellung, die (anhand einer Querschnittansicht) eine Struktur von 2A nach der Füllung jeder der vertieften Regionen mit einem ersten Epitaxie-Halbleitermaterial (undotiert oder leicht dotiert) zeigt, das eine Gitterkonstante aufweist, die sich von der Gitterkonstante des Halbleitersubstrats unterscheidet, und nach der Bildung eines zweiten Epitaxie-Halbleitermaterials (stark dotiert im Vergleich zum ersten Epitaxie-Halbleitermaterial) auf einer oberen Fläche des ersten Epitaxie-Halbleitermaterials.
  • 4 ist eine Bilddarstellung, die (anhand einer Querschnittansicht) die Struktur von 3 nach der Bildung einer Erweiterungsregion innerhalb eines oberen Bereichs des ersten Epitaxie-Halbleitermaterials in jeder der vertieften Regionen zeigt.
  • 5 ist eine Bilddarstellung, die (anhand einer Querschnittansicht) die Struktur von 4 nach der Bildung einer optionalen Halo-Region zeigt.
  • 6A ist eine Bilddarstellung, die (anhand einer Querschnittansicht) die Struktur von 5 nach einer weiteren Verarbeitung zeigt, die z. B. die Entfernung einer optionalen Gate-Elektroden-Decklage, die Bildung einer zweiten Abstandsschicht und die Bildung einer Metall-Halbleiter-Legierungsregion auf mindestens einer oberen Fläche des zweiten Epitaxie-Halbleitermaterials umfasst.
  • 6B ist eine Bilddarstellung, die (anhand einer Querschnittansicht) die Struktur von 2B nach Anwenden der in den 3 bis 6A veranschaulichten Schritte zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der nachfolgenden Beschreibung werden zahlreiche spezifische Einzelheiten beschrieben, z. B. bestimmte Strukturen, Komponenten, Materialien, Abmessungen, Verarbeitungsschritte und Methoden, um ein Verständnis einiger Aspekte der vorliegenden Erfindung zu schaffen. Der Fachmann wird jedoch zu würdigen wissen, dass die Erfindung auch ohne diese spezifischen Einzelheiten umgesetzt werden kann. In anderen Fällen wurden gut bekannte Strukturen oder Verarbeitungsschritte nicht ausführlich beschrieben, um die Erfindung nicht schwer verständlich wirken zu lassen.
  • Es ist zu verstehen, dass ein Element wie z. B. eine Schicht, eine Region oder ein Substrat, das als ”auf” oder ”über” einem anderen Element beschrieben wird, direkt auf dem anderen Element angeordnet ist oder dazwischen liegende Elemente vorhanden sein können. Wenn ein Element dagegen als ”direkt auf” oder ”direkt über” einem anderen Element beschrieben wird, liegen keine weiteren Elemente dazwischen. Es ist zu verstehen, dass ein Element, das als ”unter” oder ”unterhalb” einem anderen Element beschrieben wird, direkt unter dem anderen Element angeordnet ist oder dazwischen liegende Elemente vorhanden sein können. Wenn ein Element dagegen als ”direkt unter” oder ”direkt unterhalb” einem anderen Element beschrieben wird, liegen keine weiteren Elemente dazwischen.
  • In der nachfolgenden Beschreibung und in den Zeichnungen, die der vorliegenden Anmeldung beigefügt sind, folgt eine ausführlichere Erläuterung von Ausführungsformen der vorliegenden Erfindung. Die Zeichnungen der vorliegenden Anmeldung, die nachfolgend ausführlicher beschrieben werden, dienen lediglich zur besseren Veranschaulichung und sind daher nicht maßstabsgetreu.
  • Es wird zunächst auf 1 Bezug genommen, die eine Ausgangsstruktur 10 veranschaulicht, die in einer Ausführungsform der vorliegenden Erfindung verwendet werden kann. Die Ausgangsstruktur 10 umfasst ein Halbleitersubstrat 12 mit mindestens einer aktiven Region 14. Das Halbleitersubstrat 12 umfasst außerdem mindestens eine Isolationsregion 16. Die Ausgangsstruktur 10 umfasst weiterhin mindestens einen Gate-Stapel 18, der sich auf einer oberen Fläche der mindestens einen aktiven Region 14 des Halbleitersubstrats 12 befindet. Der mindestens eine Gate-Stapel 18, der typischerweise mit einer Struktur versehen ist, umfasst von unten nach oben ein Gate-Dielektrikum 20, eine Gate-Elektrode 22 und eine Gate-Elektroden-Decklage 24; die Gate-Elektroden-Decklage 24 wird in diesem Dokument auch als dielektrische Decklage bezeichnet. Eine erste Abstandsschicht, z. B. die innere Abstandsschicht 26, befindet sich an den Seitenwänden jedes der Gate-Stapel, die in der Ausgangsstruktur 10 vorhanden sind.
  • Die in 1 dargestellte Ausgangsstruktur 10 lässt sich durch herkömmliche Verfahren bilden und kann aus Materialien bestehen, die dem Fachmann gut bekannt sind. Zum Beispiel kann das Halbleitersubstrat 12 der Ausgangsstruktur 10 aus einem beliebigen Halbleitermaterial bestehen, z. B., ohne darauf beschränkt zu sein, aus Si, Ge, SiGe, SiC, SiGeC, GaAs, GaN, InAs, InP sowie allen anderen III/V- oder II/VI-Verbund-Halbleitern. Das Halbleitermaterial des Halbleitersubstrats 12 hat eine erste Gitterkonstante, die vom Typ des verwendeten Halbleitermaterials abhängig ist. Das Halbleitersubstrat 12 kann auch einen organischen Halbleiter oder einen geschichteten Halbleiter wie z. B. Si/SiGe, ein Silicium-auf Isolator-Element (SOI), ein SiGe-auf-Isolator-Element (SGOI) oder ein Germanium-auf-Isolator-Element (GOI) umfassen. In einer Ausführungsform der vorliegenden Erfindung umfasst das Halbleitersubstrat 12 ein SOI-Substrat, in dem die obere und die untere Halbleitermaterialschicht, z. B. Si, durch ein eingebettetes Dielektrikum, z. B. ein eingebettetes Oxid, voneinander getrennt sind. In anderen Ausführungsformen der vorliegenden Erfindung besteht das Halbleitersubstrat 12 vorzugsweise aus einem Si-haltigen Halbleitermaterial, d. h. aus einem Halbleitermaterial, das Silicium enthält. Das Halbleitersubstrat 12 kann dotiert oder undotiert sein oder dotierte und undotierte Regionen enthalten. Das Halbleitersubstrat 12 kann eine einzige Kristallausrichtung enthalten, oder es kann mindestens zwei koplanare Oberflächenregionen enthalten, die unterschiedliche Kristallausrichtungen aufweisen (letzteres wird in der Fachsprache als Hybridsubstrat bezeichnet). Wenn ein Hybridsubstrat verwendet wird, wird typischerweise ein nFET auf einer {100} Kristalloberfläche gebildet, während ein pFET typischerweise auf einer {110} Kristallebene gebildet wird. Das Hybridsubstrat lässt sich durch Verfahren bilden, die auf dem Fachgebiet gut bekannt sind. Vgl. z. B. US-Patentschrift 7 329 923 , US-Publikation 2005/0116290 vom 2. Juni 2005 und US-Patentschrift 7 023 055 , deren Inhalte hier durch Bezugnahme vollständig mit aufgenommen werden.
  • Die mindestens eine Isolationsregion 16 wird typischerweise im Halbleitersubstrat 12 so gebildet, dass im Innern des Halbleitersubstrats 12 aktive Regionen, d. h. Bauelementregionen, entstehen. Die mindestens eine Isolationsregion 16 kann eine Grabenisolationsregion oder eine Feldoxid-Isolationsregion sein. Die Grabenisolationsregion (die in 1 dargestellt ist), wird in einem herkömmlichen Grabenisolationsprozess gebildet, der dem Fachmann auf diesem Gebiet gut bekannt ist. Bei der Bildung der Grabenisolationsregion können z. B. Lithographie, Ätzen und Füllen des Grabens mit einem Graben-Dielektrikum verwendet werden. Wahlweise kann vor der Füllung des Grabens im Graben eine Beschichtung gebildet werden, nach der Füllung des Grabens kann ein Verdichtungsschritt durchgeführt werden, und auch eine Planarisierung kann der Grabenfüllung folgen. Die Höhe der Grabenisolationsregion kann durch Anwendung einer Nassätzung wie z. B. Ätzen mit einer Lösung, die Flusssäure enthält, eingestellt werden. Das Feldoxid kann durch eine sogenannte lokale Oxidation von Silicium gebildet werden.
  • Die verschiedenen aktiven Regionen, z. B. die aktive Region 14, können dotiert (z. B. durch Ionenimplantationsprozesse) werden, um in den verschiedenen Regionen der Einheit Wannenregionen zu bilden. Der Klarheit halber sind die Wannenregionen in den Zeichnungen der vorliegenden Patentanmeldung nicht explizit dargestellt. Die Wannenregionen für pFET-Einheiten enthalten typischerweise ein n-leitendes Dotiermittel, und die Wannenregionen für nFET-Einheiten enthalten typischerweise ein p-leitendes Dotiermittel. Die Dotiermittel-Konzentration der Wannenregionen mit gleichem Leitfähigkeitstyp können übereinstimmen oder unterschiedlich sein. Genauso kann die Dotiermittel-Konzentration der Wannenregionen mit unterschiedlichem Leitfähigkeitstyp übereinstimmen oder unterschiedlich sein.
  • Nach der Verarbeitung des Halbleitersubstrats 12 wird der mindestens eine Gate-Stapel 18 unter Verwendung eines beliebigen herkömmlichen Prozesses, der dem Fachmann auf diesem Gebiet gut bekannt ist, gebildet. In einer Ausführungsform wird der mindestens eine Gate-Stapel 18 durch Abscheidung verschiedener Materialschichten gebildet und danach durch Lithographie und Ätzen der Struktur auf die aufgetragenen Materialschichten aufgebracht. In einer anderen Ausführungsform der vorliegenden Erfindung wird der mindestens eine Gate-Stapel 18 durch einen Ersetzungs-Gate-Prozess gebildet, der die Verwendung eines Dummy-Gate-Materials einbezieht.
  • Ungeachtet des Verfahrens, das bei der Bildung des mindestens einen Gate-Stapels 18 eingesetzt wird umfasst der mindestens eine Gate-Stapel 18, von unten nach oben, ein Gate-Dielektrikum 20, eine Gate-Elektrode 22 und eine optionale Gate-Elektroden-Decklage 24. Das Gate-Dielektrikum 20 enthält ein beliebiges Gate-Isolationsmaterial, z. B. ein Oxid, Nitrid, Oxynitrid oder einen mehrschichtigen Stapel daraus. In einer Ausführungsform der Erfindung ist das Gate-Dielektrikum 20 ein Halbleiteroxid, ein Halbleiternitrid oder ein Halbleiteroxynitrid. In einer anderen Ausführungsform der Erfindung enthält das Gate-Dielektrikum 20 ein dielektrisches Metalloxid mit einer Dielektrizitätskonstanten, die größer ist als die Dielektrizitätskonstante von Siliciumoxid, z. B. 3,9. Das verwendete Gate-Dielektrikum 20 hat typischerweise eine Dielektrizitätskonstante von mehr als 4,0, wobei eine Dielektrizitätskonstante von mehr als 8,0 noch typischer ist. Ein solches dielektrisches Material wird im vorliegenden Dokument als Dielektrikum mit hohem k-Wert bezeichnet, Beispiele für dielektrische Materialien mit hohem k-Wert sind, ohne darauf beschränkt zu sein, HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy sowie ein Silikat daraus und eine Legierung daraus. Mehrschichtige Stapel dieser Materialien mit hohem k-Wert können ebenfalls als Gate-Dielektrikum 20 verwendet werden. Jeder x-Wert liegt unabhängig zwischen 0,5 und 3, und jeder y-Wert liegt unabhängig zwischen 0 und 2.
  • Die Dicke des Gate-Dielektrikums 20 variiert je nach Verfahren, mit dem es hergestellt wurde. Typischerweise hat das Gate-Dielektrikum 20 eine Dicke von 1 nm bis 10 nm, wobei, eine Dicke von 2 nm bis 5 nm noch typischer ist. Wenn ein Gate-Dielektrikum mit hohem k-Wert als Gate-Dielektrikum 20 verwendet wird, kann das Gate-Dielektrikum mit hohem k-Wert eine effektive Oxiddicke in der Größenordnung von 1 nm oder weniger aufweisen.
  • Das Gate-Dielektrikum 20 kann durch Verfahren hergestellt werden, die auf dem Fachgebiet gut bekannt sind. In einer Ausführungsform der vorliegenden Erfindung kann das Gate-Dielektrikum 20 durch einen Abscheidungsprozess gebildet werden, z. B. chemische Gasphasenabscheidung (CVD – chemical vapor deposition), physikalische Gasphasenabscheidung (PVD – physical vapor deposition), Molekularstrahlabscheidung (MBD – molecular beam deposition), gepulste Laserstrahlabscheidung (PLD – pulsed laser deposition), chemische Abscheidung eines Flüssigkeitsnebels (LSMCD – liquid source misted chemical deposition) und Atomlagenabscheidung (ALD – atomic layer deposition). Das Gate-Dielektrikum 20 kann aber auch in einem thermischen Prozess gebildet werden, z. B. durch thermische Oxidation und/oder thermische Nitrierung.
  • Die Gate-Elektrode 22 des mindestens einen Gate-Stapels 18 umfasst ein beliebiges leitfähiges Material, z. B. polykristallines Silicium, polykristallines Silicium-Germanium, ein elementares Metall (Wolfram, Titan, Tantal, Aluminium, Nickel, Ruthenium, Palladium und Platin), eine Legierung aus mindestens einem elementaren Metall, ein elementares Metallnitrid (z. B. Wolframnitrid, Aluminiumnitrid und Titannitrid), ein elementares Metallsilizid (z. B. Wolframsilizid, Nickelsilizid und Titansilizid) und mehrschichtige Kombinationen daraus. In einer Ausführungsform besteht die Gate-Elektrode aus einem Metall-Gate. In einer Ausführungsform besteht die Gate-Elektrode aus einem polykristallinen Silicium.
  • Die Gate-Elektrode 22 kann unter Verwendung eines herkömmlichen Abscheidungsprozesses hergestellt werden, z. B. chemische Gasphasenabscheidung (CVD), plasmaverstärkte chemische Gasphasenabscheidung (PECVD), Aufdampfen, physikalische Gasphasenabscheidung (PVD), Aufsputtern, Abscheiden einer chemischen Lösung, Atomlagenabscheidung (ALD) und andere vergleichbare Abscheidungsprozesse. Wenn Si-haltige Materialien als Gate-Elektrode 22 verwendet werden, können Si-haltige Materialien innerhalb einer angemessenen Unreinheit entweder in einem in-situ-Dotier-Abscheidungsprozess oder durch eine Abscheidung und anschließende Ionenimplantation oder Gasphasendotierung, bei der die angemessene Unreinheit in das Si-haltige Material eingebracht wird, dotiert werden. Bei der Bildung eines Metallsilizids wird ein herkömmlicher Silizidierungsprozess verwendet.
  • Die aus dem Abscheidungsprozess hervorgehende Gate-Elektrode 22 hat typischerweise eine Dicke zwischen 10 nm, und 100 nm, wobei eine Dicke zwischen 20 nm und 50 nm noch typischer ist.
  • In einigen Ausführungsformen der vorliegenden Erfindung kann auf der Gate-Elektrode 22 eine optionale Gate-Elektroden-Decklage 24 gebildet werden. Die optionale Gate-Elektroden-Decklage 24 umfasst ein dielektrisches Oxid, Nitrid, Oxynitrid oder eine beliebige Kombination daraus, auch mehrschichtige Stapel. In einer Ausführungsform besteht die optionale dielektrische Elektroden-Decklage 24 aus Siliciumnitrid. Wenn die optionale Gate-Elektroden-Decklage 24 vorhanden ist, wird die optionale Gate-Elektroden-Decklage 24 in einem herkömmlichen Abscheidungsprozess gebildet, der dem Fachmann auf diesem Gebiet gut bekannt ist, z. B. CVD und PECVD. Die optionale Gate-Elektroden-Decklage 24 kann aber auch in einem thermischen Prozess gebildet werden, z. B. durch Oxidation und/oder Nitridierung. Die Dicke der optionalen Gate-Elektroden-Decklage 24 kann je nach verwendetem Decklagenmaterial sowie verwendetem Prozess zu dessen Herstellung variieren. typischerweise hat die optimale Gate-Elektroden-Decklage 24 eine Dicke zwischen 5 nm und 200 nm, wobei eine Dicke zwischen 10 nm und 50 nm noch typischer ist. Die optionale Gate-Elektroden-Decklage 24 wird typischerweise verwendet, wenn die Gate-Elektrode 22 ein Si-haltiges Material wie z. B. Polysilicium ist.
  • Die in 1 dargestellte Ausgangsstruktur 10 umfasst außerdem eine erste Abstandsschicht, z. B. die innere Abstandsschicht 26, deren Basis sich auf einer oberen Fläche des Substrats 12 befindet. Die Kanten der ersten Abstandsschicht 26 befinden sich auf den Seitenwänden des Gate-Stapels 18. Die erste Abstandsschicht 26 enthält ein beliebiges dielektrisches Material, z. B. ein Oxid, ein Nitrid, ein Oxynitrid oder eine beliebige Kombination daraus. Typischerweise, jedoch nicht notwendigerweise immer, besteht die erste Abstandsschicht 26 aus einem anderen Material als die optionale Gate-Elektroden-Decklage 24. In einer Ausführungsform besteht die erste Abstandsschicht 26 aus Siliciumoxid oder Siliciumnitrid.
  • Die erste Abstandsschicht 26 kann durch Einsatz von Prozessen gebildet werden, die dem Fachmann auf diesem Gebiet gut bekannt sind. Die erste Abstandsschicht 26 kann z. B. durch Abscheidung des ersten Abstandsschichtenmaterials und anschließendes Ätzen gebildet werden. Die Breite der ersten Abstandsschicht 26 beträgt, gemessen an ihrer Basis, typischerweise zwischen 2 nm und 50 nm, wobei eine Breite zwischen 5 nm und 15 nm noch typischer ist.
  • Obwohl 1 sowie die übrigen Zeichnungen das Vorhandensein einer einzigen aktiven Region 14 und eines einzigen Gate-Stapels 18 zeigen, ist zu beachten, dass die vorliegende Erfindung auch angewandt werden kann, wenn mehr als eine aktive Region und/oder mehr als ein Gate-Stapel vorhanden ist. Wenn mehr als ein Gate-Stapel vorhanden ist, können die verschiedenen Gate-Stapel die gleichen oder aber unterschiedliche Gate-Dielektrikum-Materialien und/oder Gate-Elektroden-Materialien aufweisen. Unterschiedliche Gate-Dielektrikum-Materialien und Gate-Elektroden-Materialien erhält man durch Verwendung von Blockmasken, die die Bildung eines Materialtyps in einer bestimmten Region blockieren, während das Material in einer anderen Region, die die Blockmaske nicht enthält, gebildet wird. Wird mehr als ein Gate-Stapel bereitgestellt, können die Gate-Stapel zur Bildung eines FET des gleichen oder eines anderen Leitfähigkeitstyps verwendet werden.
  • In 2A ist die Struktur von 1 nach der Bildung eines Paares vertiefter Regionen 28 innerhalb des Halbleitersubstrats 12 an der Grundfläche des mindestens einen Gate-Stapels 18 dargestellt. Zu beachten ist, dass das Paar vertiefter Regionen 28 innerhalb des Substrats 12 auf gegenüberliegenden Seiten eines einzelnen Gate-Stapels gebildet wird. Das Paar vertiefter Regionen 28, z. B. Source-/Drain-Gräben, wird durch ein Ätzverfahren gebildet, das dem Fachmann auf diesem Gebiet gut bekannt ist. Der mindestens eine Gate-Stapel 18 und die erste Abstandsschicht 26 dienen während des Ätzprozesses als Ätzmaske. Die Tiefe der vertieften Regionen 28, gemessen von der oberen Fläche des Substrats 12 zur unteren Fläche der vertieften Regionen 28, beträgt typischerweise zwischen 20 nm und 150 nm, wobei eine Tiefe zwischen 30 nm und 70 nm noch typischer ist.
  • Das Ätzen, das bei der Bildung des Paares vertiefter Regionen 28 eingesetzt werden kann, umfasst Nassätzen, Trockenätzen oder eine Kombination aus Nass- und Trockenätzen. In einer Ausführungsform wird bei der Bildung des Paares vertiefter Regionen 28 eine anisotrope Ätzung verwendet. In einer anderen Ausführungsform wird bei der Bildung des Paares vertiefter Regionen 28 eine isctrope Ätzung verwendet. In einer weiteren Ausführungsform kann bei der Bildung des Paares vertiefter Regionen 28 eine Kombination aus anisotroper und isotroper Ätzung verwendet werden. Wenn bei der Bildung des Paares vertiefter Regionen 28 eine Trockenätzung verwendet wird, kann die Trockenätzung eines aus reaktiver Ionenätzung (RIE – reactive ion etching), Plasmaätzung, Ionenstrahlätzung und Laserabtragung enthalten. Wenn bei der Bildung des Paares vertiefter Regionen 28 eine Nassätzung verwendet wird, enthält die Nassätzung ein beliebiges chemisches Ätzmittel, z. B. Ammoniumhydroxid, das die freiliegenden aktiven Regionen 14 des Halbleitersubstrats 12 selektiv ätzt. In einigen Ausführungsformen kann bei der Bildung des Paares vertiefter Regionen 28 ein kristallographischer Ätzprozess verwendet werden.
  • In der in 2A veranschaulichten Ausführungsform bildet das Ätzen ein Paar vertiefter Regionen 28 innerhalb des Halbleitersubstrats 12, die durch einen Sockel 30 des Halbleitersubstrats 12, der mit im Wesentlichen geraden Seitenwänden 32 ausgestattet ist, getrennt sind. Die im Wesentlichen geraden Seitenwände 32 des Sockels 30 können eine wie in 2A dargestellte etwas verjüngte Form aufweisen. Zu beachten ist, dass eine der vertieften Regionen einen Sourcegraben im Halbleitersubstrat 12 bildet, während die andere vertiefte Region einen Draingraben im Halbleitersubstrat 12 bildet.
  • In 2B ist eine andere Struktur dargestellt, die mit einem Paar facettierter vertiefter Regionen 28' gebildet werden kann, die durch einen sanduhrförmigen Sockel 30' voneinander getrennt sind. Die in 2B dargestellte andere Struktur kann unter Verwendung eines Trockenätzprozesses gebildet werden, dem ein seitlicher Nassätzprozess folgt. Der seitliche Nassätzprozess kann z. B. Ammoniumhydroxid enthalten.
  • Ungeachtet des Typs der gebildeten vertieften Regionen ist jede der vertieften Regionen 28 im Wesentlichen mit einem ersten Epitaxie-Halbleitermaterial 34 gefüllt, das eine andere Gitterkonstante als das übrige Halbleitersubstrat 12 hat. Wenn das Halbleitersubstrat 12 z. B. aus Silicium besteht, kann das Epitaxie-Halbleitermaterial 34 z. B. Silicium-Germanium (SiGe), Silicium-Kohlenstoff (Si:C) oder Silicium-Germanium-Kohlenstoff (SiGeC) sein. In einer ersten Ausführungsform und wenn auf einem Siliciumsubstrat ein pFET gebildet werden soll, besteht das erste Epitaxie-Halbleitermaterial 34 aus SiGe. In einer anderen Ausführungsform der Erfindung und wenn auf einem Siliciumsubstrat ein nFET gebildet werden soll, besteht das erste Epitaxie-Halbleitermaterial 34 aus Si:C.
  • In einer ersten Ausführungsform kann das erste Epitaxie-Halbleitermaterial 34 undotiert sein, d. h. eine Dotiermittelkonzentration von Null aufweisen. In einer anderen Ausführungsform ist das erste Epitaxie-Halbleitermaterial 34 leicht dotiert. „Leicht dotiert” bedeutet, dass das erste Epitaxie-Halbleitermaterial 34 eine Dotiermittelkonzentration von weniger als 5 × 1018 Atomen/cm3 aufweisen kann, wobei eine Dotiermittelkonzentration von weniger als 1 × 1018 Atomen/cm3 typischer ist. Welcher Typ Dotiermittel im ersten Epitaxie-Halbleitermaterial 34 vorhanden sein kann, hängt davon ab, welcher Bauelementtyp gebildet werden soll. Wenn das Bauelement z. B. ein pFET ist, kann ein Dotiermittelatom aus Gruppe IIIA des Periodensystems der Elemente, umfassend z. B. Bor (B), Aluminium (Al) oder Indium (In), in das erste Epitaxie-Halbleitermaterial 34 eingebracht werden. Wenn das Bauelement ein nFET ist, kann ein Dotiermittelatom aus Gruppe VA des Periodensystems der Elemente, umfassend z. B. Phosphor (P), Arsen (As) oder Antimon (Sb) in das erste Epitaxie-Halbleitermaterial 34 eingebracht werden.
  • Das erste Epitaxie-Halbleitermaterial 34 kann das Paar vertiefter Regionen 28 entweder vollständig füllen oder das Paar vertiefter Regionen 28 teilweise füllen. Die vollständige Füllung des Paares vertiefter Regionen 28 mit dem ersten Epitaxie-Halbleitermaterial 34 enthält eine Ausführungsform, bei der das erste Epitaxie-Halbleitermaterial 34 koplanar zu einer oberen Fläche des verbleibenden Halbleitersubstrats 12 ist. Die vollständige Füllung des Paares vertiefter Regionen 28 mit dem ersten Epitaxie-Halbleitermaterial 34 enthält eine weitere Ausführungsform, bei der das erste Epitaxie-Halbleitermaterial 34 sich über der oberen Fläche des verbleibenden Halbleitersubstrats 12 erstreckt. In der in den Zeichnungen abgebildeten Ausführungsform hat das erste Epitaxie-Halbleitermaterial 34 eine obere Fläche, die koplanar zu einer oberen Fläche des verbleibenden Halbleitersubstrats 12 ist.
  • Das erste Epitaxie-Halbleitermaterial 34 wird unter Anwendung eines epitaktischen Wachstumsprozesses, der dem Fachmann auf diesem Gebiet gut bekannt ist, in das Paar vertiefter Regionen 28 eingebracht. Das epitaktische Wachstum gewährleistet, dass das erste Epitaxie-Halbleitermaterial 34 kristallin ist und die gleiche kristallographische Struktur aufweist wie die Oberfläche des Halbleitersubstrats 12, in dem das erste Epitaxie-Halbleitermaterial 34 gebildet wird. In einer Ausführungsform kann bei der Bildung des ersten Epitaxie-Halbleitermaterials 34 ein formtreuer epitaktischer Wachstumsprozess angewandt werden. Die Anwendung eines formtreuen epitaktischen Wachstumsprozesses gewährleistet, dass das erste Epitaxie-Halbleitermaterial 34 den freien Oberflächen des Halbleitersubstrats 12, das jede vertiefte Region definiert, angepasst ist. Das heißt, ein formtreuer epitaktischer Wachstumsprozess erzeugt ein erstes Epitaxie-Halbleitermaterial 34 innerhalb des Paares vertiefter Regionen 28, das dem Konturverlauf jeder vertieften Region folgt. In Ausführungsformen, in denen das erste Epitaxie-Halbleitermaterial 34 leicht dotiert ist, kann das erste Epitaxie-Halbleitermaterial 34 unter Anwendung eines in-situ-dotierten epitaktischen Wachstumsprozesses gebildet werden, mit dem die Dotiermittelatome in die Zwischenstoff-Gasmischung eingebracht werden. Die bei der Bildung des ersten Epitaxie-Halbleitermaterials 34 verwendeten Zwischenstofftypen sind dem Fachmann auf diesem Gebiet gut bekannt.
  • Ein zweites Epitaxie-Halbleitermaterial 36 wird auf einer oberen Fläche des ersten Epitaxie-Halbleitermaterials 34 gebildet. Das zweite Epitaxie-Halbleitermaterial 36 kann aus dem gleichen oder einem anderen, vorzugsweise aber aus dem gleichen, Halbleitermaterial bestehen wie das erste Epitaxie-Halbleitermaterial 34. Das zweite Epitaxie-Halbleitermaterial 36 unterscheidet sich jedoch vom ersten Epitaxie-Halbleitermaterial 34 darin, dass das zweite Epitaxie-Halbleitermaterial 36 eine höhere Dotiermittelkonzentration aufweist als das erste Epitaxie-Halbleitermaterial 34. Das heißt, das zweite Epitaxie-Halbleitermaterial 36 ist in Bezug auf das erste Epitaxie-Halbleitermaterial 34 stark dotiert. Mit „stark dotiert” wird eine Dotiermittelkonzentration (p-Typ oder n-Typ) von mehr als 1 × 1019 Atomen/cm3 bezeichnet, wobei eine Dotiermittelkonzentration von 1 × 1020 Atomen/cm3 typischer ist. In einer Ausführungsform der vorliegenden Anmeldung und wenn ein einkristallines Si-Substrat verwendet wird, umfasst das zweite Epitaxie-Halbleitermaterial 36 pseudomorphes SiGe oder Si:C.
  • Das zweite Epitaxie-Halbleitermaterial 36 wird durch einen herkömmlichen epitaktischen Wachstumsprozess gebildet, der den oben in Bezug auf das erste Epitaxie-Halbleitermaterial 34 beschriebenen formtreuen epitaktischen Wachstumsprozess mit einschließt. Zur Bildung des zweiten Epitaxie-Halbleitermaterials 34 kann ein beliebiger Zwischenstoff verwendet werden. In einigen Ausführungsformen der Erfindung können das erste und das zweite Epitaxie-Halbleitermaterial gebildet werden, ohne das Vakuum zwischen der Bildung dieser Materialien zu unterbrechen. In anderen Ausführungsformen werden das erste und das zweite Epitaxie-Halbleitermaterial gebildet, indem nach jedem Schritt des epitaktischen Wachstums das Vakuum unterbrochen wird. Es ist zu beachten, dass das erste und das zweite Epitaxie-Halbleitermaterial eine Epitaxie-Halbleiter-Sourceregion und -Drainregion der Struktur bilden, die in einer Doppelschicht eingebettet ist.
  • 3 stellt eine Struktur dar, wie sie entsteht, nachdem das erste Epitaxie-Halbleitermaterial 34 und das zweite Epitaxie-Halbleitermaterial 36 in das in 2A dargestellte Paar vertiefter Regionen 28 eingebracht werden. Eine ähnliche Struktur würde entstehen, wenn das in 2B dargestellte Paar vertiefter Regionen 28' mit einem ersten Epitaxie-Halbleitermaterial 34 und einem zweiten Epitaxie-Halbleitermaterial 36 gefüllt würde. Es ist zu beachten, dass das erste Epitaxie-Halbleitermaterial 34 eine Belastung auf den Bauelementkanal ausübt, während das zweite Epitaxie-Halbleitermaterial 36 verwendet wird, um in einem oberen Teil des ersten Epitaxie-Halbleitermaterials 36 unter Anwendung eines nachfolgenden Temperprozesses Erweiterungsregionen zu bilden. In einigen Ausführungsformen bildet das zweite Epitaxie-Halbleitermaterial 36 innerhalb der Struktur eine erhöhte Source-/Drainregion aus.
  • In 4 ist die Struktur von 3 nach Durchführung eines Temperschritts dargestellt, der Dotiermittel vom zweiten Epitaxie-Halbleitermaterial 36 in einen oberen Teil des ersten Epitaxie-Halbleitermaterials 34 treibt, wodurch die diffundierten Erweiterungsregionen 38 gebildet werden. In 4 ist eine der Regionen, die die Kennzeichnung 38 trägt, eine Source-Erweiterungsregion, während die andere Region mit der Kennzeichnung 38 die Drain-Erweiterungsregion ist. Es ist zu beachten, dass während des Temperns das Dotiermittel nicht nur vom zweiten Epitaxie-Halbleitermaterial 36 in einen oberen Teil des ersten Epitaxie-Halbleitermaterials 34 hineindiffundiert, sondern ein Teil des Dotiermittels auch in das Substrat 12, z. B. Sockel 30, das unter dem mindestens einen Gate-Stapel 18 angeordnet ist, diffundiert, wie in 4 dargestellt ist. Der Teil des Halbleitersubstrats 12, z. B. der Sockel 30, der unter dem mindestens einen Gate-Stapel 18, der durch die diffundierten Erweiterungsregionen 38 begrenzt wird, angeordnet ist, ist der Bauelementkanal 40.
  • Das Tempern, das eingesetzt wird, um Dotiermittel vom zweiten Epitaxie-Halbleitermaterial 36 in einen oberen Teil des ersten Epitaxie-Halbleitermaterials 34 zu treiben, erfolgt typischerweise bei einer Temperatur von über 800°C, wobei eine Temperatur von über 850°C noch typischer ist. Das Tempern kann unter Verwendung eines beliebigen herkömmlichen Temperprozesses erfolgen, der in der Lage ist, ein Dotiermittel von einer Schicht in eine andere Schicht zu diffundieren. Beispiele für Temperverfahren, die eingesetzt werden können, um Dotiermittel vom zweiten Epitaxie-Halbleitermaterial 36 in einen oberen Teil des ersten Epitaxie-Halbleitermaterials 34 zu treiben, sind schnelles thermisches Tempern, Ofen-Tempern, Laser-Tempern, Mikrowellen-Tempern oder eine Kombination aus diesen Verfahren. Die Dauer des Temperns, d. h. die Temperdauer, kann je nach verwendetem Temperprozess sowie nach verwendeter Temperatur des Temperns variieren. Das Tempern wird typischerweise während einer Dauer von 10 Minuten oder weniger durchgeführt. Des Tempern wird typischerweise in einer inerten Umgebung wie z. B. Helium, Stickstoff und/oder Argon durchgeführt. In manchen Ausführungsformen kann das Tempern unter Verwendung eines Formiergases (Mischung aus Wasserstoff und Stickstoff) durchgeführt werden.
  • Die Tiefe der diffundierten Erweiterungsregion 38, die auf diese Weise im ersten Epitaxie-Halbleitermaterial 34 gebildet wurde, hängt von den herrschenden Temperbedingungen ab. Die Tiefe der diffundierten Erweiterungsregion 38, gemessen von einer oberen Fläche auf der Region, die eine Schnittstelle mit dem zweiten Epitaxie-Halbleitermaterial 36 bildet, beträgt typischerweise 30 nm oder weniger. Noch typischer beträgt die Tiefe der diffundierten Erweiterungsregion 38, gemessen von einer oberen Fläche auf der Region, die eine Schnittstelle mit dem zweiten Epitaxie-Halbleitermaterial 36 bildet, zwischen 5 nm und 15 nm.
  • In 5 ist die Struktur von 4 nach einer optionalen Halo-Implantation, die in der Struktur optionale Halo-Regionen 42 erzeugt, dargestellt. Die optionale Halo-Implantation ist mit jedem beliebigen herkömmlichen Halo-Implantationsverfahren möglich, z. B. einer schrägen Halo-Ionen-Implantation, die dem Fachmann auf diesem Gebiet gut bekannt ist. Nach der optionalen Halo-Implantation wird optional, typischerweise bei einer Temperatur von 1350°C oder weniger, ein Tempern zur Halo-Aktivierung durchgeführt. In einer Ausführungsform kann das optionale Tempern zur Halo-Aktivierung ein Laser-Tempern oder ein schnelles thermisches Tempern umfassen. In einer Ausführungsform wird die Halo-Implantation nach dem epitaktischen Source-/Drain-Wachstum durchgeführt. Daraufhin kann ein einziger Temperprozess (z. B. schnelles thermisches Tempern) durchgeführt werden, um in den Halo-Regionen Erweiterungen zu bilden und Dotiermittel zu aktivieren.
  • In 6A ist die Struktur von 5 nach der weiteren Verarbeitung dargestellt, z. B. nach der optionalen Entfernung der optionalen Gate-Elektroden-Decklage 24, der Bildung der zweiten Abstandsschicht (z. B. äußere Abstandsschicht) 44, der Bildung von Metall-Halbleiter-Legierungsregionen 46, d. h. Silizidregionen, auf mindestens dem zweiten Epitaxie-Halbleitermaterial 36. In 6A kann sich eine Metall-Halbleiter-Legierung auch auf der Gate-Elektrode 22 bilden, wenn die Gate-Elektrode 22 aus einem Si-haltigen Material besteht und die optionale Gate-Elektroden-Decklage 24 entfernt wird.
  • Die weitere Verarbeitung kann auch die Bildung einer Durchkontaktierung (nicht dargestellt) sowie die Bildung einer Verbindungsstruktur (ebenfalls nicht dargestellt) enthalten.
  • In Ausführungsformen, in denen die optionale Gate-Elektroden-Decklage 24 aus der Struktur entfernt wird, lässt sich diese Entfernung der optionalen Gate-Elektroden-Decklage 24 unter Verwendung eines Ätzmittels durchführen, das selektiv das Gate-Elektroden-Decklagenmaterial in Bezug auf die erste Abstandsschicht 28, die darunterliegende Gate-Elektrode 22 und das zweite Epitaxie-Halbleitermaterial 36 entfernt. Ein Beispiel für ein solches Ätzen ist das reaktive Ionenätzen.
  • Die zweite Abstandsschicht 44 wird unter Verwendung des gleichen oder eines anderen Prozesses gebildet wie bei der Bildung der ersten Abstandsschicht 26. Die zweite Abstandsschicht 44 kann aus dem gleichen oder einem anderen dielektrischen Material wie die erste Abstandsschicht 26 bestehen. In einer Ausführungsform besteht die zweite Abstandsschicht 44 aus einem anderen dielektrischen Material als die erste Abstandsschicht 26. In manchen Ausführungsformen kann vor der Bildung der zweiten Abstandsschicht 44 die erste Abstandsschicht 26 entfernt werden, so dass die zweite Abstandsschicht 44 direkt mit den Seitenwänden des Gate-Stapels 18 verbunden ist. In einer Ausführungsform ist die zweite Abstandsschicht 44 breiter als die oben beschriebene erste Abstandsschicht 26, und der Sockel der zweiten Abstandsschicht 44 befindet sich auf einer oberen Fläche des zweiten Epitaxie-Halbleitermaterials 36; eine seitliche Kante der zweiten Abstandsschicht 44 ist in direktem Kontakt mit einer Seitenwand der ersten Abstandsschicht 26.
  • Die Metall-Halbleiter-Legierungsregionen 46 werden unter Verwendung eines beliebigen Prozesses gebildet, der in der Lage ist, eine Metall-Halbleiter-Legierung auf einem Halbleitermaterial zu bilden. In einer Ausführungsform der Erfindung werden die Metall-Halbleiter-Legierungsregionen 46 unter Anwendung eines Silizidprozesses gebildet. Der Silizidprozess kann auf die Außenkante der zweiten Abstandsschicht 44 selbstausgerichtet sein. Der Silizidprozess umfasst die Bildung eines Metalls, das in der Lage ist, bei der Reaktion mit einem Halbleitermaterial auf mindestens dem zweiten Epitaxie-Halbleitermaterial 36 eine Metall-Halbleiter-Legierung zu bilden. Das Metall, das bei der Bildung der Metall-Halbleiter-Legierungsregionen 46 verwendet wird, kann, ohne darauf beschränkt zu sein, Tantal, Titan, Wolfram, Ruthenium, Kobalt, Nickel oder eine geeignete Kombination aus diesen Metallen enthalten. Auf dem Metall kann eine Diffusionsbarriere wie z. B. Titannitrid oder Tantalnitrid gebildet werden. Durch Tempern wird eine Reaktion zwischen dem Metall und dem darunterliegenden Halbleitermaterial hervorgerufen, wodurch Metall-Halbleiter-Legierungsregionen gebildet werden. Das Tempern wird typischerweise bei einer Temperatur von mindestens 250°C oder höher durchgeführt. Es kann entweder ein einzelner Temperschritt durchgeführt werden, oder es werden mehrere Temperschritte angewandt. Übriges Metall, das nicht reagiert hat, und die optionale Diffusionsbarriere werden nach dem Tempern entfernt.
  • 6B zeigt die resultierende Struktur, die erzielt werden kann, wenn die in 3B dargestellte Struktur wie in den 4 bis 6A veranschaulicht verarbeitet wird.
  • Es ist zu erkennen, dass die 6A und 6B eine Struktur mit mindestens einem Gate-Stapel 18 enthalten, der sich auf einer oberen Fläche eines Halbleitersubstats 12 befindet. Die Struktur umfasst weiterhin ein erstes Epitaxie-Halbleitermaterial 34, das in einem Kanal 40 des mindestens einen Gate-Stapels 18 eine Belastung induziert. Das erste Epitaxie-Halbleitermaterial befindet sich an einer Grundfläche des mindestens einen Gate-Stapels 18 innerhalb eines Paares vertiefter Regionen 28, die an gegenüberliegenden Seiten des mindestens einen Gate-Stapels 18 vorhanden sind. Eine diffundierte Erweiterungsregion 38 befindet sich auf einer oberen Fläche des ersten Epitaxie-Halbleitermaterials 34 in jeder der vertieften Regionen 28. Die Struktur umfasst weiterhin ein zweites Epitaxie-Halbleitermaterial 36, das sich auf einer oberen Fläche der diffundierten Erweiterungsregion 38 befindet. Das zweite Epitaxie-Halbleitermaterial 36 weist eine höhere Dotiermittelkonzentration auf als das erste Epitaxie-Halbleitermaterial 34.
  • Industrielle Anwendbarkeit
  • Die vorliegende Erfindung findet industrielle Anwendung in der Entwicklung und Herstellung leistungsstarker Halbleiter Feldeffekttransistor-Einheiten (FETs), die in Chips mit integrierten Schaltkreisen verwendet werden, wie sie in sehr vielen elektronischen und elektrischen Geräten enthalten sind.

Claims (25)

  1. Halbleiterstruktur, die Folgendes umfasst: mindestens einen Gate-Stapel 18, der sich auf einer oberen Fläche 14 eines Halbleitersubstrats 12 befindet; ein erstes Epitaxie-Halbleitermaterial 34, das sich an einer Grundfläche des mindestens einen Gate-Stapels innerhalb eines Paares vertiefter Regionen 28 befindet, die an gegenüberliegenden Seiten des mindestens einen Gate-Stapels vorhanden sind, wobei das erste Epitaxie-Halbleitermaterial auf einen Kanal des mindestens einen Gate-Stapels eine Belastung ausübt; eine diffundierte Erweiterungsregion 38, die sich innerhalb einer oberen Fläche des ersten Epitaxie-Halbleitermaterials in jeder der vertieften Regionen befindet; und ein zweites Epitaxie-Halbleitermaterial 36, das sich auf einer oberen Fläche der diffundierten Erweiterungsregion 38 befindet, wobei das zweite Epitaxie-Halbleitermaterial eine höhere Dotiermittelkonzentration aufweist als das erste Epitaxie-Halbleitermaterial.
  2. Halbleiterstruktur nach Anspruch 1, wobei das Paar vertiefter Regionen durch einen Sockel 30 des Halbleitersubstrats voneinander getrennt ist.
  3. Halbleiterstruktur nach Anspruch 2, wobei der Sockel gerade Seitenwände 32 aufweist.
  4. Halbleiterstruktur nach Anspruch 2, wobei der Sockel die Form einer Sanduhr aufweist.
  5. Halbleiterstruktur nach Anspruch 1, wobei das erste Epitaxie-Halbleitermaterial undotiert ist oder eine Dotiermittelkonzentration von weniger als 5 × 1018 Atomen/cm3 aufweist.
  6. Halbleiterstruktur nach Anspruch 1, wobei das zweite Epitaxie-Halbleitermaterial eine Dotiermittelkonzentration von mehr als 1 × 1019 Atomen/cm3 aufweist.
  7. Halbleiterstruktur nach Anspruch 1, wobei das erste Epitaxie-Halbleitermaterial SiGe umfasst.
  8. Halbleiterstruktur nach Anspruch 1, wobei das erste Epitaxie-Halbleitermaterial Si:C umfasst.
  9. Halbleiterstruktur nach Anspruch 1, die weiterhin eine Halo-Implantatregion 42 innerhalb des Halbleitersubstrats umfasst, wobei die Halo-Region mit der diffundierten Erweiterungsregion und dem ersten Epitaxie-Halbleitermaterial in Kontakt ist.
  10. Halbleiterstruktur nach Anspruch 1, die weiterhin eine Metall-Halbleiter-Legierung auf mindestens einer oberen Fläche des zweiten Epitaxie-Halbleitermaterials umfasst.
  11. Halbleiterstruktur nach Anspruch 1, die weiterhin eine erste Abstandsschicht mit einem Sockel auf einer Oberfläche des Halbleitersubstrats und mit einer seitlichen Kante, die mit einer Seitenwand des mindestens einen Gate-Stapels in Kontakt ist, sowie eine zweite Abstandsschicht 44 mit einem Sockel auf einer oberen Fläche des zweiten Epitaxie-Halbleitermaterials und mit einer seitlichen Kante, die mit einer Seitenwand der ersten Abstandsschicht 26 in Kontakt ist, umfasst.
  12. Halbleiterstruktur nach Anspruch 1, wobei keine tiefe ionenimplantierte Sourceregion und keine tiefe ionenimplantierte Drainregion vorhanden ist.
  13. Halbleiterstruktur nach Anspruch 1, wobei das erste Epitaxie-Halbleitermaterial eine obere Fläche aufweist, die koplanar zur oberen Fläche des Halbleitersubstrats ist oder sich darüber hinaus erstreckt.
  14. Halbleiterstruktur nach Anspruch 1, wobei das erste Epitaxie-Halbleitermaterial eine obere Fläche aufweist, die sich unterhalb der oberen Fläche des Halbleitersubstrats befindet.
  15. Verfahren Zur Herstellung einer Halbleiterstruktur, das Folgendes umfasst: Bildung eines Paares vertiefter Regionen 28 innerhalb eines Halbleitersubstrats 12 an einer Grundfläche eines Gate-Stapels 18; Bildung eines ersten Epitaxie-Halbleitermaterials 34 innerhalb jeder vertieften Region, wobei sich die Gitterkonstante des ersten Epitaxie-Halbleitermaterials von der Gitterkonstanten des Halbleitersubstrats unterscheidet; Bildung eines zweiten Epitaxie-Halbleitermaterials 36 auf einer oberen Fläche des ersten Epitaxie-Halbleitermaterials, wobei das zweite Epitaxie-Halbleitermaterial eine höhere Dotiermittelkonzentration aufweist als des erste Epitaxie-Halbleitermaterial; und Bildung einer Erweiterungsregion 38 zwischen dem ersten Epitaxie-Halbleitermaterial und dem zweiten Epitaxie-Halbleitermaterial durch Diffundieren von Dotiermittel vom zweiten Epitaxie-Halbleitermaterial in einen oberen Teil des ersten Epitaxie-Halbleitermaterials.
  16. Verfahren nach Anspruch 15, wobei die Bildung des Paares vertiefter Regionen Nassätzen, Trockenätzen oder eine Kombination daraus umfasst.
  17. Verfahren nach Anspruch 15, wobei die Bildung des Paares vertiefter Regionen Trockenätzen und einen nachfolgenden seitlichen Nassätzprozess umfasst, wodurch ein sanduhrförmiger Sockel des Halbleitersubstrats zwischen dem Paar vertiefter Regionen gebildet wird.
  18. Verfahren nach Anspruch 15, wobei die Bildung des ersten Epitaxie-Halbleitermaterials einen epitaktischen Wachstumsprozess umfasst.
  19. Verfahren nach Anspruch 15, wobei die Bildung des ersten Epitaxie-Halbleitermaterials einen in-situ-dotierten epitaktischen Wachstumsprozess umfasst.
  20. Verfahren nach Anspruch 15, wobei die Bildung des zweiten Epitaxie-Halbleitermaterials einen in-situ-dotierten epitaktischen Wachstumsprozess umfasst.
  21. Verfahren nach Anspruch 15, wobei die Bildung des ersten und zweiten Epitaxie-Halbleitermaterials erfolgt, ohne dass zwischen der Bildung der Materialien ein Vakuum unterbrochen wird.
  22. Verfahren nach Anspruch 15, wobei die Bildung der Erweiterungsregion einen Temperschritt umfasst, der bei einer Temperatur von 800°C oder höher durchgeführt wird.
  23. Verfahren nach Anspruch 15, das weiterhin einen Schritt zur Bildung einer Halo-Implantatregion nach der Bildung der Erweiterungsregion umfasst.
  24. Verfahren nach Anspruch 15, das weiterhin die Bildung einer Metall-Halbleiter-Legierung auf einer oberen Fläche mindestens des zweiten Epitaxie-Halbleitermaterials umfasst.
  25. Verfahren nach Anspruch 15, wobei der Gate-Stapel eine erste Abstandsschicht enthält und wobei eine zweite Abstandsschicht auf einer oberen Fläche des zweiten Epitaxie-Halbleitermaterials nach der Bildung der Erweiterungsregion gebildet wird.
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