CN102280379B - 一种应变硅nmos器件的制造方法 - Google Patents

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本发明提供一种应变硅NMOS器件的制造方法，包括：提供一半导体基底，所述半导体基底上具有栅极；在所述栅极侧壁上形成边墙，以保护所述栅极；在所述栅极两侧的半导体基底中刻蚀形成源极凹槽和漏极凹槽；沉积掺碳氧化硅直至填充所述源极凹槽和漏极凹槽；去除所述源极凹槽和漏极凹槽外的掺碳氧化硅；在所述半导体基底和所述栅极上沉积应力层。本发明所述应变硅NMOS器件的制造方法能够提高NMOS器件性能，降低了制造成本，同时有利于NMOS器件的散热，降低功耗。

Description

一种应变硅NMOS器件的制造方法
技术领域
本发明涉及一种集成电路工艺制造技术，尤其涉及一种提高NMOS器件性能的应变硅NMOS器件的制造方法。
背景技术
近年来，电子消费品、通讯业的爆炸式发展使得高速、低功耗的处理器芯片在市场上有着极为广大的需求，进一步提升晶体管的工作速度成为当务之急。直到最近为止，提高MOS器件速度的方法都在于减小沟道长度以及栅介质层的厚度，然而在小于100nm的沟道长度情况下，器件进一步缩小受到了物理极限以及设备成本的限制。随着工艺逐步进入90nm、65nm甚至是45nm时代，栅氧厚度和栅极长度的减小趋势都已经逐步放缓。这是因为，如果栅氧厚度进一步变短、变薄，即使栅上并未施加电压，也将会有更多泄漏电流通过栅极；而且，对于芯片制造厂商来说，不断减小晶体管面积也使得设备成本逐渐攀升，难以接受。随着硅器件的尺寸缩小面对越来越多成本和技术的挑战，微电子工业界开始寻找其他方式以继续提高CMOS器件性能。其中，提升载流子迁移率被视为提高器件工作速度最佳的替代方案之一。
应变硅是一种通过多种不同的物理方法拉伸或是压缩硅晶格来达到提高MOS晶体管载流子迁移率以至提高晶体管性能而不用减小晶体管面积的技术，以提高沟道中电荷载流子的迁移率(NMOS中的电子和PMOS中的空穴)，这种方法的附加收益是可以降低源/漏的串联电阻。压缩应变产生于PMOS晶体管，通常应用外延生长SiGe源/漏与/或在栅上使用一个压缩应变氮化物层。NMOS晶体管中使用了应力记忆技术(SMT：StressMemorizationTechnique)。
现有技术中利用应变硅改善MOS晶体管性能，通常采用离子注入的方法，将碳注入到半导体衬底的源漏区中，然后经过1000℃以上的高温退火，使之变成碳化硅(SiC)，碳化硅在所述半导体衬底中产生应力作用。然而，利用离子注入将碳注入量不易控制，且高温退火工艺对半导体器件会产生不良的影响，降低半导体器件的性能。
此外，常见的应力改善MOS晶体管还包括应力记忆技术，所述应力记忆技术主要增加了三步工艺步骤：1、淀积氮化硅材质的应力层薄膜顶盖层(cappinglayer)引入应力；2、高温快速退火(Spike)将应力记忆在器件中；3刻蚀去除应力层薄膜。该技术将会对NMOS器件和PMOS器件增加垂直沟道平面方向的拉伸应力以及沟道平行方向的压缩应力。这种SMT引入压缩应力在提高NMOS迁移率的同时，却会降低PMOS的迁移率，进而降低了PMOS的性能。为了降低SMT对PMOS的影响，需要增加退火或是紫外线照射修复(UVCure)的步骤，这不但增加了一次高温热过程，同时使工艺更加复杂，制造成本增加。
发明内容
本发明的目的是提供了一种应变硅NMOS器件的制造方法，以提高NMOS器件性能，降低了制造成本，同时有利于NMOS器件的散热，降低功耗。
为解决上述问题，本发明提供一种应变硅NMOS器件的制造方法，其特征在于，包括：提供一半导体基底，所述半导体基底上具有栅极；在所述栅极侧壁上形成边墙，以保护所述栅极；在所述栅极两侧的半导体基底中刻蚀形成源极凹槽和漏极凹槽；沉积掺碳氧化硅直至填充所述源极凹槽和漏极凹槽；去除所述源极凹槽和漏极凹槽外的掺碳氧化硅；在所述半导体基底和所述栅极上沉积应力层。
进一步的，所述掺碳氧化硅采用离子增强化学气相沉积工艺沉积形成。
进一步的，沉积所述掺碳氧化硅的工艺温度是300℃～400℃，反应气体为硅烷，甲烷和氧气。
进一步的，所述应力层的材质为氮化硅。
进一步的，所述应力层采用离子增强化学气相沉积工艺生成。
进一步的，形成所述应力层的工艺温度是250℃～400℃，反应气体为硅烷和氨气。
进一步的，所述应力层的厚度为30nm～70nm。
进一步的，所述应力层具有张应力，所述张应力大于1.2GPa。
进一步的，去除所述源极凹槽和漏极凹槽外的掺碳氧化硅采用RIE干法刻蚀去除。
进一步的，源极凹槽和漏极凹槽深度为500nm～550nm。
相比于现有技术，本发明在应变NMOS器件的制造过程中采用掺碳氧化硅填充形成源极凹槽和漏极凹槽，以形成栅极和漏极，由于掺碳氧化硅的晶格常数小于硅，能够在NMOS器件的沟道中引入张应力；同时制造过程中还在所述半导体基底和所述栅极上覆盖一层具有高张应力的应力层。上述两种应变硅方法相结合，可以进一步提高NMOS电子的迁移率，改善NMOS器件性能，相比现有技术减少了一次高温热过程，简化了制造工艺，降低了器件制造成本，有利于器件的散热，降低功耗，同时避免了SMT技术中在提高NMOS器件迁移率的同时会降低PMOS的迁移率，保护PMOS的性能。
附图说明
图1为本发明一实施例中应变硅NMOS器件的制造方法的流程示意图。
图2～7为本发明一实施例中应变硅NMOS器件的制造过程中的结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
图1为本发明一实施例中应变硅NMOS器件的制造方法的流程示意图。图2～7为本发明一实施例中应变硅NMOS器件的制造过程中的结构示意图。请参考图1及图2～图7，本发明提供一种应变硅NMOS器件的制造方法包括以下步骤：
步骤S01：如图2所示，提供一半导体基底100，所述半导体基底100上具有栅极102；所述半导体基底100的材料为单晶硅、多晶硅或非晶硅形成的硅材料，或是绝缘硅材料(SOI)，还可以是其他半导体材料或其他结构。在所述半导体基底100中具有P阱区101，所述P阱去101通过离子注入工艺形成，其掺杂离子可以为硼。
在所述半导体基底100还具有隔离结构，在本实施例中，所述隔离结构是浅槽隔离结构(STI)103，该浅槽隔离结构103可以用本领域技术人员所熟悉的工艺方法形成。所述浅槽隔离结构103用于隔离有源区，从而在有源区中制造NMOS器件。
所述栅极102可以为多晶硅材料或多晶硅与金属硅化物叠加的材料，还可以为金属及其氧化物(High-K材料)。
步骤S02：如图3所示，在所述栅极102上形成边墙105，以保护所述栅极102；所述边墙105为氮化硅和氧化硅的叠层结构或氧化硅、氮化硅和氧化硅的叠层结构。
步骤S03：如图4所示，在所述栅极102两侧的半导体基底100中刻蚀形成源极凹槽104a和漏极凹槽104b；形成所述源极凹槽104a和漏极凹槽104b深度为500nm～550nm；形成所述源极凹槽104a和漏极凹槽104b采用干法刻蚀形成，在所述半导体基底100上涂覆光刻胶，并利用掩膜板对光刻胶进行曝光，曝光后进行显影，从而暴露半导体基底100上将形成源极凹槽104a和漏极凹槽104b的位置。
步骤S04：如图5所示，沉积掺碳氧化硅107直至填充所述源极凹槽103和漏极凹槽104；所述掺碳氧化硅(CarbonDopedOxide，CDO)107采用离子增强化学气相沉积工艺沉积形成。沉积所述掺碳氧化硅107的工艺温度是300℃～400℃，其中较佳的反应温度为350，反应气体为硅烷，甲烷和氧气。所述掺碳氧化硅的含碳量超过1％，所述掺碳氧化硅107的厚度根据源极凹槽104a和漏极凹槽104b的深度确定，以确保完全填满所述源极凹槽104a和漏极凹槽104b，由于掺碳氧化硅107的晶格常数小于硅，提高电迁移率，能够在沟道中引入张应力，从而提高NMOS器件的性能。
现有技术采用离子注入的方法，将碳注入到SiO2中，然后经过1000℃以上的高温退火，使之变成碳化硅(SiC)，以达到应变的作用。本发明在所述栅极102两侧的半导体基底100中刻蚀形成源极凹槽104a和漏极凹槽104b后沉积掺碳氧化硅，直至填充所述源极凹槽104a和漏极凹槽104b，从而通过引入应变硅的方法，提高半导体器件的性能，不仅减少了现有技术碳离子注入的步骤，降低了工艺时间和工艺成本，并避免了一次1000℃以上的高温退火工艺，降低了高温对半导体器件产生的不良影响，并提高到了生产效率。
步骤S05：如图6所示，去除所述源极凹槽104a和漏极104b凹槽外的掺碳氧化硅107，从而所述源极凹槽104a和漏极104b中形成源极108a和漏极108b；去除所述源极凹槽104a和漏极104b外的掺碳氧化硅采用RIE干法刻蚀去除。在所述半导体基底100上涂覆光刻胶，并利用掩膜板对光刻胶进行曝光，曝光后进行显影，从而暴露半导体基底100上将源极凹槽104a和漏极凹槽104b以外的位置，保留所述源极凹槽104a和漏极凹槽104b上的光刻胶，接着利用RIE干法刻蚀去除所述源极凹槽104a和漏极凹槽104b以外的掺碳氧化硅107，最终形成源极108a和漏极108b。
步骤S06：如图7所示，在所述半导体基底100和所述栅极102上沉积应力层110。所述应力层110的材质为氮化硅。所述应力层110采用离子增强化学气相沉积工艺生成。采用离子增强化学气相沉积工艺能够更好的形成均匀度良好且厚度易于控制的应力层110。形成所述应力层110的工艺温度是250℃～400℃，反应气体为硅烷和氨气。所述应力层110的厚度为30nm～70nm，其中较佳的工艺温度为300℃，较佳的应力层110厚度为50nm，较低的反应温度和较佳的厚度能够形成具有高张应力的应力层110，实验表明工艺温度为300℃下形成的50nm厚的应力层110能够形成良好的高张应力，且张应力在1.2GPa以上。在本实施例中形成的应力层110本身具有很高的张应力，故可以不进行现有技术中高温快速退火，同样可以将应力记忆在半导体器件中，从而省略高温快速退火工艺，进一步保护的半导体器件，提高了半导体器件性能。
此外，在完成上述步骤后，继续执行形成NMOS器件的其他步骤，例如，形成层间介质层，在所述源极和漏极以及栅极上形成金属硅化物，例如NiPt等，以及刻蚀层间介质层，以形成接触孔的执行铜后道工艺，其中在刻蚀层间介质层以形成接触孔的工艺过程中，应力层110还起到刻蚀停止层的作用。上述工艺步骤可以采用本领域技术人员所熟悉的方法形成，在此不赘述。
相比于现有技术，本发明在应变NMOS器件的制造过程中采用掺碳氧化硅填充形成源极凹槽和漏极凹槽，以形成栅极和漏极，由于掺碳氧化硅的晶格常数小于硅，能够在NMOS器件的沟道中引入张应力；同时制造过程中还在所述半导体基底和所述栅极上覆盖一层具有高张应力的应力层。上述两种应变硅方法相结合，可以进一步提高NMOS电子的迁移率，改善NMOS器件性能，相比现有技术减少了一次高温热过程，简化了制造工艺，降低了器件制造成本，有利于器件的散热，降低功耗，同时避免了SMT技术中在提高NMOS器件迁移率的同时会降低PMOS的迁移率，保护PMOS的性能。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (9)

1.一种应变硅NMOS器件的制造方法，包括：
提供一半导体基底，所述半导体基底上具有栅极；
在所述栅极侧壁上形成边墙，以保护所述栅极；
在所述栅极两侧的半导体基底中刻蚀形成源极凹槽和漏极凹槽；
沉积掺碳氧化硅直至填充所述源极凹槽和漏极凹槽；其中，所述掺碳氧化硅采用离子增强化学气相沉积工艺沉积形成；
去除所述源极凹槽和漏极凹槽外的掺碳氧化硅；
在所述半导体基底和所述栅极上沉积应力层。
2.如权利要求1所述的一种应变硅NMOS器件的制造方法，其特征在于，沉积所述掺碳氧化硅的工艺温度是300℃～400℃，反应气体为硅烷，甲烷和氧气。
3.如权利要求1所述的一种应变硅NMOS器件的制造方法，其特征在于，所述应力层的材质为氮化硅。
4.如权利要求1所述的一种应变硅NMOS器件的制造方法，其特征在于，所述应力层采用离子增强化学气相沉积工艺生成。
5.如权利要求1所述的一种应变硅NMOS器件的制造方法，其特征在于，形成所述应力层的工艺温度是250℃～400℃，反应气体为硅烷和氨气。
6.如权利要求1所述的一种应变硅NMOS器件的制造方法，其特征在于，所述应力层的厚度为30nm～70nm。
7.如权利要求1所述的一种应变硅NMOS器件的制造方法，其特征在于，所述应力层具有张应力，所述张应力大于1.2GPa。
8.如权利要求1所述的一种应变硅NMOS器件的制造方法，其特征在于，去除所述源极凹槽和漏极凹槽外的掺碳氧化硅采用RIE干法刻蚀去除。
9.如权利要求1所述的一种应变硅NMOS器件的制造方法，其特征在于，源极凹槽和漏极凹槽深度为500nm～550nm。
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