CN103187299B - 晶体管的形成方法 - Google Patents
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Abstract
一种晶体管的形成方法，包括：提供基底，所述基底包括半导体衬底、位于所述半导体衬底表面的栅极结构、以及位于所述栅极结构两侧的半导体衬底内的开口；以体积比至少为3∶2的SiH2Cl2和SiH4作为硅源，在所述开口内形成第一应力衬垫层，所述第一应力衬垫层的深度至少为开口深度的一半；以体积比至少为3∶2的SiH4和SiH2Cl2作为硅源，形成覆盖所述第一应力衬垫层、且与所述开口齐平的第二应力衬垫层。本发明实施例形成的晶体管的漏电流低，电阻小，功耗低且响应速度快。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展。因此，互补金属氧化物半导体(Complementary MetalOxide Semiconductor，CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。然而，栅极的尺寸变化会影响半导体器件的电学性能，目前，主要通过控制载流子迁移率来提高半导体器件性能。该技术的一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高了载流子(n-沟道晶体管中的电子，p-沟道晶体管中的空穴)迁移率，就能提高驱动电流。因而应力可以极大地提高晶体管的性能。
因为硅、锗具有相同的晶格结构，即“金刚石”结构，在室温下，锗的晶格常数大于硅的晶格常数，所以在PMOS晶体管的源、漏区形成硅锗(SiGe)，可以引入硅和锗硅之间晶格失配形成的压应力，进一步提高压应力，提高PMOS晶体管的性能。相应地，在NMOS晶体管的源、漏区形成碳硅(CSi)可以引入硅和碳硅之间晶格失配形成的拉应力，进一步提高拉应力，提高NMOS晶体管的性能。
现有技术中，具有应力的晶体管的形成方法为：
请参考图1，提供半导体衬底100；所述半导体衬底100内形成有浅沟槽隔离区103；所述半导体衬底100表面形成有栅绝缘层105；所述栅绝缘层105表面形成有栅电极层107；所述半导体衬底100表面形成有侧墙109，所述侧墙109位于所述栅绝缘层105、栅电极层107两侧；且所述栅电极层107表面还形成有形成栅绝缘层105、栅电极层107时的光刻胶层108；
请参考图2，以所述侧墙109为掩膜在所述半导体衬底100内形成开口111；
请参考图3，在所述开口内填充满硅锗，形成源/漏区113。
然而，现有技术在晶体管的源漏区域形成锗硅的方法，晶体管的性能提高有限。
更多关于晶体管及其形成方法见公开号为“CN101789447A”的申请文件。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，晶体管的性能好。
为解决上述问题，本发明的实施例提供了一种晶体管的形成方法，包括：
提供基底，所述基底包括半导体衬底、位于所述半导体衬底表面的栅极结构、以及位于所述栅极结构两侧的半导体衬底内的开口；
以体积比至少为3∶2的SiH2Cl2和SiH4作为硅源，在所述开口内形成第一应力衬垫层，所述第一应力衬垫层的深度至少为开口深度的一半；
以体积比至少为3∶2的SiH4和SiH2Cl2作为硅源，形成覆盖所述第一应力衬垫层、且与所述开口齐平的第二应力衬垫层。
可选地，所述第一应力衬垫层的材料为SiGe，第二应力衬垫层的材料为SiGe；或者所述第一应力衬垫层的材料为SiC，第二应力衬垫层的材料为SiC。
可选地，所述第二应力衬垫层的深度为20-50nm。
可选地，所述第一应力衬垫层覆盖所述开口的底部和侧壁。
可选地，所述第一应力衬垫层的形成方法为：采用沉积工艺填充满所述开口，形成第一应力衬垫薄膜；形成掩膜层，所述掩膜层覆盖所述半导体衬底表面和栅极结构，以及部分靠近半导体衬底的第一应力衬底薄膜；以所述掩膜层为掩膜刻蚀所述第一应力衬垫薄膜，形成覆盖所述开口的底部和侧壁的第一应力衬垫层，所述第一应力衬垫层在开口底部和侧壁的厚度均匀一致。
可选地，所述第一应力衬垫层的厚度范围为5-50nm。
可选地，所述第一应力衬垫层和第二应力衬垫层的形成方法为选择性外延沉积工艺。
可选地，当所述第一应力衬垫层和第二应力衬垫层的材料为SiGe时，所述选择性外延沉积工艺的反应物还包括：HCl、GeH4和H2。
可选地，采用选择性外延沉积工艺形成第一应力衬垫层的参数范围为：温度为550-800℃，压强为5-20Torr，SiH2Cl2的流量为30-300sccm，GeH4的流量为5-500sccm，HCl的流量为50-200sccm，H2的流量为5-50slm。
可选地，采用选择性外延沉积工艺形成第二应力衬垫层的参数范围为：温度为550-800℃，压强为5-20Torr，SiH4的流量为30-300sccm，GeH4的流量为5-500sccm，HCl的流量为50-200sccm，H2的流量为5-50slm。
与现有技术相比，本发明的实施例具有以下优点：
所述开口内形成有第一应力衬垫层时，采用体积比至少为3∶2的SiH2Cl2和SiH4作为硅源，形成的第一应力衬垫层在所述开口底部和侧壁界面处的漏电流低，晶体管的性能稳定。并且，所述开口内还形成有位于所述第一应力衬垫层表面的第二应力衬垫层，采用体积比至少为3∶2的SiH4和SiH2Cl2作为硅源，形成的所述第二应力衬垫层的电阻小，有利于降低晶体管的电阻，形成的晶体管的功耗低，响应速度快。
进一步的，在同一工艺步骤中通过控制SiH2Cl2和SiH4的体积比形成第一应力衬垫层和第二应力衬垫层，节省了工序，不仅形成的第一应力衬垫层漏电流低，第二应力衬垫层的电阻低，而且还有效去除了第一应力衬垫层和第二应力衬垫层中的杂质，形成的各应力衬垫层的质量好，晶体管的性能好。
附图说明
图1-图3是现有技术的晶体管的形成过程的剖面结构示意图；
图4是本发明实施例的晶体管的形成方法的流程示意图；
图5-图8是本发明第一实施例的晶体管的形成过程的剖面结构示意图；
图9-图11是本发明第二实施例的晶体管的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术的晶体管性能差。经过研究，发明人发现，现有技术形成的晶体管的性能差，主要体现在以下两个方面：一是源/漏区的锗硅与半导体衬底界面处漏电流高，影响了晶体管的性能的稳定性；二是在形成与源/漏区的锗硅的电阻高，造成晶体管的响应速度慢，功耗高。
经过进一步研究，发明人发现，在图2所示的开口111内填充锗硅时，先形成漏电流低的第一应力衬垫层，然后在所述第一应力衬垫层表面形成电阻小的第二应力衬垫层，可以从晶体管的漏电流、响应速度和功耗等多个方面提高晶体管的性能。
为了使本领域技术人员更好的理解本发明，下面结合附图以及具体实施例对本发明进行详细说明。
请参考图4，本发明实施例的晶体管的形成方法，包括：
步骤S201，提供基底，所述基底包括半导体衬底、位于所述半导体衬底表面的栅极结构、以及位于所述栅极结构两侧的半导体衬底内的开口；
步骤S203，以体积比至少为3∶2的SiH2Cl2和SiH4作为硅源，在所述开口内形成第一应力衬垫层，所述第一应力衬垫层的深度至少为开口深度的一半；
步骤S205，以体积比至少为3∶2的SiH4和SiH2Cl2作为硅源，形成覆盖所述第一应力衬垫层、且与所述开口齐平的第二应力衬垫层。
具体的，请参考图5-图11，图5-图11示出了本发明各实施例中晶体管的形成过程的剖面结构示意图。
第一实施例
请参考图5，提供基底，所述基底包括半导体衬底300、位于所述半导体衬底300表面的栅极结构。
所述半导体衬底300的材料为单晶硅，所述半导体衬底300内形成有浅沟槽隔离结构(STI)303，用于隔离晶体管。在本发明的实施例中，所述半导体衬底300表面的晶向为<110>或<100>。
所述栅极结构包括位于所述半导体衬底300表面的栅介质层305、位于所述栅介质层305表面的栅电极层307、以及位于所述栅介质层305和栅电极层307两侧且与其接触的半导体衬底300表面的侧墙309。
在本发明的实施例中，所述栅极结构的形成步骤为：采用沉积工艺形成覆盖所述半导体衬底300的栅介质薄膜(未图示)；采用沉积工艺形成覆盖所述栅介质薄膜的栅电极薄膜(未图示)；形成位于所述栅电极薄膜表面的光刻胶层308；以所述光刻胶层308为掩膜刻蚀所述栅电极薄膜和栅介质薄膜，形成栅介质层305和栅电极层307；采用沉积、刻蚀工艺在所述栅介质层305和栅电极层307两侧的半导体衬底300表面形成侧墙309。
其中，所述栅介质层305的材料为二氧化硅或高K介质，所述栅电极层307的材料为多晶硅或者金属，所述侧墙309的材料为二氧化硅。
请参考图6，形成位于所述栅极结构两侧的半导体衬底300内的开口311。
所述开口311用于后续填充第一应力衬垫层和第二应力衬垫层。所述开口311的形成工艺为刻蚀工艺，例如干法刻蚀工艺，或者干法刻蚀工艺和湿法刻蚀工艺，或者干法刻蚀工艺、退火处理工艺和湿法刻蚀工艺相结合等。所述开口311的形状为U形，sigma形或其他有助于提高载流子迁移率的形状。
在本发明的实施例中，所述开口311的形成工艺为干法刻蚀工艺，形成的开口311的形状为U形。由于采用干法刻蚀工艺刻蚀半导体衬底300形成开口311的工艺，已为本领域技术人员所熟知，在此不再赘述。
请参考图7，以体积比至少为3∶2的SiH2Cl2和SiH4作为硅源，在所述开口311内形成第一应力衬垫层313，所述第一应力衬垫层313的深度至少为开口311深度的一半。
所述第一应力衬垫层313除了用于增加晶体管在沟道区的应力外，还用于降低晶体管的漏电流。所述第一应力衬垫层313的材料为SiGe或SiC。所述第一应力衬垫层313的形成工艺包括沉积工艺。
在本发明的实施例中，所述第一应力衬垫层313的材料为SiGe，所述第一应力衬垫层313的形成工艺为选择性外延沉积工艺，所述选择性外延沉积工艺的反应物除包括体积比至少为3∶2的SiH2Cl2和SiH4的硅源外，还包括HCl、GeH4和H2。
发明人发现，开口311底部和侧壁与第一应力衬垫层313界面处产生漏电流，其主要原因是由于形成第一应力衬垫层313时，所述第一应力衬垫层313内部引入了杂质(例如刻蚀形成开口时，刻蚀采用的试剂残留在开口311表面；或者通入反应气体形成第一应力衬垫层313时，所述反应气体本身带有的杂质；或者形成第一应力衬垫层313的反应腔室内的杂质；或者技术人员误操作带入到第一应力衬垫层313内的杂质)，形成的第一应力衬垫层313的质量差，从而导致了漏电流。
经过研究后，发明人发现，氯离子可以去除形成第一应力衬垫层313的过程中引入的上述杂质。经过进一步研究，发明人发现，只需控制SiH2Cl2和SiH4的体积比，使形成第一应力衬垫层313时SiH2Cl2和SiH4的体积比大于等于3∶2，就可有效去除第一应力衬垫层313的杂质，使得后续形成的晶体管的漏电流低。
因此，在本发明的实施例中，采用选择性外延沉积工艺形成第一应力衬垫层的参数范围为：温度为550-800℃，压强为5-20Torr，SiH2Cl2的流量为30-300sccm，GeH4的流量为5-500sccm，HCl的流量为50-200sccm，H2的流量为5-50slm。形成的第一应力衬垫层313不仅能有效增加沟道区的应力，提高沟道区的载流子迁移率，减小沟道效应，还能使晶体管的漏电流小，第一应力衬垫层313与半导体衬底300界面处的漏电流密度低于10000法安/平方微米。
考虑到晶体管的漏电流发生在开口311底部和侧壁与第一应力衬垫层313界面处，为了减小漏电流，所述第一应力衬垫层313的深度至少为开口311深度的一半，以利于第一应力衬垫层313覆盖较多的开口311的侧壁。在本发明的实施例中，所述第一应力衬垫层313的深度为开口深度的3/4，形成的晶体管的漏电流小。
需要说明的是，在本发明的实施例中，所述深度指的是垂直于半导体衬底300表面方向的尺寸。
请参考图8，以体积比至少为3∶2的SiH4和SiH2Cl2作为硅源，形成覆盖所述第一应力衬垫层313、且与所述开口齐平的第二应力衬垫层315。
经过研究后，发明人发现，上述方法形成的第一应力衬垫层313虽然可以解决晶体管的漏电流问题，然而，第一应力衬垫层313的电阻较大，大于15欧姆/方块，如果整个源/漏区形成的全部为第一应力衬垫层313，则后续形成的晶体管的功耗高，响应速度较慢，并且源/漏区与外围金属线相连接时，其界面处的接触电阻也会较高。
经过进一步研究，发明人发现，可以在所述应力衬垫层313表面形成电阻较小的第二应力衬垫层315，以平衡漏电流和晶体管的功耗、响应速度。所述第二应力衬垫层315和所述第一应力衬垫层313用于共同提高晶体管沟道区的应力，以提高沟道区的载流子迁移率，减轻短沟道效应。
所述第二应力衬垫层315的材料与所述第一应力衬垫层313的材料相同，为SiGe或SiC，所述第二应力衬垫层315的形成工艺为沉积工艺。在本发明的实施例中，所述第二应力衬垫层315的材料为SiGe，形成工艺为选择性外延沉积工艺。所述选择性外延沉积工艺采用的反应物包括：SiH4、SiH2Cl2、HCl、GeH4和H2。
发明人还发现，要想形成的第二应力衬垫层315的电阻小，只需形成第二应力衬垫层315时通入较少的SiH2Cl2即可实现，具体可以通过控制SiH4和SiH2Cl2的体积比实现。当SiH4和SiH2Cl2的体积比大于等于3∶2时，形成的第二应力衬垫层315的电阻小与第一应力衬垫层313的电阻，所述第二应力衬垫层315的电阻小于12欧姆/方块，满足工艺需求。
在本发明的第一实施例中，所述第二应力衬垫层315可以和第一应力衬垫层313在同一工艺步骤中形成，只需在第一应力衬垫层313形成后，调节SiH4和SiH2Cl2的体积比，使得SiH4和SiH2Cl2的体积比至少为3∶2即可，有效节省了工序，且方法简单。
具体地，采用选择性外延沉积工艺形成第二应力衬垫层315的参数范围为：温度为550-800℃，压强为5-20Torr，SiH4的流量为30-300sccm，SiH4和SiH2Cl2的体积比至少为3∶2，GeH4的流量为5-500sccm，HCl的流量为50-200sccm，H2的流量为5-50slm。
另外，为有效减小晶体管与外围金属线接触面的接触电阻，所述第二应力衬垫层315的深度为20-50nm。
上述步骤形成之后，本发明第一实施例的晶体管的制作完成。在同一工艺步骤中通过控制SiH2Cl2和SiH4的体积比形成第一应力衬垫层和第二应力衬垫层，节省了工序，不仅形成的第一应力衬垫层漏电流低，第二应力衬垫层的电阻低，而且还有效去除了第一应力衬垫层和第二应力衬垫层中的杂质，形成的各应力衬垫层的质量好，晶体管的性能好。
第二实施例
与本发明的第一实施例不同，为了进一步降低晶体管的漏电流和电阻，本发明的第二实施例对第一应力衬垫层进行了改进，使得形成的第一应力衬垫层覆盖开口的底部和侧壁，所述第一应力衬垫层在开口底部和侧壁的厚度均匀一致，后续再形成第二应力衬垫层。
请参考图9，提供基底，所述基底包括半导体衬底400、位于所述半导体衬底400表面的栅极结构，所述栅极结构两侧的半导体衬底400内形成有开口411。
其中，所述半导体衬底400的材料为单晶硅，所述半导体衬底400内形成有浅沟槽隔离结构(STI)403，用于隔离晶体管。在本发明的实施例中，所述半导体衬底400表面的晶向为<110>或<100>。
所述栅极结构包括位于所述半导体衬底400表面的栅介质层405、位于所述栅介质层405表面的栅电极层407、以及位于所述栅介质层405和栅电极层407两侧且与其接触的半导体衬底400表面的侧墙409。
所述开口411用于后续填充第一应力衬垫层和第二应力衬垫层，所述开口411的形成工艺为刻蚀工艺。
需要说明的是，所述栅极结构的栅电极层407表面还具有光刻胶层408，所述光刻胶层408为形成栅电极层407、栅介质层405时形成。
更多详细的描述请参考本发明第一实施例中的相关描述，在此不再赘述。
请参考图10，形成覆盖所述开口411的底部和侧壁的第一应力衬垫层413，所述第一应力衬垫层413在开口411底部和侧壁的厚度均匀一致。
发明人发现，为了使后续形成的晶体管的漏电流得到最大限度的降低，所述第一应力衬垫层413最好覆盖所述开口411的底部和侧壁，然而，为了使后续形成的晶体管的电阻小，功耗低，响应速度快，最好降低第一应力衬垫层413在开口411内的比重，而增加第二应力衬垫层在开口411内的比重。
为了有效的平衡晶体管的漏电流和晶体管的电阻、功耗、响应速度之间的关系，最大限度的降低晶体管的漏电流，减小晶体管的电阻，降低功耗并提高响应速度，本发明的实施例中，所述第一应力衬垫层413覆盖所述开口411的底部和侧壁，且所述第一应力衬垫层413在开口411底部和侧壁的厚度均匀一致，其厚度范围为5-50nm。
需要说明的是，在本发明的第二实施例中，所述第一应力衬垫层413的深度为垂直与半导体衬底300表面方向的最大尺寸，所述第一应力衬垫层413的深度与所述开口411的深度相同。
在本发明的实施例中，所述第一应力衬垫层413的材料为SiGe，所述第一应力衬垫层413的形成方法为：采用沉积工艺填充满所述开口411，形成第一应力衬垫薄膜(未图示)；形成掩膜层(未图示)，所述掩膜层覆盖所述半导体衬底表面和栅极结构，以及部分靠近半导体衬底的第一应力衬底薄膜；以所述掩膜层为掩膜刻蚀所述第一应力衬垫薄膜，形成覆盖所述开口411的底部和侧壁的第一应力衬垫层413，使所述第一应力衬垫层413在开口411底部和侧壁的厚度均匀一致。
本发明的实施例中，采用选择性外延沉积工艺形成第一应力衬底层413，采用的反应物包括SiH4、SiH2Cl2、HCl、GeH4和H2。采用选择性外延沉积工艺形成第一应力衬底层413时的参数范围为：温度为550-800℃，压强为5-20Torr，SiH2Cl2的流量为30-300sccm，SiH2Cl2和SiH4的体积比至少为3∶2，GeH4的流量为5-500sccm，HCl的流量为50-200sccm，H2的流量为5-50slm。形成的晶体管的漏电流最低，第一应力衬垫层413与半导体衬底界面处的漏电流密度小于10000法安/平方微米。
请参考图11，形成覆盖所述第一应力衬垫层413的第二应力衬垫层415，所述第二应力衬垫层415的电阻小于第一应力衬垫层413。
所述第二应力衬垫层415用于和第一应力衬垫层413共同提高晶体管沟道区的应力，以提高沟道区的载流子迁移率，减轻短沟道效应。所述第二应力衬垫层415的材料和所述第一应力衬垫层413的材料相同，为SiGe或SiC。所述第二应力衬垫层415的形成工艺为沉积工艺。
在本发明的实施例中，所述第二应力衬垫层415的材料为SiGe，形成工艺为选择性外延沉积工艺。所述选择性外延沉积工艺采用的反应物包括：SiH4、SiH2Cl2、HCl、GeH4和H2。采用所述选择性外延沉积工艺形成第二应力衬垫层415的参数范围为：温度为550-800℃，压强为5-20Torr，SiH4的流量为30-300sccm，SiH4和SiH2Cl2的体积比至少为3∶2，GeH4的流量为5-500sccm，HCl的流量为50-200sccm，H2的流量为5-50slm。形成的晶体管的电阻小，通常小于12欧姆/方块，功耗低，响应速度快。
更多详细的关于第一应力衬垫层413和第二应力衬垫层415的形成方法和步骤，请参考本发明的第一实施例，在此不再赘述。
上述步骤完成之后，本发明第二实施例的晶体管制作完成。由于第一应力衬垫层覆盖开口的底部和侧壁，且所述第一应力衬垫层在开口底部和侧壁的厚度均匀一致，晶体管的漏电流得到最大限度的降低，并且晶体管的电阻小，功耗低，响应速度快。
综上，所述开口内形成有第一应力衬垫层时，采用体积比至少为3∶2的SiH2Cl2和SiH4作为硅源，形成的第一应力衬垫层在所述开口底部和侧壁界面处的漏电流低，晶体管的性能稳定。并且，所述开口内还形成有位于所述第一应力衬垫层表面的第二应力衬垫层，采用体积比至少为3∶2的SiH4和SiH2Cl2作为硅源，形成的所述第二应力衬垫层的电阻小，有利于降低晶体管的电阻，形成的晶体管的功耗低，响应速度快。
进一步的，在同一工艺步骤中通过控制SiH2Cl2和SiH4的体积比形成第一应力衬垫层和第二应力衬垫层，节省了工序，不仅形成的第一应力衬垫层漏电流低，第二应力衬垫层的电阻低，而且还有效去除了第一应力衬垫层和第二应力衬垫层中的杂质，形成的各应力衬垫层的质量好，晶体管的性能好。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种晶体管的形成方法，其特征在于，包括：
提供基底，所述基底包括半导体衬底、位于所述半导体衬底表面的栅极结构、以及位于所述栅极结构两侧的半导体衬底内的开口；
以体积比至少为3∶2的SiH2Cl2和SiH4作为硅源，在所述开口内形成第一应力衬垫层，所述第一应力衬垫层的深度至少为开口深度的一半；
以体积比至少为3∶2的SiH4和SiH2Cl2作为硅源，形成覆盖所述第一应力衬垫层、且与所述开口齐平的第二应力衬垫层。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一应力衬垫层的材料为SiGe，第二应力衬垫层的材料为SiGe；或者所述第一应力衬垫层的材料为SiC，第二应力衬垫层的材料为SiC。
3.如权利要求1所述的晶体管的形成方法，其特征在于，所述第二应力衬垫层的深度为20-50nm。
4.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一应力衬垫层覆盖所述开口的底部和侧壁。
5.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一应力衬垫层的形成方法为：采用沉积工艺填充满所述开口，形成第一应力衬垫薄膜；形成掩膜层，所述掩膜层覆盖所述半导体衬底表面和栅极结构，以及部分靠近半导体衬底的第一应力衬底薄膜；以所述掩膜层为掩膜刻蚀所述第一应力衬垫薄膜，形成覆盖所述开口的底部和侧壁的第一应力衬垫层，所述第一应力衬垫层在开口底部和侧壁的厚度均匀一致。
6.如权利要求5所述的晶体管的形成方法，其特征在于，所述第一应力衬垫层的厚度范围为5-50nm。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一应力衬垫层和第二应力衬垫层的形成方法为选择性外延沉积工艺。
8.如权利要求7所述的晶体管的形成方法，其特征在于，当所述第一应力衬垫层和第二应力衬垫层的材料为SiGe时，所述选择性外延沉积工艺的反应物还包括：HCl、GeH4和H2。
9.如权利要求1所述的晶体管的形成方法，其特征在于，采用选择性外延沉积工艺形成第一应力衬垫层的参数范围为：温度为550-800℃，压强为5-20Torr，SiH2Cl2的流量为30-300sccm，GeH4的流量为5-500sccm，HCl的流量为50-200sccm，H2的流量为5-50slm。
10.如权利要求1所述的晶体管的形成方法，其特征在于，采用选择性外延沉积工艺形成第二应力衬垫层的参数范围为：温度为550-800℃，压强为5-20Torr，SiH4的流量为30-300sccm，GeH4的流量为5-500sccm，HCl的流量为50-200sccm，H2的流量为5-50slm。
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