JP2001127291A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 短チャネル効果を抑制し、素子特性を向上さ
せることができるように改良された半導体装置を提供す
ることを主要な目的とする。 【解決手段】 ソース領域及びドレイン領域を、ＰＳＧ
又はＢＳＧからのリン及び硼素の固相拡散により形成
し、さらに、ＰＳＧ又はＢＳＧをそのままサイドウォー
ルスペーサに加工する。ソース領域及びドレイン領域を
シリコン選択成長によりせり上げ、窒化膜からなる第２
のサイドウォールスペーサの形成後、せり上げたソース
領域及びドレイン領域のサリサイド化を行う。
せることができるように改良された半導体装置を提供す
ることを主要な目的とする。 【解決手段】 ソース領域及びドレイン領域を、ＰＳＧ
又はＢＳＧからのリン及び硼素の固相拡散により形成
し、さらに、ＰＳＧ又はＢＳＧをそのままサイドウォー
ルスペーサに加工する。ソース領域及びドレイン領域を
シリコン選択成長によりせり上げ、窒化膜からなる第２
のサイドウォールスペーサの形成後、せり上げたソース
領域及びドレイン領域のサリサイド化を行う。
Description
【０００１】
【発明の属する技術分野】本発明はメモリやロジックに
用いられるトランジスタの高性能化に関するものであ
る。また、本発明はそのようなトランジスタの製造方法
に関するものである。
用いられるトランジスタの高性能化に関するものであ
る。また、本発明はそのようなトランジスタの製造方法
に関するものである。
【０００２】
【従来の技術】図２４〜２７に、例えばＹ． Ｔａｕｒ
ｅｔ ａｌ．： ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔ． １４ （１９９３） ｐｐ．３
０４．に示された、従来のｐＭＯＳＦＥＴの作製工程及
び構造を説明する。
ｅｔ ａｌ．： ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔ． １４ （１９９３） ｐｐ．３
０４．に示された、従来のｐＭＯＳＦＥＴの作製工程及
び構造を説明する。
【０００３】まず、図２４に示すようにｐ形シリコン基
板１に活性領域を他の活性領域から分離するための素子
分離領域２を形成し、ｎ形不純物であるリンや砒素など
をイオン注入してウェル４を形成後、ｐ形シリコン基板
１の表面にゲート酸化膜５を形成する。ｐ形ポリシリコ
ン層を堆積し、リソグラフィーによりゲートパターンを
形成してそれをマスクにエッチングして、ｐ形ポリシリ
コンゲート電極６を形成する。
板１に活性領域を他の活性領域から分離するための素子
分離領域２を形成し、ｎ形不純物であるリンや砒素など
をイオン注入してウェル４を形成後、ｐ形シリコン基板
１の表面にゲート酸化膜５を形成する。ｐ形ポリシリコ
ン層を堆積し、リソグラフィーによりゲートパターンを
形成してそれをマスクにエッチングして、ｐ形ポリシリ
コンゲート電極６を形成する。
【０００４】図２５に示すように、ｐ形不純物であるフ
ッ化硼素をイオン注入して自己整合的にＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層２０を形成す
る。次に図２６に示すように、シリコン酸化膜やシリコ
ン窒化膜などでサイドウォールスペーサ２１を形成し、
図２７に示すように、ｐ形不純物である硼素やフッ化硼
素をイオン注入し、熱アニールを行ってｐ形ソース・ド
レイン２２を形成することで、素子の主要部分は完成す
る。
ッ化硼素をイオン注入して自己整合的にＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層２０を形成す
る。次に図２６に示すように、シリコン酸化膜やシリコ
ン窒化膜などでサイドウォールスペーサ２１を形成し、
図２７に示すように、ｐ形不純物である硼素やフッ化硼
素をイオン注入し、熱アニールを行ってｐ形ソース・ド
レイン２２を形成することで、素子の主要部分は完成す
る。
【０００５】
【発明が解決しようとする課題】従来のＭＯＳＦＥＴは
以上のように構成されていた。従って、微細化するため
に短チャネル特性を向上させようとすると、図２５に示
すＬＤＤ層２０の不純物をよりシリコン基板表面近傍に
濃度ピークを持ち、かつ急峻な分布にする必要がある。
しかし、このような浅い接合をイオン注入により形成し
ようとすると低加速電圧、高ドーズ量の注入となり、技
術的に難しく、処理時間が非常にかかるという問題点が
あった。さらに、トランジスタの駆動能力を向上させる
ためにＬＤＤ層の不純物濃度を高くして寄生抵抗を下げ
ようとすると短チャネル特性が悪くなり、素子特性が劣
化するという問題点があった。一方、ＬＤＤ層の不純物
濃度を高くせずに寄生抵抗を低減するためにサイドウォ
ールスペーサ２１を薄くすると、深いソース・ドレイン
領域２２によって短チャネル特性が劣化するという問題
点があった。
以上のように構成されていた。従って、微細化するため
に短チャネル特性を向上させようとすると、図２５に示
すＬＤＤ層２０の不純物をよりシリコン基板表面近傍に
濃度ピークを持ち、かつ急峻な分布にする必要がある。
しかし、このような浅い接合をイオン注入により形成し
ようとすると低加速電圧、高ドーズ量の注入となり、技
術的に難しく、処理時間が非常にかかるという問題点が
あった。さらに、トランジスタの駆動能力を向上させる
ためにＬＤＤ層の不純物濃度を高くして寄生抵抗を下げ
ようとすると短チャネル特性が悪くなり、素子特性が劣
化するという問題点があった。一方、ＬＤＤ層の不純物
濃度を高くせずに寄生抵抗を低減するためにサイドウォ
ールスペーサ２１を薄くすると、深いソース・ドレイン
領域２２によって短チャネル特性が劣化するという問題
点があった。
【０００６】それ故に、この発明の目的はＬＤＤ層及び
ソース・ドレイン領域の浅接合化を図りつつ、寄生抵抗
を低減し、トランジスタの性能を向上させることが出き
るように改良された半導体装置を提供することにある。
ソース・ドレイン領域の浅接合化を図りつつ、寄生抵抗
を低減し、トランジスタの性能を向上させることが出き
るように改良された半導体装置を提供することにある。
【０００７】又、この発明の他の目的は、そのような半
導体装置の製造方法を提供することにある。
導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、主表面を有する第１の導電型のシリコン基板と、
前記シリコン基板の主表面上にゲート絶縁膜を介し形成
されたゲート電極と、前記シリコン基板の主表面上の前
記ゲート電極を挟んで互いに対向する位置に形成され、
第２の導電型の不純物を含有した絶縁膜からなる一対の
サイドウォールスペーサとを備え、動作時に前記シリコ
ン基板中の主表面近傍にチャネルが形成される半導体装
置であり、前記シリコン基板の主表面上であって前記一
対のサイドウォールスペーサと前記ゲート電極を挟んで
互いに対向する位置に、第２の導電型のソース領域及び
ドレイン領域が形成されたものである。
置は、主表面を有する第１の導電型のシリコン基板と、
前記シリコン基板の主表面上にゲート絶縁膜を介し形成
されたゲート電極と、前記シリコン基板の主表面上の前
記ゲート電極を挟んで互いに対向する位置に形成され、
第２の導電型の不純物を含有した絶縁膜からなる一対の
サイドウォールスペーサとを備え、動作時に前記シリコ
ン基板中の主表面近傍にチャネルが形成される半導体装
置であり、前記シリコン基板の主表面上であって前記一
対のサイドウォールスペーサと前記ゲート電極を挟んで
互いに対向する位置に、第２の導電型のソース領域及び
ドレイン領域が形成されたものである。
【０００９】又、ソース領域及びドレイン領域はシリサ
イド層である。
イド層である。
【００１０】又、シリコン基板中のチャネルが形成され
る位置を挟んで互いに対向する位置に、一対のＳｉＧｅ
層またはＳｉＧｅＣ層が形成されたものである。
る位置を挟んで互いに対向する位置に、一対のＳｉＧｅ
層またはＳｉＧｅＣ層が形成されたものである。
【００１１】又、サイドウォールスペーサは、第２の導
電型の不純物を１〜２０％含有するものである。
電型の不純物を１〜２０％含有するものである。
【００１２】又、サイドウォールスペーサは、幅が５〜
３０ｎｍである。
３０ｎｍである。
【００１３】又、主表面を有する第１の導電型のシリコ
ン基板と、前記シリコン基板の主表面上にゲート絶縁膜
を介し形成されたゲート電極と、前記シリコン基板の主
表面上の前記ゲート電極を挟んで互いに対向する位置に
形成され、第２の導電型の不純物を含有した絶縁膜から
なる一対のサイドウォールスペーサとを備え、動作時に
前記シリコン基板中の主表面近傍にチャネルが形成され
る半導体装置であり、前記シリコン基板の主表面上であ
って前記一対のサイドウォールスペーサと前記ゲート電
極を挟んで互いに対向する位置に、シリコン層が形成さ
れたものである。
ン基板と、前記シリコン基板の主表面上にゲート絶縁膜
を介し形成されたゲート電極と、前記シリコン基板の主
表面上の前記ゲート電極を挟んで互いに対向する位置に
形成され、第２の導電型の不純物を含有した絶縁膜から
なる一対のサイドウォールスペーサとを備え、動作時に
前記シリコン基板中の主表面近傍にチャネルが形成され
る半導体装置であり、前記シリコン基板の主表面上であ
って前記一対のサイドウォールスペーサと前記ゲート電
極を挟んで互いに対向する位置に、シリコン層が形成さ
れたものである。
【００１４】この発明に係る半導体装置の製造方法は、
主表面を有する第１の導電型のシリコン基板上にゲート
酸化膜を介してゲート電極を形成する工程と、前記シリ
コン基板上に第２の導電型の不純物を含有した絶縁膜を
堆積する工程と、前記絶縁膜中の不純物の固相拡散によ
り前記シリコン基板中の主表面近傍に第２導電型の不純
物拡散層を形成する工程と、異方性エッチングにより前
記絶縁膜からなるサイドウォールスペーサを形成する工
程と、前記不純物拡散層上に選択的にシリコン層を成長
させる工程とを含むものである。
主表面を有する第１の導電型のシリコン基板上にゲート
酸化膜を介してゲート電極を形成する工程と、前記シリ
コン基板上に第２の導電型の不純物を含有した絶縁膜を
堆積する工程と、前記絶縁膜中の不純物の固相拡散によ
り前記シリコン基板中の主表面近傍に第２導電型の不純
物拡散層を形成する工程と、異方性エッチングにより前
記絶縁膜からなるサイドウォールスペーサを形成する工
程と、前記不純物拡散層上に選択的にシリコン層を成長
させる工程とを含むものである。
【００１５】又、主表面を有する第１の導電型のシリコ
ン基板上にゲート酸化膜を介してゲート電極を形成する
工程と、前記シリコン基板上に第２の導電型の不純物を
含有した絶縁膜を堆積する工程と、異方性エッチングに
より前記絶縁膜からなるサイドウォールスペーサを形成
する工程と、前記シリコン基板の主表面が露出する部分
の上に第２の導電型の不純物を含有したシリコン層を形
成する工程と、前記サイドウォールスペーサ及び前記シ
リコン層からの不純物の固相拡散により、前記シリコン
基板中の主表面近傍に第２導電型の不純物拡散層を形成
する工程とを含むものである。
ン基板上にゲート酸化膜を介してゲート電極を形成する
工程と、前記シリコン基板上に第２の導電型の不純物を
含有した絶縁膜を堆積する工程と、異方性エッチングに
より前記絶縁膜からなるサイドウォールスペーサを形成
する工程と、前記シリコン基板の主表面が露出する部分
の上に第２の導電型の不純物を含有したシリコン層を形
成する工程と、前記サイドウォールスペーサ及び前記シ
リコン層からの不純物の固相拡散により、前記シリコン
基板中の主表面近傍に第２導電型の不純物拡散層を形成
する工程とを含むものである。
【００１６】又、主表面を有する第１の導電型のシリコ
ン基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記シリコン基板上に第２の導電型の不純物を
含有した第１の絶縁膜を堆積する工程と、前記第１の絶
縁膜上に該第１の絶縁膜に対し選択的にエッチングが可
能な第２の絶縁膜を堆積する工程と、第１の導電型のＭ
ＯＳトランジスタを形成する領域において、前記第１及
び第２の絶縁膜を選択的にエッチングして除去する工程
と、前記シリコン基板上に第１の導電型の不純物を含有
した第３の絶縁膜を堆積する工程と、第２の導電型のＭ
ＯＳトランジスタを形成する領域において、前記第２及
び第３の絶縁膜を選択的にエッチングして除去する工程
と、前記第１及び第２の導電型のＭＯＳトランジスタを
形成する領域における前記シリコン基板中の主表面近傍
に、前記第３及び第１の絶縁膜からの不純物の固相拡散
により、第１及び第２の導電型の不純物拡散層をそれぞ
れ形成する工程とを含むものである。
ン基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記シリコン基板上に第２の導電型の不純物を
含有した第１の絶縁膜を堆積する工程と、前記第１の絶
縁膜上に該第１の絶縁膜に対し選択的にエッチングが可
能な第２の絶縁膜を堆積する工程と、第１の導電型のＭ
ＯＳトランジスタを形成する領域において、前記第１及
び第２の絶縁膜を選択的にエッチングして除去する工程
と、前記シリコン基板上に第１の導電型の不純物を含有
した第３の絶縁膜を堆積する工程と、第２の導電型のＭ
ＯＳトランジスタを形成する領域において、前記第２及
び第３の絶縁膜を選択的にエッチングして除去する工程
と、前記第１及び第２の導電型のＭＯＳトランジスタを
形成する領域における前記シリコン基板中の主表面近傍
に、前記第３及び第１の絶縁膜からの不純物の固相拡散
により、第１及び第２の導電型の不純物拡散層をそれぞ
れ形成する工程とを含むものである。
【００１７】又、主表面を有する第１の導電型のシリコ
ン基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、絶縁膜の堆積と異方性エッチングによりサイド
ウォールスペーサを形成する工程と、前記シリコン基板
の主表面が露出する部分の上に第２の導電型の不純物を
含有したシリコン層を形成する工程と、前記サイドウォ
ールスペーサの除去後に、前記シリコン基板上に第２の
導電型の不純物を含有した絶縁膜を堆積する工程と、前
記絶縁膜及び前記シリコン層からの不純物の固相拡散に
より、前記シリコン基板中の主表面近傍に第２導電型の
不純物拡散層を形成する工程とを含むものである。
ン基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、絶縁膜の堆積と異方性エッチングによりサイド
ウォールスペーサを形成する工程と、前記シリコン基板
の主表面が露出する部分の上に第２の導電型の不純物を
含有したシリコン層を形成する工程と、前記サイドウォ
ールスペーサの除去後に、前記シリコン基板上に第２の
導電型の不純物を含有した絶縁膜を堆積する工程と、前
記絶縁膜及び前記シリコン層からの不純物の固相拡散に
より、前記シリコン基板中の主表面近傍に第２導電型の
不純物拡散層を形成する工程とを含むものである。
【００１８】
【発明の実施の形態】実施の形態１．以下この発明の一
実施の形態を図について説明する。ここでは、従来例と
同様ｐＭＯＳＦＥＴについて説明する。図１から図６は
本発明の一実施の形態によるｐＭＯＳＦＥＴの製造工程
を模式的に示したものである。
実施の形態を図について説明する。ここでは、従来例と
同様ｐＭＯＳＦＥＴについて説明する。図１から図６は
本発明の一実施の形態によるｐＭＯＳＦＥＴの製造工程
を模式的に示したものである。
【００１９】以下、本発明の一実施の形態によるｐＭＯ
ＳＦＥＴの作製工程及び構造を説明し、その特性につい
て説明する。まず、図１に示すように、主表面１００を
有するｐ形シリコン基板１に素子分離領域２を形成し、
シリコン基板表面のパッド酸化膜３を通して、ｎ形不純
物であるリンあるいは砒素をイオン注入し、ウェル４を
形成する。
ＳＦＥＴの作製工程及び構造を説明し、その特性につい
て説明する。まず、図１に示すように、主表面１００を
有するｐ形シリコン基板１に素子分離領域２を形成し、
シリコン基板表面のパッド酸化膜３を通して、ｎ形不純
物であるリンあるいは砒素をイオン注入し、ウェル４を
形成する。
【００２０】次に、図２に示すように、パッド酸化膜３
を除去した後、ゲート酸化膜５を形成し、ｐ形ポリシリ
コン、シリコン酸化膜または窒化膜７を堆積し、その後
リソグラフィーによりゲートパターンを形成して、それ
をマスクにシリコン酸化膜または窒化膜７をエッチング
し、さらにｐ形ポリシリコンをエッチングしてｐ形ポリ
シリコンゲート電極６を形成する。ここで、ｐ形ポリシ
リコンゲート電極６はアンドープポリシリコン堆積後、
イオン注入などで不純物を導入して形成しても良い。
を除去した後、ゲート酸化膜５を形成し、ｐ形ポリシリ
コン、シリコン酸化膜または窒化膜７を堆積し、その後
リソグラフィーによりゲートパターンを形成して、それ
をマスクにシリコン酸化膜または窒化膜７をエッチング
し、さらにｐ形ポリシリコンをエッチングしてｐ形ポリ
シリコンゲート電極６を形成する。ここで、ｐ形ポリシ
リコンゲート電極６はアンドープポリシリコン堆積後、
イオン注入などで不純物を導入して形成しても良い。
【００２１】次に、図３に示すように硼素を１〜２０％
含むＢＳＧ（Ｂｏｒｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）膜８を数１０〜１００ｎｍほど堆積し、図４に示す
ように、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）などの熱処理によってＢＳＧ膜中の硼素
をシリコン基板中へ固相拡散させ、ｐ形拡散層９を形成
する。
含むＢＳＧ（Ｂｏｒｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）膜８を数１０〜１００ｎｍほど堆積し、図４に示す
ように、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）などの熱処理によってＢＳＧ膜中の硼素
をシリコン基板中へ固相拡散させ、ｐ形拡散層９を形成
する。
【００２２】続けて、図５に示すように、ＢＳＧ膜を異
方性エッチングしてＢＳＧサイドウォールスペーサ１０
を形成する。初期ＢＳＧ膜を薄く（数１０ｎｍ）堆積す
ることによって、幅が約１０ｎｍの極薄サイドウォール
スペーサを形成できる。また、１００ｎｍ程度堆積した
時は、熱処理後ウェットエッチングによって薄膜化した
り、サイドウォールスペーサ形成後にウェットエッチン
グを行って同様の極薄サイドウォールスペーサを形成で
きる。尚、サイドウォールスペーサの幅は５〜３０ｎｍ
が望ましい。
方性エッチングしてＢＳＧサイドウォールスペーサ１０
を形成する。初期ＢＳＧ膜を薄く（数１０ｎｍ）堆積す
ることによって、幅が約１０ｎｍの極薄サイドウォール
スペーサを形成できる。また、１００ｎｍ程度堆積した
時は、熱処理後ウェットエッチングによって薄膜化した
り、サイドウォールスペーサ形成後にウェットエッチン
グを行って同様の極薄サイドウォールスペーサを形成で
きる。尚、サイドウォールスペーサの幅は５〜３０ｎｍ
が望ましい。
【００２３】次に、図６に示すように、シリコン面が現
れているｐ形拡散層９上に、超高真空の化学的気相成長
（ＵＨＶ−ＣＶＤ）装置等により選択的に膜厚２０〜５
０ｎｍのｐ形シリコン層１１を成長させる。ここで、ｐ
形シリコン層１１形成には、アンドープシリコンを成長
後フッ化硼素などのイオン注入によって自己整合的に形
成することもできる。
れているｐ形拡散層９上に、超高真空の化学的気相成長
（ＵＨＶ−ＣＶＤ）装置等により選択的に膜厚２０〜５
０ｎｍのｐ形シリコン層１１を成長させる。ここで、ｐ
形シリコン層１１形成には、アンドープシリコンを成長
後フッ化硼素などのイオン注入によって自己整合的に形
成することもできる。
【００２４】本発明の一実施の形態によるｐＭＯＳＦＥ
Ｔは以上により構成される。固相拡散によりイオン注入
では得ることが難しい浅い接合が容易に形成されて短チ
ャネル特性の向上が期待できる。また、選択成長したシ
リコン層によりソース領域及びドレイン領域をせり上げ
ているために、サイドウォールスペーサを薄く（〜１０
ｎｍ）しても短チャネル特性を劣化させることなくソー
ス領域及びドレイン領域の寄生抵抗低減による駆動能力
の向上も期待できる。
Ｔは以上により構成される。固相拡散によりイオン注入
では得ることが難しい浅い接合が容易に形成されて短チ
ャネル特性の向上が期待できる。また、選択成長したシ
リコン層によりソース領域及びドレイン領域をせり上げ
ているために、サイドウォールスペーサを薄く（〜１０
ｎｍ）しても短チャネル特性を劣化させることなくソー
ス領域及びドレイン領域の寄生抵抗低減による駆動能力
の向上も期待できる。
【００２５】実施の形態２．本実施の形態においては、
実施の形態１に示した工程に加えて、図７に示すよう
に、図６の工程後に窒化膜からなる第２のサイドウォー
ルスペーサ１２を形成し、サリサイドプロセスを適用し
て、図８に示すように、ソース領域及びドレイン領域を
シリサイド層１３としている。
実施の形態１に示した工程に加えて、図７に示すよう
に、図６の工程後に窒化膜からなる第２のサイドウォー
ルスペーサ１２を形成し、サリサイドプロセスを適用し
て、図８に示すように、ソース領域及びドレイン領域を
シリサイド層１３としている。
【００２６】このようにすることで、さらなるソース領
域及びドレイン領域のシート抵抗低減を図ることが可能
となる。
域及びドレイン領域のシート抵抗低減を図ることが可能
となる。
【００２７】実施の形態３．実施の形態１では、ＢＳＧ
膜８堆積後続けてＲＴＡ等の熱処理によってｐ形拡散層
９を形成していたが、図９に示すように、図３に続けて
ＢＳＧサイドウォールスペーサ１０を形成し、図１０に
示すように、ｐ形シリコン層１１をシリコン面の現れて
いる部分に選択的に形成後、ＲＴＡ等の熱処理によっ
て、選択成長されたｐ形シリコン層とＢＳＧサイドウォ
ールスペーサ１０中の硼素を固相拡散させてｐ形拡散層
９を形成して、図６に示す構造を作製しても良い。
膜８堆積後続けてＲＴＡ等の熱処理によってｐ形拡散層
９を形成していたが、図９に示すように、図３に続けて
ＢＳＧサイドウォールスペーサ１０を形成し、図１０に
示すように、ｐ形シリコン層１１をシリコン面の現れて
いる部分に選択的に形成後、ＲＴＡ等の熱処理によっ
て、選択成長されたｐ形シリコン層とＢＳＧサイドウォ
ールスペーサ１０中の硼素を固相拡散させてｐ形拡散層
９を形成して、図６に示す構造を作製しても良い。
【００２８】このようなプロセスにすることで処理工数
の増大を防ぐことが出きる。また、ＣＭＯＳを作製する
場合、選択成長前のシリコン面に高濃度の不純物が存在
しないため、成長したシリコン層の膜厚や表面のモフォ
ロジーをｎＭＯＳＦＥＴ側とｐＭＯＳＦＥＴ側で同じに
することができる。
の増大を防ぐことが出きる。また、ＣＭＯＳを作製する
場合、選択成長前のシリコン面に高濃度の不純物が存在
しないため、成長したシリコン層の膜厚や表面のモフォ
ロジーをｎＭＯＳＦＥＴ側とｐＭＯＳＦＥＴ側で同じに
することができる。
【００２９】実施の形態４．実施の形態１〜３では、シ
リコン基板中に硼素を固相拡散させていたが、図１１に
示すように、図２に続けて、ゲルマニュウムや炭素をシ
リコン基板中にイオン注入し、図１２に示すように、Ｒ
ＴＡ等の熱処理によってソース領域及びドレイン領域と
なるシリコン基板表面近傍をＳｉＧｅまたはＳｉＧｅＣ
層２４としても良い。その後、実施の形態１及び３に示
すように、ＢＳＧ膜の堆積、硼素の固相拡散を行うと、
ＳｉＧｅやＳｉＧｅＣ中での硼素の拡散係数が小さいこ
とからより浅い接合が作製でき、短チャネル効果の改善
が期待できる。
リコン基板中に硼素を固相拡散させていたが、図１１に
示すように、図２に続けて、ゲルマニュウムや炭素をシ
リコン基板中にイオン注入し、図１２に示すように、Ｒ
ＴＡ等の熱処理によってソース領域及びドレイン領域と
なるシリコン基板表面近傍をＳｉＧｅまたはＳｉＧｅＣ
層２４としても良い。その後、実施の形態１及び３に示
すように、ＢＳＧ膜の堆積、硼素の固相拡散を行うと、
ＳｉＧｅやＳｉＧｅＣ中での硼素の拡散係数が小さいこ
とからより浅い接合が作製でき、短チャネル効果の改善
が期待できる。
【００３０】実施の形態５．以上ｐＭＯＳＦＥＴについ
て述べてきたが、ｎＭＯＳＦＥＴ作製のためには、ＢＳ
Ｇをリン濃度１〜２０％持つＰＳＧ（Ｐｈｏｓｐｈｏ−
ＳｉｌｉｃａｔｅＧｌａｓｓ）に、ｐ形シリコンをｎ形
シリコンに、硼素やフッ化硼素をリンや砒素に読み替え
ることにより形成できる。
て述べてきたが、ｎＭＯＳＦＥＴ作製のためには、ＢＳ
Ｇをリン濃度１〜２０％持つＰＳＧ（Ｐｈｏｓｐｈｏ−
ＳｉｌｉｃａｔｅＧｌａｓｓ）に、ｐ形シリコンをｎ形
シリコンに、硼素やフッ化硼素をリンや砒素に読み替え
ることにより形成できる。
【００３１】実施の形態６．以上、ｐＭＯＳＦＥＴ及び
ｎＭＯＳＦＥＴ作製について述べたが、次にＣＭＯＳ作
製に関して述べる。まず、図１３に示すように、従来の
ＣＭＯＳプロセスによって分離、ウェル、ゲート酸化
膜、ポリシリコンゲート電極を形成する。次に、図１４
に示すように、全面にＰＳＧ膜１６を堆積後、リソグラ
フィーとウェットエッチング等によりｐＭＯＳ領域（以
下、「ｐ形領域」と呼ぶこととする。）のＰＳＧ膜を除
去する。
ｎＭＯＳＦＥＴ作製について述べたが、次にＣＭＯＳ作
製に関して述べる。まず、図１３に示すように、従来の
ＣＭＯＳプロセスによって分離、ウェル、ゲート酸化
膜、ポリシリコンゲート電極を形成する。次に、図１４
に示すように、全面にＰＳＧ膜１６を堆積後、リソグラ
フィーとウェットエッチング等によりｐＭＯＳ領域（以
下、「ｐ形領域」と呼ぶこととする。）のＰＳＧ膜を除
去する。
【００３２】次に、図１５に示すように、ＢＳＧ膜８を
全面に堆積し、リソグラフィーとウェットエッチングに
よりｎＭＯＳ領域（以下、「ｎ形領域」と呼ぶこととす
る。）のＰＳＧ膜１６上に堆積されていたＢＳＧ膜を除
去する。ここで、ｎ形領域のＰＳＧ膜１６とｐ形領域の
ＢＳＧ膜８の厚さをそろえておくことにより、サイドウ
ォールに加工した時に幅を等しくすることができる。そ
して、図１６に示すように、熱処理を行うことによりＰ
ＳＧ膜１６中のリンはシリコン基板中に固相拡散して浅
いｎ形拡散層１７を形成し、同様にＢＳＧ膜８中の硼素
は浅いｐ形拡散層９を形成する。
全面に堆積し、リソグラフィーとウェットエッチングに
よりｎＭＯＳ領域（以下、「ｎ形領域」と呼ぶこととす
る。）のＰＳＧ膜１６上に堆積されていたＢＳＧ膜を除
去する。ここで、ｎ形領域のＰＳＧ膜１６とｐ形領域の
ＢＳＧ膜８の厚さをそろえておくことにより、サイドウ
ォールに加工した時に幅を等しくすることができる。そ
して、図１６に示すように、熱処理を行うことによりＰ
ＳＧ膜１６中のリンはシリコン基板中に固相拡散して浅
いｎ形拡散層１７を形成し、同様にＢＳＧ膜８中の硼素
は浅いｐ形拡散層９を形成する。
【００３３】そして、図１７に示すようにＰＳＧ膜１６
及びＢＳＧ膜８を異方性エッチングして、それぞれＰＳ
Ｇサイドウォールスペーサ１８、ＢＳＧサイドウォール
スペーサ１０とし、図１８に示すように、アンドープシ
リコンを選択的にｎ形拡散層１７及びｐ形拡散層９上に
成長し、リソグラフィーによりｎ形領域にはリンや砒素
を、ｐ形領域には硼素やフッ化硼素をイオン注入し、そ
れぞれｎ形シリコン層１９、ｐ形シリコン層１１を形成
する。さらに、実施の形態２に示すように、サリサイド
プロセスにより、ｎ形シリコン層１９とｐ形シリコン層
１１をシリサイド層としても良い。
及びＢＳＧ膜８を異方性エッチングして、それぞれＰＳ
Ｇサイドウォールスペーサ１８、ＢＳＧサイドウォール
スペーサ１０とし、図１８に示すように、アンドープシ
リコンを選択的にｎ形拡散層１７及びｐ形拡散層９上に
成長し、リソグラフィーによりｎ形領域にはリンや砒素
を、ｐ形領域には硼素やフッ化硼素をイオン注入し、そ
れぞれｎ形シリコン層１９、ｐ形シリコン層１１を形成
する。さらに、実施の形態２に示すように、サリサイド
プロセスにより、ｎ形シリコン層１９とｐ形シリコン層
１１をシリサイド層としても良い。
【００３４】実施の形態７．実施の形態６では、ｎ形領
域のＰＳＧ膜１６上に堆積されていたＢＳＧ膜８を除去
するためにウェットエッチング時間を高精度に制御する
必要があるが、図１９のようにＰＳＧ膜１６上に、ＰＳ
Ｇ膜やＢＳＧ膜に対して選択的にウェットエッチング可
能な窒化シリコン膜２３等を堆積し、図２０に示すよう
に、その上にＢＳＧ膜８を堆積し、リソグラフィーとウ
ェットエッチングによりｎ形領域上のＢＳＧ膜８と窒化
シリコン膜２３を除去して、図１５に示す構造を作製す
ることができる。
域のＰＳＧ膜１６上に堆積されていたＢＳＧ膜８を除去
するためにウェットエッチング時間を高精度に制御する
必要があるが、図１９のようにＰＳＧ膜１６上に、ＰＳ
Ｇ膜やＢＳＧ膜に対して選択的にウェットエッチング可
能な窒化シリコン膜２３等を堆積し、図２０に示すよう
に、その上にＢＳＧ膜８を堆積し、リソグラフィーとウ
ェットエッチングによりｎ形領域上のＢＳＧ膜８と窒化
シリコン膜２３を除去して、図１５に示す構造を作製す
ることができる。
【００３５】本実施の形態により、ｎＭＯＳ領域のＰＳ
Ｇ膜１６の膜厚をエッチングにより減少させることなく
ＢＳＧ膜８を除去することができるため、ｎＭＯＳ領域
およびｐＭＯＳ領域のサイドウォールスペーサの幅を高
精度に制御することができる。
Ｇ膜１６の膜厚をエッチングにより減少させることなく
ＢＳＧ膜８を除去することができるため、ｎＭＯＳ領域
およびｐＭＯＳ領域のサイドウォールスペーサの幅を高
精度に制御することができる。
【００３６】実施の形態８．本実施の形態による半導体
装置の製造方法を工程順に以下に示す。まず、図２１に
示すように、図１３に続けて、窒化膜サイドウォールス
ペーサ１２形成後、シリコン選択成長、イオン注入によ
りｎ形シリコン層１９、ｐ形シリコン層１１を形成す
る。次に、図２２に示すように、窒化膜サイドウォール
スペーサ１２をウェットエッチングにより除去し、実施
の形態６または実施の形態７で示した方法などにより、
ｎＭＯＳ領域にはＰＳＧ膜１６を、ｐＭＯＳ領域にはＢ
ＳＧ膜８を層間膜として堆積する。続けて、図２３に示
すように、ＲＴＡなどの熱処理を施すことにより、ｎ形
シリコン層１９及びｐ形シリコン層１１並びに層間膜で
あるＰＳＧ膜１６及びＢＳＧ膜８より、リンや硼素を固
相拡散させて、それぞれ浅いｎ形拡散層１７、ｐ形拡散
層９を形成できる。
装置の製造方法を工程順に以下に示す。まず、図２１に
示すように、図１３に続けて、窒化膜サイドウォールス
ペーサ１２形成後、シリコン選択成長、イオン注入によ
りｎ形シリコン層１９、ｐ形シリコン層１１を形成す
る。次に、図２２に示すように、窒化膜サイドウォール
スペーサ１２をウェットエッチングにより除去し、実施
の形態６または実施の形態７で示した方法などにより、
ｎＭＯＳ領域にはＰＳＧ膜１６を、ｐＭＯＳ領域にはＢ
ＳＧ膜８を層間膜として堆積する。続けて、図２３に示
すように、ＲＴＡなどの熱処理を施すことにより、ｎ形
シリコン層１９及びｐ形シリコン層１１並びに層間膜で
あるＰＳＧ膜１６及びＢＳＧ膜８より、リンや硼素を固
相拡散させて、それぞれ浅いｎ形拡散層１７、ｐ形拡散
層９を形成できる。
【００３７】実施の形態１〜７では、ｎ形拡散層１７及
びｐ形拡散層９形成に用いるＰＳＧ膜１６、ＢＳＧ膜１
８を堆積、熱処理後、そのままＰＳＧサイドウォールス
ペーサ１８及びＢＳＧサイドウォールスペーサ１０に加
工したが、本実施の形態においては、上記のように、ｎ
形シリコン層１９とｐ形シリコン層１１を形成後に、層
間膜としてＰＳＧ膜１６及びＢＳＧ膜８を用い、熱処理
による固相拡散によりｎ形拡散層１７とｐ形拡散層９を
形成している。
びｐ形拡散層９形成に用いるＰＳＧ膜１６、ＢＳＧ膜１
８を堆積、熱処理後、そのままＰＳＧサイドウォールス
ペーサ１８及びＢＳＧサイドウォールスペーサ１０に加
工したが、本実施の形態においては、上記のように、ｎ
形シリコン層１９とｐ形シリコン層１１を形成後に、層
間膜としてＰＳＧ膜１６及びＢＳＧ膜８を用い、熱処理
による固相拡散によりｎ形拡散層１７とｐ形拡散層９を
形成している。
【００３８】実施の形態１〜７にて行われた熱処理工程
は、不純物の固相拡散を起こすものであり、この熱処理
後に、素子の大部分を形成し（例えば図６や８、１８等
の状態）、その後ＮＳＧやＢＰＴＥＯＳといった層間膜
を堆積し、再度の熱処理を高温で行う必要があった。
は、不純物の固相拡散を起こすものであり、この熱処理
後に、素子の大部分を形成し（例えば図６や８、１８等
の状態）、その後ＮＳＧやＢＰＴＥＯＳといった層間膜
を堆積し、再度の熱処理を高温で行う必要があった。
【００３９】それに比べ、実施の形態８では、不純物の
固相拡散のための熱処理と層間膜の熱処理を同時に済ま
せているので、ｎ形拡散層１７及びｐ形拡散層９形成後
の高温の再度の熱処理が不要となり、より急峻な不純物
分布、浅い接合を作製できるという効果がある。
固相拡散のための熱処理と層間膜の熱処理を同時に済ま
せているので、ｎ形拡散層１７及びｐ形拡散層９形成後
の高温の再度の熱処理が不要となり、より急峻な不純物
分布、浅い接合を作製できるという効果がある。
【００４０】
【発明の効果】この発明に係る半導体装置は、主表面を
有する第１の導電型のシリコン基板と、前記シリコン基
板の主表面上にゲート絶縁膜を介し形成されたゲート電
極と、前記シリコン基板の主表面上の前記ゲート電極を
挟んで互いに対向する位置に形成され、第２の導電型の
不純物を含有した絶縁膜からなる一対のサイドウォール
スペーサとを備え、動作時に前記シリコン基板中の主表
面近傍にチャネルが形成される半導体装置であり、前記
シリコン基板の主表面上であって前記一対のサイドウォ
ールスペーサと前記ゲート電極を挟んで互いに対向する
位置に、第２の導電型のソース領域及びドレイン領域が
形成されたので、固相拡散によって浅い接合が形成され
るために短チャネル特性を向上でき、さらに、固相拡散
源の絶縁膜をそのままサイドウォールスペーサにするこ
とによって、工程数の増大を抑えることができる。加え
て、ソース領域及びドレイン領域をせり上げることによ
り、寄生抵抗低減による駆動能力の向上やサリサイドを
施したときの接合リーク電流の低減が期待できる。
有する第１の導電型のシリコン基板と、前記シリコン基
板の主表面上にゲート絶縁膜を介し形成されたゲート電
極と、前記シリコン基板の主表面上の前記ゲート電極を
挟んで互いに対向する位置に形成され、第２の導電型の
不純物を含有した絶縁膜からなる一対のサイドウォール
スペーサとを備え、動作時に前記シリコン基板中の主表
面近傍にチャネルが形成される半導体装置であり、前記
シリコン基板の主表面上であって前記一対のサイドウォ
ールスペーサと前記ゲート電極を挟んで互いに対向する
位置に、第２の導電型のソース領域及びドレイン領域が
形成されたので、固相拡散によって浅い接合が形成され
るために短チャネル特性を向上でき、さらに、固相拡散
源の絶縁膜をそのままサイドウォールスペーサにするこ
とによって、工程数の増大を抑えることができる。加え
て、ソース領域及びドレイン領域をせり上げることによ
り、寄生抵抗低減による駆動能力の向上やサリサイドを
施したときの接合リーク電流の低減が期待できる。
【００４１】又、ソース領域及びドレイン領域はシリサ
イド層であるので、ソース領域及びドレイン領域のシー
ト抵抗を低減できる。
イド層であるので、ソース領域及びドレイン領域のシー
ト抵抗を低減できる。
【００４２】又、シリコン基板中のチャネルが形成され
る位置を挟んで互いに対向する位置に、一対のＳｉＧｅ
層またはＳｉＧｅＣ層が形成されたので、不純物の固相
拡散の速度を減少することができ、そのため、より浅い
接合が形成でき、短チャネル特性の向上が期待できる。
る位置を挟んで互いに対向する位置に、一対のＳｉＧｅ
層またはＳｉＧｅＣ層が形成されたので、不純物の固相
拡散の速度を減少することができ、そのため、より浅い
接合が形成でき、短チャネル特性の向上が期待できる。
【００４３】又、サイドウォールスペーサは、第２の導
電型の不純物を１〜２０％含有するので、短チャネル特
性の向上及び寄生抵抗の低減を最適に実現できる。
電型の不純物を１〜２０％含有するので、短チャネル特
性の向上及び寄生抵抗の低減を最適に実現できる。
【００４４】又、サイドウォールスペーサは、幅が５〜
３０ｎｍであるので、短チャネル特性の向上及び寄生抵
抗の低減を最適に実現できる。
３０ｎｍであるので、短チャネル特性の向上及び寄生抵
抗の低減を最適に実現できる。
【００４５】又、主表面を有する第１の導電型のシリコ
ン基板と、前記シリコン基板の主表面上にゲート絶縁膜
を介し形成されたゲート電極と、前記シリコン基板の主
表面上の前記ゲート電極を挟んで互いに対向する位置に
形成され、第２の導電型の不純物を含有した絶縁膜から
なる一対のサイドウォールスペーサとを備え、動作時に
前記シリコン基板中の主表面近傍にチャネルが形成され
る半導体装置であり、前記シリコン基板の主表面上であ
って前記一対のサイドウォールスペーサと前記ゲート電
極を挟んで互いに対向する位置に、シリコン層が形成さ
れたので、固相拡散によって浅い接合が形成されるため
に短チャネル特性を向上でき、さらに、固相拡散源の絶
縁膜をそのままサイドウォールスペーサにすることによ
って、工程数の増大を抑えることができる。加えて、上
記シリコン層にソース領域及びドレイン領域を形成で
き、そのため、ソース領域及びドレイン領域をせり上げ
ることになり、寄生抵抗低減による駆動能力の向上やサ
リサイドを施したときの接合リーク電流の低減が期待で
きる。
ン基板と、前記シリコン基板の主表面上にゲート絶縁膜
を介し形成されたゲート電極と、前記シリコン基板の主
表面上の前記ゲート電極を挟んで互いに対向する位置に
形成され、第２の導電型の不純物を含有した絶縁膜から
なる一対のサイドウォールスペーサとを備え、動作時に
前記シリコン基板中の主表面近傍にチャネルが形成され
る半導体装置であり、前記シリコン基板の主表面上であ
って前記一対のサイドウォールスペーサと前記ゲート電
極を挟んで互いに対向する位置に、シリコン層が形成さ
れたので、固相拡散によって浅い接合が形成されるため
に短チャネル特性を向上でき、さらに、固相拡散源の絶
縁膜をそのままサイドウォールスペーサにすることによ
って、工程数の増大を抑えることができる。加えて、上
記シリコン層にソース領域及びドレイン領域を形成で
き、そのため、ソース領域及びドレイン領域をせり上げ
ることになり、寄生抵抗低減による駆動能力の向上やサ
リサイドを施したときの接合リーク電流の低減が期待で
きる。
【００４６】この発明に係る半導体装置の製造方法は、
主表面を有する第１の導電型のシリコン基板上にゲート
酸化膜を介してゲート電極を形成する工程と、前記シリ
コン基板上に第２の導電型の不純物を含有した絶縁膜を
堆積する工程と、前記絶縁膜中の不純物の固相拡散によ
り前記シリコン基板中の主表面近傍に第２導電型の不純
物拡散層を形成する工程と、異方性エッチングにより前
記絶縁膜からなるサイドウォールスペーサを形成する工
程と、前記不純物拡散層上に選択的にシリコン層を成長
させる工程とを含むので、固相拡散によって浅い接合が
形成されるために短チャネル特性を向上でき、さらに、
固相拡散源の絶縁膜をそのままサイドウォールスペーサ
にすることによって、工程数の増大を抑えることができ
る。加えて、シリコン層をシリコン基板上に成長させる
ことにより、寄生抵抗低減による駆動能力の向上やサリ
サイドを施したときの接合リーク電流の低減が期待でき
る。
主表面を有する第１の導電型のシリコン基板上にゲート
酸化膜を介してゲート電極を形成する工程と、前記シリ
コン基板上に第２の導電型の不純物を含有した絶縁膜を
堆積する工程と、前記絶縁膜中の不純物の固相拡散によ
り前記シリコン基板中の主表面近傍に第２導電型の不純
物拡散層を形成する工程と、異方性エッチングにより前
記絶縁膜からなるサイドウォールスペーサを形成する工
程と、前記不純物拡散層上に選択的にシリコン層を成長
させる工程とを含むので、固相拡散によって浅い接合が
形成されるために短チャネル特性を向上でき、さらに、
固相拡散源の絶縁膜をそのままサイドウォールスペーサ
にすることによって、工程数の増大を抑えることができ
る。加えて、シリコン層をシリコン基板上に成長させる
ことにより、寄生抵抗低減による駆動能力の向上やサリ
サイドを施したときの接合リーク電流の低減が期待でき
る。
【００４７】又、主表面を有する第１の導電型のシリコ
ン基板上にゲート酸化膜を介してゲート電極を形成する
工程と、前記シリコン基板上に第２の導電型の不純物を
含有した絶縁膜を堆積する工程と、異方性エッチングに
より前記絶縁膜からなるサイドウォールスペーサを形成
する工程と、前記シリコン基板の主表面が露出する部分
の上に第２の導電型の不純物を含有したシリコン層を形
成する工程と、前記サイドウォールスペーサ及び前記シ
リコン層からの不純物の固相拡散により、前記シリコン
基板中の主表面近傍に第２導電型の不純物拡散層を形成
する工程とを含むので、処理工数の増大を防ぐことが可
能となる。また、ＣＭＯＳを作製する場合においては、
選択成長前のシリコン面に高濃度の不純物が存在しない
ため、成長したシリコン層の膜厚や表面のモフォロジー
をｎＭＯＳＦＥＴ側とｐＭＯＳＦＥＴ側で同じにするこ
とができる。
ン基板上にゲート酸化膜を介してゲート電極を形成する
工程と、前記シリコン基板上に第２の導電型の不純物を
含有した絶縁膜を堆積する工程と、異方性エッチングに
より前記絶縁膜からなるサイドウォールスペーサを形成
する工程と、前記シリコン基板の主表面が露出する部分
の上に第２の導電型の不純物を含有したシリコン層を形
成する工程と、前記サイドウォールスペーサ及び前記シ
リコン層からの不純物の固相拡散により、前記シリコン
基板中の主表面近傍に第２導電型の不純物拡散層を形成
する工程とを含むので、処理工数の増大を防ぐことが可
能となる。また、ＣＭＯＳを作製する場合においては、
選択成長前のシリコン面に高濃度の不純物が存在しない
ため、成長したシリコン層の膜厚や表面のモフォロジー
をｎＭＯＳＦＥＴ側とｐＭＯＳＦＥＴ側で同じにするこ
とができる。
【００４８】又、主表面を有する第１の導電型のシリコ
ン基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記シリコン基板上に第２の導電型の不純物を
含有した第１の絶縁膜を堆積する工程と、前記第１の絶
縁膜上に該第１の絶縁膜に対し選択的にエッチングが可
能な第２の絶縁膜を堆積する工程と、第１の導電型のＭ
ＯＳトランジスタを形成する領域において、前記第１及
び第２の絶縁膜を選択的にエッチングして除去する工程
と、前記シリコン基板上に第１の導電型の不純物を含有
した第３の絶縁膜を堆積する工程と、第２の導電型のＭ
ＯＳトランジスタを形成する領域において、前記第２及
び第３の絶縁膜を選択的にエッチングして除去する工程
と、前記第１及び第２の導電型のＭＯＳトランジスタを
形成する領域における前記シリコン基板中の主表面近傍
に、前記第３及び第１の絶縁膜からの不純物の固相拡散
により、第１及び第２の導電型の不純物拡散層をそれぞ
れ形成する工程とを含むので、第２の導電型のＭＯＳト
ランジスタを形成する領域において、第２の導電型の不
純物を含有した第１の絶縁膜の膜厚をエッチングにより
減少させることなく、第１の導電型の不純物を含有した
第３の絶縁膜を除去することができるため、これらの工
程後に、第１及び第２の導電型のＭＯＳトランジスタを
形成する領域において、第３及び第１の絶縁膜から形成
されるサイドウォールスペーサの幅を高精度に制御する
ことが可能となる。
ン基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記シリコン基板上に第２の導電型の不純物を
含有した第１の絶縁膜を堆積する工程と、前記第１の絶
縁膜上に該第１の絶縁膜に対し選択的にエッチングが可
能な第２の絶縁膜を堆積する工程と、第１の導電型のＭ
ＯＳトランジスタを形成する領域において、前記第１及
び第２の絶縁膜を選択的にエッチングして除去する工程
と、前記シリコン基板上に第１の導電型の不純物を含有
した第３の絶縁膜を堆積する工程と、第２の導電型のＭ
ＯＳトランジスタを形成する領域において、前記第２及
び第３の絶縁膜を選択的にエッチングして除去する工程
と、前記第１及び第２の導電型のＭＯＳトランジスタを
形成する領域における前記シリコン基板中の主表面近傍
に、前記第３及び第１の絶縁膜からの不純物の固相拡散
により、第１及び第２の導電型の不純物拡散層をそれぞ
れ形成する工程とを含むので、第２の導電型のＭＯＳト
ランジスタを形成する領域において、第２の導電型の不
純物を含有した第１の絶縁膜の膜厚をエッチングにより
減少させることなく、第１の導電型の不純物を含有した
第３の絶縁膜を除去することができるため、これらの工
程後に、第１及び第２の導電型のＭＯＳトランジスタを
形成する領域において、第３及び第１の絶縁膜から形成
されるサイドウォールスペーサの幅を高精度に制御する
ことが可能となる。
【００４９】又、主表面を有する第１の導電型のシリコ
ン基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、絶縁膜の堆積と異方性エッチングによりサイド
ウォールスペーサを形成する工程と、前記シリコン基板
の主表面が露出する部分の上に第２の導電型の不純物を
含有したシリコン層を形成する工程と、前記サイドウォ
ールスペーサの除去後に、前記シリコン基板上に第２の
導電型の不純物を含有した絶縁膜を堆積する工程と、前
記絶縁膜及び前記シリコン層からの不純物の固相拡散に
より、前記シリコン基板中の主表面近傍に第２導電型の
不純物拡散層を形成する工程とを含むので、固相拡散の
後に高温の熱処理が不要になり、急峻な不純物分布を得
ることができる。
ン基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、絶縁膜の堆積と異方性エッチングによりサイド
ウォールスペーサを形成する工程と、前記シリコン基板
の主表面が露出する部分の上に第２の導電型の不純物を
含有したシリコン層を形成する工程と、前記サイドウォ
ールスペーサの除去後に、前記シリコン基板上に第２の
導電型の不純物を含有した絶縁膜を堆積する工程と、前
記絶縁膜及び前記シリコン層からの不純物の固相拡散に
より、前記シリコン基板中の主表面近傍に第２導電型の
不純物拡散層を形成する工程とを含むので、固相拡散の
後に高温の熱処理が不要になり、急峻な不純物分布を得
ることができる。
【図１】実施の形態１に係る半導体装置の製造方法の一
工程を示す断図図である。
工程を示す断図図である。
【図２】実施の形態１に係る半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法の一
工程を示す断図図である。
工程を示す断図図である。
【図４】実施の形態１に係る半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法の一
工程を示す断図図である。
工程を示す断図図である。
【図６】実施の形態１に係る半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図７】実施の形態２に係る半導体装置の製造方法の一
工程を示す断図図である。
工程を示す断図図である。
【図８】実施の形態２に係る半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図９】実施の形態３に係る半導体装置の製造方法の一
工程を示す断図図である。
工程を示す断図図である。
【図１０】実施の形態３に係る半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１１】実施の形態４に係る半導体装置の製造方法の
一工程を示す断図図である。
一工程を示す断図図である。
【図１２】実施の形態４に係る半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１３】実施の形態６に係る半導体装置の製造方法の
一工程を示す断図図である。
一工程を示す断図図である。
【図１４】実施の形態６に係る半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１５】実施の形態６に係る半導体装置の製造方法の
一工程を示す断図図である。
一工程を示す断図図である。
【図１６】実施の形態６に係る半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１７】実施の形態６に係る半導体装置の製造方法の
一工程を示す断図図である。
一工程を示す断図図である。
【図１８】実施の形態６に係る半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１９】実施の形態７に係る半導体装置の製造方法の
一工程を示す断図図である。
一工程を示す断図図である。
【図２０】実施の形態７に係る半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図２１】実施の形態８に係る半導体装置の製造方法の
一工程を示す断図図である。
一工程を示す断図図である。
【図２２】実施の形態８に係る半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図２３】実施の形態８に係る半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図２４】従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図２５】従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図２６】従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図２７】従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
１ ｐ形シリコン基板、 ２ 素子分離領
域、３ パッド酸化膜、 ４ ｎ形ウェ
ル、５ ゲート酸化膜、 ６ ｐ形ポリ
シリコンゲート電極、７ シリコン酸化膜または窒化
膜、 ８ ＢＳＧ膜、９ ｐ形拡散層、
１０ ＢＳＧサイドウォールスペーサ、１１ ｐ形シ
リコン層、 １２ 窒化膜サイドウォールスペ
ーサ、１３ シリサイド層、 １４ ｎ形ポ
リシリコンゲート電極、１５ ｐ形ウェル、
１６ ＰＳＧ膜、１７ ｎ形拡散層、
１８ ＰＳＧサイドウォールスペーサ、１９ ｎ形シ
リコン層、 ２０ ＬＤＤ層、２１ 酸化膜ま
たは窒化膜サイドウォールスペーサ、２２ ｐ形ソース
・ドレイン、 ２３ 窒化シリコン層、２４ Ｓｉ
ＧｅまたはＳｉＧｅＣ層、 １００ 主表面。
域、３ パッド酸化膜、 ４ ｎ形ウェ
ル、５ ゲート酸化膜、 ６ ｐ形ポリ
シリコンゲート電極、７ シリコン酸化膜または窒化
膜、 ８ ＢＳＧ膜、９ ｐ形拡散層、
１０ ＢＳＧサイドウォールスペーサ、１１ ｐ形シ
リコン層、 １２ 窒化膜サイドウォールスペ
ーサ、１３ シリサイド層、 １４ ｎ形ポ
リシリコンゲート電極、１５ ｐ形ウェル、
１６ ＰＳＧ膜、１７ ｎ形拡散層、
１８ ＰＳＧサイドウォールスペーサ、１９ ｎ形シ
リコン層、 ２０ ＬＤＤ層、２１ 酸化膜ま
たは窒化膜サイドウォールスペーサ、２２ ｐ形ソース
・ドレイン、 ２３ 窒化シリコン層、２４ Ｓｉ
ＧｅまたはＳｉＧｅＣ層、 １００ 主表面。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 29/78 ３０１Ｓ 27/092 (72)発明者 阿部 雄次 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 CC05 DD02 DD04 DD26 DD84 EE09 EE15 FF14 GG09 GG10 HH16 5F040 DA13 DB03 DC01 EC01 EC07 EF02 EF09 EK01 FA03 FA07 FA09 FA10 FA16 FA18 FB02 FB04 FB06 FB07 FB09 FC06 FC15 FC19 5F048 AA00 AA08 AC01 AC03 BA01 BB07 BC01 BC06 BC15 BE03 BE04 BF06 BG12 DA24 DA27 DA29 DA30 DB03 DB06
Claims (10)
- 【請求項１】 主表面を有する第１の導電型のシリコン
基板と、前記シリコン基板の主表面上にゲート絶縁膜を
介し形成されたゲート電極と、前記シリコン基板の主表
面上の前記ゲート電極を挟んで互いに対向する位置に形
成され、第２の導電型の不純物を含有した絶縁膜からな
る一対のサイドウォールスペーサとを備え、動作時に前
記シリコン基板中の主表面近傍にチャネルが形成される
半導体装置であり、 前記シリコン基板の主表面上であって前記一対のサイド
ウォールスペーサと前記ゲート電極を挟んで互いに対向
する位置に、第２の導電型のソース領域及びドレイン領
域が形成されたことを特徴とする半導体装置。 - 【請求項２】 ソース領域及びドレイン領域はシリサイ
ド層であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 シリコン基板中のチャネルが形成される
位置を挟んで互いに対向する位置に、一対のＳｉＧｅ層
またはＳｉＧｅＣ層が形成されたことを特徴とする請求
項１又は請求項２に記載の半導体装置。 - 【請求項４】 サイドウォールスペーサは、第２の導電
型の不純物を１〜２０％含有することを特徴とする請求
項１乃至３のいずれか１項に記載の半導体装置。 - 【請求項５】 サイドウォールスペーサは、幅が５〜３
０ｎｍであることを特徴とする請求項１乃至４のいずれ
か１項に記載の半導体装置。 - 【請求項６】 主表面を有する第１の導電型のシリコン
基板と、前記シリコン基板の主表面上にゲート絶縁膜を
介し形成されたゲート電極と、前記シリコン基板の主表
面上の前記ゲート電極を挟んで互いに対向する位置に形
成され、第２の導電型の不純物を含有した絶縁膜からな
る一対のサイドウォールスペーサとを備え、動作時に前
記シリコン基板中の主表面近傍にチャネルが形成される
半導体装置であり、 前記シリコン基板の主表面上であって前記一対のサイド
ウォールスペーサと前記ゲート電極を挟んで互いに対向
する位置に、シリコン層が形成されたことを特徴とする
半導体装置。 - 【請求項７】 主表面を有する第１の導電型のシリコン
基板上にゲート酸化膜を介してゲート電極を形成する工
程と、前記シリコン基板上に第２の導電型の不純物を含
有した絶縁膜を堆積する工程と、前記絶縁膜中の不純物
の固相拡散により前記シリコン基板中の主表面近傍に第
２導電型の不純物拡散層を形成する工程と、異方性エッ
チングにより前記絶縁膜からなるサイドウォールスペー
サを形成する工程と、前記不純物拡散層上に選択的にシ
リコン層を成長させる工程とを含む半導体装置の製造方
法。 - 【請求項８】 主表面を有する第１の導電型のシリコン
基板上にゲート酸化膜を介してゲート電極を形成する工
程と、前記シリコン基板上に第２の導電型の不純物を含
有した絶縁膜を堆積する工程と、異方性エッチングによ
り前記絶縁膜からなるサイドウォールスペーサを形成す
る工程と、前記シリコン基板の主表面が露出する部分の
上に第２の導電型の不純物を含有したシリコン層を形成
する工程と、前記サイドウォールスペーサ及び前記シリ
コン層からの不純物の固相拡散により、前記シリコン基
板中の主表面近傍に第２導電型の不純物拡散層を形成す
る工程とを含む半導体装置の製造方法。 - 【請求項９】 主表面を有する第１の導電型のシリコン
基板上にゲート絶縁膜を介してゲート電極を形成する工
程と、前記シリコン基板上に第２の導電型の不純物を含
有した第１の絶縁膜を堆積する工程と、前記第１の絶縁
膜上に該第１の絶縁膜に対し選択的にエッチングが可能
な第２の絶縁膜を堆積する工程と、第１の導電型のＭＯ
Ｓトランジスタを形成する領域において、前記第１及び
第２の絶縁膜を選択的にエッチングして除去する工程
と、前記シリコン基板上に第１の導電型の不純物を含有
した第３の絶縁膜を堆積する工程と、第２の導電型のＭ
ＯＳトランジスタを形成する領域において、前記第２及
び第３の絶縁膜を選択的にエッチングして除去する工程
と、前記第１及び第２の導電型のＭＯＳトランジスタを
形成する領域における前記シリコン基板中の主表面近傍
に、前記第３及び第１の絶縁膜からの不純物の固相拡散
により、第１及び第２の導電型の不純物拡散層をそれぞ
れ形成する工程とを含む半導体装置の製造方法。 - 【請求項１０】 主表面を有する第１の導電型のシリコ
ン基板上にゲート絶縁膜を介してゲート電極を形成する
工程と、絶縁膜の堆積と異方性エッチングによりサイド
ウォールスペーサを形成する工程と、前記シリコン基板
の主表面が露出する部分の上に第２の導電型の不純物を
含有したシリコン層を形成する工程と、前記サイドウォ
ールスペーサの除去後に、前記シリコン基板上に第２の
導電型の不純物を含有した絶縁膜を堆積する工程と、前
記絶縁膜及び前記シリコン層からの不純物の固相拡散に
より、前記シリコン基板中の主表面近傍に第２導電型の
不純物拡散層を形成する工程とを含む半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31089699A JP2001127291A (ja) | 1999-11-01 | 1999-11-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31089699A JP2001127291A (ja) | 1999-11-01 | 1999-11-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127291A true JP2001127291A (ja) | 2001-05-11 |
Family
ID=18010697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31089699A Pending JP2001127291A (ja) | 1999-11-01 | 1999-11-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127291A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100769A (ja) * | 2001-09-20 | 2003-04-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2013506291A (ja) * | 2009-09-24 | 2013-02-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 埋め込みストレッサを有する高性能ｆｅｔを形成するための方法および構造 |
| CN103390555A (zh) * | 2012-05-08 | 2013-11-13 | 中芯国际集成电路制造(上海)有限公司 | 金属氧化物半导体晶体管的制作方法 |
-
1999
- 1999-11-01 JP JP31089699A patent/JP2001127291A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100769A (ja) * | 2001-09-20 | 2003-04-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2013506291A (ja) * | 2009-09-24 | 2013-02-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 埋め込みストレッサを有する高性能ｆｅｔを形成するための方法および構造 |
| CN103390555A (zh) * | 2012-05-08 | 2013-11-13 | 中芯国际集成电路制造(上海)有限公司 | 金属氧化物半导体晶体管的制作方法 |
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