DE102013105705B4 - Halbleitervorrichtung und dessen Herstellung - Google Patents

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Abstract

Halbleitervorrichtung (200), die Folgendes umfasst:
ein Substrat (210);
einen Gate-Stapel (260), der zumindest einen Gate-Scheitel (255) aufweist, der auf ein Gebiet (256) in dem Substrat (210) unter dem Gate-Stapel (220) gerichtet ist;
eine Source-Struktur (240A), die mindestens einen Scheitel (232A) aufweist, der in Richtung auf das Gebiet (256) in dem Substrat (210) gerichtet ist;
eine Drain-Struktur (240B), die mindestens einen Scheitel (232B) aufweist, der in Richtung auf das Gebiet (256) in dem Substrat (210) gerichtet ist; und
einen dotierten Bereich, der zwischen dem Gate-Scheitel (255) und dem Source-Scheitel (232A) und neben dem Drain-Scheitel (232B) angeordnet ist, um zu ermöglichen, dass die Halbleitervorrichtung als eine Tunnelvorrichtung oder als ein Einzelelektronentransistor betrieben werden kann.

Description

  • HINTERGRUND
  • Die Industrie für integrierte Halbleiterschaltkreise (integrated circuit, IC) ist in den letzten Jahrzehnten stark gewachsen. Technologische Fortschritte bei Halbleitermaterialien und im Design haben zunehmend kleinere und komplexere Schaltkreise hervorgebracht. Diese Material- und Design-Fortschritte konnten ermöglicht werden, da auch prozess- und herstellungsbezogene Technologien technische Fortschritte gemacht haben. Mit dem Verringern der Größe der kleinsten Komponente sind zahlreiche Herausforderungen entstanden. Beispielsweise wurde ein dreidimensionaler Transistor, wie ein Finnen- oder Grat-artiger Feldeffekt Transistor (FinFET), vorgeschlagen. Auch wenn die bestehenden Vorrichtungen und Verfahren zur Herstellung von Vorrichtungen im Allgemeinen ihren beabsichtigten Zweck erfüllen, sind sie nicht in jeder Hinsicht vollständig zufriedenstellend. Beispielsweise führt eine Beschränkung einer effektiven Gatelänge zu Herausforderungen in der Entwicklung von Halbleitervorrichtungen, einschließlich der von FinFETs. Verbesserungen auf diesem Gebiet sind erwünscht.
  • US 2009/0189203 A1 offenbart eine Halbleitervorrichtung umfassend ein Substrat, einen Gateisolationsfilm, der auf dem Substrat ausgebildet ist, eine Gateelektrode, die auf dem Gateisolationsfilm ausgebildet ist, Seitenwandisolationsfilme, die auf Seitenflächen der Gateelektrode vorgesehen sind, und Spannungsanlegungsschichten eingebettet in Source- und Drain-Bereiche, die sich auf einer Oberfläche des Substrats an einer Position befinden, die die Gate-Elektrode zwischen sich einschließt.
  • US 2011/0284968 A1 offenbart eine Halbleitervorrichtung umfassend ein Halbleitersubstrat mit einer Oberseite und einem vertieften Abschnitt, der mindestens zwei schräge Seitenflächen und eine erste Bodenfläche dazwischen umfasst, eine auf dem vertieften Abschnitt ausgebildete Gateisolationsschicht, eine auf der Gateisolationsschicht ausgebildete Gateelektrode, ein Kanalgebiet unterhalb der Gateelektrode in dem Halbleitersubstrat und Gate-Abstandshalter, die auf Seitenflächen der Gateelektrode ausgebildet sind, wobei sowohl die Bodenfläche als auch die Seitenflächen des ausgesparten Abschnitts flache Flächen aufweisen.
  • DE 69710745 T2 offenbart einen Feldeffekttransistor mit einem Graben- oder Rillengate mit V-förmigen Wänden in einem Halbleitersubstrat, und ein Gateoxid auf den V-förmigen Wänden, das zur Oberfläche des Substrats gewachsen und mit einem Gateelektrodenmaterial gefüllt ist.
  • US 2008/0079037 A1 offenbart eine Halbleiterstruktur umfassend eine Halbleiterschicht, die einen invertierten V-förmigen Kanalbereich enthält, der die Vermeidung eines erhöhten Source / Drain-Bereichs innerhalb der Halbleiterstruktur ermöglicht.
  • US 7378305 B2 offenbart eine integrierte Haltleitervorrichtung, wobei ein Abstand zwischen Source- und Drain-Diffusionsbereich in einer ersten Vorrichtungsbereich größer als ein Abstand zwischen Source- und Drain- Diffusionsregionen in einer zweiten Vorrichtungsregion ist.
  • US 8071442 B2 offenbart eine verformungsinduzierende Halbleiterlegierung auf der Basis von Hohlräumen, die eine nicht rechteckige Form haben, die während entsprechender Hochtemperaturbehandlungen durch Bereitstellen einer geeigneten Schutzschicht beibehalten werden kann.
  • US 2011/0068396 A1 offenbart eine Hochleistungshalbleiterstruktur und ein Verfahren zur Herstellung einer solchen Struktur. Die Halbleiterstruktur enthält mindestens einen Gatestapel, der auf einer oberen Oberfläche eines Halbleitersubstrats angeordnet ist.
  • US 7391087 B2 offenbart ein MOS-Bauelement mit einem Gate-Dielektrikum, das auf einem Bereich des ersten Leitfähigkeitstyps ausgebildet ist. Eine Gateelektrode ist auf dem Gate-Dielektrikum ausgebildet.
  • US 7994062 B2 offenbart ein Verfahren zum Ätzen einer Siliziumschicht, die auf einem Substrat angeordnet ist, umfassend anisotropes Ätzen eines ersten Grabens in der Siliziumschicht
  • US 2011/0127614 A1 offenbart ein zusätzliches siliciumhaltiges Halbleitermaterial in einem Transistorelement nach dem Bilden der Drain- und Source-Erweiterungsbereiche.
  • ABRISS
  • Die vorliegende Erfindung ist durch die unabhängigen Ansprüche definiert. Spezifische Ausführungsformen sind durch die abhängigen Ansprüche definiert.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn diese mit den beigefügten Figuren gelesen wird. Es wird angemerkt, dass - wie es in der Industrie allgemein üblich ist - verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Zur Klarheit der Erläuterungen können die Abmessungen verschiedener Merkmale sogar willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß verschiedener Aspekte der vorliegenden Offenbarung.
    • 2 bis 6 zeigen Schnittansichten einer beispielhaften Halbleitervorrichtung in Herstellungsstufen, die gemäß dem Verfahren aus 1 gefertigt wurden.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für die Anwendung verschiedener Merkmale der Erfindung zur Verfügung. Um die vorliegende Offenbarung zu vereinfachen, werden im Folgenden konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind selbstverständlich rein beispielhaft und nicht als einschränkend beabsichtigt. Zum Beispiel kann in der folgenden Beschreibung die Bildung eines ersten Merkmals über oder an einem zweiten Merkmal solche Ausführungsformen beinhalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und weiterhin solche Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sind, sodass das erste Merkmal und das zweite Merkmal nicht in direktem Kontakt sein müssen. Weiterhin können in der vorliegenden Offenbarung Bezugsziffern und/oder Zeichen in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Vereinfachung und der Klarheit und schreibt nicht aus sich selbst heraus vor, dass eine Beziehung zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen besteht.
  • Beispiele für Halbleitervorrichtungen, die von einer oder mehr Ausführungsformen der vorliegenden Anmeldung profitieren können, sind Halbleitervorrichtungen. Die Halbleitervorrichtung kann beispielsweise eine komplementäre Metalloxid-Halbleiter (complementary metal-oxide-semiconductor, CMOS)-Vorrichtung sein, die eine P-Typ-Metalloxid-Halbleiter (PMOS)-Vorrichtung und eine N-Typ-Metalloxid-Halbleiter (NMOS)-Vorrichtung umfasst. Die folgende Offenbarung wird mit einem Beispiel für eine Halbleitervorrichtung fortfahren, um verschiedenartige Ausführungsformen der vorliegenden Anmeldung zu veranschaulichen. Es ist jedoch zu beachten, dass die Anmeldung nicht auf einen bestimmten Vorrichtungstyp, außer den konkret beanspruchten, beschränkt ist.
  • 1 ist ein Flussdiagramm gemäß einer Ausführungsform eines Verfahrens 100 zur Herstellung einer oder mehrerer Halbleitervorrichtungen gemäß Aspekten der vorliegenden Offenbarung. Das Verfahren 100 wird im Folgenden mit Bezug auf eine Integrierte Schaltkreis-(IC)-Vorrichtung 200, die in den 2 bis 6 beispielhaft gezeigt ist, ausführlich erläutert.
  • Es wird Bezug auf die 1 und 2 genommen. Das Verfahren 100 beginnt bei Schritt 102 mit dem Bereitstellen eines Substrates 210. Das Substrat 210 kann ein Volumen- bzw. Bulksubstrat aus Silizium sein. Alternativ kann das Substrat 210 Folgendes umfassen: einen elementaren Halbleiter, wie Silizium oder Germanium in einer Kristallstruktur, einen Verbundhalbleiter, wie Siliziumgermanium, Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen daraus. Weiterhin sind Substrate 210 möglich, die ein Silizium-auf-Isolator (silicon-on-insulator, SOI)-Substrat umfassen. SOI-Substrate werden mit Hilfe einer Sauerstoffimplantationstrennung (separation by implantation of oxygen, SIMOX), einer Wafer-Bondierung und/oder anderen geeigneten Verfahren hergestellt.
  • Das Substrat 210 kann in Abhängigkeit der Design-Anforderungen verschiedene dotierte Bereiche enthalten, wie in der Fachwelt bekannt ist. Die dotierten Bereiche können mit P-Typ-Dotanden, wie Bor oder BF2; mit N-Typ-Dotanden, wie Phosphor oder Arsen; oder mit Kombinationen daraus dotiert sein. Die dotierten Bereiche können direkt auf dem Substrat 210 in einer P-Wannen-Struktur (bzw. „Well-Struktur“), in einer N-Wannen-Struktur, in einer Zweifach-Wannen-Struktur oder unter Verwendung einer erhöhten oder erhabenen Struktur dotiert sein. Das Substrat 210 kann weiterhin verschiedene aktive Bereiche enthalten, wie Bereiche, die für eine N-Typ-Metalloxid-Halbleiter-Transistorvorrichtung eingerichtet sind und Bereiche, die für eine P-Typ-Metalloxid-Halbleiter-Transistorvorrichtung eingerichtet sind.
  • Bei einem FinFET kann das Substrat 210 mehrere Finnen oder Grate umfassen, die mit einem geeigneten Prozess gebildet werden können, der verschiedene Abscheideprozesse, photolithographische Prozesse und/oder Ätzprozesse enthalten kann. Zum Beispiel können die Grate gebildet werden, indem das Substrat 210 strukturiert und geätzt wird.
  • Das Substrat 210 kann Isolationsbereiche 212 umfassen, um aktive Bereiche des Substrats 210 zu isolieren. Der Isolationsbereich 212 kann mit Hilfe traditioneller Isolationstechnologie, wie Grabenisolation (shallow trench isolation, STI), gebildet werden, um die verschiedenen Bereiche zu definieren und elektrisch zu isolieren. Der Isolationsbereich 212 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, einen Luftspalt, andere geeignete Materialien, oder Kombinationen daraus. Der Isolationsbereich 212 wird durch einen geeigneten Prozess gebildet. Zum Beispiel umfasst das Ausbilden einer STI einen Photolithographieprozess, einen Ätzprozess, um einen Graben in das Substrat zu ätzen (zum Beispiel unter Verwendung einer Trockenätzung und/oder einer Nassätzung), und eine Abscheidung, um die Gräben mit einem oder mehreren dielektrischen Materialien zu füllen (zum Beispiel unter Verwendung eines chemischen Aufdampfungsprozesses (CVD-Prozess)). Wie in der vorliegenden Ausführungsform, bei der zwischen Gräben zurückbleibendes Substrat eine Gratstruktur bildet. Die Gräben können teilweise gefüllt sein. In einigen Beispielen kann der gefüllte Graben eine Mehrschicht-Struktur aufweisen, wie eine thermische Oxid-Deckschicht, die mit Siliziumnitrid oder Siliziumoxid gefüllt oder angereichert ist.
  • Wie in den 1 und 2 gezeigt ist, wird in Schritt 104 des Verfahrens 100 ein erster Gate-Stack oder Gate-Stapel 220 über dem Substrat 210 gebildet, wobei der erste Gate-Stapel 220 auch über einem Abschnitt von Finnen (den er umhüllt) in einem FinFET gebildet wird, und es wird ein Gate-Spacer 225 entlang der Seitenwände des ersten Gate-Stapels 220 ausgebildet. Der erste Gate-Stapel 220 kann eine dielektrische Schicht und eine Gate-Elektrodenschicht umfassen. Der erste Gate-Stapel 220 kann durch eine Vorgehensweise gebildet werden, die Abscheideprozesse, photolithographische Strukturierungsprozesse und Ätzprozesse enthält. Die Abscheideprozesse können eine chemische Aufdampfung (CVD), eine physikalische Aufdampfung (PVD), eine Atomschichtabscheidung (atomic layer deposition, ALD) oder andere geeignete Prozesse umfassen. Die photolithographischen Strukturierungsprozesse können eine Photoresist-Beschichtung (z. B. eine Aufschleuderbeschichtung (spin-on coating), ein leichtes Ausheizen (soft baking), eine Maskenausrichtung, eine Belichtung, ein Ausheizen nach der Belichtung, ein Entwickeln des Photoresists, ein Spülen, ein Trocknen (z.B. ein Vollausheizen (hard baking)), andere geeignete Prozesse, und/oder Kombinationen daraus umfassen. Die Ätzprozesse umfassen ein Trockenätzen, ein Nassätzen und/oder andere Ätzverfahren.
  • In der vorliegenden Ausführungsform ist der erste Gate-Stapel 220 ein Dummy-Gate-Stapel und wird später durch einen zweiten Gate-Stapel ersetzt. Der Dummy-Gate-Stapel 220 kann die dielektrische Schicht und die PolySilizium-Schicht umfassen.
  • Die Gate-Spacer 225 umfassen ein dielektrisches Material, wie Siliziumoxid. Alternativ können die Gate-Spacer 225 Siliziumnitrid, Siliziumcarbid, Siliziumoxinitrid, oder Kombinationen daraus umfassen. Die Gate-Spacer 225 können gebildet werden, indem ein dielektrisches Material über dem ersten Gate-Stapel 220 abgeschieden wird und das dielektrische Material anschließend anisotrop zurückgeätzt wird.
  • In den 1 und 3 wird gezeigt, dass in Schritt 106 des Verfahrens 100 Abschnitte des Substrates, die auch Abschnitte der Grate umfassen, an beiden Seiten des ersten Gate-Stapels 220 entfernt werden, um Einbuchtungen bzw. Ausnehmungen 230A und 230B (die zusammen auch als Einbuchtungen 230 bezeichnet werden) zu bilden. In der abgebildeten Ausführungsform sind die Einbuchtungen 230 in einem Source-Bereich und in einem Drain-Bereich gebildet, sodass sich der erste Gate-Stapel 220 zwischen den Einbuchtungen 230 befindet. Sie werden als Source-Einbuchtung 230A und als Drain-Einbuchtung 230B bezeichnet. Der Einbuchtungsprozess kann einen Trockenätzungsprozess, einen Nassätzungsprozess, und/oder Kombinationen daraus umfassen. Der Einbuchtungsprozess kann auch eine selektive Nassätzung oder eine selektive Trockenätzung umfassen. Eine Nassätzungslösung umfasst eine Tetramethylammoniumhydroxid (TMAH)-Lösung, eine HF/HNO3/CH3COOH-Lösung, oder eine andere geeignete Lösung. Für den Trockenätzungsprozess kann ein fluorhaltiges Gas (z.B. CF4, SF6, CH2F2, CHF3, und/oder C2F6), ein chlorhaltiges Gas (z.B. C12, CHCl3, CC14, und/oder BC13), ein bromhaltiges Gas (z.B. HBr und/oder CHBr3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen daraus verwendet werden. Der Ätzprozess kann in mehreren Schritten ausgeführt werden, um eine Selektivität und Flexibilität der Ätzung sowie ein gewünschtes Ätzprofil zu erhalten.
  • Der Ätzprozess wird gesteuert, um ein gewünschtes Profil der Einbuchtungen 230A und 230B zu erreichen. In der vorliegenden Ausführungsform sind die Profile der Einbuchtungen 230A und 230 B derart ausgebildet, dass sie zumindest einen jeweiligen Vertex oder Scheitel 232A bzw. 232B einer Seitenfläche umfassen, die in Richtung auf den ersten Gate-Stapel 220 weist, wie in 3 gezeigt ist. In einem Beispiel ist der Scheitel 232A durch zwei Si-Seitenflächen oder Facetten gebildet, die eine (111)-Kristallorientierung aufweisen. Der Abstand zwischen zwei nächsten Source- und Drain-Scheiteln 232A und 232B ist als erster Abstand d1 definiert. In der vorliegenden Ausführungsform ist die Breite des Gates 220 einschließlich der Seitenwand-Spacer 225 größer als 30 nm und der erste Abstand d1 ist gleich oder kleiner als 30 nm. Auch wenn sie in den Figuren als Punkte bzw. Spitze gezeigt sind, können in einigen Ausführungsformen die Source- und Drain-Scheitel 232A und 232B rund oder abgerundet sein und eine Breite aufweisen, die gleich oder kleiner als 3 nm ist.
  • Wie in den 1 und 4 gezeigt ist, wird in Schritt 108 des Verfahrens 100 in den Einbuchtungen 230A und 230B jeweils eine epitaktische Struktur 240A bzw. 240B gebildet (die zusammen auch als epitaktische Strukturen 240 bezeichnet werden). In der vorliegenden Ausführungsform umfassen die epitaktischen Strukturen 240 eine Source/Drain-Struktur. Die epitaktischen Source/Drain-Strukturen 240 werden gebildet, indem in den Einbuchtungen 230 ein Halbleitermaterial 242 epitaktisch gewachsen wird. Als Folge hat die epitaktische Source/Drain-Struktur 240 zumindest teilweise das gleiche Profil wie die Einbuchtungen 230.
  • Das Halbleitermaterial 242 umfasst ein einelementiges Halbleitermaterial, wie Germanium (Ge) oder Silizium (Si); oder Verbund-Halbleitermaterialien, wie Galliumarsenid (GaAs), Aluminiumgalliumarsenid (AlGaAs); oder eine Halbleiterlegierung, wie Siliziumgermanium (SiGe), Galliumarsenidphosphid (GaAsP). In einer Ausführungsform unterscheidet sich das Halbleitermaterial 242 von dem Material des Substrates 210. Die epitaktischen Source/Drain-Strukturen 240 haben eine geeignete Kristallorientierung (z.B. eine (100)-, eine (110)-, oder eine (111)-Kristallorientierung). In einem Beispiel, in dem eine NFET-Vorrichtung erwünscht ist, können die epitaktischen Source/Drain-Strukturen 240 ein epitaktisch gewachsenes Silizium (epi Si) 242 umfassen. In einem anderen Beispiel, in dem eine PFET-Vorrichtung erwünscht ist, können die epitaktischen Source/Drain-Strukturen 240 epitaktisch gewachsenes Siliziumgermanium (SiGe) 242 umfassen. Die epitaktischen Source/Drain-Strukturen 240 können durch einen oder mehrere epitaxial- oder epitaktische (epi) Prozesse gebildet werden. Die epitaktischen Prozesse können CVD-Abscheidungstechniken (z.B. Gasphasen-Epitaxie (vapor-phase epitaxy, VPE) und/oder Ultrahochvakuum CVD (UHV-CVD), Molekülstrahlepitaxie, und/oder andere geeignete Prozesse umfassen.
  • Die epitaktischen Source/Drain-Strukturen 240 können während des epi-Prozesses in-situ dotiert oder undotiert sein. Zum Beispiel können die epitaktisch gewachsenen SiGe-Source/Drain-Elemente 240 mit Bor dotiert sein und die epitaktisch gewachsenen Si epi-Source/Drain-Elemente können mit Kohlenstoff, Phosphor oder beidem dotiert sein. Wenn die epitaktischen Source/Drain-Strukturen 240 nicht in-situ dotiert sind, wird ein zweiter Implantationsprozess (z.B. ein Prozess zur Implantation eines Verbindungsübergangs) ausgeführt, um die epitaktischen Source/Drain-Strukturen 240 zu dotieren. Um die Source/Drain-Dotanden in den epitaktischen Strukturen zu aktivieren, kann ein Ausheil- bzw. Annealing-Prozess oder mehrere solcher Prozesse durchgeführt werden. Die Annealing-Prozesse können ein schnelles thermisches Annealing (rapid thermal annealing, RTA) und/oder Laser-Annealing-Prozesse umfassen.
  • Wie in den 1 und 5A gezeigt ist, wird in Schritt 110 des Verfahrens 100 der erste Gate-Stapel 220 entfernt und das Substrat 210, einschließlich der Grate, geätzt, um einen Gate-Graben 250 zu bilden. Die Ätzprozesse können eine selektive Nassätzung oder eine selektive Trockenätzunng umfassen, sodass in Bezug auf den Gate-Spacer 225 eine angemessene Ätzselektivität vorliegt. Die Ätzprozesse können den oben in Verbindung mit 3 beschriebenen Ätzprozessen in vielerlei Hinsicht gleichen. In der vorliegenden Ausführungsform wird der Gate-Graben 250 mit einem Profil gebildet, das zumindest einen Gate-Scheitel 255 aufweist. In einer Ausführungsform ist der Gate-Scheitel 255 am Boden des Gate-Grabens 250 durch zwei (111)-Seitenwände oder Facetten des Si-Substrates 210 gebildet. In der vorliegenden Ausführungsform beträgt ein zweiter senkrechter Abstand d2 zwischen dem Gate-Scheitel 255 und einer horizontalen Linie A-A, welche die Source- und Drain-Scheitel 232A und 232B miteinander verbindet, 20 nm oder weniger als 20 nm. Auch wenn er in den Figuren als Punkt bzw. Spitze gezeigt ist, kann der Gate-Scheitel 255 in einigen Ausführungsformen rund oder abgerundet sein und eine Breite aufweisen, die 3 nm beträgt oder kleiner ist.
  • In einer anderen Ausführungsform wird nach dem Bilden des Gate-Grabens 250 eine Ionenimplantation vorgenommen, um einen Zielbereich 256 in dem Substrat 210 zu dotieren, der sich zwischen dem Gate-Scheitel 255, dem Source-Scheitel 232A und dem Drain-Scheitel 232B befindet, wie in 5B gezeigt ist.
  • Wie in den 1 und 6 gezeigt ist, wird in dem Schritt 112 des Verfahrens 100 in dem Gate-Graben 250 ein zweiter Gate-Stapel 260 gebildet. Der zweite Gate-Stapel 260 kann eine dielektrische Schicht 262 und eine Gate-Elektrodenschicht 264 umfassen. Es ist zu beachten, dass der Gate-Stapel zusätzliche Schichten umfassen kann, wie zum Beispiel Übergangsschichten, Abdeckschichten, Diffusions-/Barriereschichten, dielektrische Schichten, leitfähige Schichten, andere geeignete Schichten, und/oder Kombinationen daraus. Zum Beispiel kann die dielektrische Schicht 262 eine Übergangsschicht (interfacial layer, IL) und eine dielektrische Gateschicht umfassen. Eine beispielhafte IL beinhaltet Siliziumoxid (z.B. thermisches Oxid oder chemisches Oxid) und/oder Siliziumoxinitrid (SiON). Die dielektrische Gateschicht kann ein dielektrisches Material umfassen, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein High-k-dielektrisches Material oder High-k-Dielektrikum, ein anderes geeignetes dielektrisches Material, und/oder Kombinationen daraus. Beispiele für High-k-Dielektrika sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkonoxid, Aluminiumoxid, eine Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3)-Legierung, andere geeignete High-k-Dielektrika, und/oder Kombinationen daraus.
  • Die Gate-Elektrodenschicht 264 umfasst ein geeignetes Material, wie PolySilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Molybdän, Tantalnitrid, Nickelsilicid, Kobalt-Silizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien, und/oder Kombinationen daraus.
  • Die dielektrische Gateschicht 262 und die Gate-Elektrodenschicht 264 können durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomschichtabscheidung (atomic layer deposition, ALD), oder andere geeignete Verfahren, und/oder durch Kombinationen aus diesen abgeschieden werden.
  • Eine dielektrische Schicht 270 wird auf das Substrat 210 abgeschieden, wobei eine Abscheidung auf die epitaktischen Source/Drain-Strukturen 240 und den zweiten Gate-Stapel 250 eingeschlossen ist. Die dielektrische Schicht 270 umfasst Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Oxinitrid oder andere geeignete Materialien. Die dielektrische Schicht 270 wird mit Hilfe einer geeigneten Technik, wie CVD, ALD, PVD, thermischer Oxidation, oder Kombinationen daraus abgeschieden. Zusätzlich wird ein CMP-Prozess ausgeführt, um die obere Fläche des zweiten Gate-Stapels 260 und der dielektrischen Schicht 270 zu ebnen.
  • Vor, während und nach dem Verfahren 100 können zusätzliche Schritte vorgesehen sein und für zusätzliche Ausführungsformen des Verfahrens 100 können einige der beschriebenen Schritte ersetzt, ausgelassen oder verschoben werden. Die IC-Vorrichtung 200 kann zusätzliche Elemente umfassen, die durch eine nachfolgende Prozessierung gebildet werden. Zum Beispiel können auf dem Substrat verschiedene Kontakte/Kontaktlöcher/Leitungen bzw. Vias und Mehrschichtverbindungselemente (z. B. Metallschichten und Zwischenschichtdielektrika) gebildet sein, die dazu eingerichtet sind, die verschiedenen Elemente oder Strukturen der IC-Vorrichtung 200 zu verbinden. Eine Mehrschichtverbindung umfasst zum Beispiel vertikale Verbindungen, wie konventionelle Kontaktlöcher oder Kontakte, und horizontale Verbindungen, wie Metallleitungen. Für die verschiedenen Verbindungselemente können verschiedene leitfähige Materialien verwendet werden, die Kupfer, Wolfram, und/oder Silizid umfassen.
  • Auf Basis der vorgenannten Beschreibung präsentiert die vorliegende Offenbarung eine Halbleitervorrichtung und dessen Herstellung. Die Halbleitervorrichtung beinhaltet Scheitel- oder Vertex-Strukturen für Gate-Stapel, Source- und Drain-Strukturen. Die Scheitel des Gates, der Source und des Drains sind derart gebildet, dass sie mit einem ziemlich kleinen Abstand voneinander getrennt sind. Optional kann die Halbleitervorrichtung auch einen dotierten Bereich umfassen, der zwischen den Scheiteln des Gate-Stapels, der Source und des Drains angeordnet ist. Die Halbleitervorrichtung kann daher als eine Tunnelvorrichtung oder ein Einzelelektronentransistor (single electron transistor, SET) betrieben werden und demonstriert die Fortschritte einer kleinen Gatelänge, einer geringen Vt und eines geringen Energieverbrauchs.
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen einer Halbleitervorrichtung zur Verfügung, die gegenüber anderen bestehenden Ansätzen eine oder mehrere Verbesserungen zur Verfügung stellen. In einer Ausführungsform umfasst die Halbleitervorrichtung ein Substrat und einen Gate-Stapel, der zumindest einen Gate-Scheitel aufweist, der auf ein Gebiet in dem Substrat und unter dem Gate-Stapel gerichtet ist. Die Halbleitervorrichtung umfasst auch eine Source-Struktur, die zumindest einen Scheitel aufweist, der auf das Gebiet in dem Substrat gerichtet ist und eine Drain-Struktur, die zumindest einen Scheitel aufweist, der auf das Gebiet in dem Substrat gerichtet ist.
  • Ein Feldeffekttransistor (FET) gemäß einer anderen Ausführungsform umfasst ein Substrat, einen High-k-/Metall-Gate(HK/MG)-Stapel, der ein Bodenprofil mit einer Gate-Breite aufweist und der einen Gate-Scheitel aufweist, der sich in das Substrat erstreckt. Der FET umfasst auch epitaktische Source- und Drain-Strukturen, die auf jeder Seite des HK/MG-Stapels angeordnet sind. Jede der epitaktischen Source/Drain-Strukturen umfasst einen Scheitel, die aufeinander zugerichtet sind bzw. sich aufeinander erstrecken. Ein erster Abstand zwischen den Source- und Drain-Scheiteln ist kleiner als die Gate-Breite und ein zweiter Abstand von dem Gate-Scheitel bis zu einer Linie, welche die Source- und Drain-Scheitel miteinander verbindet, ist kleiner als der erste Abstand.
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer wieder anderen Ausführungsform umfasst ein Bereitstellen eines Substrates, ein Ausbilden eines ersten Gate-Stapels auf dem Substrat, ein Ätzen von Abschnitten des Substrates, um Source- und Drain-Einbuchtungen zu bilden, sodass die Gate-Struktur zwischen den Source- und Drain-Einbuchtungen angeordnet ist. Die Source- und Drain-Einbuchtungen weisen ein Profil auf, das zumindest einen Source/Drain-Scheitel in Richtung auf den ersten Gate-Stapel umfasst. Der Source-Scheitel und der Drain-Scheitel sind durch einen ersten Abstand getrennt. Das Verfahren beinhaltet weiterhin das Ausbilden von Source- und Drain-Strukturen über den Einbuchtungen und ein Entfernen des ersten Gate-Stapels, um einen Gate-Graben zu bilden. Der Gate-Graben umfasst zumindest einen Gatescheitel, der in Richtung auf die Source/Drain-Scheitel gerichtet ist. Das Verfahren umfasst weiterhin ein Ausbilden eines zweiten Gate-Stapels in oder über dem Gate-Graben.

Claims (17)

  1. Halbleitervorrichtung (200), die Folgendes umfasst: ein Substrat (210); einen Gate-Stapel (260), der zumindest einen Gate-Scheitel (255) aufweist, der auf ein Gebiet (256) in dem Substrat (210) unter dem Gate-Stapel (220) gerichtet ist; eine Source-Struktur (240A), die mindestens einen Scheitel (232A) aufweist, der in Richtung auf das Gebiet (256) in dem Substrat (210) gerichtet ist; eine Drain-Struktur (240B), die mindestens einen Scheitel (232B) aufweist, der in Richtung auf das Gebiet (256) in dem Substrat (210) gerichtet ist; und einen dotierten Bereich, der zwischen dem Gate-Scheitel (255) und dem Source-Scheitel (232A) und neben dem Drain-Scheitel (232B) angeordnet ist, um zu ermöglichen, dass die Halbleitervorrichtung als eine Tunnelvorrichtung oder als ein Einzelelektronentransistor betrieben werden kann.
  2. Halbleitervorrichtung (200) nach Anspruch 1, bei welcher der Source-Scheitel (232A) durch einen ersten Abstand (d1) von dem Drain-Scheitel (232B) getrennt ist, wobei der erste Abstand (d1) etwa 30 nm beträgt oder kleiner ist.
  3. Halbleitervorrichtung (200) nach Anspruch 2, bei welcher der Gate-Scheitel (255) einen zweiten Abstand (d2) von einer Linie (A-A) zwischen den Source- und Drain-Scheiteln (232A und 232B) aufweist, wobei der zweite Abstand (d2) etwa 20 nm beträgt oder kleiner ist.
  4. Halbleitervorrichtung (200) nach einem der vorhergehenden Ansprüche, bei welcher die minimale Abmessung des Gatescheitels (255) 3 nm beträgt oder kleiner ist.
  5. Halbleitervorrichtung (200) nach einem der vorhergehenden Ansprüche, bei der sich das Material (242) der Source/Drain-Struktur (240) von dem Material des Substrates (210) unterscheidet.
  6. Halbleitervorrichtung (200) nach Anspruch 2, bei welcher der Gate-Stapel (260) ein High-k-Dielektrikum, Gate-Seitenwände und ein Metall-Gate umfasst, und bei welcher der Gate-Stapel eine Breite aufweist, die größer als 30 nm ist.
  7. Halbleitervorrichtung (200) nach einem der vorhergehenden Ansprüche, bei welcher der Gate-Scheitel (255) zwei Seitenflächen umfasst und die zwei Seitenflächen eine (111)-Silizium-Kristallorientierung aufweisen.
  8. Halbleitervorrichtung (200) nach einem der vorhergehenden Ansprüche, bei welcher der Source/Drain-Scheitel (232) zwei Seitenflächen aufweist und die zwei Seitenflächen eine (111)-Silizium-Kristallorientierung aufweisen.
  9. Halbleitervorrichtung (200) nach einem der vorhergehenden Ansprüche, bei welcher der Gate-Stapel (260) über einem Abschnitt eines Grates gebildet ist.
  10. Feldeffekttransistor (FET), der Folgendes umfasst: ein Substrat (210); einen High-k-/Metall-Gate(HK/MG)-Stapel, der ein Bodenprofil mit einer Gate-Breite aufweist und der einen Gate-Scheitel (255) aufweist, der sich in das Substrat (210) erstreckt; und epitaktische Source- und Drain-Strukturen (240), die auf jeder Seite des HK/MG-Stapels angeordnet sind, wobei die epitaktischen Source/Drain-Strukturen (240A, 240B) jeweils einen Scheitel (232A, 232B) umfassen, die sich aufeinander zu erstrecken; wobei die Source- und Drain-Scheitel (232A, 232B) einen ersten Abstand (d1) voneinander haben, der kleiner als die Gate-Breite ist; und wobei der Gate-Scheitel (255) von einer Linie (A-A), welche die Source- und Drain-Scheitel (232A, 232B) miteinander verbindet, einen zweiten Abstand (d2) hat, der kleiner als der erste Abstand (d1) ist, wobei der Feldeffekttransistor weiterhin einen dotierten Bereich umfasst, der zwischen dem Gate-Scheitel (255) und dem Source-Scheitel (232A) und neben dem Drain-Scheitel (232B) angeordnet ist, um zu ermöglichen, dass die Halbleitervorrichtung als eine Tunnelvorrichtung oder als ein Einzelelektronentransistor betrieben werden kann.
  11. FET nach Anspruch 11, bei dem der erste Abstand (d1) kleiner als etwa 30 nm ist, der zweite Abstand (d2) kleiner als etwa 20 nm ist und die minimale Abmessung des Gatescheitels (255) 3 nm beträgt oder kleiner ist.
  12. Verfahren (100), das die folgenden Schritte umfasst: Bereitstellen (102) eines Substrates (210); Ausbilden (104) eines ersten Gate-Stapels (220) über dem Substrat (210); Ätzen (106) von Abschnitten des Substrates (210), um Source- und Drain-Einbuchtungen (230A, 230B) zu bilden, sodass die Gate-Struktur zwischen den Source- und Drain-Einbuchtungen (230A, 230B) angeordnet ist, wobei die Source- und Drain-Einbuchtungen (230A, 230B) ein Profil umfassen, das mindestens einen auf den ersten Gate-Stapel (220) gerichteten Source/Drain-Scheitel (232A, 232B) aufweist und wobei der Source-Scheitel (232A) und der Drain-Scheitel (232B) durch einen ersten Abstand (d1) voneinander getrennt sind; Ausbilden (106) von Source- und Drain-Strukturen (240A, 240B) über den Einbuchtungen (230A, 230B); Entfernen (110) des ersten Gate-Stapels (220), um einen Gate-Graben (250) zu bilden, der zumindest einen Gate-Scheitel (255) aufweist, der auf die Source/Drain-Scheitel (232A, 232B) gerichtet ist; Ausbilden (112) eines zweiten Gate-Stapels (260) in dem Gate-Graben (250), wobei vor dem Ausbilden (112) des zweiten Gate-Stapels (260) ein Anwenden einer Ionenimplantation durch den Gate-Graben (250) umfasst ist, um einen dotierten Bereich, der zwischen dem Gate-Scheitel (255) und dem Source-Scheitel (232A) und neben dem Drain-Scheitel (232B) zu bilden.
  13. Verfahren (100) nach Anspruch 12, bei dem jeder der Source/Drain-Scheitel (232) so gebildet wird, dass er zwei Silizium-Seitenflächen hat, die eine (111)-Kristallorientierung aufweisen.
  14. Verfahren (100) nach Anspruch 12 oder 13, bei dem der Gate-Scheitel (255) so ausgebildet wird, dass er zwei Silizium-Seitenflächen hat, die eine (111)-Kristallorientierung aufweisen.
  15. Verfahren (100) nach einem der Ansprüche 12 bis 14, bei dem der erste Abstand (d1) etwa 30 nm beträgt oder kleiner ist.
  16. Verfahren (100) nach einem der Ansprüche 12 bis 15, bei dem der zweite Abstand (d2) etwa 20 nm beträgt oder kleiner ist.
  17. Verfahren (100) nach einem der Ansprüche 12 bis 16, bei dem der Gate-Scheitel (255) mit einer minimalen Dimension von 3 nm oder weniger gebildetwird.
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