DE102015116975B4 - Halbleiterstruktur und Verfahren zum Herstellen von dieser - Google Patents

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Abstract

Halbleiterstruktur, umfassend:ein Substrat (110);eine erste Halbleiterfinne (130), die auf dem Substrat (110) angeordnet ist, wobei die erste Halbleiterfinne (130) eine obere Fläche (132) und Seitenwände (134) aufweist;eine zweite Halbleiterfinne (140), die auf dem Substrat (110) angeordnet ist, wobei die erste Halbleiterfinne (130) und die zweite Halbleiterfinne (140) durch einen nanoskaligen Abstand voneinander getrennt sind; undein erstes schwach dotiertes Draingebiet, LDD-Gebiet, (135) das zumindest in der oberen Fläche (132) und den Seitenwänden (134) der ersten Halbleiterfinne (130) angeordnet ist.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Offenbarung betrifft im Allgemeinen Halbleitervorrichtungen und insbesondere Fin-Feldeffekttransistoren (FinFETs).
  • Double-Gate-Metall-Oxid-Halbleiter-Feldeffekttransistoren (Double-Gate-MOSFETs) sind MOSFETs, die zwei Gates in eine einzelne Vorrichtung eingliedern. Diese Vorrichtungen sind auch aufgrund ihrer Struktur, die eine dünne, sich vom Substrat erstreckende „Finne“ umfasst, als Fin-Feldeffekttransistoren (FinFETs) bekannt. Das Double-Gate besteht darin, dass ein Gate auf beiden Seiten des Kanals vorhanden ist, was eine Gatesteuerung des Kanals von beiden Seiten ermöglicht. Außerdem können FinFETs den Kurzkanaleffekt reduzieren und einen höheren Stromfluss bereitstellen. Andere Fin-FET-Architekturen können auch drei oder mehrere effektive Gates umfassen. Stand der Technik: US 2011 / 0195 555 A1
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 bis 17 sind Querschnittsansichten von Zwischenstufen beim Herstellen von Fin-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 18 veranschaulicht eine Vorrichtung zum Durchführen einer Plasmaionen-unterstützten Abscheidung (Plasma Ion Assisted Deposition, PIAD).
    • 19 zeigt schematisch eine Hochfrequenz-Biasspannung (HF-Biasspannung) und eine Biasgleichspannung (DC-Biasspannung), die während der Plasmaionen-unterstützten Abscheidung (PIAD) angelegt werden.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Nun wird Bezug auf 1 genommen. Eine integrierte Schaltungsstruktur wird ausgebildet. Die dargestellte integrierte Schaltungsstruktur umfasst einen Abschnitt eines Wafers 100, der ein Substrat 110 umfasst. Das Substrat 110 kann aus einem Halbleitermaterial, wie z.B. Diamant, Silizium (Si), Germanium (Ge), Siliziumkarbid (SiC), Siliziumgermanium (SiGe) oder Kombinationen davon gefertigt werden. Das Substrat 110 kann mit einer p-Typ- oder einer n-Typ-Verunreinigung dotiert werden. Isolationsgebiete, wie z.B. STI-Gebiete (flache Grabenisolation) 120 können in oder auf dem Substrat 110 ausgebildet werden. Halbleiterfinnen 130 und 140 werden über den oberen Flächen der STI-Gebiete 120 ausgebildet. Das Substrat 110 umfasst einen Abschnitt in einem erstem Vorrichtungsgebiet I und einen Abschnitt in einem zweiten Vorrichtungsgebiet II. Die Halbleiterfinne 130 befindet sich in dem ersten Vorrichtungsgebiet I, und die Halbleiterfinne 140 befindet sich in dem zweiten Vorrichtungsgebiet II. In einigen Ausführungsformen wird das erste Vorrichtungsgebiet I zum Ausbilden eines n-Kanal-Fin-Feldeffekttransistors (FinFET) verwendet, und das zweite Vorrichtungsgebiet II wird zum Ausbilden eines p-Kanal-FinFET verwendet.
  • In einigen Ausführungsformen werden die Halbleiterfinnen 130 und 140 ausgebildet, indem zuerst die STI-Gebiete (flache Grabenisolation) 120 ausgebildet werden und anschließend die oberen Flächen der STI-Gebiete 120 bis zu einem niedrigeren Niveau als die ursprüngliche obere Fläche des Substrats 110 ausgespart werden. Die verbleibenden Abschnitte des Substrats 110 zwischen den STI-Gebieten 120 werden somit zu den Halbleiterfinnen 130 und 140. In den Ausführungsformen, in denen die Halbleiterfinnen 130 und 140 aus einem Material gefertigt werden, das von jenem des Substrats 110 verschieden ist, können die Halbleiterfinnen 130 und 140 ausgebildet werden, indem obere Abschnitte des Substrats 110 zwischen benachbarten STI-Gebieten 120 ausgespart werden, um Aussparungen auszubilden, und ein Halbleitermaterial, das von jenem des Substrats 110 verschieden ist, in den Aussparungen wiederaufgewachsen wird. Obere Abschnitte der STI-Gebiete 120 können dann entfernt werden, während untere Abschnitte der STI-Gebiete 120 nicht entfernt werden, so dass obere Abschnitte des zwischen den STI-Gebieten 120 weideraufgewachsenen Halbleitermaterials zu den Halbleiterfinnen 130 und 140 werden. Die Halbleiterfinnen 130 und 140 können Kanaldotierungen aufweisen, die entweder durch Implantationen oder durch eine In-situ-Dotierung, die zeitgleich mit dem Aufwachsen der Halbleiterfinnen 130 und 140 durchgeführt werden, eingeführt werden.
  • Nun wird Bezug auf 2 genommen. Eine Gatedielektrikumsschicht 150 und eine Gateelektrodenschicht 160 werden über den Halbleiterfinnen 130 und 140 ausgebildet. In einigen Ausführungsformen wird die Gatedielektrikumsschicht 150 zum Beispiel aus Siliziumoxid (SiO2) gefertigt und wird mithilfe einer ISSG-Oxidation (In-situ-Dampferzeugung) ausgebildet. Die Gatedielektrikumsschicht 150 weist eine Dicke in einem Bereich von ungefähr 0,5 nm bis ungefähr 10 nm auf. In einigen anderen Ausführungsformen wird die Gatedielektrikumsschicht 150 zum Beispiel aus einem High-k-Dielektrikumsmaterial gefertigt. Das High-k-Dielektrikumsmaterial weist eine Dielektrizitätskonstante auf, die größer als jene von Siliziumoxid (SiO2), insbesondere ungefähr 4, oder sogar größer als 7 ist. Das High-k-Dielektrikumsmaterial kann aluminiumhaltige Dielektrika, wie z.B. Al2O3, HfAlO, HfAlON, AlZrO, Hf-haltige Materialien, wie z.B. HfO2, HfSiOx, HfAlOx, HfZrSiOx, HfSiON, und/oder andere Materialien, wie z.B. LaAlO3 und ZrO2, umfassen. Die Gateelektrodenschicht 160 wird auf der Gatedielektrikumsschicht 150 ausgebildet. Die Gateelektrodenschicht 160 kann aus einem leitfähigen Material, wie z.B. dotiertem Polysilizium, Metallen, Metallnitriden oder Kombinationen davon, gefertigt werden.
  • Nun wird Bezug auf 3 genommen. Die Gateelektrodenschicht 160 wird dann strukturiert, um Gatestapel auszubilden. In einigen Ausführungsformen können die Halbleiterfinnen 130 und 140 mit der Gatedielektrikumsschicht 150 abgedeckt werden. In einigen anderen Ausführungsformen wird die Gatedielektrikumsschicht 150 ebenfalls strukturiert, so dass die Halbleiterfinnen 130 und 140 Abschnitte aufweisen, die durch die Gatedielektrikumsschicht 150 und die Gateelektrodenschicht 160 aufgedeckt sind.
  • Nun wird Bezug auf 4 genommen. Ein Dichtungsspacer 170 wird über den Halbleiterfinnen 130 und 140 ausgebildet. Der Dichtungsspacer 170 wird aus einem dielektrischen Material, wie z.B. Siliziumnitrid (Si3N4), Silizium-Kohlenstoff-Oxinitrid (SiCON), Silizium-Kohlenstoffnitrid (SiCN) oder Kombinationen davon gefertigt. Der Dichtungsspacer 170 weist eine Dicke in einem Bereich von ungefähr 1 nm bis ungefähr 10 nm, von ungefähr 1 nm bis ungefähr 7 nm, oder von ungefähr 5 nm bis ungefähr 10 nm auf. 4 bis 17 sind Querschnittsansichten, die entlang einer Linie A-A von 3 gezeichnet sind. Dementsprechend ist die strukturierte Gateelektrodenschicht 160 nicht dargestellt.
  • Nun wird Bezug auf 5 genommen. Ein Fotolack 180 wird ausgebildet und strukturiert, um das zweite Vorrichtungsgebiet II auszubilden, während das erste Vorrichtungsgebiet I unabgedeckt bleibt. Insbesondere wird der Fotolack 180 auf den Wafer 100 zum Beispiel mithilfe einer Rotationsbeschichtung aufgebracht. Der Fotolack 180 wird anschließend vorgebacken, um überschüssiges Fotolacklösemittel auszutreiben. Nach dem Vorbacken wird der Fotolack 180 mit einer Struktur intensiven Lichts belichtet. Die Belichtung mit Licht verursacht eine chemische Umwandlung, die es ermöglicht, dass ein Teil des Fotolacks 180 in einem fotografischen Entwickler lösbar wird. Ein Backen nach dem Belichten (Post-Exposure-Bake, PEB) kann vor dem Entwickeln durchgeführt werden, um dabei zu helfen, Phänomene stehender Wellen, die durch destruktive und konstruktive Interferenzmuster des einfallenden Lichts verursacht werden, zu reduzieren. Der fotografische Entwickler wird dann auf den Fotolack 180 aufgetragen, um Abschnitte des Fotolacks 180, die in dem fotografischen Entwickler lösbar sind, zu entfernen. Der verbleibende Fotolack 180 wird dann einem Hardbake unterzogen, um den verbleibenden Fotolack 180 zu verfestigen.
  • Nach dem Strukturieren des Fotolacks 180 wird eine dotierstoffreiche Schicht 190 auf dem Dichtungsspacer 170 ausgebildet. Die dotierstoffreiche Schicht 190 kann zum Beispiel mithilfe einer Plasmaionen-unterstützten Abscheidung (PIAD) ausgebildet werden. Insbesondere kann der Wafer 100 in einer zum Durchführen der PIAD verwendeten Vorrichtung 300, wie in 18 dargestellt, angeordnet werden. Die Vorrichtung 300 umfasst eine Kammer 310, in der der Wafer 100 angeordnet wird, und Leistungsquellen 320 und 330, die in die Kammer 310 eingekoppelt sind. Die Leistungsquelle 320 kann eine Hochfrequenz-Leistungsquelle mit einer programmierbaren Pulsmodulationsfunktion sein, während die Leistungsquelle 330 eine Gleichspannungs-Leistungsquelle zum Bereitstellen einer Bias-Gleichspannung sein kann.
  • Die Leistungsquellen 320 und 330 können unabhängig voneinander betrieben werden. Die Leistungsquellen 320 und 330 können derart programmiert sein, dass sie unabhängig voneinander ein- und ausgeschaltet werden, ohne sich dabei zu beeinflussen. Unter Verwendung der in 18 dargestellten Vorrichtung 300 wird die dotierstoffreiche Schicht 190 auf dem Dichtungsspacer 170 in dem ersten Vorrichtungsgebiet I ausgebildet, wie in 5 dargestellt. Die dotierstoffreiche Schicht 190 weist mindestens eine Verunreinigung, die zum Ausbilden von schwach dotierten Draingebieten (LLD-Gebieten) in der Halbleiterfinne 130 verwendet wird. Je nach dem Leitfähigkeitstyp des resultierenden Fin-Feldeffekttransistors (FinFET) kann die dotierstoffreiche Schicht 190 eine n-Typ-Verunreinigung (Verunreinigungen) oder eine p-Typ-Verunreinigung (Verunreinigungen) aufweisen. Wenn zum Beispiel der resultierende FinFET ein n-Kanal-FinFET ist, kann die Verunreinigung in der dotierstoffreichen Schicht 190 Phosphor, Arsen oder Kombinationen davon sein, während die Verunreinigung in der dotierstoffreichen Schicht 190 Bor, Indium oder Kombinationen davon sein kann, wenn der resultierende FinFET ein p-Kanal-FinFET ist. In einigen Ausführungsformen wird das erste Vorrichtungsgebiet I zum Ausbilden eines n-Kanal-FinFET verwendet, und somit ist die Verunreinigung in der dotierstoffreichen Schicht 190 Phosphor, Arsen oder Kombinationen davon. Der Atomprozentsatz der Verunreinigung in der dotierstoffreichen Schicht 190 kann größer als ungefähr 80 Prozent, 90 Prozent, 95 Prozent oder sogar 99 Prozent sein, und kann eigentlich eine reine Verunreinigungsschicht sein.
  • Die Prozessgase in der Kammer 310 (dargestellt in 18) können je nach der Zusammensetzung der dotierstoffreichen Schicht 190 AsH3, B2H6 PH3, BF3, ein Verdünnungsgas, wie z.B. Xe, Ar, He, Ne, Kr, und/oder dergleichen umfassen. Die Hochfrequenz-Spannungsquelle 320 (dargestellt in 18) wird eingeschaltet, um ein Plasma 350 zu erzeugen. Die Leistung der HF-Leistungsquelle 320 kann zum Beispiel in einem Bereich von ungefähr 50 Watt bis ungefähr 1000 Watt liegen, obwohl eine höhere oder niedrigere Leistung ebenfalls verwendet werden kann. In einigen Ausführungsformen bleibt die HF-Leistungsquelle 320 während der gesamten Zeitdauer zum Ausbilden der dotierstoffreichen Schicht 190 durchgehend eingeschaltet. In einigen anderen Ausführungsformen wird die HF-Leistungsquelle 320 (in einem Ein- und Aus-Muster) gepulst, um die Gleichförmigkeit (die Stufenabdeckung) der dotierstoffreichen Schicht 190 zu verbessern, wie schematisch in 19 dargestellt, wobei die Gleichförmigkeit der dotierstoffreichen Schicht 190 repräsentiert werden kann, indem ein in 5 dargestelltes Verhältnis T'/T verwendet wird, wobei eine Dicke T' die Dicke der Seitenwandabschnitte der dotierstoffreichen Schicht 190 ist und eine Dicke T die Dicke des oberen Abschnitts der dotierstoffreichen Schicht 190 ist. In einigen Ausführungsformen kann die Gleichförmigkeit (Verhältnis T'/T) größer sein als ungefähr 50 Prozent.
  • Während des Ausbildens der dotierstoffreichen Schicht 190 ist die in 18 dargestellte Gleichspannungs-Leistungsquelle 330 entweder ausgeschaltet, oder weist eine niedrige Biasspannung auf, die niedriger als 1,5 kV ist, so dass es während des Ausbildens der dotierstoffreichen Schicht nicht zum unerwünschten Ausbilden einer Amorphisierungsschicht kommt. In einigen Ausführungsformen liegt die Biasspannungsausgabe der Gleichspannungs-Leistungsquelle 330 in einem Bereich von ungefähr 0 kV bis ungefähr 1,5 kV. Bei der niedrigen oder sogar Null-Bias-Gleichspannung ist die Richtungsabhängigkeit des Ausbildungsprozesses reduziert, und daher kann die dotierstoffreiche Schicht 190 über dem Dichtungsspacer 170 als eine separate Schicht abgeschieden werden. Die Bias-Gleichspannung, die durch die Gleichspannungs-Leistungsquelle 330 während des Ausbildens der dotierstoffreichen Schicht 190 bereitgestellt wird, kann außerdem gepulst (ein- und ausgeschaltet) werden, wie in 19 schematisch dargestellt.
  • Nun wird Bezug auf 6 genommen. Eine Knock-on-Implantation wird durchgeführt, um die Verunreinigung in der dotierstoffreichen Schicht 190 in den Dichtungsspacer 170, die Gatedielektrikumsschicht 150 und/oder die Halbleiterfinne 130 einzubringen. Die in der Knock-on-Implantation verwendeten Ionen können Inertgas-Ionen, wie z.B. Xe, Ar, Ne, He, Kr oder Kombinationen davon, oder andere Ionen, die die Charakteristiken des resultierenden Fin-Feldeffekttransistors (FinFET) nicht negativ beeinflussen, umfassen. In einigen Ausführungsformen wird die Knock-on-Implantation durch Streuung der Inertgas-Ionen induziert. Außerdem können die Knock-on-Implantation und die Plasmaionen-unterstützte Abscheidung (PIAD) mithilfe der in 18 dargestellten Vorrichtung 300 durchgeführt werden. In einigen Ausführungsformen kann die PIAD und die Knock-on-Implantation als ein Plasmadotierprozess (PLAD) in einem Abscheidungs- und einem Ionen-Modus betrachtet werden.
  • Nun wird Bezug auf 7 genommen. Nach der in 6 dargestellten Knock-on-Implantation kann eine Abdeckschicht 200 auf der dotierstoffreichen Schicht 190 ausgebildet werden. Die Abdeckschicht 200 kann verhindern, dass die Verunreinigung aus der dotierstoffreichen Schicht 190 während des nachfolgenden Ausheilungsprozesses ausdiffundiert. Die Abdeckschicht 200 wird aus einem dielektrischen Material, wie z.B. Siliziumnitrid (Si3N4), Silizium-Kohlenstoff-Oxinitrid (SiCON), Silizium-Kohlenstoffnitrid (SiCN) oder Kombinationen davon gefertigt. In einigen Ausführungsformen kann die Abdeckschicht 200 ein Versetzungs- oder Dummy-Spacerdielektrikum sein. Die Abdeckschicht 200 weist eine Dicke in einem Bereich von ungefähr 0,5 nm bis ungefähr 10 nm auf. Die Abdeckschicht 200 wird zum Beispiel mithilfe einer chemischen Gasphasenabscheidung (CVD) ausgebildet.
  • Nun wird Bezug auf 8 genommen. Vor dem Ausheilen des Wafers 100 wird der Fotolack 180 von dem Wafer 100 zum Beispiel mithilfe eines Plasmaveraschens oder Strippens entfernt. Ein Plasmaveraschen verwendet eine Plasmaquelle, um eine einatomige reaktive Spezies, wie z.B. Sauerstoff oder Fluor, zu erzeugen. Die reaktive Spezies verbindet sich mit dem Fotolack 180 und bildet Asche, die mit einer Unterdruckpumpe entfernt wird. Das Strippen verwendet einen Fotolackabzieher, wie z.B. Azeton oder ein Phenol-Lösemittel, um den Fotolack 180 von dem Wafer 100 zu entfernen.
  • Nun wird Bezug auf 9 genommen. Die Verunreinigungen in der dotierstoffreichen Schicht 190, dem Dichtungsspacer 170 und/oder der Gatedielektrikumsschicht 150 diffundieren durch einen Festphasendiffusion-Drive-in-Ausheilungsprozess (solidphase diffusion (SPD) drive-in annealing) in die Halbleiterfinne 130 ein, um schwach dotierte Draingebiete (LDD-Gebiete) 135 zu bilden. Der SPD-Drive-in-Ausheilungsprozess kann nach dem Entfernen des Fotolacks 180 durchgeführt werden, so dass der Ausheilungsprozess über eine lange Zeitdauer (zum Beispiel in einem Bereich von ungefähr 1 Sekunde bis ungefähr 10 Sekunden) und bei einer hohen Temperatur, zum Beispiel in einem Bereich von ungefähr 950 Grad Celsius bis 1050 Grad Celsius, durchgeführt werden kann. Der Ausheilungsprozess kann zum Beispiel eine Spike-Ausheilung sein. Alternativ kann der Fotolack 180 (dargestellt in 5 bis 7) durch eine Hartmaske ersetzt werden, die die hohe Temperatur des Ausheilungsprozesses aushalten kann. In einigen Ausführungsformen kann die Hartmaske aus Siliziumnitrid, Siliziumoxinitrid oder Kombinationen davon gefertigt werden. Dementsprechend kann der Ausheilungsprozess vor dem Entfernen der Hartmaske durchgeführt werden. Der restliche Prozess dieser Ausführungsformen kann im Wesentlichen dem in 5 bis 7 dargestellten gleich sein, und wird hier daher nicht wiederholt.
  • Durch Ausbilden der dotierstoffreichen Schicht 190 und anschließendes Hineintreiben der Verunreinigungen in die Halbleiterfinne 130 können in den Ausführungsformen die Verunreinigungen in gewünschte Tiefen in einer oberen Fläche 132 und Seitenwänden 134 der Halbleiterfinne 130 ohne Bedenken bezüglich des Abschattungseffekts und/oder des Plasmamanteleffekts gelangen, auch wenn die Halbleiterfinnen 130 und 140 durch einen nanoskaligen Abstand voneinander getrennt sind. Daher können die schwach dotierten Draingebiete (LDD-Gebiete) 135 in der oberen Fläche 132 und den Seitenwänden 134 der Halbleiterfinne 130 ausgebildet werden.
  • Vom strukturellen Gesichtspunkt her können die schwach dotierten Draingebiete (LDD-Gebiete) 135 und der über den LDD-Gebieten 135 liegende Dichtungsspacer 170 mit im Wesentlichen demselben Typ Verunreinigungen dotiert werden, und/oder die LDD-Gebiete 135 und die über den LDD-Gebieten 135 liegende Gatedielektrikumsschicht 150 können ebenfalls mit im Wesentlichen demselben Typ Verunreinigungen dotiert werden. Da die Verunreinigungen in die LDD-Gebiete 135 über den Dichtungsspacer 170 und/oder die Gatedielektrikumsschicht 150, die über den LDD-Gebieten 135 liegen, hineingedrängt werden, können die in dem Dichtungsspacer 170 und/oder der Gatedielektrikumsschicht 150, die über den LDD-Gebieten 135 liegen, verbleibenden Verunreinigungen sowie die in die LDD-Gebiete 135 hineingedrängten Verunreinigungen im Wesentlichen desselben Typs sein.
  • Nun wird Bezug auf 10 genommen. Ein Fotolack 210 wird ausgebildet und strukturiert, um das erste Vorrichtungsgebiet I auszubilden, während das zweite Vorrichtungsgebiet II unabgedeckt bleibt. Insbesondere wird der Fotolack 210 auf den Wafer 100 zum Beispiel mithilfe einer Rotationsbeschichtung aufgebracht. Der Fotolack 210 wird anschließend vorgebacken, um überschüssiges Fotolacklösemittel auszutreiben. Nach dem Vorbacken wird der Fotolack 210 mit einer Struktur intensiven Lichts belichtet. Die Belichtung mit Licht verursacht eine chemische Umwandlung, die es ermöglicht, dass ein Teil des Fotolacks 210 in einem fotografischen Entwickler lösbar wird. Ein Backen nach dem Belichten (Post-Exposure Bake, PEB) kann vor dem Entwickeln durchgeführt werden, um dabei zu helfen, Phänomene stehender Wellen, die durch destruktive und konstruktive Interferenzmuster des einfallenden Lichts verursacht werden, zu reduzieren. Der fotografische Entwickler wird dann auf den Fotolack 210 aufgetragen, um Abschnitte des Fotolacks 210, die in dem fotografischen Entwickler lösbar sind, zu entfernen. Der verbleibende Fotolack 210 wird dann einem Hardbake unterzogen, um den verbleibenden Fotolack 210 zu verfestigen.
  • Nun wird Bezug auf 11 und 12 genommen. Der Dichtungsspacer 170 und/oder die Gatedielektrikumsschicht 150 in dem zweiten Vorrichtungsgebiet II können mit einem Diffusionsverbesserungs-Dotierstoff dotiert werden. Der Diffusionsverbesserungs-Dotierstoff ist in der Lage, die Diffusion einer Verunreinigung, die in den nachfolgenden Schritten in die Halbleiterfinne 140 eindiffundieren wird, in dem Dichtungsspacer 170 und/oder der Gatedielektrikumsschicht 150 zu verbessern. In einigen Ausführungsformen wird das zweite Vorrichtungsgebiet II verwendet, um einen p-Kanal-Fin-Feldeffekttransistor (FinFET) auszubilden, und daher kann die Verunreinigung, die in den nachfolgenden Schritten in die Halbleiterfinne 140 eindiffundieren wird, Bor sein. Jedoch hemmen der Dichtungsspacer 170 und/oder die Gatedielektrikumsschicht 150, die aus einem Nitridmaterial, einem Oxidmaterial oder Kombinationen davon gefertigt sind, tendenziell die Diffusion von Bor in dem Dichtungsspacer 170 und/oder der Gatedielektrikumsschicht 150. Daher kann der Dichtungsspacer 170 und/oder die Gatedielektrikumsschicht 150 mit dem Diffusionsverbesserungs-Dotierstoff dotiert werden, um die Diffusion der Verunreinigung in dem Dichtungsspacer 170 und/oder der Gatedielektrikumsschicht 150 zu verbessern. In einigen Ausführungsformen ist der Diffusionsverbesserungs-Dotierstoff zum Beispiel Fluor.
  • In einigen Ausführungsformen kann die Dotierung des Diffusionsverbesserungs-Dotierstoffs im Wesentlichen den gleichen, wie besprochen, Prozess (einschließlich des Plasmaionen-unterstützten Abscheidungs- (PIAD) und des Knock-on-Implantationsprozesses) verwenden, mit der Ausnahme, dass der Diffusionsverbesserungs-Dotierstoff zum Beispiel Fluor sein kann. Insbesondere wird eine an einem Diffusionsverbesserungs-Dotierstoff reiche Schicht 215 auf dem Dichtungsspacer 170 mithilfe einer PIAD ausgebildet, wie in 11 dargestellt. Eine Knock-on-Implantation wird durchgeführt, um den Diffusionsverbesserungs-Dotierstoff in der an dem Diffusionsverbesserungs-Dotierstoff reichen Schicht 215 in den Dichtungsspacer 170 und/oder die Gatedielektrikumsschicht 150 einzubringen, wie in 12 dargestellt. Die in der Knock-on-Implantation verwendeten Ionen können Inertgas-Ionen, wie z.B. Xe, Ar, Ne, He, Kr oder Kombinationen davon, oder andere Ionen, die die Charakteristiken des resultierenden Fin-Feldeffekttransistors (FinFET) nicht negativ beeinflussen, umfassen. In einigen Ausführungsformen wird die Knock-on-Implantation durch Streuung der Inertgas-Ionen induziert.
  • Nun wird Bezug auf 13 genommen. Eine dotierstoffreiche Schicht 220 wird auf der an dem Diffusionsverbesserungs-Dotierstoff reichen Schicht 215 ausgebildet. Die dotierstoffreiche Schicht 220 kann mithilfe einer Plasmaionen-unterstützten Abscheidung (PIAD) ausgebildet werden. Das Ausbilden der dotierstoffreichen Schicht 220 kann im Wesentlichen den gleichen Prozess verwenden wie das Ausbilden der dotierstoffreichen Schicht 170, mit der Ausnahme, dass die dotierstoffreiche Schicht 220 einen anderen Typ Verunreinigung als die dotierstoffreiche Schicht 170 aufweisen kann; daher wird der Prozess hier nicht wiederholt.
  • Nun wird Bezug auf 14 genommen. Eine Knock-on-Implantation wird durchgeführt, um die Verunreinigung in der dotierstoffreichen Schicht 220 in die an Diffusionsverbesserungs-Dotierstoff reiche Schicht 215, den Dichtungsspacer 170, die Gatedielektrikumsschicht 150 und/oder die Halbleiterfinne 140 einzubringen. Die in der Knock-on-Implantation verwendeten Ionen können Inertgas-Ionen, wie z.B. Xe, Ar, Ne, He, Kr oder Kombinationen davon, oder andere Ionen, die die Charakteristiken des resultierenden Fin-Feldeffekttransistors (FinFET) nicht negativ beeinflussen, umfassen. In einigen Ausführungsformen wird die Knock-on-Implantation durch Streuung der Inertgas-Ionen induziert. Die in 14 dargestellte Knock-on-Implantation kann im Wesentlichen der in 6 dargestellten Knock-on-Implantation gleich sein, mit der Ausnahme, dass die dotierstoffreiche Schicht 220 einen anderen Typ Verunreinigung als die dotierstoffreiche Schicht 170 aufweisen kann; daher wird hier der Prozess nicht wiederholt.
  • Nun wird Bezug auf 15 genommen. Nach der in 14 dargestellten Knock-on-Implantation kann eine Abdeckschicht 230 auf der dotierstoffreichen Schicht 220 ausgebildet werden. Die Abdeckschicht 230 kann verhindern, dass die Verunreinigung aus der dotierstoffreichen Schicht 220 während des nachfolgenden Ausheilungsprozesses ausdiffundiert. Die Abdeckschicht 230 wird aus einem dielektrischen Material, wie z.B. Siliziumnitrid (Si3N4), Silizium-Kohlenstoff-Oxinitrid (SiCON), Silizium-Kohlenstoffnitrid (SiCN) oder Kombinationen davon gefertigt. In einigen Ausführungsformen kann die Abdeckschicht 230 ein Versetzungs- oder Dummy-Spacerdielektrikum sein. Die Abdeckschicht 230 weist eine Dicke in einem Bereich von ungefähr 0,5 nm bis ungefähr 10 nm auf. Die Abdeckschicht 230 wird zum Beispiel mithilfe einer chemischen Gasphasenabscheidung (CVD) ausgebildet.
  • Nun wird Bezug auf 16 genommen. Vor dem Ausheilen des Wafers 100 wird der Fotolack 210 von dem Wafer 100 zum Beispiel mithilfe eines Plasmaveraschens oder Strippens entfernt. Ein Plasmaveraschen verwendet eine Plasmaquelle, um eine einatomige reaktive Spezies, wie z.B. Sauerstoff oder Fluor, zu erzeugen. Die reaktive Spezies verbindet sich mit dem Fotolack 210 und bildet Asche, die mit einer Unterdruckpumpe entfernt wird. Das Strippen verwendet einen Fotolackabzieher, wie z.B. Azeton oder ein Phenol-Lösemittel, um den Fotolack 210 von dem Wafer 100 zu entfernen.
  • Nun wird Bezug auf 17 genommen. Die Verunreinigungen in der dotierstoffreichen Schicht 220, der an dem Diffusionsverbesserungs-Dotierstoff reichen Schicht 215, dem Dichtungsspacer 170 und/oder der Gatedielektrikumsschicht 150 diffundieren durch einen Festphasendiffusion-Drive-in-Ausheilungsprozess (SPD-Drive-in-Ausheilung) in die Halbleiterfinne 140 ein, um schwach dotierte Draingebiete (LDD-Gebiete) 145 zu bilden. Der SPD-Drive-in-Ausheilungsprozess kann nach dem Entfernen des Fotolacks 210 durchgeführt werden, so dass der Ausheilungsprozess über eine lange Zeitdauer (zum Beispiel in einem Bereich von ungefähr 1 Sekunde bis ungefähr 10 Sekunden) und bei einer hohen Temperatur, zum Beispiel in einem Bereich von ungefähr 950 Grad Celsius bis 1050 Grad Celsius, durchgeführt werden kann. Der Ausheilungsprozess kann zum Beispiel eine Spike-oder Soak-Ausheilung sein. In einigen Ausführungsformen kann der in 17 dargestellte Ausheilungsprozess ein größeres thermisches Budget aufweisen als der in 9 dargestellte Ausheilungsprozess. Alternativ kann der Fotolack 210 (dargestellt in 10 bis 15) durch eine Hartmaske ersetzt werden, die die hohe Temperatur des Ausheilungsprozesses aushalten kann. In einigen Ausführungsformen kann die Hartmaske aus Siliziumnitrid, Siliziumoxinitrid oder Kombinationen davon gefertigt werden. Dementsprechend kann der Ausheilungsprozess vor dem Entfernen der Hartmaske durchgeführt werden. Der restliche Prozess dieser Ausführungsformen kann im Wesentlichen dem in 10 bis 15 dargestellten gleich sein, und wird hier daher nicht wiederholt.
  • Wenn in einigen Ausführungsformen die in die Halbleiterfinne 140 eindiffundierenden Verunreinigungen Bor sind, kann der Ausheilungsprozess in einer O2-Umgebung durchgeführt werden. Der Dichtungsspacer 170 und/oder die Gatedielektrikumsschicht 150, die aus einem Nitridmaterial, einem Oxidmaterial oder Kombinationen davon gefertigt sind, hemmen tendenziell die Diffusion von Bor in dem Dichtungsspacer 170 und/oder der Gatedielektrikumsschicht 150. Daher kann der Ausheilungsprozess in einer O2-Umgebung durchgeführt werden, um die Diffusion von Bor in dem Dichtungsspacer 170 und/oder der Gatedielektrikumsschicht 150 zu verbessern.
  • Durch Ausbilden der dotierstoffreichen Schicht 220 und anschließendes Hineintreiben der Verunreinigungen in die Halbleiterfinne 140 können in den Ausführungsformen die Verunreinigungen in gewünschte Tiefen in einer oberen Fläche 142 und Seitenwänden 144 der Halbleiterfinne 140 ohne Bedenken bezüglich des Abschattungseffekts und/oder des Plasmamanteleffekts gelangen, auch wenn die Halbleiterfinnen 130 und 140 durch einen nanoskaligen Abstand voneinander getrennt sind. Daher können die schwach dotierten Draingebiete (LDD-Gebiete) 145 in der oberen Fläche 142 und den Seitenwänden 144 der Halbleiterfinne 140 ausgebildet werden.
  • Vom strukturellen Gesichtspunkt her können die schwach dotierten Draingebiete (LDD-Gebiete) 145 und der über den LDD-Gebieten 145 liegende Dichtungsspacer 170 mit im Wesentlichen demselben Typ Verunreinigungen dotiert werden, und/oder die LDD-Gebiete 145 und die über den LDD-Gebieten 145 liegende Gatedielektrikumsschicht 150 können ebenfalls mit im Wesentlichen demselben Typ Verunreinigungen dotiert werden. Da die Verunreinigungen in die LDD-Gebiete 145 über den Dichtungsspacer 170 und/oder die Gatedielektrikumsschicht 150, die über den LDD-Gebieten 145 liegen, hineingedrängt werden, können die in dem Dichtungsspacer 170 und/oder der Gatedielektrikumsschicht 150, die über den LDD-Gebieten 145 liegen, verbleibenden Verunreinigungen sowie die in die LDD-Gebiete 145 hineingedrängten Verunreinigungen von im Wesentlichen demselben Typ sein.
  • Es versteht sich, dass für die vorstehend dargestellten Ausführungsformen zusätzliche Prozesse durchgeführt werden können, um die Fertigung einer Halbleitervorrichtung zu vervollständigen. Zum Beispiel können diese zusätzlichen Prozesse umfassen: einen Source/Drain-Epitaxie-Loop, ein Ausbilden von Kontakten, Ausbilden von Verbindungsstrukturen (z.B. Leitungen und Durchkontaktierungen, Metallschichten und dielektrischen Zwischenschichten, die eine elektrische Verbindung mit der Halbleitervorrichtung bereitstellen), Ausbilden von Passivierungsschichten und Häusen der Halbleitervorrichtung.
  • Um die schwach dotierten Draingebiete (LDD-Gebiete) in der oberen Fläche und den Seitenwänden der Halbleiterfinne ohne Bedenken bezüglich des Abschattungseffekts und/oder des Plasmamanteleffekts auszubilden, wird in den Ausführungsformen ein indirekter Plasmadotierungsprozess (PLAD) durchgeführt. Das heißt, eine dotierstoffreiche Schicht wird ausgebildet, und anschließend werden die Verunreinigungen in der dotierstoffreichen Schicht in die Halbleiterfinne hineingetrieben. Indem der PLAD-Prozess durchgeführt wird, können die Verunreinigungen ohne Bedenken bezüglich des Abschattungseffekts und/oder des Plasmamanteleffekts in gewünschte Tiefen in der oberen Fläche und den Seitenwänden der Halbleiterfinne gelangen.
  • Gemäß einigen Ausführungsformen umfasst eine Halbleiterstruktur ein Substrat, eine erste Halbleiterfinne, eine zweite Halbleiterfinne und ein erstes schwach dotiertes Draingebiet (LDD-Gebiet). Die erste Halbleiterfinne ist auf dem Substrat angeordnet. Die erste Halbleiterfinne weist eine obere Fläche und Seitenwände auf. Die zweite Halbleiterfinne ist auf dem Substrat angeordnet. Die erste Halbleiterfinne und die zweite Halbleiterfinne sind voneinander durch einen nanoskaligen Abstand getrennt. Das schwach dotierte Draingebiet (LDD-Gebiet) ist zumindest in der oberen Fläche und den Seitenwänden der ersten Halbleiterfinne angeordnet.
  • Gemäß einigen Ausführungsformen ist ein Verfahren zum Herstellen einer Halbleiterstruktur bereitgestellt. Das Verfahren umfasst ein Ausbilden von mindestens einer Halbleiterfinne auf einem Substrat, wobei die Halbleiterfinne eine obere Fläche und Seitenwände aufweist; Ausbilden von mindestens einer dielektrischen Schicht auf der oberen Fläche und den Seitenwänden der Halbleiterfinne; Ausbilden einer dotierstoffreichen Schicht, die mindestens eine Verunreinigung umfasst, auf der dielektrischen Schicht; und Treiben der Verunreinigung über die dielektrische Schicht in die Halbleiterfinne hinein.
  • Gemäß einigen Ausführungsformen ist ein Verfahren zum Herstellen einer Halbleiterstruktur bereitgestellt. Das Verfahren umfasst ein Ausbilden von mindestens einer ersten Halbleiterfinne und mindestens einer zweiten Halbleiterfinne auf einem Substrat, wobei die erste Halbleiterfinne eine obere Fläche und Seitenwände aufweist; Ausbilden von mindestens einer ersten dielektrischen Schicht auf der oberen Fläche und den Seitenwänden der ersten Halbleiterfinne; Ausbilden eines ersten Fotolacks, um die zweite Halbleiterfinne abzudecken, wobei die erste dielektrische Schicht nicht abgedeckt wird; Implantieren von mindestens einer ersten Verunreinigung in die erste dielektrische Schicht; Entfernen des ersten Fotolacks; und Treiben der ersten Verunreinigung in die erste Halbleiterfinne hinein.

Claims (20)

  1. Halbleiterstruktur, umfassend: ein Substrat (110); eine erste Halbleiterfinne (130), die auf dem Substrat (110) angeordnet ist, wobei die erste Halbleiterfinne (130) eine obere Fläche (132) und Seitenwände (134) aufweist; eine zweite Halbleiterfinne (140), die auf dem Substrat (110) angeordnet ist, wobei die erste Halbleiterfinne (130) und die zweite Halbleiterfinne (140) durch einen nanoskaligen Abstand voneinander getrennt sind; und ein erstes schwach dotiertes Draingebiet, LDD-Gebiet, (135) das zumindest in der oberen Fläche (132) und den Seitenwänden (134) der ersten Halbleiterfinne (130) angeordnet ist.
  2. Halbleiterstruktur nach Anspruch 1, ferner umfassend: einen Dichtungsspacer (170), der zumindest über dem ersten schwach dotierten Draingebiet, LDD-Gebiet, (135) liegt.
  3. Halbleiterstruktur nach Anspruch 2, wobei das erste schwach dotierte Draingebiet, LDD-Gebiet, (135) und der Dichtungsspacer (170) mit Verunreinigungen von demselben Typ dotiert sind.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Gatedielektrikumsschicht, die zumindest über dem ersten schwach dotierten Draingebiet, LDD-Gebiet, (135) liegt.
  5. Halbleiterstruktur nach Anspruch 4, wobei das erste schwach dotierte Draingebiet, LDD-Gebiet, (135) und die Gatedielektrikumsschicht mit Verunreinigungen von demselben Typ dotiert sind.
  6. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die zweite Halbleiterfinne (140) eine obere Fläche und Seitenwände aufweist; und ferner umfassend: ein zweites schwach dotiertes Draingebiet, LDD-Gebiet, das zumindest in der oberen Fläche und den Seitenwänden der zweiten Halbleiterfinne (140) angeordnet ist, wobei das erste LDD-Gebiet (135) und das zweite LDD-Gebiet mit Verunreinigungen verschiedenen Typs dotiert sind.
  7. Verfahren zum Herstellen einer Halbleiterstruktur, wobei das Verfahren umfasst: Ausbilden von mindestens einer Halbleiterfinne (130) auf einem Substrat (110), wobei die Halbleiterfinne eine obere Fläche (132) und Seitenwände (134) aufweist; Ausbilden von mindestens einer dielektrischen Schicht (150) auf der oberen Fläche (132) und den Seitenwänden (134) der Halbleiterfinne (130); Ausbilden einer dotierstoffreichen Schicht (190), die mindestens eine Verunreinigung umfasst, auf der dielektrischen Schicht (150); und Treiben der Verunreinigung über die dielektrische Schicht (150) in die Halbleiterfinne (130) hinein.
  8. Verfahren nach Anspruch 7, wobei das Treiben umfasst: Durchführen einer Knock-on-Implantation, um die Verunreinigung in die dielektrische Schicht (150) einzubringen.
  9. Verfahren nach Anspruch 8, wobei die Knock-on-Implantation unter Verwendung von mindestens einem Inertgas-Ion durchgeführt wird.
  10. Verfahren nach einem der Ansprüche 7 bis 9, ferner umfassend: Implantieren von mindestens einem Diffusionsverbesserungs-Dotierstoff in die dielektrische Schicht (150) vor dem Hineintreiben, wobei der Diffusionsverbesserungs-Dotierstoff in der Lage ist, die Diffusion der Verunreinigung in der dielektrischen Schicht (150) zu verbessern.
  11. Verfahren nach Anspruch 10, wobei der Diffusionsverbesserungs-Dotierstoff Fluor ist.
  12. Verfahren nach einem der Ansprüche 7 bis 11, wobei das Treiben umfasst: Durchführen eines Ausheilungsprozesses, um die Verunreinigung in die Halbleiterfinne (130) hineinzutreiben.
  13. Verfahren nach Anspruch 12, ferner umfassend: Ausbilden einer Abdeckschicht (200) auf der dotierstoffreichen Schicht (190) vor dem Ausheilungsprozess.
  14. Verfahren nach Anspruch 12 oder 13, wobei der Ausheilungsprozess in einer O2-Umgebung durchgeführt wird.
  15. Verfahren nach einem der Ansprüche 7 bis 14, wobei das Ausbilden der dielektrischen Schicht (150) umfasst: Ausbilden einer Gatedielektrikumsschicht auf der oberen Fläche (132) und den Seitenwänden (134) der Halbleiterfinne (130).
  16. Verfahren nach einem der Ansprüche 7 bis 15, wobei das Ausbilden der dielektrischen Schicht (150) umfasst: Ausbilden eines Dichtungsspacers (170) zumindest auf der oberen Fläche (132) und den Seitenwänden (134) der Halbleiterfinne (130).
  17. Verfahren nach einem der Ansprüche 7 bis 16, wobei die dotierstoffreiche Schicht (190) mithilfe einer Plasmaionen-unterstützten Abscheidung, Plasma Ion Assisted Deposition, PIAD, ausgebildet wird.
  18. Verfahren zum Herstellen einer Halbleiterstruktur, wobei das Verfahren umfasst: Ausbilden von mindestens einer ersten Halbleiterfinne (130) und mindestens einer zweiten Halbleiterfinne (140) auf einem Substrat (110), wobei die erste Halbleiterfinne (130) eine obere Fläche (132) und Seitenwände (134) aufweist; Ausbilden von mindestens einer ersten dielektrischen Schicht (150) auf der oberen Fläche (132) und den Seitenwänden (134) der ersten Halbleiterfinne (130); Ausbilden eines ersten Fotolacks, um die zweite Halbleiterfinne (140) abzudecken, wobei die erste dielektrische Schicht (150) nicht abgedeckt wird; Implantieren von mindestens einer ersten Verunreinigung in die erste dielektrische Schicht (150); Entfernen des ersten Fotolacks; und Treiben der ersten Verunreinigung in die erste Halbleiterfinne (130) hinein.
  19. Verfahren nach Anspruch 18, wobei die zweite Halbleiterfinne (140) eine obere Fläche und Seitenwände aufweist, wobei das Ausbilden der ersten dielektrischen Schicht (150) ferner mindestens eine zweite dielektrische Schicht auf der oberen Fläche und den Seitenwänden der zweiten Halbleiterfinne (140) bildet; ferner umfassend: Ausbilden eines zweiten Fotolacks, um die erste dielektrische Schicht (150) abzudecken, wobei die zweite dielektrische Schicht nicht abgedeckt wird; Implantieren von mindestens einer zweiten Verunreinigung in die zweite dielektrische Schicht, wobei die erste Verunreinigung und die zweite Verunreinigung verschiedenen Typs sind; Entfernen des zweiten Fotolacks; und Treiben der zweiten Verunreinigung in die zweite Halbleiterfinne (140) hinein.
  20. Verfahren nach Anspruch 18 oder 19, wobei das Implantieren einen Plasmadotierungsprozess umfasst.
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