KR101795875B1 - 반도체 구조물 및 이의 제조 방법 - Google Patents

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Abstract

반도체 구조물은, 기판, 제1 반도체 핀, 제2 반도체 핀, 및 제1 저농도 도핑된 드레인(LDD) 영역을 포함한다. 제1 반도체 핀은 기판 상에 배치된다. 제1 반도체 핀은 상부 표면 및 측벽을 갖는다. 제2 반도체 핀은 기판 상에 배치된다. 제1 반도체 핀과 제2 반도체 핀은 나노스케일 간격으로 서로 떨어져 있다. 제1 저농도 도핑된 드레인(LDD) 영역은 적어도 제1 반도체 핀의 상부 표면 및 측벽에 배치된다.

Description

반도체 구조물 및 이의 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREOF}
우선권 주장 및 상호참조
본 출원은 2015년 4월 22일 출원된 미국 가출원 번호 제62/151,286호에 대한 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
본 개시는 일반적으로 반도체 디바이스에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)에 관한 것이다.
더블 게이트 금속 산화물 반도체 전계 효과 트랜지스터(Double-gate MOSFET; Double-gate metal-oxide-semiconductor field-effect transistor)는, 2개의 게이트를 단일 디바이스로 통합한 MOSFET이다. 이들 디바이스는 또한, 기판으로부터 연장한 얇은 "핀"을 포함하는 그의 구조로 인해 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)로도 알려져 있다. 더블 게이트는 양측으로부터 채널의 게이트 제어를 가능하게 하도록 채널의 양측에 게이트가 있다는 점에서 이루어진다. 또한, FinFET은 단채널 효과를 감소시키고 더 높은 전류 흐름을 제공할 수 있다. 다른 FinFET 아키텍처는 3개 이상의 유효 게이트도 포함할 수 있다.
반도체 구조물은, 기판, 제1 반도체 핀, 제2 반도체 핀, 및 제1 저농도 도핑된 드레인(LDD) 영역을 포함한다. 제1 반도체 핀은 기판 상에 배치된다. 제1 반도체 핀은 상부 표면 및 측벽을 갖는다. 제2 반도체 핀은 기판 상에 배치된다. 제1 반도체 핀과 제2 반도체 핀은 나노스케일 간격으로 서로 떨어져 있다. 제1 저농도 도핑된 드레인(LDD) 영역은 적어도 제1 반도체 핀의 상부 표면 및 측벽에 배치된다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 17은 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)를 제조하는 데 있어서 중간 단계들의 단면도이다.
도 18은 플라즈마 이온 보조 증착(PIAD; plasma ion assisted deposition)을 수행하기 위한 장치를 예시한다.
도 19는 플라즈마 이온 보조 증착(PIAD) 동안 인가되는 개략적인 무선 주파수(RF; radio frequency) 및 직류(DC; direct current) 바이어스 전압을 도시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
도 1을 참조한다. 집적 회로 구조물이 형성된다. 예시된 집적 회로 구조물은 기판(110)을 포함하는 웨이퍼(100)의 일부를 포함한다. 기판(110)은 다이아몬드, 실리콘(Si), 게르마늄(Ge), 실리콘 카바이드(SiC), 실리콘-게르마늄(SiGe), 또는 이들의 조합과 같은 반도체 재료로 제조될 수 있다. 기판(110)은 p 타입 또는 n 타입 불순물로 도핑될 수 있다. 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역(120)과 같은 격리 영역이 기판(110)에 또는 기판(110) 위에 형성될 수 있다. 반도체 핀(130 및 140)이 STI 영역(120)의 상부 표면 위에 형성된다. 기판(110)은 제1 디바이스 영역(I)의 부분 및 제2 디바이스 영역(II)의 부분을 포함한다. 반도체 핀(130)은 제1 디바이스 영역(I)에 있고 반도체 핀(140)은 제2 디바이스 영역(II)에 있다. 일부 실시예에서, 제1 디바이스 영역(I)은 N 타입 핀 전계 효과 트랜지스터(FinFET)를 형성하는 데 사용되고, 제2 디바이스 영역(II)은 P 타입 FinFET를 형성하는 데 사용된다.
일부 실시예에서, 반도체 핀(130 및 140)은, 먼저 쉘로우 트렌치 아이솔레이션(STI) 영역(120)을 형성하고, 그 다음 기판(110)의 원래 상부 표면보다 낮은 높이로 STI 영역(120)의 상부 표면을 리세싱(recessing)함으로써 형성된다. 따라서 STI 영역들(120) 사이의 기판(110)의 남은 부분은 반도체 핀(130 및 140)이 된다. 반도체 핀(130 및 140)이 기판(110)의 재료와 상이한 재료로 제조되는 실시예에서, 반도체 핀(130 및 140)은, 리세스를 형성하도록 이웃하는 STI 영역들(120) 사이의 기판(110)의 상부 부분을 리세싱하고, 리세스에 기판(110)의 반도체 재료와 상이한 반도체 재료를 재성장함으로써 형성될 수 있다. 그 다음, STI 영역(120)의 하부 부분은 제거되지 않으면서 STI 영역(120)의 상부 부분이 제거될 수 있으며, 그리하여 이웃하는 STI 영역들(120) 사이의 재성장된 반도체 재료의 상부 부분은 반도체 핀(130 및 140)이 된다. 반도체 핀(130 및 140)은 주입을 통해 또는 반도체 핀(130 및 140)의 성장과 동시에 수행된 인시추(in-situ) 도핑을 통해 도입된 채널 도핑을 가질 수 있다.
도 2를 참조한다. 게이트 유전체 층(150) 및 게이트 전극 층(160)이 반도체 핀(130 및 140) 위에 형성된다. 일부 실시예에서, 게이트 유전체 층(150)은 예를 들어 실리콘 산화물(SiO2)로 제조되고, ISSU(in-situ steam generated) 산화에 의해 형성된다. 게이트 유전체 층(150)은 약 0.5 nm 내지 약 10 nm 범위의 두께를 갖는다. 일부 다른 실시예에서, 게이트 유전체 층(150)은 예를 들어 하이 k(high-k) 유전체 재료로 제조된다. 하이 k 유전체 재료는 실리콘 산화물(SiO2)의 유전 상수보다 큰 유전 상수, 구체적으로 약 4, 또는 약 7보다도 더 큰 유전 상수를 갖는다. 하이 k 유전체 재료는, Al2O3, HfAlO, HfAlON, AlZrO와 같은 알루미늄 함유 유전체, HfO2, HfSiOx, HfAlOx, HfZrSiOx, HfSiON과 같은 Hf 함유 재료, 및/또는 LaAlO3 및 ZrO2와 같은 다른 재료를 포함할 수 있다. 게이트 전극 층(160)은 게이트 유전체 층(150) 상에 형성된다. 게이트 전극 층(160)은, 도핑된 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합과 같은 전도성 재료로 제조될 수 있다.
도 3을 참조한다. 게이트 전극 층(160)은 이어서 게이트 스택을 형성하도록 패터닝된다. 일부 실시예에서, 반도체 핀(130 및 140)은 게이트 유전체 층(150)으로 캡핑될 수 있다. 일부 다른 실시예에서, 반도체 핀(130 및 140)이 게이트 유전체 층(150) 및 게이트 전극 층(160)에 의해 덮이지 않은 부분을 갖도록, 게이트 유전체 층(150)도 또한 패터닝된다.
도 4를 참조한다. 반도체 핀(130 및 140) 위에 시일 스페이서(seal spacer)(170)가 형성된다. 시일 스페이서(170)는 실리콘 질화물(Si3N4), 실리콘 카본 산질화물(SiCON), 실리콘 카본 질화물(SiCN), 또는 이들의 조합과 같은 유전체 재료로 제조된다. 시일 스페이서(170)는 약 1 nm 내지 약 10 nm, 약 1nm 내지 약 7 nm, 또는 약 5 nm 내지 약 10 nm 범위의 두께를 갖는다. 도 4 내지 도 17은 도 3의 라인 A-A를 따라 취한 단면도들이다. 따라서, 패터닝된 게이트 전극 층(160)은 도시되지 않는다.
도 5를 참조한다. 제2 디바이스 영역(II)을 덮으며 제1 디바이스 영역(I)은 그대로 덮지 않도록 포토레지스트(180)가 형성되어 패터닝된다. 구체적으로, 포토레지스트(180)는 예를 들어 스핀 코팅에 의해 웨이퍼(100) 위에 적용된다. 그 다음, 포토레지스트(180)는 과도한 포토레지스트 용매를 날리도록 프리베이킹(prebaking)된다. 프리베이킹 후에, 포토레지스트(180)는 강한 광의 패턴에 노출된다. 광에의 노출은, 포토레지스트(180)의 일부가 사진 현상액에 용해될 수 있게 하는 화학적 변화를 야기한다. 입사 광의 파괴적(destructive) 및 건설적(constructive) 간섭 패턴에 의해 야기된 정재파(standing wave) 현상을 감소시키는 것을 돕도록, 현상 전에 PEB(post-exposure bake)가 수행될 수 있다. 그 다음, 사진 현상액에 용해 가능한 포토레지스트(180)의 일부를 제거하도록 사진 현상액이 포토레지스트(180)에 적용된다. 이어서, 남은 포토레지스트(180)를 고체화하도록 남은 포토레지스트(180)는 하드베이킹(hard-baking)된다.
포토레지스트(180)를 패터닝한 후에, 도펀트 리치(dopant-rich) 층(190)이 시일 스페이서(170) 상에 형성된다. 도펀트 리치 층(190)은, 예를 들어 플라즈마 이온 보조 증착(PIAD; plasma ion assisted deposition)에 의해 형성될 수 있다. 구체적으로, PIAD를 수행하기 위해 사용되는, 도 18에 도시된 바와 같은 장치(300) 안에 웨이퍼(100)가 배치될 수 있다. 장치(300)는, 웨이퍼(100)가 배치되는 챔버(310), 및 챔버(310)에 연결된 전원(320 및 330)을 포함한다. 전원(320)은 프로그램가능 펄스 변조 기능을 갖는 무선 주파수(RF; radio frequency) 전원일 수 있으며, 전원(330)은 직류(DC; direct current) 바이어스 전압을 제공하기 위한 DC 전원일 수 있다.
전원(320 및 330)은 서로 독립적으로 동작될 수 있다. 전원(320 및 330)은 서로에 영향을 미치는 일 없이 독립적으로 전원이 켜지고 꺼질 수 있도록 프로그램될 수 있다. 도 18에 예시된 바와 같은 장치(300)를 사용하여, 도 5에 도시된 바와 같이, 도펀트 리치 층(190)은 제1 디바이스 영역(I)에 있는 시일 스페이서(170) 상에 형성된다. 도펀트 리치 층(190)은 반도체 핀(130)에 저농도 도핑된 드레인(LDD; lightly-doped drain) 영역을 형성하기 위해 사용되는 적어도 하나의 불순물을 갖는다. 결과적인 핀 전계 효과 트랜지스터(FinFET)의 전도성 타입에 따라, 도펀트 리치 층(190)은 n 타입 불순물(불순물들) 또는 p 타입 불순물(불순물들)을 가질 수 있다. 예를 들어, 결과적인 FinFET이 n 타입 FinFET인 경우 도펀트 리치 층(190)의 불순물은 인, 비소, 또는 이들의 조합일 수 있으며, 결과적인 FinFET이 p 타입 FinFET인 경우에는 도펀트 리치 층(190)의 불순물은 붕소, 인듐, 또는 이들의 조합일 수 있다. 일부 실시예에서, 제1 디바이스 영역(I)은 N 타입 FinFET을 형성하는 데 사용되며, 따라서 도펀트 리치 층(190)의 불순물은 인, 비소, 또는 이들의 조합이다. 도펀트 리치 층(190) 내의 불순물의 원자 비율은 약 80 퍼센트, 90 퍼센트, 95 퍼센트, 또는 심지어 99 퍼센트보다도 클 수 있고, 실제로 순수 불순물 층일 수 있다.
챔버(310)(도 18에 도시됨) 내의 프로세스 가스는, 도펀트 리치 층(190)의 조성에 따라, AsH3, B2H6, PH3, BF3, Xe, Ar, He, Ne, Kr와 같은 희석 가스, 및/또는 기타를 포함할 수 있다. 무선 주파수(RF) 전원(320)(도 18에 도시됨)은 플라즈마(350)를 발생하도록 턴온된다. RF 전원(320)의 전력은 예를 들어 약 50 와트 내지 약 1000 와트의 범위일 수 있지만, 더 크거나 더 작은 전력도 또한 사용될 수 있다. 일부 실시예에서, RF 전원(320)은 도펀트 리치 층(190)을 형성하기 위한 전체 기간 동안 계속해서 턴온된다. 일부 다른 실시예에서, 도 19에 개략적으로 예시되어 있는 바와 같이 RF 전원(320)은 도펀트 리치 층(190)의 정합도(conformity)(스텝 커버리지)를 개선하기 위하여 펄스화되고(pulsed)(온 오프 패턴으로), 도펀트 리치 층(190)의 정합도는 도 5에 도시된 바와 같이 비(ratio) T'/T를 사용하여 나타낼 수 있으며 두께 T'는 도펀트 리치 층(190)의 측벽 부분의 두께이고 두께 T는 도펀트 리치 층(190)의 상부 부분의 두께이다. 일부 실시예에서, 정합도(비 T'/T)는 약 50 퍼센트보다 더 클 수 있다.
도펀트 리치 층(190)의 형성 동안, 도 18에 도시된 바와 같은 직류(DC) 전원(330)은 턴오프되거나, 또는 약 1.5 kV보다 더 낮은 바이어스 전압을 가지며, 그리하여 도펀트 리치 층 형성 동안 어떠한 원치 않는 비정질화(amorphization) 층 형성도 없다. 일부 실시예에서, DC 전원(330)의 바이어스 전압 출력은 약 0 kV 내지 약 1.5 kV 범위이다. DC 바이어스 전압이 낮거나 심지어는 제로이면, 형성 프로세스의 방향성(directionality)은 감소되고, 따라서 도펀트 리치 층(190)은 별개의 층으로서 시일 스페이서(170) 위에 성막될 수 있다. 도펀트 리치 층(190)의 형성 동안 DC 전원(330)에 의해 제공되는 DC 바이어스 전압도 또한 도 19에 개략적으로 예시된 바와 같이 펄스화될 수 있다(턴온 및 턴오프).
도 6을 참조한다. 시일 스페이서(170), 게이트 유전체 층(150), 및/또는 반도체 핀(130) 안으로 도펀트 리치 층(190)의 불순물을 박도록(knock) 노크온 주입(knock-on implantation)이 수행된다. 노크온 주입에 사용되는 이온은, Xe, Ar, Ne, He, Kr, 또는 이들의 조합과 같은 비활성 가스 이온, 또는 결과적인 핀 전계 효과 트랜지스터(FinFET)의 특성에 악영향을 미치지 않는 다른 이온을 포함할 수 있다. 일부 실시예에서, 노크온 주입은 비활성 가스 이온의 산란에 의해 유도된다. 또한, 노크온 주입 및 플라즈마 이온 보조 증착(PIAD)은 도 18에 도시된 바와 같은 장치(300)에 의해 수행될 수 있다. 일부 실시예에서, PIAD 및 노크온 주입은 성막 및 이온 모드의 플라즈마 도핑(PLAD) 프로세스로 간주될 수 있다.
도 7을 참조한다. 노크온 주입 후에, 도 6에 도시된 바와 같이, 캡 층(200)이 도펀트 리치 층(190) 상에 형성될 수 있다. 캡 층(200)은 다음의 어닐링 프로세스 동안 도펀트 리치 층(190)으로부터 불순물이 외부확산(out-diffusion)하는 것을 막을 수 있다. 캡 층(200)은 실리콘 질화물(Si3N4), 실리콘 카본 산질화물(SiCON), 실리콘 카본 질화물(SiCN), 또는 이들의 조합과 같은 유전체 재료로 제조된다. 일부 실시예에서, 캡 층(200)은 오프셋 또는 더미 스페이서 유전체일 수 있다. 캡 층(200)은 약 0.5 nm 내지 약 10 nm 범위의 두께를 갖는다. 캡 층(200)은 예를 들어 화학적 기상 증착(CVD; chemical vapor deposition)에 의해 형성된다.
도 8을 참조한다. 웨이퍼(100)를 어닐링하기 전에, 포토레지스트(180)가 예를 들어 플라즈마 애싱 또는 스트리핑에 의해 웨이퍼(100)로부터 제거된다. 플라즈마 애싱은, 산소 또는 불소와 같은 일원자(monatomic) 반응성 종(reactive species)을 발생하도록 플라즈마 소스를 사용한다. 반응성 종은 포토레지스트(180)와 결합하여, 진공 펌프로 제거되는 애시(ash)를 형성한다. 스트리핑은, 웨이퍼(100)로부터 포토레지스트(180)를 제거하도록, 아세톤 또는 페놀 용매와 같은 포토레지스트 스트리퍼를 사용한다.
도 9를 참조한다. 도펀트 리치 층(190), 시일 스페이서(170), 및/또는 게이트 유전체 층(150) 내의 불순물은 고체상 확산(SPD; solid-phase diffusion) 드라이브인 어닐링 프로세스에 의해 반도체 핀(130) 안으로 확산하여 저농도 도핑된 드레인(LDD) 영역(135)을 형성한다. SPD 드라이브인 어닐링 프로세스는 포토레지스트(180)의 제거 후에 수행될 수 있으며, 그리하여 어닐링 프로세스는 긴 기간 동안(예를 들어, 약 1 초 내지 약 10 초의 범위) 그리고 예를 들어 약 950 ℃ 내지 1050 ℃ 범위의 높은 온도에서 수행될 수 있다. 어닐링 프로세스는 예를 들어 스파이크 어닐링일 수 있다. 대안으로서, 포토레지스트(180)(도 5 내지 도 7에 도시됨)는 어닐링 프로세스의 높은 온도를 견딜 수 있는 하드 마스크로 교체될 수 있다. 일부 실시예에서, 하드 마스크는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 제조될 수 있다. 따라서, 어닐링 프로세스는 하드 마스크의 제거 전에 수행될 수 있다. 이들 실시예의 나머지 프로세스는 도 5 내지 도 7에 예시된 바와 본질적으로 동일할 수 있고, 따라서 여기에서 반복되지 않는다.
실시예에서, 도펀트 리치 층(190)을 형성하고 그 다음 반도체 핀(130) 안으로 불순물을 주입시킴으로써, 반도체 핀(130 및 140)이 나노스케일 간격으로 서로 떨어져 있을 때에도, 쉐도잉 효과(shadowing effect) 및/또는 플라즈마 시스(plasma sheath) 효과의 우려 없이 반도체 핀(130)의 상부 표면(132) 및 측벽(134)에 원하는 깊이에 도달할 수 있다. 따라서, 저농도 도핑된 드레인(LDD) 영역(135)이 반도체 핀(130)의 상부 표면(132) 및 측벽(134)에 형성될 수 있다.
구조적 시점에서, 저농도 도핑된 드레인(LDD) 영역(135) 및 LDD 영역(135)을 덮는 시일 스페이서(170)는 실질적으로 동일한 타입의 불순물로 도핑될 수 있고, 그리고/또는 LDD 영역(135) 및 LDD 영역(135)을 덮는 게이트 유전체 층(150)도 실질적으로 동일한 타입의 불순물로 도핑될 수 있다. 불순물은 LDD 영역(135)을 덮는 시일 스페이서(170) 및/또는 게이트 유전체 층(150)을 통해 LDD 영역(135) 안으로 주입되므로, LDD 영역(135)을 덮는 시일 스페이서(170) 및/또는 게이트 유전체 층(150)에 남아있는 불순물 및 LDD 영역(135) 안으로 주입된 불순물은 실질적으로 동일한 타입으로 이루어질 수 있다.
도 10을 참조한다. 제1 디바이스 영역(I)을 덮으며 제2 디바이스 영역(II)은 그대로 덮지 않도록 포토레지스트(210)가 형성되어 패터닝된다. 구체적으로, 포토레지스트(210)는 예를 들어 스핀 코팅에 의해 웨이퍼(100) 위에 적용된다. 그 다음, 포토레지스트(210)는 과도한 포토레지스트 용매를 날리도록 프리베이킹된다. 프리베이킹 후에, 포토레지스트(210)는 강한 광의 패턴에 노출된다. 광에의 노출은, 포토레지스트(210)의 일부가 사진 현상액에 용해될 수 있게 하는 화학적 변화를 야기한다. 입사 광의 파괴적 및 건설적 간섭 패턴에 의해 야기된 정재파 현상을 감소시키는 것을 돕도록, 현상 전에 PEB가 수행될 수 있다. 그 다음, 사진 현상액에 용해 가능한 포토레지스트(210)의 일부를 제거하도록 사진 현상액이 포토레지스트(210)에 적용된다. 이어서, 남은 포토레지스트(210)를 고체화하도록 남은 포토레지스트(210)는 하드베이킹된다.
도 11 및 도 12를 참조한다. 확산 강화(diffusion enhancement) 도펀트가 제2 디바이스 영역(II)에 있는 시일 스페이서(170) 및/또는 게이트 유전체 층(150) 안으로 도핑될 수 있다. 확산 강화 도펀트는, 다음 단계에서 시일 스페이서(170) 및/또는 게이트 유전체 층(150)에서 반도체 핀(140) 안으로 확산할 불순물의 확산을 강화할 수 있다. 일부 실시예에서, 제2 디바이스 영역(II)은 P 타입 핀 전계 효과 트랜지스터(FinFET)를 형성하는 데 사용되며, 따라서 다음 단계에서 반도체 핀(140) 안으로 확산할 불순물은 붕소일 수 있다. 그러나, 질화물 재료, 산화물 재료, 또는 이들의 조합으로 제조된 시일 스페이서(170) 및/또는 게이트 유전체 층(150)은, 시일 스페이서(170) 및/또는 게이트 유전체 층(150) 내의 붕소의 확산을 지연시키는 경향이 있다. 따라서, 시일 스페이서(170) 및/또는 게이트 유전체 층(150)에서의 불순물의 확산을 강화하도록 확산 강화 도펀트가 시일 스페이서(170) 및/또는 게이트 유전체 층(150) 안으로 도핑될 수 있다. 일부 실시예에서, 확산 강화 도펀트는 예를 들어 불소이다.
일부 실시예에서, 확산 강화 도펀트의 도핑은, 확산 강화 도펀트가 예를 들어 불소일 수 있다는 것을 제외하고는, 설명된 바와 본질적으로 동일한 프로세스(플라즈마 이온 보조 증착(PIAD) 및 노크온 주입 프로세스를 포함함)를 사용할 수 있다. 구체적으로, 도 11에 도시된 바와 같이, 확산 강화 도펀트 리치 층(215)이 PIAD에 의해 시일 스페이서(170) 상에 형성된다. 도 12에 도시된 바와 같이, 시일 스페이서(170) 및/또는 게이트 유전체 층(150) 안으로 확산 강화 도펀트 리치 층(215)의 확산 강화 도펀트를 박도록 노크온 주입이 수행된다. 노크온 주입에 사용되는 이온은, Xe, Ar, Ne, He, Kr, 또는 이들의 조합과 같은 비활성 가스 이온, 또는 결과적인 핀 전계 효과 트랜지스터(FinFET)의 특성에 악영향을 미치지 않는 다른 이온을 포함할 수 있다. 일부 실시예에서, 노크온 주입은 비활성 가스 이온의 산란에 의해 유도된다.
도 13을 참조한다. 도펀트 리치 층(220)이 확산 강화 도펀트 리치 층(215) 상에 형성된다. 도펀트 리치 층(220)은 플라즈마 이온 보조 증착(PIAD)에 의해 형성될 수 있다. 도펀트 리치 층(200)의 형성은, 도펀트 리치 층(220)이 도펀트 리치 층(170)과는 상이한 타입 불순물을 가질 수 있다는 것을 제외하고는, 도펀트 리치 층(170)의 형성과 본질적으로 동일한 프로세스를 사용할 수 있으며, 따라서 여기에서 반복되지 않는다.
도 14를 참조한다. 확산 강화 도펀트 리치 층(215), 시일 스페이서(170), 게이트 유전체 층(150), 및/또는 반도체 핀(140) 안으로 도펀트 리치 층(220)의 불순물을 박도록 노크온 주입이 수행된다. 노크온 주입에 사용되는 이온은, Xe, Ar, Ne, He, Kr, 또는 이들의 조합과 같은 비활성 가스 이온, 또는 결과적인 핀 전계 효과 트랜지스터(FinFET)의 특성에 악영향을 미치지 않는 다른 이온을 포함할 수 있다. 일부 실시예에서, 노크온 주입은 비활성 가스 이온의 산란에 의해 유도된다. 도 14에 도시된 노크온 주입은, 도펀트 리치 층(220)이 도펀트 리치 층(170)과는 상이한 타입 불순물을 가질 수 있다는 것을 제외하고는, 도 6에 도시된 노크온 주입과 본질적으로 동일할 수 있으며, 따라서 여기에서 반복되지 않는다.
도 15를 참조한다. 노크온 주입 후에, 도 14에 도시된 바와 같이, 캡 층(230)이 도펀트 리치 층(220) 상에 형성될 수 있다. 캡 층(230)은 다음의 어닐링 프로세스 동안 불순물이 도펀트 리치 층(220)으로부터 외부확산하는 것을 막을 수 있다. 캡 층(230)은 실리콘 질화물(Si3N4), 실리콘 카본 산질화물(SiCON), 실리콘 카본 질화물(SiCN), 또는 이들의 조합과 같은 유전체 재료로 제조된다. 일부 실시예에서, 캡 층(230)은 오프셋 또는 더미 스페이서 유전체일 수 있다. 캡 층(230)은 약 0.5 nm 내지 약 10 nm 범위의 두께를 갖는다. 캡 층(230)은 예를 들어 화학적 기상 증착(CVD)에 의해 형성될 수 있다.
도 16을 참조한다. 웨이퍼(100)를 어닐링하기 전에, 포토레지스트(210)가 예를 들어 플라즈마 애싱 또는 스트리핑에 의해 웨이퍼(100)로부터 제거된다. 플라즈마 애싱은 산소 또는 불소와 같은 일원자 반응성 종을 발생하도록 플라즈마 소스를 사용한다. 반응성 종은 포토레지스트(210)와 결합하여, 진공 펌프로 제거되는 애시를 형성한다. 스트리핑은 웨이퍼(100)로부터 포토레지스트(210)를 제거하도록 아세톤 또는 페놀 용매와 같은 포토레지스트 스트리퍼를 사용한다.
도 17을 참조한다. 도펀트 리치 층(220), 확산 강화 도펀트 리치 층(215), 시일 스페이서(170), 및/또는 게이트 유전체 층(150) 내의 불순물은 고체상 확산(SPD) 드라이브인 어닐링 프로세스에 의해 반도체 핀(140) 안으로 확산하여 저농도 도핑된 드레인(LDD) 영역(145)을 형성한다. SPD 드라이브인 어닐링 프로세스는 포토레지스트(210)의 제거 후에 수행될 수 있으며, 그리하여 어닐링 프로세스는 긴 기간 동안(예를 들어, 약 1 초 내지 약 10 초의 범위) 그리고 예를 들어 약 950 ℃ 내지 1050 ℃ 범위의 높은 온도에서 수행될 수 있다. 어닐링 프로세스는 스파이크 또는 소크(soak) 어닐링일 수 있다. 일부 실시예에서, 도 17에 도시된 어닐링 프로세스는 도 9에 도시된 어닐링 프로세스보다 더 큰 열 버짓(thermal budget)을 가질 수 있다. 대안으로서, 포토레지스트(210)(도 10 내지 도 15에 도시됨)는 어닐링 프로세스의 높은 온도를 견딜 수 있는 하드 마스크로 교체될 수 있다. 일부 실시예에서, 하드 마스크는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 제조될 수 있다. 따라서, 어닐링 프로세스는 하드 마스크의 제거 전에 수행될 수 있다. 이들 실시예의 나머지 프로세스는 도 10 내지 도 15에 예시된 바와 본질적으로 동일할 수 있고, 따라서 여기에서 반복되지 않는다.
일부 실시예에서, 반도체 핀(140) 안으로 확산하는 불순물이 붕소일 때, 어닐링 프로세스는 O2 분위기에서 수행될 수 있다. 질화물 재료, 산화물 재료, 또는 이들의 조합으로 제조된 시일 스페이서(170) 및/또는 게이트 유전체 층(150)은 시일 스페이서(170) 및/또는 게이트 유전체 층(150) 내의 붕소의 확산을 지연시키는 경향이 있다. 따라서, 어닐링 프로세스는 시일 스페이서(170) 및/또는 게이트 유전체 층(150) 내의 붕소의 확산을 강화하도록 O2 분위기에서 수행될 수 있다.
실시예에서, 도펀트 리치 층(220)을 형성하고 그 다음 반도체 핀(140) 안으로 불순물을 주입시킴으로써, 반도체 핀(130 및 140)이 나노스케일 간격으로 서로 떨어져 있을 때에도, 쉐도잉 효과 및/또는 플라즈마 시스 효과의 우려 없이 반도체 핀(140)의 상부 표면(142) 및 측벽(144)에 원하는 깊이에 도달할 수 있다. 따라서, 저농도 도핑된 드레인(LDD) 영역(145)이 반도체 핀(140)의 상부 표면(142) 및 측벽(144)에 형성될 수 있다.
구조적 시점에서, 저농도 도핑된 드레인(LDD) 영역(145) 및 LDD 영역(145)을 덮는 시일 스페이서(170)는 실질적으로 동일한 타입의 불순물로 도핑될 수 있고, 그리고/또는 LDD 영역(145) 및 LDD 영역(145)을 덮는 게이트 유전체 층(150)도 실질적으로 동일한 타입의 불순물로 도핑될 수 있다. 불순물이 LDD 영역(145)을 덮는 시일 스페이서(170) 및/또는 게이트 유전체 층(150)을 통해 LDD 영역(145) 안으로 주입되므로, LDD 영역(145)을 덮는 시일 스페이서(170) 및/또는 게이트 유전체 층(150)에 남아있는 불순물 및 LDD 영역(145) 안으로 주입된 불순물은 실질적으로 동일한 타입으로 이루어질 수 있다.
상기에 나타낸 실시예들에 대하여, 반도체 디바이스의 제조를 완료하도록 추가적인 프로세스가 수행될 수 있다는 것을 이해하여야 한다. 예를 들어, 이들 추가적인 프로세스는 소스/드레인 에피텍시 루프, 컨택의 형성, 상호접속 구조(예를 들어, 반도체 디바이스에 전기적 상호접속을 제공하는 라인 및 비아, 금속 층, 및 층간 유전체)의 형성, 패시베이션 층의 형성, 및 반도체 디바이스의 패키징을 포함할 수 있다.
쉐도잉 효과 및/또는 플라즈마 시스 효과의 우려 없이 반도체 핀의 상부 표면 및 측벽에 저농도 도핑된 드레인(LDD) 영역을 형성하기 위하여, 실시예에서, 간접 플라즈마 도핑(PLAD) 프로세스가 수행된다. 즉, 도펀트 리치 층이 형성되고, 그 다음 도펀트 리치 층 내의 불순물이 반도체 핀 안으로 주입된다. PLAD 프로세스를 수행함으로써, 불순물은 쉐도잉 효과 및/또는 플라즈마 시스 효과의 우려 없이 반도체 핀의 상부 표면 및 측벽에 원하는 깊이에 도달할 수 있다.
일부 실시예에 따르면, 반도체 구조물은, 기판, 제1 반도체 핀, 제2 반도체 핀, 및 제1 저농도 도핑된 드레인(LDD) 영역을 포함한다. 제1 반도체 핀은 기판 상에 배치된다. 제1 반도체 핀은 상부 표면 및 측벽을 갖는다. 제2 반도체 핀은 기판 상에 배치된다. 제1 반도체 핀과 제2 반도체 핀은 나노스케일 간격으로 서로 떨어져 있다. 제1 저농도 도핑된 드레인(LDD) 영역은 적어도 제1 반도체 핀의 상부 표면 및 측벽에 배치된다.
일부 실시예에 따르면, 반도체 구조물을 제조하는 방법이 제공된다. 방법은, 기판 상에 적어도 하나의 반도체 핀 - 상기 반도체 핀은 상부 표면 및 측벽을 가짐 - 을 형성하는 단계; 반도체 핀의 상부 표면 및 측벽 상에 적어도 하나의 유전체 층을 형성하는 단계; 유전체 층 상에 적어도 하나의 불순물을 포함하는 도펀트 리치 층을 형성하는 단계; 및 유전체 층을 통해 반도체 핀 안으로 불순물을 주입시키는 단계를 포함한다.
일부 실시예에 따르면, 반도체 구조물을 제조하는 방법이 제공된다. 방법은, 기판 상에 적어도 하나의 제1 반도체 핀 - 상기 제1 반도체 핀은 상부 표면 및 측벽을 가짐 - 및 적어도 하나의 제2 반도체 핀을 형성하는 단계; 제1 반도체 핀의 상부 표면 및 측벽 상에 적어도 하나의 제1 유전체 층을 형성하는 단계; 제1 유전체 층을 덮지 않으면서 제2 반도체 핀을 덮도록 제1 포토레지스트를 형성하는 단계; 제1 유전체 층 안으로 적어도 하나의 제1 불순물을 주입하는 단계; 제1 포토레지스트를 제거하는 단계; 및 제1 반도체 핀 안으로 제1 불순물을 주입시키는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.
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Claims (10)

  1. 반도체 구조물을 제조하는 방법에 있어서,
    기판 위에 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계 - 상기 제1 반도체 핀은 상부 표면 및 측벽을 갖고, 상기 제1 반도체 핀과 상기 제2 반도체 핀은 서로 떨어져 있음 - ;
    상기 제1 반도체 핀의 상부 표면 및 측벽 상에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 상에 적어도 하나의 불순물을 포함하는 도펀트 리치(dopant-rich) 층을 형성하는 단계; 및
    적어도 상기 제1 반도체 핀의 상부 표면 및 측벽에 배치된 제1 저농도 도핑된 드레인(lightly-doped drain; LDD) 영역을 형성하는 단계
    를 포함하고,
    상기 제1 저농도 도핑된 드레인(LDD) 영역 형성 단계는, 상기 게이트 유전체 층을 통해 상기 제1 반도체 핀 안으로 상기 불순물을 주입(drive)시키기 위해 적어도 부분적으로 노크온 주입 프로세스(knock-on implantation process)를 이용하여 수행되는 것인, 반도체 구조물의 제조 방법.
  2. 청구항 1에 있어서, 적어도 상기 제1 저농도 도핑된 드레인(LDD) 영역을 덮는 시일 스페이서(seal spacer)를 형성하는 단계를 더 포함하는, 반도체 구조물의 제조 방법.
  3. 청구항 2에 있어서, 상기 제1 저농도 도핑된 드레인(LDD) 영역과 상기 시일 스페이서는 동일한 타입의 불순물로 도핑되는 것인, 반도체 구조물의 제조 방법.
  4. 청구항 1에 있어서, 상기 제2 반도체 핀은 상부 표면 및 측벽을 갖고,
    상기 반도체 구조물의 제조 방법은, 적어도 상기 제2 반도체 핀의 상부 표면 및 측벽에 배치된 제2 저농도 도핑된 드레인(LDD) 영역을 형성하는 단계를 더 포함하고,
    상기 제1 LDD 영역과 상기 제2 LDD 영역은 상이한 타입의 불순물로 도핑되는 것인, 반도체 구조물의 제조 방법.
  5. 반도체 구조물을 제조하는 방법에 있어서,
    기판 상에 적어도 하나의 반도체 핀 - 상기 반도체 핀은 상부 표면 및 측벽을 가짐 - 을 형성하는 단계;
    상기 반도체 핀의 상부 표면 및 측벽 상에 적어도 하나의 유전체 층을 형성하는 단계;
    상기 유전체 층 상에 적어도 하나의 불순물을 포함하는 도펀트 리치(dopant-rich) 층을 형성하는 단계; 및
    상기 유전체 층을 통해 상기 반도체 핀 안으로 상기 불순물을 주입시키는(drive) 단계를 포함하는, 반도체 구조물의 제조 방법.
  6. 청구항 5에 있어서, 상기 주입시키는 단계는,
    상기 유전체 층 안으로 상기 불순물을 박도록(knock) 노크온 주입(knock-on implantation)을 수행하는 단계를 포함하는 것인, 반도체 구조물의 제조 방법.
  7. 청구항 5에 있어서,
    상기 주입시키는 단계 전에 상기 유전체 층 안으로 적어도 하나의 확산 강화 도펀트를 주입하는 단계를 더 포함하고,
    상기 확산 강화 도펀트는 상기 유전체 층 내에서 상기 불순물의 확산을 강화할 수 있는 것인, 반도체 구조물의 제조 방법.
  8. 청구항 5에 있어서, 상기 주입시키는 단계는,
    상기 반도체 핀 안으로 상기 불순물을 주입시키도록 어닐링 프로세스를 수행하는 단계를 포함하는 것인, 반도체 구조물의 제조 방법.
  9. 청구항 5에 있어서, 상기 유전체 층을 형성하는 단계는,
    상기 반도체 핀의 상부 표면 및 측벽 상에 게이트 유전체 층 또는 시일 스페이서 중의 적어도 하나를 형성하는 단계를 포함하는 것인, 반도체 구조물의 제조 방법.
  10. 반도체 구조물을 제조하는 방법에 있어서,
    기판 상에 적어도 하나의 제1 반도체 핀 - 상기 제1 반도체 핀은 상부 표면 및 측벽을 가짐 - 및 적어도 하나의 제2 반도체 핀을 형성하는 단계;
    상기 제1 반도체 핀의 상부 표면 및 측벽 상에 적어도 하나의 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층을 덮지 않으면서 상기 제2 반도체 핀을 덮도록 제1 포토레지스트를 형성하는 단계;
    상기 제1 유전체 층 상에 적어도 하나의 제1 불순물을 포함하는 도펀트 리치 층을 형성하는 단계;
    상기 제1 유전체 층 안으로 상기 제1 불순물을 주입하는 단계;
    상기 제1 포토레지스트를 제거하는 단계; 및
    상기 제1 반도체 핀 안으로 상기 제1 불순물을 주입시키는 단계
    를 포함하는, 반도체 구조물의 제조 방법.
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