CN107731689B - 半导体结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 106
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 150000002500 ions Chemical class 0.000 claims abstract description 126
- 239000000758 substrate Substances 0.000 claims abstract description 121
- 238000003860 storage Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 93
- 238000005468 ion implantation Methods 0.000 claims description 46
- -1 silicon ions Chemical class 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 27
- 238000002513 implantation Methods 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 230000000153 supplemental effect Effects 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 22
- 238000009826 distribution Methods 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000002955 isolation Methods 0.000 description 10
- 229910052785 arsenic Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 229910000167 hafnon Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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Abstract
本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括存储区；在所述存储区基底上形成第一栅极结构；形成覆盖所述第一栅极结构侧壁的第一侧墙；在所述第一侧墙两侧的基底中形成第一掺杂层，所述第一掺杂层中具有第一掺杂离子，所述第一掺杂离子向所述第一栅极结构侧壁下方衬底扩散，形成第一轻掺杂区。通过离子扩散形成的第一轻掺杂层中掺杂离子分布较均匀，能够改善晶体管性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体技术的不断进步，半导体器件向着高集成度、高质量的方向发展，半导体器件的特征尺寸相应减小。
半导体器件特征尺寸的减小，特别是栅极结构宽度的减小，使栅极结构下方沟道的长度不断减小。晶体管中沟道长度的减小增加了源漏掺杂区之间电荷穿通的可能性，并容易引起沟道漏电流。为了减小沟道漏电流，半导体结构的形成过程中，往往对栅极结构两侧的衬底进行掺杂，在沟道与漏源掺杂区之间形成浓度梯度，并减小沟道与漏源掺杂区之前的衬底的电阻，形成轻掺杂区，从而减小沟道漏电流。
随着半导体技术的发展，一片晶圆上形成的半导体器件相应增加。逻辑器件和存储器件往往在同一晶圆上形成。为了使形成逻辑器件和存储器件的工艺兼容，现有技术通过相同的离子注入工艺形成逻辑器件的轻掺杂区和存储器件的轻掺杂区。然而，由于逻辑器件和存储器件的结构不相同，以及对轻掺杂漏注入的注入离子浓度的要求不同，所述离子注入工艺容易使存储器件性能较差。
由此可见，现有技术的半导体结构的形成方法所形成的存储器件的性能较差。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，能够改善半导体结构性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括存储区；在所述存储区基底上形成第一栅极结构；形成覆盖所述第一栅极结构侧壁的第一侧墙；在所述第一侧墙两侧的基底中形成第一掺杂层，所述第一掺杂层中具有第一掺杂离子，所述第一掺杂离子向所述第一栅极结构侧壁下方衬底扩散，形成第一轻掺杂区。
可选的，所述存储区基底包括：衬底和位于所述衬底上的鳍部；所述第一栅极结构横跨所述鳍部，并覆盖所述鳍部部分侧壁。
可选的，形成第一掺杂层的步骤包括：在所述第一栅极结构两侧的基底中形成第一凹槽；通过外延生长工艺在所述第一凹槽中形成第一掺杂层，在所述外延生长的过程中，对所述第一掺杂层进行原位掺杂。
可选的，所述第一侧墙的材料为氮化硅。
可选的，所述基底还包括逻辑区；所述形成方法还包括：在所述逻辑区基底上形成第二栅极结构；形成覆盖所述第二栅极结构侧壁的第二侧墙，所述第二侧墙的厚度大于所述第一侧墙的厚度；在所述第二侧墙两侧的基底中形成第二掺杂层，所述第二掺杂层中具有第二掺杂离子。
可选的，形成所述第一侧墙和第二侧墙的步骤包括：形成覆盖所述逻辑区基底、第一栅极结构顶部和侧壁、存储区基底以及第二栅极结构顶部和侧壁的侧墙材料层；对所述第二栅极结构侧壁的侧墙材料层进行侧墙离子注入，使所述第二栅极结构侧壁的侧墙材料层形成第二侧墙层，所述第二侧墙层内注入有侧墙掺杂离子；回刻蚀所述侧墙材料层和第二侧墙层，直至去除基底上、第一栅极结构顶部和第二栅极结构顶部的侧墙材料层，形成所述第一侧墙和所述第二侧墙，所述第二侧墙层的刻蚀速率小于侧墙材料层的刻蚀速率。
可选的，所述侧墙掺杂离子为硅离子或碳离子。
可选的，所述侧墙掺杂离子为硅离子时，所述侧墙离子注入的工艺参数包括：注入剂量为1.0E13atoms/cm2～1.0E17atoms/cm2，注入能量为0.5KeV～10KeV。
可选的，所述侧墙材料层的厚度为35埃～80埃。
可选的，所述第一侧墙的厚度为25埃～50埃；所述第二侧墙的厚度为35埃～80埃。
可选的，所述第一侧墙的厚度为零，形成第一侧墙和第二侧墙的步骤包括：形成覆盖所述第一栅极结构顶部和侧壁以及第二栅极结构顶部和侧壁的侧墙材料层；去除覆盖所述第一栅极结构顶部和侧壁的侧墙材料层，在所述第二栅极结构侧壁形成第二侧墙；形成所述第二掺杂层之前，所述形成方法还包括：去除所述逻辑区基底上的侧墙材料层。
可选的，所述第二侧墙和第一侧墙的材料为氮化硅。
可选的，形成第一掺杂层和所述第二掺杂层之后，所述第一掺杂层中第一掺杂离子的浓度为1.0E20atoms/cm3～5.0E21atoms/cm3；所述第二掺杂层中第二掺杂离子的浓度为1.0E20atoms/cm3～5.0E21atoms/cm3。
可选的，形成所述第一侧墙和第二侧墙之前，还包括：通过轻掺杂离子注入在所述第二栅极结构两侧的基底中形成第二轻掺杂区。
可选的，形成所述第二轻掺杂区之前，还包括：形成覆盖所述第二栅极结构侧壁的内侧墙。
可选的，形成所述第一掺杂层之后，还包括：对所述第一掺杂层进行补充离子注入。
可选的，所述补充离子注入的注入离子为磷离子、砷离子、硼离子或BF2 -离子，所述补充离子注入的工艺参数包括：离子注入剂量为1.0E14atoms/cm2～1.0E16atoms/cm2；注入能量为1KeV～10KeV。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法中，在第一栅极结构两侧的基底中形成第一掺杂层，通过所述第一掺杂层中第一掺杂离子的扩散形成所述第一轻掺杂区。通过离子扩散形成的第一轻掺杂层中掺杂离子分布较均匀，能够改善晶体管性能。
进一步，所述第一侧墙的厚度小于所述第二侧墙的厚度，则使第一掺杂层距离所述第一栅极结构较近，所述第二掺杂层距离第二栅极结构较远。由于第一掺杂层距离所述第一栅极结构较近，第一掺杂层中的离子容易向第一栅极结构侧壁下方基底中扩散，形成第一轻掺杂区，因此，所述第一轻掺杂区能够通过离子扩散的方式形成。离子扩散能够使所述第一轻掺杂区中的第一掺杂离子分布较均匀，因此，所述形成方法能够改善半导体结构性能。此外，由于所述第二掺杂层距离第二栅极结构较远，第二掺杂层中的离子距离第二栅极结构较远，即使第二掺杂层中离子的发生扩散，也不容易降低第二掺杂层与第二栅极结构之间基底的电阻，从而使逻辑区形成的晶体管不容易受第二掺杂层中第二掺杂离子扩散的影响。因此，所述形成方法能够改善半导体结构性能。
进一步，所述基底包括鳍部，在形成所述第一掺杂层的过程中，所述第一掺杂层中的离子容易向第一掺杂层周围区域扩散，形成第一轻掺杂区。因此，所述形成方法能够避免鳍部的投影效应，从而能够在存储区基底中形成浓度均匀的第一轻掺杂区。
进一步，在对所述侧墙材料层进行刻蚀的过程中，所述离子注入能够使覆盖所述第二栅极结构侧壁的侧墙材料层的刻蚀速率小于覆盖第一栅极结构侧壁的侧墙材料层的刻蚀速率。因此，在对所述侧墙材料层进行刻蚀的过程中可以同时去除所述逻辑区基底和存储区基底上的侧墙材料层，因此能够简化工艺流程。
进一步，通过轻掺杂离子注入在所述第二栅极结构两侧的基底中形成第二轻掺杂区，有利于控制第二轻掺杂区中注入的离子浓度。
附图说明
图1和图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图14是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所述半导体结构的形成方法形成的半导体结构性能较差。
现结合一种半导体结构的形成方法，分析所述半导体结构的形成方法形成的半导体结构性能较差的原因。
所述形成方法包括：提供基底，所述基底包括：逻辑区和存储区，所述基底的逻辑区和存储区包括：衬底和位于衬底上的鳍部；形成横跨所述鳍部的栅极结构；对所述逻辑区和存储区栅极结构两侧的鳍部进行离子注入，形成轻掺杂区。
其中，由于逻辑区和存储区所形成晶体管结构不相同，逻辑区和存储区所形成晶体管对所述轻掺杂离子注入的离子浓度有不同要求。然而，对逻辑区和存储区同时进行离子注入容易使存储区晶体管的轻掺杂区的离子浓度较低，从而影响晶体管性能。
此外，图1和图2是一种半导体结构存储区晶体管的形成方法各步骤的结构示意图。
请参考图1，提供存储区基底，所述存储区基底包括：衬底100；位于所述衬底100上的多个鳍部101，所述存储区基底包括第一区域A和位于第一区域A两侧的第二区域B。
继续参考图1，在所述鳍部101之间的衬底100上形成隔离结构102，所述隔离结构102覆盖所述鳍部101部分侧壁。
请参考图2，形成隔离结构102之后，形成覆盖所述第二区域B鳍部101侧壁和顶部的光刻胶110。
继续参考图2，以所述光刻胶110为掩膜，通过离子注入在所述第一区域A鳍部101注入掺杂离子，形成轻掺杂区。
其中，由于离子注入具有方向性，通过离子注入形成的轻掺杂区中的掺杂离子浓度分布不均匀，容易影响所形成晶体管的性能。
此外，在对第一区域A鳍部101进行离子注入的过程中，所述光刻胶110覆盖所述第二区域B鳍部101表面。由于光刻胶110侧壁与邻近所述光刻胶110的第一区域A鳍部101之间的距离较小。在进行离子注入的过程中，由于光刻胶110的投影效应，注入离子不容易到达第一区域A鳍部101底部。因此，第一区域A鳍部101注入的离子浓度不均匀。因此，所述形成方法容易影响半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供基底，所述基底包括存储区；在所述存储区基底上形成第一栅极结构；形成覆盖所述第一栅极结构侧壁的第一侧墙；在所述第一侧墙两侧的基底中形成第一掺杂层，所述第一掺杂层中具有第一掺杂离子，所述第一掺杂离子向所述第一栅极结构侧壁下方衬底扩散，形成第一轻掺杂区。
其中，在第一栅极结构两侧的基底中形成第一掺杂层，通过所述第一掺杂层中第一掺杂离子的扩散形成所述第一轻掺杂区。离子扩散不具有方向性，因此通过离子扩散形成的第一轻掺杂层中掺杂离子分布较均匀，能够改善晶体管性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图14是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3至图5，形成基底，所述基底包括存储区II。
本实施例中，所述基底还包括逻辑区I。在其他实施例中，所述基底还可以只包含存储区。
本实施例中，所述基底包括：初始基底；位于所述初始基底中的隔离结构201。
相应的，形成所述基底的步骤如图3至图5所示。
请参考图3和图4，图4是图3沿虚线B-b的剖视图，形成初始基底。
本实施例中，所述初始基底包括：衬底200和位于所述衬底200上的鳍部202。在其他实施例中，所述初始基底还可以为平面基底。
相应的，形成所述初始基底的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成衬底200和位于所述衬底200上的鳍部202。
本实施例中，所述鳍部202包括：位于逻辑区I的第二鳍部211和位于存储区II的第一鳍部221。
本实施例中，所述逻辑区I用于形成逻辑器件；所述第二晶体体管区II用于形成存储器件。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅衬底或绝缘体上锗衬底。
本实施例中，所述鳍部202的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗。
请参考图5，图5与图3的剖面方向一致，在所述初始基底中形成隔离结构201。
本实施例中，所述隔离结构201位于所述衬底200上，所述隔离结构201覆盖所述鳍部202部分侧壁，所述隔离结构201表面低于所述鳍部202顶部表面。
本实施例中，所述隔离结构201的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
请参考图6和图7，图7是图6沿虚线A-a的剖视图，在所述存储区II基底上形成第一栅极结构232。
本实施例中，所述形成方法还包括：在所述逻辑区I基底上形成第二栅极结构231。
请参考图6和图7，在所述逻辑区I基底上形成第二栅极结构231。
本实施例中，所述第二栅极结构231包括：第二栅介质层和位于所述第二栅介质层上的第二栅极。
本实施例中，所述第二栅介质层的材料为氧化硅。在其他实施例中，所述第二栅介质层的材料还可以为高k介质材料，例如，HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
本实施例中，所述第二栅极的材料为多晶硅。在其他实施例中，所述第二栅极的材料还可以为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
继续参考图6和图7，在所述存储区II基底上形成第一栅极结构232。
本实施例中，所述第一栅极结构232包括：第一栅介质层和位于所述第一栅介质层上的第一栅极。
本实施例中，所述第一栅介质层的材料为氧化硅。在其他实施例中，所述第一栅介质层的材料还可以为高k介质材料，例如，HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
本实施例中，所述第一栅极的材料为多晶硅。在其他实施例中，所述第一栅极的材料还可以为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
所述第一栅极结构232和第二栅极结构231下方基底形成沟道。
请参考图8，图8是在图7基础上的后续步骤示意图。形成所述第二栅极结构231之后，所述形成方法还包括：在所述第二栅极结构231侧壁形成内侧墙230。
所述内侧墙230用于保护所述第二栅极结构231，并用做后续轻掺杂离子注入的掩膜。
本实施例中，所述内侧墙230还覆盖所述第一栅极结构232侧壁。
本实施例中，所述内侧墙230的材料为氮化硅。在其他实施例中，所述内侧墙的材料还可以为氮氧化硅。
本实施例中，形成所述内侧墙230的步骤包括：形成覆盖所述第一栅极结构232和第二栅极结构231侧壁和顶部表面，以及所述第一鳍部221、第二鳍部211表面的内侧墙材料层；对所述内侧墙材料层进行刻蚀，去除所述第一鳍部221表面、第二鳍部211表面以及第二栅极结构231和第一栅极结构232顶部表面的内侧墙材料层。
本实施例中，形成所述内侧墙材料层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
本实施例中，通过各向异性干法刻蚀去除所述第二鳍部211表面、第一鳍部221表面以及第一栅极结构232和第二栅极结构231顶部表面的内侧墙材料层。
继续参考图8，形成内侧墙230之后，在所述第一栅极结构232两侧的基底中形成第二轻掺杂区。
本实施例中，通过轻掺杂离子注入工艺形成所述第二轻掺杂区，注入离子为第二轻掺杂离子。通过轻掺杂离子注入工艺形成第二轻掺杂区容易控制所述第二轻掺杂区中第二轻掺杂离子的浓度。在其他实施例中，还可以通过固体源掺杂工艺形成所述第二轻掺杂区。
本实施例中，形成第二轻掺杂区的步骤包括：在所述第一鳍部221表面形成第一光刻胶203；以所述第一光刻胶203为掩膜进行轻掺杂离子注入。
本实施例中，当所述第二鳍部211用于形成NMOS晶体管时，所述第二轻掺杂离子为N型离子，例如，磷离子或砷离子。当所述第二鳍部211用于形成PMOS晶体管时，所述第二轻掺杂离子为P型离子，例如，硼离子或BF2 -离子。
后续形成覆盖所述第一栅极结构232侧壁的第一侧墙。
本实施例中，所述形成方法还包括形成覆盖所述第二栅极结构231侧壁的第二侧墙，所述第二侧墙的厚度大于所述第一侧墙的厚度。
本实施例中，形成所述第一侧墙和所述第二侧墙的步骤如图9至图11所示。
请参考图9，形成覆盖所述第一区域I基底、第一栅极结构232顶部和侧壁、第二区域II基底以及第二栅极结构231顶部和侧壁的侧墙材料层240。
所述侧墙材料层240用于形成第一侧墙和第二侧墙。
本实施例中，所述侧墙材料层240的材料为氮化硅。在其他实施例中，所述侧墙材料层的材料还可以为氮氧化硅。
本实施例中，如果所述侧墙材料层240的厚度过小，容易使后续形成的第二掺杂层过于靠近沟道，从而容易使第二掺杂层中的掺杂离子的扩散对所形成晶体管产生影响；如果所述侧墙材料层240的厚度过大，不利于后续对所述侧墙材料层240的刻蚀。因此，所述侧墙材料层240应有合适的厚度。具体的，本实施例中，所述侧墙材料层240的厚度为35埃～80埃。
本实施例中，形成所述侧墙材料层240的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图10，对所述第二栅极结构231侧壁的侧墙材料层240进行侧墙离子注入，使所述第二栅极结构231侧壁的侧墙材料层形成第二侧墙层，所述第二侧墙层内注入有侧墙掺杂离子。
所述侧墙离子注入用于在后续刻蚀所述侧墙材料层240的过程中，降低覆盖第二栅极结构231侧壁的侧墙材料层240的刻蚀速率。
本实施例中，所述侧墙掺杂离子为硅离子。在其他实施例中，所述侧墙掺杂离子还可以为碳离子。
本实施例中，对覆盖所述第二栅极结构231侧壁的侧墙材料层240进行离子注入的步骤包括：在所述存储区II侧墙材料层240上形成第二光刻胶204；以所述第二光刻胶204为掩膜对所述侧墙材料层240进行侧墙离子注入；去除所述第二光刻胶204。
本实施例中，所述侧墙离子注入的工艺参数包括：注入剂量为1.0E13atoms/cm2～1.0E17atm/cm2；注入能量为0.5KeV～10KeV。
如果所述侧墙材料层240中侧墙掺杂离子的浓度过低，不容易降低第二栅极结构231侧壁表面的侧墙材料层240的刻蚀速率，容易导致后续形成的第二侧墙的厚度较小，从而容易使后续第二掺杂层中的掺杂离子影响所形成晶体管的性能；如果所述侧墙材料层240中侧墙掺杂离子的浓度过高，容易产生材料浪费。因此，本实施例中，所述侧墙材料层240中侧墙掺杂离子的浓度为1.0E19atoms/cm3～1.0E21atoms/cm3。
请参考图11，对所述侧墙材料层240(如图10所示)进行刻蚀，去除第一区域I基底、第一栅极结构232顶部、第二区域II基底以及第二栅极结构231顶部上的侧墙材料层240，所述侧墙离子注入用于在对所述侧墙材料层240进行刻蚀的过程中，降低第二栅极结构231侧壁的侧墙材料层240的刻蚀速率。
在对所述侧墙材料层240进行刻蚀的过程中，第二栅极结构231侧壁的侧墙材料层240的刻蚀速率小于第一栅极结构232侧壁的侧墙材料层240的刻蚀速率。因此，后续形成的所述第二侧墙241的厚度大于所述第一侧墙242的厚度。
所述第二侧墙241和第一侧墙242用于用做后续形成第二掺杂层和第一掺杂层时的掩膜。
本实施例中，所述第二侧墙241和第一侧墙242的材料相同，所述第二侧墙241和第一侧墙242在同一工艺中形成。
由于所述离子注入能够使覆盖所述第二栅极结构231侧壁的侧墙材料层240的刻蚀速率小于覆盖第一栅极结构232侧壁的侧墙材料层240的刻蚀速率。因此，在对所述侧墙材料层240进行刻蚀的过程中可以直接对所述侧墙材料层240进行刻蚀，且能够同时去除所述基底上的侧墙材料层240，因此能够简化工艺流程。
所述第一侧墙242的厚度小于所述第二侧墙241的厚度，则使第一掺杂层距离所述第一栅极结构232较近，所述第二掺杂层距离第二栅极结构231较远。由于第一掺杂层距离所述第一栅极结构232较近，第一掺杂层中的离子容易向第一栅极结构232侧壁下方基底中扩散，形成第一轻掺杂区，因此，所述形成方法能够通过离子扩散的方式形成所述第一轻掺杂区。离子扩散能够使所述第一轻掺杂区中的第一掺杂离子分布较均匀，因此，所述形成方法能够改善半导体结构性能。此外，由于所述第二掺杂层距离第二栅极结构231较远，第二掺杂层中的离子距离第二栅极结构231较远，从而第二掺杂层中离子的扩散不容易降低第二掺杂层与第二栅极结构231之间基底的电阻，从而使逻辑区形成的晶体管不容易受第二掺杂层中第二掺杂离子扩散的影响。因此，所述形成方法能够改善半导体结构性能。
本实施例中，对所述侧墙材料层240(如图10所示)进行刻蚀的工艺包括：各向异性干法刻蚀。各向异性干法刻蚀在纵向的刻蚀速率大于横向的刻蚀速率，从而能够去除所述第二栅极结构231顶部和第一栅极结构232顶部上的侧墙材料层240，保留第二栅极结构241侧壁的部分侧墙材料层240。
本实施例中，如果所述第二侧墙241的厚度过大，后续形成的第二掺杂层距离所述第二栅极结构231过远，容易降低半导体结构的集成度；如果所述第二侧墙241的厚度过小，容易使后续第二掺杂层中的第二掺杂离子影响所形成晶体管的性能。具体的，所述第二侧墙241的厚度为35埃～80埃。
本实施例中，如果所述第一侧墙242的厚度过大，后续形成的第一掺杂层距离所述第一栅极结构232过远，容易降低半导体结构的集成度，影响所形成晶体管的性能。具体的，所述第一侧墙242的厚度为25埃～50埃。
本实施例中，所述第一侧墙242与第二侧墙241均由侧墙材料层240形成，因此，所述第一侧墙242与第二侧墙241的材料相同。具体的，所述第一侧墙242与第二侧墙241的材料为氮化硅。在其他实施例中，所述第一侧墙与第二侧墙的材料也可以不相同。
在其他实施例中，所述第一侧墙的厚度可以为零。形成第一侧墙和第二侧墙的步骤还包括：形成覆盖所述第一栅结构侧壁和第二栅极结构侧壁的侧墙材料层；去除第一栅极结构侧壁的侧墙材料层，在所述第二栅极结构侧壁形成第二侧墙。
形成所述第二掺杂层之前，半导体结构的形成方法还包括：去除所述逻辑区基底上的侧墙材料层。
后续在所述第一侧墙242两侧的基底中形成第一掺杂层262，所述第一掺杂层262中具第一掺杂离子，所述第一掺杂离子向所述第一栅极结构232侧壁下方基底扩散，形成第一轻掺杂区。
本实施例中，所述形成方法还包括：在所述第二侧墙241两侧的基底中形成第二掺杂层261。
形成所述第一掺杂层262和第二掺杂层261的步骤如图12和图13所示。
请参考图12，在所述第一侧墙242两侧的基底中形成第一凹槽252；在所述第二侧墙241两侧的基底中形成第二凹槽251。
所述第一凹槽252用于后续形成第一掺杂层，所述第二凹槽251用于后续容纳第一掺杂层。
本实施例中，形成所述第一凹槽252和第二凹槽251的工艺包括干法与湿法刻蚀的共同应用。
当所述第一栅极结构232用于形成NMOS晶体管时，所述第一凹槽252为U型；当所述第一栅极结构232用于形成PMOS晶体管时，所述第一凹槽252为Σ型。
当所述第二栅极结构231用于形成NMOS晶体管时，所述第二凹槽251为U型；当所述第二栅极结构231用于形成PMOS晶体管时，所述第二凹槽251为Σ型。
请参考图13，在所述第一凹槽262中形成第一掺杂层262，所述第一掺杂层262中具有第一掺杂离子，所述第一掺杂离子向第一栅极结构232侧壁下方基底扩散，形成第一轻掺杂区；在所述第二凹槽261中形成第二掺杂层261，所述第二掺杂层261中具有第二掺杂离子。
需要说明的是，所述第一掺杂层262中掺杂离子的浓度较大，容易向第一栅极结构232侧壁下方基底中扩散，形成第一轻掺杂区，且所述第一轻掺杂区中掺杂离子的浓度也较高，从而能够有效降低第一掺杂层262与第一栅极结构232之间沟道的电阻，从而改善半导体结构性能。
本实施例中，所述第一掺杂层262用于用做存储区II所形成的晶体管的源区和漏区；所述第二掺杂层261用于用做逻辑区I所形成的晶体管的源区和漏区。
在形成所述第一掺杂层262和第二掺杂层261的过程中，以及形成所述第一掺杂层262和第二掺杂层261之后，所述第一掺杂离子容易向第一栅极结构232下方基底扩散，形成第一轻掺杂区。
此外，通过第一掺杂层262的扩散形成第一轻掺杂区，能够减少因第一鳍部221的投影效应引起的第一轻掺杂区中第一掺杂离子浓度的不均匀性。因此，能够形成第一掺杂离子浓度均匀的轻掺杂区，从而能够改善所形成半导体结构性能。
本实施例中，通过外延生长工艺形成所述第一掺杂层262和第二掺杂层261，并在外延生长的过程中，对所述第一掺杂层262和第二掺杂层261进行原位掺杂，使第一掺杂层262中具有第一掺杂离子，使所述第二掺杂层261中具有第二掺杂离子。
本实施例中，所述第一掺杂层262和第二掺杂层261形成的晶体管类型相同，因此，在同一工艺过程中对所述第第一掺杂层262和第二掺杂层261进行掺杂。在其他实施例中，所述第一掺杂层和第二掺杂层形成的晶体管类型不相同，则在不同工艺过程中对所述第一掺杂层和第二掺杂层进行掺杂。
通过原位掺杂工艺对所述第一掺杂层262和第二掺杂层261进行掺杂，能够减小鳍部202(如图3所示)的投影效应导致的掺杂浓度的不均匀。在其他实施例中，还可以通过离子注入对所述第一掺杂层和第二掺杂层进行掺杂。
当所述第一掺杂层262用于形成NMOS晶体管时，所述第一掺杂层262的材料为碳硅，碳硅的晶格常数小于第一鳍部221的晶格常数，能够为第一栅极结构232下方基底提供拉应力，从而降低漏电流；当所述第一掺杂层262用于形成PMOS晶体管时，所述第一掺杂层262的材料为硅锗，硅锗的晶格常数大于第一鳍部221的晶格常数，能够为第一栅极结构232下方基底提供压应力，从而降低漏电流。
当所述第二掺杂层261用于形成NMOS晶体管时，所述第二掺杂层261的材料为碳硅，碳硅的晶格常数小于第二鳍部211的晶格常数，能够为第二栅极结构231下方基底提供拉应力，从而降低漏电流；当所述第二掺杂层261用于形成PMOS晶体管时，所述第二掺杂层261的材料为硅锗，硅锗的晶格常数大于第二鳍部211的晶格常数，能够为第二栅极结构231下方基底提供压应力，从而降低漏电流。
本实施例中，当所述第一掺杂层262用于形成NMOS晶体管时，所述第一掺杂离子为磷离子或砷离子；当所述第一掺杂层262用于形成PMOS晶体管时，所述第一掺杂离子为硼离子或BF2 -离子。
本实施例中，当所述第二掺杂层261用于形成NMOS晶体管时，所述第二掺杂离子为磷离子或砷离子；当所述第二掺杂层261用于形成PMOS晶体管时，所述第二掺杂离子为硼离子或BF2 -离子。
本实施例中，在同一工艺过程中对所述第二掺杂层261和第一掺杂层262进行掺杂。因此，所述第二掺杂离子与所述第一掺杂离子的浓度相同。
具体的，本实施例中，当所述第一掺杂BF2 -离子和第二掺杂离子为磷离子或砷离子时，所述第一掺杂离子和第二掺杂离子的浓度为1.0E20atoms/cm3～5.0E21atoms/cm3；
当所述第一掺杂离子和第二掺杂离子为硼离子或BF2 -离子时，所述第第一掺杂离子和第二掺杂离子的浓度为1.0E20atoms/cm3～5.0E21atoms/cm3。
请参考图14，形成第一掺杂层261之后，对所述第一掺杂层261进行补充离子注入，注入离子为补充离子。
形成所述第二掺杂层261之后，所述形成方法还包括：对所述第二掺杂层261进行所述补充离子注入。
所述补充离子注入用于对第一掺杂层262和第二掺杂层261表面进行离子注入，从而减小第一掺杂层262表面的第一掺杂离子因扩散引起的第一掺杂离子浓度的降低，以及减小第二掺杂层261表面的第二掺杂离子因扩散引起的第二掺杂离子浓度的降低。
所述第一掺杂层262中补充离子与所述第一掺杂离子的类型相同；所述第二掺杂层261中补充掺杂离子与第二掺杂离子类型相同。
具体的，如果所述第一掺杂层262和第二掺杂层261用于形成NMOS晶体管，所述补充离子为磷离子或砷离子；如果所述第一掺杂层262和第二掺杂层261用于形成PMOS晶体管，所述补充离子为硼离子或BF2 -离子。
如果所述补充离子为磷离子或砷离子，所述补充离子注入的工艺参数包括：注入剂量为1.0E14atoms/cm2～1.0E16atoms/cm2；注入能量为1KeV～10KeV；
如果所述补充离子为硼离子或BF2 -离子，所述补充离子注入的工艺参数包括：离子注入剂量为1.0E14atoms/cm2～1.0E16atoms/cm2；注入能量为1KeV～5KeV。
在其他实施例中，如果所述第一掺杂离子与第二掺杂离子不同，第一掺杂层中注入的补充离子与所述第二掺杂层中注入的补充离子不同。
综上，本实施例中，在第一栅极结构两侧的基底中形成第一掺杂层，通过所述第一掺杂层中第一掺杂离子的扩散形成所述第一轻掺杂区。通过离子扩散形成的第一轻掺杂层中掺杂离子分布较均匀，能够改善晶体管性能。
进一步，进一步，所述第一侧墙的厚度小于所述第二侧墙的厚度，则使第一掺杂层距离所述第一栅极结构较近，所述第二掺杂层距离第二栅极结构较远。由于第一掺杂层距离所述第一栅极结构较近，第一掺杂层中的离子容易向第一栅极结构侧壁下方基底中扩散，形成第一轻掺杂区，因此，所述第一轻掺杂区能够通过离子扩散的方式形成。离子扩散能够使所述第一轻掺杂区中的第一掺杂离子分布较均匀，因此，所述形成方法能够改善半导体结构性能。此外，由于所述第二掺杂层距离第二栅极结构较远，第二掺杂层中的离子距离第二栅极结构较远，即使第二掺杂层中离子的发生扩散，也不容易降低第二掺杂层与第二栅极结构之间基底的电阻，从而使逻辑区形成的晶体管不容易受第二掺杂层中第二掺杂离子扩散的影响。因此，所述形成方法能够改善半导体结构性能。
进一步，所述基底包括鳍部，在形成所述第一掺杂层的过程中，所述第一掺杂层中的离子容易向第一掺杂层周围区域扩散，形成第一轻掺杂区。因此，所述形成方法能够避免鳍部的投影效应，从而能够在存储区基底中形成浓度均匀的第一轻掺杂区。
进一步，在对所述侧墙材料层进行刻蚀的过程中，所述离子注入能够使覆盖所述第二栅极结构侧壁的侧墙材料层的刻蚀速率小于覆盖第一栅极结构侧壁的侧墙材料层的刻蚀速率。因此，在对所述侧墙材料层进行刻蚀的过程中可以同时去除所述逻辑区基底和存储区基底上的侧墙材料层，因此能够简化工艺流程。
进一步，通过轻掺杂离子注入在所述第二栅极结构两侧的基底中形成第二轻掺杂区，有利于控制第二轻掺杂区中注入的离子浓度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括存储区和逻辑区；
在所述存储区基底上形成第一栅极结构；
在所述逻辑区基底上形成第二栅极结构；
通过轻掺杂离子注入在所述第二栅极结构两侧的基底中形成第二轻掺杂区；
形成第二轻掺杂区之后，形成覆盖所述第一栅极结构侧壁的第一侧墙；
形成覆盖所述第二栅极结构侧壁的第二侧墙，所述第二侧墙的厚度大于所述第一侧墙的厚度；
在所述第一侧墙两侧的基底中形成第一掺杂层，所述第一掺杂层中具有第一掺杂离子，所述第一掺杂离子向所述第一栅极结构侧壁下方衬底扩散，形成第一轻掺杂区；
在所述第二侧墙两侧的基底中形成第二掺杂层，所述第二掺杂层中具有第二掺杂离子。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述存储区基底包括：衬底和位于所述衬底上的鳍部；所述第一栅极结构横跨所述鳍部，并覆盖所述鳍部部分侧壁。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一掺杂层的步骤包括：在所述第一栅极结构两侧的基底中形成第一凹槽；通过外延生长工艺在所述第一凹槽中形成第一掺杂层，在所述外延生长的过程中，对所述第一掺杂层进行原位掺杂。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料为氮化硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙和第二侧墙的步骤包括：
形成覆盖所述逻辑区基底、第一栅极结构顶部和侧壁、存储区基底以及第二栅极结构顶部和侧壁的侧墙材料层；
对所述第二栅极结构侧壁的侧墙材料层进行侧墙离子注入，使所述第二栅极结构侧壁的侧墙材料层形成第二侧墙层，所述第二侧墙层内注入有侧墙掺杂离子；
回刻蚀所述侧墙材料层和第二侧墙层，直至去除基底上、第一栅极结构顶部和第二栅极结构顶部上的侧墙材料层，形成所述第一侧墙和所述第二侧墙，所述第二侧墙层的刻蚀速率小于侧墙材料层的刻蚀速率。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述侧墙掺杂离子为硅离子或碳离子。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述侧墙掺杂离子为硅离子时，所述侧墙离子注入的工艺参数包括：注入剂量为1.0E13atoms/cm2～1.0E17atoms/cm2，注入能量为0.5KeV～10KeV。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述侧墙材料层的厚度为35埃～80埃。
9.如权利要求5或6所述的半导体结构的形成方法，其特征在于，所述第一侧墙的厚度为25埃～50埃；所述第二侧墙的厚度为35埃～80埃。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙的厚度为零，形成第一侧墙和第二侧墙的步骤包括：
形成覆盖所述第一栅极结构顶部和侧壁以及第二栅极结构顶部和侧壁的侧墙材料层；
去除覆盖所述第一栅极结构顶部和侧壁的侧墙材料层，在所述第二栅极结构侧壁形成第二侧墙；
形成所述第二掺杂层之前，所述形成方法还包括：去除所述逻辑区基底上的侧墙材料层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙和第一侧墙的材料为氮化硅。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一掺杂层和所述第二掺杂层之后，所述第一掺杂层中第一掺杂离子的浓度为1.0E20atoms/cm3～5.0E21atoms/cm3；所述第二掺杂层中第二掺杂离子的浓度为1.0E20atoms/cm3～5.0E21atoms/cm3。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二轻掺杂区之前，还包括：形成覆盖所述第二栅极结构侧壁的内侧墙。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掺杂层之后，还包括：对所述第一掺杂层进行补充离子注入。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述补充离子注入的注入离子为磷离子、砷离子、硼离子或BF2 -离子，所述补充离子注入的工艺参数包括：离子注入剂量为1.0E14atoms/cm2～1.0E16atoms/cm2；注入能量为1KeV～10KeV。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610666905.1A CN107731689B (zh) | 2016-08-12 | 2016-08-12 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201610666905.1A CN107731689B (zh) | 2016-08-12 | 2016-08-12 | 半导体结构的形成方法 |
Publications (2)
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107731689B (zh) |
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- 2016-08-12 CN CN201610666905.1A patent/CN107731689B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN107731689A (zh) | 2018-02-23 |
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |