CN113053751B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：在第一栅极结构的侧壁形成第一侧墙，第一侧墙材料的介电常数大于或等于10；在第一区域第一侧墙两侧的基底中形成第一源漏掺杂区；在第二区域的第二栅极结构两侧的基底中形成第二源漏掺杂区；形成第一侧墙膜，第一侧墙膜材料的介电常数小于或等于5；对第一侧墙膜进行改性处理，适于提高第一侧墙膜的致密度，位于第一源漏掺杂区、第二源漏掺杂区和基底表面的经改性处理后的第一侧墙膜作为刻蚀阻挡层，位于第一侧墙和第二栅极结构侧壁未经改性处理的第一侧墙膜作为第二侧墙；形成层间介质层；去除高于第一栅极结构和第二栅极结构的第一侧墙膜。本发明有利于提高器件的性能以及工艺整合度和工艺兼容性。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(Pinch off)沟道的难度也越来越大，使得亚阈值漏电(Subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成PMOS器件的第一区域和用于形成NMOS器件的第二区域；在所述第一区域的基底上形成第一栅极结构；在所述第二区域的基底上形成第二栅极结构；在所述第一栅极结构的侧壁上形成第一侧墙，所述第一侧墙的材料的介电常数大于或等于10；在所述第一区域的第一侧墙两侧的基底中形成第一源漏掺杂区；在所述第二区域的第二栅极结构两侧的基底中形成第二源漏掺杂区；形成第一侧墙膜，位于所述第一源漏掺杂区、第二源漏掺杂区和基底的表面、所述第一侧墙和第二栅极结构的侧壁、以及所述第一侧墙、第一栅极结构和第二栅极结构的顶部，所述第一侧墙膜的材料的介电常数小于或等于5；对位于所述第一源漏掺杂区、第二源漏掺杂区和基底的表面的第一侧墙膜进行改性处理，适于提高所述第一侧墙膜的致密度，位于所述第一源漏掺杂区、第二源漏掺杂区和基底表面的经改性处理后的第一侧墙膜用于作为刻蚀阻挡层，位于所述第一侧墙和第二栅极结构侧壁未经改性处理的第一侧墙膜用于作为第二侧墙；在所述第一栅极结构和第二栅极结构侧部的基底上形成层间介质层，所述层间介质层覆盖所述第二侧墙的侧壁以及刻蚀阻挡层；去除高于所述第一栅极结构和第二栅极结构的第一侧墙膜，露出所述第一栅极结构和第二栅极结构的顶部。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括用于形成PMOS器件的第一区域和用于形成NMOS器件的第二区域；第一栅极结构，位于所述第一区域的基底上；第二栅极结构，位于所述第二区域的基底上；第一侧墙，位于所述第一栅极结构的侧壁上，所述第一侧墙的材料的介电常数大于或等于10；第一源漏掺杂区，位于所述第一区域的第一侧墙两侧的基底中；第二源漏掺杂区，位于所述第二栅极结构两侧的基底中；第二侧墙，位于所述第二栅极结构和第一侧墙的侧壁上，所述第二侧墙的材料的介电常数小于或等于5；刻蚀阻挡层，位于所述第一源漏掺杂区和第二源漏掺杂区、以及所述基底的表面，所述刻蚀阻挡层的材料由所述第二侧墙的材料经改性处理形成，所述改性处理用于提高刻蚀阻挡层材料的致密度；层间介质层，位于所述第一栅极结构和第二栅极结构侧部的基底上，所述层间介质层覆盖所述第二侧墙的侧壁以及所述刻蚀阻挡层。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括用于形成PMOS器件的第一区域和用于形成NMOS器件的第二区域；第一栅极结构，位于所述第一区域的基底上；第二栅极结构，位于所述第二区域的基底上；第一侧墙，位于所述第一栅极结构的侧壁上，所述第一侧墙的材料的介电常数大于或等于10；第一源漏掺杂区，位于所述第一区域的所述第一侧墙两侧的基底中；第二源漏掺杂区，位于所述第二栅极结构两侧的基底中；第二侧墙，位于所述第一侧墙的侧壁上，所述第二侧墙的材料的介电常数小于或等于5；刻蚀阻挡层，位于所述第一源漏掺杂区和第二源漏掺杂区、以及所述基底的表面，所述刻蚀阻挡层的材料由所述第二侧墙的材料经改性处理形成，所述改性处理用于提高刻蚀阻挡层材料的致密度；层间介质层，位于所述第一栅极结构和第二栅极结构侧部的基底上，所述层间介质层覆盖所述第二侧墙的侧壁以及所述刻蚀阻挡层，且所述第二栅极结构的侧壁与层间介质层围成空气隙。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的半导体结构的形成方法中，先在所述第一栅极结构的侧壁上形成第一侧墙，第一侧墙的材料的介电常数大于或等于10，第一侧墙的材料的介电常数较高，有利于减小PMOS器件的串联电阻；再形成所述第一侧墙膜，随后对位于所述第一源漏掺杂区、第二源漏掺杂区和基底的表面的第一侧墙膜进行改性处理，适于提高所述第一侧墙膜的致密度，位于所述第一源漏掺杂区、第二源漏掺杂区和基底表面的经改性处理后的第一侧墙膜用于作为刻蚀阻挡层，位于所述第一侧墙和第二栅极结构侧壁的第一侧墙膜用于作为第二侧墙，第二侧墙的材料的介电常数小于或等于5，第二侧墙的材料的介电常数较低，有利于减小NMOS器件的寄生电容，且本发明实施例将形成NMOS器件的具有较低介电常数材料的第二侧墙与形成刻蚀阻挡层的工艺步骤相整合，从而不仅提高了工艺整合度和工艺兼容性，还有利于提高NMOS器件和PMOS器件的性能。
附图说明
图1至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图10是本发明半导体结构一实施例的结构示意图；
图11是本发明半导体结构另一实施例的结构示意图。
具体实施方式
目前的半导体结构的形成方法难以同时在基底上分别为NMOS器件和PMOS器件形成不同类型的侧墙，从而难以提升NMOS器件和PMOS器件的性能。
为了解决所述技术问题，本发明实施例的半导体结构的形成方法中，先在第一栅极结构的侧壁上形成第一侧墙，第一侧墙的材料的介电常数大于或等于10，第一侧墙的材料的介电常数较高，有利于减小PMOS器件的串联电阻；再形成第一侧墙膜，随后对位于第一源漏掺杂区、第二源漏掺杂区和基底的表面的第一侧墙膜进行改性处理，适于提高所述第一侧墙膜的致密度，位于所述第一源漏掺杂区、第二源漏掺杂区和基底表面的经改性处理后的第一侧墙膜用于作为刻蚀阻挡层，位于所述第一侧墙和第二栅极结构侧壁的第一侧墙膜用于作为第二侧墙，第二侧墙的材料的介电常数小于或等于5，第二侧墙的材料的介电常数较低，有利于减小NMOS器件的寄生电容，且本发明实施例将形成NMOS器件的具有较低介电常数材料的第二侧墙与形成刻蚀阻挡层的工艺步骤相整合，从而不仅提高了工艺整合度和工艺兼容性，还有利于提高NMOS器件和PMOS器件的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括用于形成PMOS器件的第一区域I和用于形成NMOS器件的第二区域II。
基底为后续工艺制程提供工艺平台。
本实施例中，基底包括第一区域I和第二区域II。第一区域I的基底用于形成PMOS器件，第二区域II的基底用于形成NMOS器件。
本实施例中，以基底用于形成鳍式场效应晶体管(FinFET)为示例，基底包括衬底100以及凸出于衬底100的鳍部110。在其他实施例中，基底还可以仅包括衬底。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，鳍部110与衬底100的材料相同，鳍部110的材料为硅。其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，鳍部110露出的衬底100上还形成有隔离层111，隔离层111的顶面低于鳍部110的顶面。
隔离层111用于对相邻鳍部110之间起到隔离作用。
本实施例中，隔离层111的材料为氧化硅。
继续参考图1，在第一区域I的基底上形成第一栅极结构125。
本实施例中，第一栅极结构125为伪栅结构，第一栅极结构125用于为后续在第一区域I的基底上形成第一金属栅极结构占据空间位置。
本实施例中，第一栅极结构125横跨第一区域I的鳍部110且覆盖鳍部110的部分顶部和部分侧壁。
本实施例中，第一栅极结构125为叠层结构，第一栅极结构125包括伪栅氧化层115以及位于伪栅氧化层115上的第一栅极层120。
本实施例中，伪栅氧化层115的材料为氧化硅。在其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅氧化层115保形覆盖鳍部110的顶部和侧壁。
第一栅极层120的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，第一栅极层120的材料为多晶硅。
继续参考图1，在第二区域II的基底上形成第二栅极结构135。
本实施例中，第二栅极结构135为伪栅结构，第二栅极结构135用于为后续在第二区域II的基底上形成第二金属栅极结构占据空间位置。
本实施例中，第二栅极结构135横跨第二区域II的鳍部110且覆盖鳍部110的部分顶部和部分侧壁。
本实施例中，第二栅极结构135为叠层结构，第二栅极结构135包括伪栅氧化层115以及位于伪栅氧化层115上的第二栅极层130。
本实施例中，伪栅氧化层115的材料为氧化硅。在其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅氧化层115保形覆盖鳍部110的顶部和侧壁。
第二栅极层130的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，第二栅极层130的材料为多晶硅。
根据实际的工艺，可以在同一步骤中，形成第一栅极结构125和第二栅极结构135，有利于提高工艺整合度和工艺兼容性；也可以分别在不同的步骤中，形成第一栅极结构125和第二栅极结构135。关于形成第一栅极结构125和第二栅极结构135的具体步骤，本实施例在此不再赘述。
参考图2，在第一栅极结构125的侧壁上形成第一侧墙140，第一侧墙140的材料的介电常数大于或等于10。
第一侧墙140用于与第一栅极结构125，共同作为后续在第一区域I的基底上形成第一源漏掺杂区的掩膜，因此，第一侧墙140用于定义后续第一源漏掺杂区的形成位置；此外，第一侧墙140还能够对第一栅极结构125的侧壁起到保护的作用。
本实施例中，第一侧墙140位于第一区域I的第一栅极结构125侧壁上，第一区域I的基底用于形成PMOS器件，通过使第一侧墙140的材料的介电常数大于或等于10，第一侧墙140的材料的介电常数较高，有利于增强PMOS器件的栅极边缘电场(Gate fringe electricfield)，从而有利于降低串联电阻(Series resistance)，进而有利于提升PMOS器件的电学性能，例如：提高驱动电流(Drive current)和跨导(Transconductance)，以及改善亚阈值摆幅(Subthreshold swing)和漏端引入的势垒降低(Drain Induced Barrier Lowering，DIBL)效应。
第一侧墙140的材料可以为HfO2、钛酸锶钡(Ba1-xSrxTiO3，BST)、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等材料。
本实施例中，第一侧墙140的材料为HfO2。
第一侧墙140的厚度不宜过小，也不宜过大。如果第一侧墙140的厚度过小，第一侧墙140用于降低PMOS器件的串联电阻的效果不明显；如果第一侧墙140的厚度过大，容易导致后续形成于第一侧墙140两侧的第一源漏掺杂区至第一栅极结构125的距离过大，容易挤占后续与第一源漏掺杂区相接触的接触孔插塞(contact)的形成空间。为此，本实施例中，形成第一侧墙140的步骤中，第一侧墙140的厚度为
Figure BDA0002342712140000061
至
Figure BDA0002342712140000062
本实施例中，形成第一侧墙140的步骤包括：形成保形覆盖第一栅极结构125的顶部和侧壁的第二侧墙膜(图未示)；去除位于第一栅极结构125的顶部的第二侧墙膜，位于第一栅极结构125侧壁上的第二侧墙膜作为第一侧墙140。
本实施例中，采用原子层沉积(ALD)工艺形成第二侧墙膜。原子层沉积工艺是基于原子层沉积过程的自限制(Self-limiting)反应过程，沉积所得薄膜可以达到单层原子的厚度，选用原子层沉积工艺有利于对第二侧墙膜的厚度进行精确控制并且使得第二侧墙膜的厚度较小以满足工艺要求，此外，通过ALD工艺制备的薄膜具有结合强度好、膜层厚度一致、成分均匀性好、保形性好等的特点，有利于提高第二侧墙膜的厚度均一性和薄膜质量。
本实施例中，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺，去除位于第一栅极结构125顶部的第二侧墙膜。各向异性干法刻蚀具有各向异性刻蚀的特性，从而能够在无掩膜的情况下，将位于第一栅极结构125顶部的第二侧墙膜去除，且对位于第一栅极结构125侧壁的第二侧墙膜的横向刻蚀少，从而使得位于第一栅极结构125侧壁的第二侧墙膜能够被保留作为第一侧墙140。
后续步骤还包括：在第二区域II的第二栅极结构135两侧的基底中形成第二源漏掺杂区。本实施例中，在形成第二源漏掺杂区之前，在第一栅极结构125的侧壁上形成第一侧墙140。
第一侧墙140还用于定义后续第二源漏掺杂区的形成区域。
因此，本实施例中，形成第一侧墙140的步骤中，第一侧墙140还形成在第二栅极结构135的侧壁上。
参考图3，在第一区域I的第一侧墙140两侧的基底中形成第一源漏掺杂区145。在半导体结构工作时，第一源漏掺杂区145用于为PMOS器件的沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，第一源漏掺杂区145形成在第一区域I的第一侧墙140两侧的鳍部110中。
本实施例中，第一区域I的基底用于形成PMOS器件，第一源漏掺杂区145的材料包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe，从而为PMOS器件的沟道区提供压应力作用，有利于提高PMOS器件的载流子迁移率，其中，P型离子为B离子、Ga离子或In离子。
本实施例中，形成第一源漏掺杂区145的步骤包括：以第一栅极结构125和第一侧墙140为掩膜，刻蚀第一区域I的基底，在第一区域I的基底中形成第一凹槽(图未示)；在第一凹槽中形成第一源漏掺杂区145。
需要说明的是，本实施例中，在形成第一源漏掺杂区145之前，还需在第二区域II的基底上形成第一遮挡层(图未示)，从而防止形成第一源漏掺杂区145的工艺对第二区域II的基底造成影响。
具体地，第一遮挡层的材料可以为光刻胶。形成第一遮挡层的工艺包括半导体工艺中的涂胶、曝光、显影等光刻技术，在此不再赘述。
在形成第一源漏掺杂区145之后，半导体结构的形成方法还包括：去除第一遮挡层。具体地，可以采用灰化工艺去除第一遮挡层。
继续参考图3，在第二区域II的第二栅极结构135两侧的基底中形成第二源漏掺杂区150。
在半导体结构工作时，第二源漏掺杂区150用于为NMOS器件的沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，第二源漏掺杂区150形成在第二区域II的第二栅极结构135两侧的鳍部110中。
本实施例中，第二区域II的基底用于形成NMOS器件，第二源漏掺杂区150的材料包括掺杂有N型离子的应力层，应力层的材料为Si或SiC，从而为NMOS器件的沟道区提供拉应力作用，有利于提高NMOS器件的载流子迁移率，其中，N型离子为P离子、As离子或Sb离子。
本实施例中，在第一栅极结构125的侧壁形成第一侧墙140的步骤中，第一侧墙140还形成在第二栅极结构135的侧壁，且在形成第一侧墙140后，形成第二源漏掺杂区150。因此，本实施例中，形成第二源漏掺杂区150的步骤包括：在第二区域II的第一侧墙140两侧的基底中形成第二源漏掺杂区150。
具体地，以第一侧墙140和第二栅极结构135为掩膜，刻蚀第二区域II的基底，在第二区域II的基底中形成第二凹槽；在第二凹槽中形成第二源漏掺杂区150。
需要说明的是，形成第二源漏掺杂区150之前，半导体结构的形成方法还包括：在第一区域I的基底上形成第二遮挡层，从而防止形成第二源漏掺杂区150的工艺步骤对第一区域I的基底造成影响。关于第二遮挡层的相关描述，可参考前述对第一遮挡层的具体描述，在此不再赘述。
还需要说明的是，在实际的工艺中，可以根据需求，调整形成第一源漏掺杂区145和形成第二源漏掺杂区150的先后顺序。
结合参考图4，本实施例中，在形成第二源漏掺杂区150后，半导体结构的形成方法还包括：去除位于第二栅极结构135侧壁上的第一侧墙140。
通过去除位于第二栅极结构135侧壁上的第一侧墙140，暴露出第二栅极结构135的侧壁，为后续在第二栅极结构135的侧壁上形成第二侧墙做准备。
本实施例中，采用湿法刻蚀工艺去除位于第二栅极结构135侧壁上的第一侧墙140。
参考图5，形成第一侧墙膜155，位于第一源漏掺杂区145、第二源漏掺杂区150和基底的表面、第一侧墙140和第二栅极结构135的侧壁、以及第一侧墙140、第一栅极结构125和第二栅极结构135的顶部，第一侧墙膜155的材料的介电常数小于或等于5。
位于第一侧墙140和第二栅极结构135侧壁的第一侧墙膜155用于形成第二侧墙；位于第一源漏掺杂区145、第二源漏掺杂区150和基底的表面的第一侧墙膜155用于后续形成刻蚀阻挡层。因此，后续第二侧墙的材料的介电常数小于或等于5，第二侧墙的介电常数较低，有利于减小NMOS器件的寄生电容。
本实施例中，第一侧墙膜155材料的介电常数小于氮化硅材料的介电常数。
本实施例中，第一侧墙膜155的材料为SICN。在其他实施例中，第一侧墙膜的材料还可以为氧化硅、SICO、SiBCN、SiOCH或黑金刚石等材料。
本实施例中，采用原子层沉积工艺，形成第一侧墙膜155。原子层沉积工艺是基于原子层沉积过程的自限制反应过程，沉积所得薄膜可以达到单层原子的厚度，因为原子层沉积工艺在每个周期内可精确地沉积一个原子层，所以选用原子层沉积工艺有利于对第一侧墙膜155的厚度进行精确控制，此外，通过ALD工艺制备的薄膜具有结合强度好、膜层厚度一致、成分均匀性好、保形性好等的特点，有利于提高第一侧墙膜155的厚度均一性和薄膜质量。
第一侧墙膜155的厚度不宜过小，也不宜过大。如果第一侧墙膜155的厚度过小，容易降低后续第二侧墙用于减小NMOS器件的寄生电容的效果，而且，还易导致后续刻蚀阻挡层的厚度过小，从而刻蚀阻挡层难以起到定义刻蚀停止位置的作用；如果第一侧墙膜155的厚度过大，则容易导致位于第一栅极结构125和第二栅极结构135顶部的第一侧墙膜155的厚度过大，后续去除位于第一栅极结构125和第二栅极结构135顶部的第一侧墙膜155的难度较大，易导致后续与第二源漏掺杂区150相接触的接触孔插塞的形成空间过小。为此，本实施例中，形成第一侧墙膜155的步骤中，第一侧墙膜155的厚度为
Figure BDA0002342712140000101
至
Figure BDA0002342712140000102
参考图6，对位于第一源漏掺杂区145、第二源漏掺杂区155和基底的表面的第一侧墙膜155进行改性处理200，适于提高第一侧墙膜155的致密度，位于第一源漏掺杂区145、第二源漏掺杂区155和基底表面的经改性处理后的第一侧墙膜155用于作为刻蚀阻挡层170，位于第一侧墙140和第二栅极结构135侧壁未经改性处理的第一侧墙膜155用于作为第二侧墙160。
本发明实施例的半导体结构的形成方法中，先在第一栅极结构125的侧壁上形成第一侧墙140，第一侧墙140的材料的介电常数大于或等于10，第一侧墙140的材料的介电常数较高，再形成第一侧墙膜155，随后对位于第一源漏掺杂区145、第二源漏掺杂区150和基底的表面的第一侧墙膜155进行改性处理200，适于提高第一侧墙膜155的致密度，位于第一源漏掺杂区145、第二源漏掺杂区150和基底表面的经改性处理后的第一侧墙膜155用于作为刻蚀阻挡层170，位于第一侧墙140和第二栅极结构135侧壁的第一侧墙膜155用于作为第二侧墙160，从而将形成NMOS器件的具有低介电常数材料的第二侧墙160、形成PMOS器件的具有较高介电常数材料的第一侧墙140与形成刻蚀阻挡层170的工艺步骤相整合，不仅提高了工艺整合度和工艺兼容性，还有利于提高NMOS器件和PMOS器件的性能。
第二侧墙160的材料的介电常数小于或等于5，第二侧墙160的材料的介电常数较小，从而有利于减小NMOS器件的寄生电容。具体地，后续步骤还包括：形成与第一源漏掺杂区145或第二源漏掺杂区150相接触的接触孔插塞，第二侧墙160有利于减小接触孔插塞与栅极结构(第一栅极结构或第二栅极结构)之间的寄生电容，进而有利于优化半导体结构的性能，例如：改善NMOS器件的交流(AC)性能和瞬态特性(Transient performance)。
刻蚀阻挡层170作为接触孔刻蚀阻挡层(Contact etch stop layer)，用于在后续的接触孔刻蚀工艺中，定义刻蚀停止的位置，防止对第一源漏掺杂区145和第二源漏掺杂区150造成损伤。
具体地说，在半导体工艺中，介电常数较低的材料的致密度通常较低，通过进行改性处理200，提高了第一侧墙膜155的致密度，从而使得刻蚀阻挡层170能够在后续的接触孔刻蚀工艺中，起到定义刻蚀停止位置的作用。
本实施例中，进行改性处理200的步骤包括：在氧气和氩气氛围中，对第一侧墙膜155进行等离子体处理。
通过在氧气和氩气氛围中对第一侧墙膜155进行等离子体处理，能够对第一侧墙膜155起到轰击的作用，从而将第一侧墙膜155表面的悬挂键去除，进而有利于改善第一侧墙膜155表面的粗糙度和致密度，并实现对第一侧墙膜155表面的硬化，使得被改性处理后的第一侧墙膜155更耐刻蚀。
因此，本实施例中，进行改性处理200后，刻蚀阻挡层170的材料为SICN。
需要说明的是，等离子体处理为各向异性的等离子体处理，也就是说，在进行等离子体处理的过程中，等离子体沿第一栅极结构125顶部指向基底的方向，向第一侧墙膜155轰击，从而使得位于第一源漏掺杂区145和第二源漏掺杂区150表面的第一侧墙膜155被改性处理，位于第一侧墙140和第二栅极结构135侧壁的第一侧墙膜155被打到等离子体的概率较小，从而位于第一侧墙140和第二栅极结构135侧壁的第一侧墙膜155能够被保留作为第二侧墙160。
因此，等离子体处理的等离子体轰击角度与基底表面法线的夹角不宜过大，否则，等离子体容易打到位于第一侧墙140和第二栅极结构135的侧壁的第一侧墙膜155上，从而容易对第二侧墙160的结构和性能造成影响，例如：容易影响第二侧墙160的介电常数，进而易对NMOS器件的性能产生影响。为此，本实施例中，离子轰击角度与基底表面法线的夹角为-2°至+2°。
在进行等离子体处理的过程中，偏置电压用于控制离子的轰击角度，因此，为使离子的轰击角度在工艺要求的范围内，本实施例中，等离子体处理的偏置电压为100V至1000V。
需要说明的是，本实施例中，在进行等离子体处理的过程中，位于第一栅极结构125和第二栅极结构135顶部的第一侧墙膜155，能够对第一栅极结构125和第二栅极结构135、以及第一侧墙140的顶部起到保护作用，从而防止等离子体处理对第一栅极结构125和第二栅极结构135产生影响，且能够在无掩膜的情况下进行等离子体处理，不仅有利于简化工艺操作，还有利于节省一张光罩，进而节约工艺成本。
参考图7，去除高于第一栅极结构125和第二栅极结构135的第一侧墙膜155，露出第一栅极结构125和第二栅极结构135的顶部。
本实施例中，第一栅极结构125和第二栅极结构135为伪栅结构，因此，后续还包括去除第一栅极结构125和第二栅极结构135的步骤，通过露出第一栅极结构125和第二栅极结构135的顶部，为后续去除第一栅极结构125和第二栅极结构135做准备。
继续参考图7，在第一栅极结构125和第二栅极结构135侧部的基底上形成层间介质层180，层间介质层180覆盖第二侧墙160的侧壁以及刻蚀阻挡层170。
层间介质层180用于对相邻器件之间起到隔离作用。
本实施例中，层间介质层180的材料氧化硅。
本实施例中，在形成层间介质层180的步骤中，去除高于第一栅极结构125和第二栅极结构135的第一侧墙膜155，有利于提高工艺整合度和工艺兼容性。
本实施例中，形成层间介质层180的步骤包括：形成介质材料层(图未示)，覆盖刻蚀阻挡层170、第二侧墙160的侧壁、以及位于第一栅极结构125顶部和第二栅极结构135顶部的第一侧墙膜155；去除高于第一栅极结构125和第二栅极结构135的介质材料层、以及第一侧墙膜155，剩余的介质材料层用于作为层间介质层180。
本实施例中，可以采用流动式化学气相沉积(FCVD)工艺等沉积工艺形成介质材料层。
本实施例中，采用平坦化工艺，去除高于第一栅极结构125和第二栅极结构135的介质材料层、以及第一侧墙膜155。具体地，平坦化工艺可以为化学机械研磨工艺。
结合参考图8至图9，在形成层间介质层180以及去除高于第一栅极结构125和第二栅极结构135的第一侧墙膜155后，半导体结构的形成方法还包括：去除第二区域II的第二侧墙160，使第二栅极结构135的侧壁与层间介质层180围成空气隙190。
空气的介电常数通常小于介质材料的介电常数，通过去除第二区域II的第二侧墙160，形成空气隙190，从而有利于进一步减小NMOS器件的寄生电容，进而优化NMOS器件的电学性能，例如：减小边缘寄生电容(parasitic fringe capacitance)和电流延迟(circuitdelay)，增大驱动电流。
本实施例中，采用化学下游刻蚀(Chemical downstream etch，CDE)工艺，去除第二区域II的第二侧墙160。化学下游刻蚀工艺采用下游等离子体源系统在一个反应室产生等离子体，随后把容易对晶圆表面产生损伤的离子过滤掉，保留活性基团再传输到晶圆表面，晶圆与可造成损伤的等离子体被分隔开来，从而有利于在提高刻蚀的选择比、刻蚀精确度的同时，减小对晶圆的损伤。
因此，通过采用化学下游刻蚀工艺，有利于提高去除第二区域II的第二侧墙160的刻蚀精度和刻蚀效率，而且，化学下游刻蚀工艺是采用具有化学活性的等离子体，与被刻蚀层发生化学反应以对被刻蚀层进行刻蚀，且等离子体的能量较小，从而能够实现较高的刻蚀选择比，且对其他膜层结构的损伤较小。
本实施例中，第二侧墙160的材料为SICN，因此，化学下游刻蚀工艺采用的刻蚀气体为NF3、NH3和CH2F2。
需要说明的是，第二侧墙160的厚度较小，因此，在形成空气隙190后，空气隙190的宽度也较小，后续制程通常还会在层间介质层180上形成其他膜层，在形成其他膜层的过程中，位于空气隙190顶部拐角处的膜层材料会相接触，从而将空气隙190封闭。
本实施例中，以仅去除第二区域II的第二侧墙160形成空气隙190作为示例，因此，在去除第二区域II的第二侧墙160时还需在第一区域I上形成覆盖第二侧墙160的第三遮挡层。关于第三遮挡层的详细描述，可参考前述对第一遮挡层的具体描述，在此不再赘述。
在其他实施例中，在去除第二区域的第二侧墙的步骤中，还可以一并去除第一区域的第二侧墙，在使第一区域的层间介质层和第一栅极结构围成空气隙，也有利于减小PMOS器件的寄生电容。
本实施例中，第二栅极结构135为伪栅结构。
因此，结合参考图8，形成层间介质层180后，形成空气隙190之前，形成方法还包括：去除第二栅极结构135，在第二区域II的层间介质层中形成第二栅极开口(图未示)；在第二栅极开口中形成第二金属栅极结构192。
第二金属栅极结构192作为NMOS器件的器件栅极结构，用于控制器件工作时，导电沟道的开启或关断。具体地，第二金属栅极结构192可以包括高k栅介质层以及位于高k栅介质层上的栅电极层。关于第二金属栅极结构192的具体描述，本实施例在此不再赘述。
相应地，本实施例中，在形成第二金属栅极结构192之后，去除第二区域II的第二侧墙160。在去除第二区域II的第二侧墙160后，空气隙190由第二金属栅极结构192的侧壁和层间介质层180围成。
需要说明的是，继续参考图8，本实施例中，形成层间介质层180后，形成空气隙190之前，半导体结构的形成方法还包括：去除第一栅极结构125，在第一区域I的层间介质层180中形成第一栅极开口(图未示)；在第一栅极开口中形成第一金属栅极结构191。
第一金属栅极结构191作为PMOS器件的器件栅极结构，用于控制器件工作时导电沟道的开启或关断。关于第一金属栅极结构191的详细描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图10，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底，基底包括用于形成PMOS器件的第一区域I和用于形成NMOS器件的第二区域II；第一栅极结构291，位于第一区域I的基底上；第二栅极结构292，位于第二区域II的基底上；第一侧墙240，位于第一栅极结构291的侧壁上，第一侧墙240的材料的介电常数大于或等于10；第一源漏掺杂区245，位于第一区域I的第一侧墙240两侧的基底中；第二源漏掺杂区250，位于第二栅极结构292两侧的基底中；第二侧墙260，位于第二栅极结构292和第一侧墙240的侧壁上，第二侧墙260的材料的介电常数小于或等于5；刻蚀阻挡层270，位于第一源漏掺杂区245和第二源漏掺杂区250、以及基底的表面，刻蚀阻挡层270的材料由第二侧墙260的材料经改性处理形成，改性处理用于提高刻蚀阻挡层270材料的致密度；层间介质层280，位于第一栅极结构291和第二栅极结构292侧部的基底上，层间介质层280覆盖第二侧墙260的侧壁以及刻蚀阻挡层280。
半导体结构中，第一区域I的第一栅极结构291的侧壁上形成有第一侧墙240，第一侧墙240的材料的介电常数大于或等于10，第一侧墙240的材料的介电常数较高，有利于降低PMOS器件的串联电阻，第二区域II的第二栅极结构292的侧壁上形成有第二侧墙260，第二侧墙260的材料的介电常数小于或等于5，第二侧墙260的材料的介电常数较低，有利于减小NMOS器件的寄生电容，且刻蚀阻挡层270的材料由第二侧墙260的材料经改性处理形成，改性处理用于提高刻蚀阻挡层270材料的致密度，从而可以将第二侧墙260的形成步骤与刻蚀阻挡层270的形成步骤相整合，提高了兼容性；综上，本发明实施例不仅有利于提升NMOS器件和PMOS器件的性能，还有利于提高工艺的整合度和工艺兼容性。
基底为半导体结构的形成提供工艺平台。本实施例中，基底包括第一区域I和第二区域II。
本实施例中，以基底用于形成鳍式场效应晶体管为示例，基底包括衬底200以及凸出于衬底200的鳍部210。本实施例中，衬底200为硅衬底。
本实施例中，鳍部210与衬底200的材料相同，鳍部210的材料为硅。
半导体结构还包括：隔离层211，位于鳍部210露出的衬底200上，隔离层211的顶面低于鳍部210的顶面。隔离层211用于对相邻鳍部210之间起到隔离作用。本实施例中，隔离层211的材料为氧化硅。
第一栅极结构291用于控制PMOS器件工作时导电沟道的开启或关断。
本实施例中，第一栅极结构291横跨鳍部110且覆盖鳍部110的部分顶部和部分侧壁。
本实施例中，第一栅极结构291为金属栅极结构，第一栅极结构291包括高k栅介质层(图未示)和位于高k栅介质层上的金属栅电极层(图未示)。
在其他实施例中，第一栅极结构还可以为多晶硅栅极结构。
第二栅极结构292用于控制NMOS器件工作时导电沟道的开启或关断。
本实施例中，第二栅极结构292横跨鳍部210且覆盖鳍部210的部分顶部和部分侧壁。
本实施例中，第二栅极结构292为金属栅极结构，第二栅极结构292包括高k栅介质层(图未示)和位于高k栅介质层上的金属栅电极层(图未示)。
在其他实施例中，第一栅极结构还可以为多晶硅栅极结构。
第一侧墙240用于定义第一源漏掺杂区245的形成位置；此外，第一侧墙240还能够对第一栅极结构291的侧壁起到保护的作用。
本实施例中，第一侧墙240位于第一区域I的第一栅极结构291侧壁上，第一区域I的基底用于形成PMOS器件，通过使第一侧墙240的材料的介电常数大于或等于10，第一侧墙240的材料的介电常数较高，有利于增强PMOS器件的栅极边缘电场，从而有利于降低串联电阻，进而有利于提升PMOS器件的电学性能，例如：提高驱动电流和跨导，以及改善亚阈值摆幅和漏端引入的势垒降低效应。
第一侧墙240的材料可以为HfO2、钛酸锶钡(Ba1-xSrxTiO3，BST)、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。本实施例中，第一侧墙240的材料为HfO2。
第一侧墙240的厚度不宜过小，也不宜过大。如果第一侧墙240的厚度过小，第一侧墙240用于降低PMOS器件的串联电阻的效果不明显；如果第一侧墙240的厚度过大，容易挤占后续与第一源漏掺杂区245相接触的接触孔插塞(contact)的形成空间。为此，本实施例中，第一侧墙240的厚度为
Figure BDA0002342712140000161
至
Figure BDA0002342712140000162
在半导体结构工作时，第一源漏掺杂区245用于为PMOS器件的沟道提供应力，提高沟道中载流子的迁移速率。本实施例中，第一源漏掺杂区245位于第一区域I的第一侧墙240两侧的鳍部210中。
本实施例中，第一区域I的基底用于形成PMOS器件，第一源漏掺杂区245的材料包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe，从而为PMOS器件的沟道区提供压应力作用，有利于提高PMOS器件的载流子迁移率，其中，P型离子为B离子、Ga离子或In离子。
在半导体结构工作时，第二源漏掺杂区250用于为NMOS器件的沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，第二源漏掺杂区250形成在第二区域II的第二栅极结构292两侧的鳍部210中。
本实施例中，第二区域II的基底用于形成NMOS器件，第二源漏掺杂区250的材料包括掺杂有N型离子的应力层，应力层的材料为Si或SiC，从而为NMOS器件的沟道区提供拉应力作用，有利于提高NMOS器件的载流子迁移率，其中，N型离子为P离子、As离子或Sb离子。
第二侧墙260的材料的介电常数小于或等于5，第二侧墙260的材料的介电常数较低，从而有利于减小NMOS器件的寄生电容，具体地，后续步骤通常还包括：形成与第一源漏掺杂区245或第二源漏掺杂区250相接触的接触孔插塞，第二侧墙260有利于减小接触孔插塞与栅极结构(第一栅极结构或第二栅极结构)之间的寄生电容，进而有利于优化半导体结构的性能，例如：改善NMOS器件的交流(AC)性能和瞬态特性(Transient performance)。
本实施例中，第二侧墙260的材料的介电常数小于氮化硅材料的介电常数。
本实施例中，第二侧墙260的材料为SICN。在其他实施例中，第二侧墙的材料还可以为氧化硅、SICO、SiBCN、SiOCH或黑金刚石等材料。
第二侧墙260的厚度不宜过小，也不宜过大。如果第二侧墙260的厚度过小，容易降低第二侧墙260用于减小NMOS器件的寄生电容的效果，而且，还容易导致刻蚀阻挡层270的厚度过小，从而导致刻蚀阻挡层270难以起到定义刻蚀停止位置的作用；如果第二侧墙260的厚度过大，容易增加形成第二侧墙260所需的时间，以及增加形成第二侧墙260和刻蚀阻挡层的难度，还容易导致后续与第二源漏掺杂区250相接触的接触孔插塞的形成空间过小。为此，本实施例中，第二侧墙260的厚度为
Figure BDA0002342712140000171
至
Figure BDA0002342712140000172
刻蚀阻挡层270作为接触孔刻蚀阻挡层(CESL)，用于在后续的接触孔刻蚀工艺中定义刻蚀停止的位置，第一源漏掺杂区245和第二源漏掺杂区250受到损伤。
刻蚀阻挡层270的材料由第二侧墙260的材料经改性处理形成，改性处理用于提高刻蚀阻挡层270材料的致密度。具体地说，在半导体工艺中，介电常数较低的材料的致密度通常较低，通过改性处理200，提高了刻蚀阻挡层270的致密度，使得刻蚀阻挡层270能够在后续的接触孔刻蚀工艺中，起到定义刻蚀停止位置的作用。
改性处理的步骤可以包括：在氧气和氩气氛围中进行等离子体处理。等离子体处理能够将薄膜表面的悬挂键去除，进而有利于改善刻蚀阻挡层270表面的粗糙度和致密度，并实现对刻蚀阻挡层270表面的硬化，使得刻蚀阻挡层270更耐刻蚀。本实施例中，刻蚀阻挡层270的材料为SICN。
层间介质层280用于对相邻器件之间起到隔离作用。本实施例中，层间介质层280的材料氧化硅。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图11，示出了本发明半导体结构另一实施例的结构示意图。
半导体结构包括：基底，基底包括用于形成PMOS器件的第一区域I和用于形成NMOS器件的第二区域II；第一栅极结构391，位于第一区域I的基底上；第二栅极结构392，位于第二区域II的基底上；第一侧墙340，位于第一栅极结构391的侧壁上，第一侧墙340的材料的介电常数大于或等于10；第一源漏掺杂区345，位于第一区域I的第一侧墙340两侧的基底中；第二源漏掺杂区350，位于第二栅极结构392两侧的基底中；第二侧墙360，位于第一侧墙340的侧壁上，第二侧墙340的材料的介电常数小于或等于5；刻蚀阻挡层370，位于第一源漏掺杂区345和第二源漏掺杂区350、以及基底的表面，刻蚀阻挡层370的材料由第二侧墙360的材料经改性处理形成，改性处理用于提高刻蚀阻挡层370材料的致密度；层间介质层380，位于第一栅极结构391和第二栅极结构392侧部的基底上，层间介质层380覆盖第二侧墙360的侧壁以及刻蚀阻挡层370，且第二栅极结构392的侧壁与层间介质层380围成空气隙390。
半导体结构中，第一区域I的第一栅极结构391的侧壁上形成有第一侧墙340，第一侧墙340的材料的介电常数大于或等于10，第一侧墙340的材料的介电常数较高，有利于降低PMOS器件的串联电阻，空气的介电常数通常小于介质材料的介电常数，通过在半导体结构的第二区域II上设置空气隙390，从而有利于进一步减小NMOS器件的寄生电容，进而优化NMOS器件的电学性能，例如：减小边缘寄生电容和电流延迟，增大驱动电流。刻蚀阻挡层370的材料由第二侧墙360的材料经改性处理形成，改性处理用于提高刻蚀阻挡层370材料的致密度，从而可以将第二侧墙360的形成步骤与刻蚀阻挡层370的形成步骤相整合，提高了兼容性；综上，本发明实施例不仅有利于提升NMOS器件和PMOS器件的性能，还有利于提高工艺的整合度和工艺兼容性。
需要说明的是，沿垂直于第二栅极结构392的侧壁的方向，空气隙390的宽度不宜过小，也不宜过大。如果空气隙390的宽度过小，空气隙390所占的空间也过小，容易降低空气隙390用于减小NMOS器件的寄生电容的效果；后续还包括在第二栅极结构392两侧的层间介质层380中形成与第二源漏掺杂区350相接触的接触孔插塞，如果空气隙390的宽度过大，容易导致后续接触孔插塞与第二源漏掺杂区350相接触的面积过小，或者，容易增加接触孔插塞的材料填充到空气隙390中的风险，进而容易影响接触孔插塞与第二源漏掺杂区350的接触性能。为此，本实施例中，沿垂直于第二栅极结构392的侧壁的方向，空气隙390的宽度为
Figure BDA0002342712140000191
至
Figure BDA0002342712140000192
本实施例中，关于所述基底、第一栅极结构291、第二栅极结构392、第一侧墙340、第一源漏掺杂区345、第二源漏掺杂区350、第二侧墙360、刻蚀阻挡层370、以及层间介质层380的具体描述，请参考前述实施例中的相关描述，本实施例在此不再赘述。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成PMOS器件的第一区域和用于形成NMOS器件的第二区域；
在所述第一区域的基底上形成第一栅极结构；
在所述第二区域的基底上形成第二栅极结构；
在所述第一栅极结构的侧壁上形成第一侧墙，所述第一侧墙的材料的介电常数大于或等于10；
在所述第一区域的第一侧墙两侧的基底中形成第一源漏掺杂区；
在所述第二区域的第二栅极结构两侧的基底中形成第二源漏掺杂区；
形成第一侧墙膜，位于所述第一源漏掺杂区、第二源漏掺杂区和基底的表面、所述第一侧墙和第二栅极结构的侧壁、以及所述第一侧墙、第一栅极结构和第二栅极结构的顶部，所述第一侧墙膜的材料的介电常数小于或等于5；
对位于所述第一源漏掺杂区、第二源漏掺杂区和基底表面的第一侧墙膜进行改性处理，适于提高所述第一侧墙膜的致密度，位于所述第一源漏掺杂区、第二源漏掺杂区和基底表面的经改性处理后的第一侧墙膜用于作为刻蚀阻挡层，位于所述第一侧墙和第二栅极结构侧壁未经改性处理的第一侧墙膜用于作为第二侧墙；
在所述第一栅极结构和第二栅极结构侧部的基底上形成层间介质层，所述层间介质层覆盖所述第二侧墙的侧壁以及刻蚀阻挡层；
去除高于所述第一栅极结构和第二栅极结构的第一侧墙膜，露出所述第一栅极结构和第二栅极结构的顶部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述进行改性处理的步骤包括：在氧气和氩气氛围中，对所述第一侧墙膜进行等离子体处理。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述等离子体处理的工艺参数包括：偏置电压为100V至1000V，离子轰击角度与所述基底表面法线的夹角为-2°至+2°。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺，形成所述第一侧墙膜。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙膜的步骤中，所述第一侧墙膜的厚度为
Figure FDA0002342712130000021
至
Figure FDA0002342712130000022
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第二源漏掺杂区之前，在所述第一栅极结构的侧壁上形成第一侧墙；
形成所述第一侧墙的步骤中，所述第一侧墙还形成在所述第二栅极结构的侧壁上；
形成所述第二源漏掺杂区的步骤包括：在所述第二区域的第一侧墙两侧的基底中形成所述第二源漏掺杂区；
在形成所述第二源漏掺杂区后，形成所述第一侧墙膜之前，所述半导体结构的形成方法还包括：去除位于所述第二栅极结构侧壁上的所述第一侧墙。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除位于所述第二栅极结构侧壁上的所述第一侧墙。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙的步骤中，所述第一侧墙的厚度为
Figure FDA0002342712130000023
至
Figure FDA0002342712130000024
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述层间介质层的步骤包括：形成介质材料层，覆盖所述刻蚀阻挡层、所述第二侧墙的侧壁、以及位于第一栅极结构顶部和第二栅极结构顶部的第一侧墙膜；
去除高于所述第一栅极结构和第二栅极结构的介质材料层、以及第一侧墙膜，剩余的介质材料层用于作为所述层间介质层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用平坦化工艺，去除高于所述第一栅极结构和第二栅极结构的介质材料层、以及第一侧墙膜。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述层间介质层以及去除高于所述第一栅极结构和第二栅极结构的第一侧墙膜后，所述半导体结构的形成方法还包括：去除所述第二区域的第二侧墙，使所述第二栅极结构的侧壁与层间介质层围成空气隙。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用化学下游刻蚀工艺，去除所述第二区域的第二侧墙。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二栅极结构为伪栅结构；
形成所述层间介质层后，所述半导体结构的形成方法还包括：去除所述第二栅极结构，在所述第二区域的层间介质层中形成第二栅极开口；在所述第二栅极开口中形成第二金属栅极结构；
在形成所述第二金属栅极结构之后，去除所述第二区域的第二侧墙；
去除所述第二区域的第二侧墙后，所述空气隙由所述第二金属栅极结构的侧壁和层间介质层围成。
14.一种半导体结构，其特征在于，包括：
基底，所述基底包括用于形成PMOS器件的第一区域和用于形成NMOS器件的第二区域；
第一栅极结构，位于所述第一区域的基底上；
第二栅极结构，位于所述第二区域的基底上；
第一侧墙，位于所述第一栅极结构的侧壁上，所述第一侧墙的材料的介电常数大于或等于10；
第一源漏掺杂区，位于所述第一区域的第一侧墙两侧的基底中；
第二源漏掺杂区，位于所述第二栅极结构两侧的基底中；
第二侧墙，位于所述第二栅极结构和第一侧墙的侧壁上，所述第二侧墙的材料的介电常数小于或等于5；
刻蚀阻挡层，位于所述第一源漏掺杂区和第二源漏掺杂区、以及所述基底的表面，所述刻蚀阻挡层的材料由所述第二侧墙的材料经改性处理形成，所述改性处理用于提高刻蚀阻挡层材料的致密度；
层间介质层，位于所述第一栅极结构和第二栅极结构侧部的基底上，所述层间介质层覆盖所述第二侧墙的侧壁以及所述刻蚀阻挡层。
15.如权利要求14所述的半导体结构，其特征在于，所述第二侧墙的厚度为
Figure FDA0002342712130000041
至
Figure FDA0002342712130000042
16.如权利要求14所述的半导体结构，其特征在于，所述第二侧墙的材料包括氧化硅、SICN、SICO、SiBCN、SiOCH或黑金刚石。
17.如权利要求14所述的半导体结构，其特征在于，所述第一侧墙的材料包括HfO2、Ba1- xSrxTiO3、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。
18.如权利要求14所述的半导体结构，其特征在于，所述第一侧墙的厚度为
Figure FDA0002342712130000043
至
Figure FDA0002342712130000044
19.一种半导体结构，其特征在于，包括：
基底，所述基底包括用于形成PMOS器件的第一区域和用于形成NMOS器件的第二区域；
第一栅极结构，位于所述第一区域的基底上；
第二栅极结构，位于所述第二区域的基底上；
第一侧墙，位于所述第一栅极结构的侧壁上，所述第一侧墙的材料的介电常数大于或等于10；
第一源漏掺杂区，位于所述第一区域的第一侧墙两侧的基底中；
第二源漏掺杂区，位于所述第二栅极结构两侧的基底中；
第二侧墙，位于所述第一侧墙的侧壁上，所述第二侧墙的材料的介电常数小于或等于5；
刻蚀阻挡层，位于所述第一源漏掺杂区和第二源漏掺杂区、以及所述基底的表面，所述刻蚀阻挡层的材料由所述第二侧墙的材料经改性处理形成，所述改性处理用于提高刻蚀阻挡层材料的致密度；
层间介质层，位于所述第一栅极结构和第二栅极结构侧部的基底上，所述层间介质层覆盖所述第二侧墙的侧壁以及所述刻蚀阻挡层，且所述第二栅极结构的侧壁与层间介质层围成空气隙。
20.如权利要求19所述的半导体结构，其特征在于，沿垂直于所述第二栅极结构的侧壁的方向，所述空气隙的宽度为
Figure FDA0002342712130000051
至
Figure FDA0002342712130000052
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