CN109285889B - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 78
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 91
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims description 37
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 238000001312 dry etching Methods 0.000 claims description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 9
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 8
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 8
- 150000001875 compounds Chemical class 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 230000003667 anti-reflective effect Effects 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 229910000077 silane Inorganic materials 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 19
- 230000009977 dual effect Effects 0.000 description 10
- 230000009286 beneficial effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 230000002349 favourable effect Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910000167 hafnon Inorganic materials 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
一种半导体结构及其形成方法，方法包括：基底；在基底上形成若干牺牲层；在牺牲层侧壁形成侧墙，在相邻牺牲层和侧墙之间形成第一开口；在第一开口底部形成抬高层，抬高层覆盖侧墙的部分侧壁；去除牺牲层，形成暴露出基底的第二开口；以侧墙为掩膜，刻蚀第一开口底部的抬高层和基底、以及第二开口底部的基底，形成双鳍部结构，双鳍部结构包括位于第一开口底部的第三开口、第三开口底部的连接部、以及位于第三开口和连接部两侧的鳍部，鳍部位于侧墙底部；形成双鳍部结构后，去除侧墙；去除侧墙后，形成横跨鳍部和第三开口的栅极结构，栅极结构覆盖鳍部顶部以及第三开口的部分侧壁和底部表面。所形成的晶体管能够抑制短沟道效应。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着超大规模集成电路(Ultra Large Scale Integration，ULSI)的快速发展，集成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，半导体器件的关键尺寸不断变小，芯片单位面积内的半导体器件数量不断增加，在半导体器件关键尺寸减小的同时，半导体器件图形也不断地细微化。
对于MOS晶体管，当MOS晶体管的沟道长度L缩短到可与源和漏耗尽区宽度之和(Ws+Wd)相比拟时，器件的特性受到影响。这种因沟道长度缩短而发生的对器件特性的影响，即为短沟道效应(Short Channel Effects，SCE)。短沟道效应使得MOS晶体管的性能变化且工作复杂化。
然而，现有技术形成的晶体管的短沟道效应仍较严重。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以抑制晶体管的短沟道效应。
为解决上述技术问题，本发明实施例提供一种导体结构的形成方法，包括：提供基底；在部分基底上形成若干牺牲层；在所述牺牲层的侧壁上形成侧墙，在相邻牺牲层和侧墙之间形成第一开口；在所述第一开口底部的基底上形成抬高层，所述抬高层覆盖部分侧墙的侧壁；去除所述牺牲层，形成暴露出基底的第二开口；以所述侧墙为掩膜，刻蚀第一开口底部的所述抬高层和基底、以及所述第二开口底部的基底，形成双鳍部结构，所述双鳍部结构包括位于第一开口底部的第三开口、第三开口底部的连接部、以及位于第三开口和连接部两侧的鳍部，所述鳍部位于侧墙底部；形成双鳍部结构之后，去除所述侧墙；去除所述侧墙之后，形成横跨鳍部和第三开口的栅极结构，且所述栅极结构覆盖所述鳍部顶部以及第三开口的部分侧壁和底部表面。
可选的，以所述侧墙为掩膜，刻蚀所述第二开口底部的基底，在所述基底内形成第四开口，所述第四开口底部的基底表面低于所述第三开口底部的连接部表面。
可选的，牺牲层的形成步骤包括：在所述基底上形成牺牲膜；图形化所述牺牲膜，形成所述牺牲层；所述牺牲膜的材料包括：无定形碳、光刻胶或者底部抗反射层；。
可选的，所述侧墙的形成步骤包括：在所述基底上、牺牲层的侧壁和顶部表面形成侧墙膜；去除位于基底上和牺牲层顶部表面的侧墙膜，形成所述侧墙。
可选的，所述侧墙的材料包括：氧化硅或者氮化硅。
可选的，所述侧墙的厚度为：5纳米～30纳米。
可选的，所述基底的材料包括：绝缘体上硅，所述绝缘体上硅包括第一基底部、第一基底部上的绝缘层以及位于绝缘层上的第二基底部；所述第二基底部的材料为单晶半导体材料。
可选的，以所述侧墙为掩膜，刻蚀所述第二开口底部的第二基底部，直至暴露出所述绝缘层为止。
可选的，所述单晶半导体材料包括：硅、硅锗、碳化硅或者或Ⅲ-Ⅴ族元素的单晶化合物。
可选的，所述抬高层的形成工艺包括：外延生长工艺；所述抬高层的材料包括：硅、硅锗、碳化硅或者或Ⅲ-Ⅴ族元素的单晶化合物。
可选的，所述抬高层的材料为硅时，所述外延生长工艺的参数包括：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。
可选的，所述抬高层的厚度为：5纳米～20纳米。
可选的，沿垂直于侧墙侧壁的方向上，所述抬高层的尺寸为：5纳米～25纳米。
可选的，刻蚀所述第一开口底部的所述抬高层和基底、以及所述第二开口底部的基底的工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：腔体压强为5毫托～30毫托，刻蚀气体包括CF4和N2，其中，CF4的流量为20标准毫升/分钟～100标准毫升/分钟，N2的流量为30标准毫升/分钟～80标准毫升/分钟，功率为400瓦～1000瓦，偏置电压为100伏～500伏。
可选的，所述鳍部的高度为：40纳米～50纳米。
可选的，所述连接部的厚度为：5纳米～20纳米。
相应的，本发明还提供一种半导体结构，包括：基底；位于基底上的双鳍部结构，所述双鳍部结构包括第三开口、位于第三开口底部的连接部、以及位于第三开口和连接部两侧的鳍部；横跨所述鳍部和第三开口的栅极结构，且所述栅极结构覆盖所述鳍部顶部以及第三开口的部分侧壁和底部表面。
可选的，所述连接部的厚度为：5纳米～20纳米。
可选的，所述鳍部的高度为：40纳米～50纳米；沿垂直于鳍部的延伸方向上，鳍部的尺寸为：5纳米～30纳米。
可选的，所述第三开口沿垂直于鳍部的延伸方向上的尺寸为：5纳米～25纳米。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在相邻牺牲层和侧墙之间形成第一开口，去除所述牺牲层，形成暴露出基底的第二开口。由于第一开口底部具有抬高层，因此，第一开口深度小于第二开口深度，则以所述侧墙为掩膜，刻蚀所述第一开口底部的所述抬高层和基底、以及所述第二开口底部的基底，有利于形成双鳍部结构，所述双鳍部结构包括第三开口、位于第三开口底部的连接部、以及位于第三开口和连接部两侧的鳍部。形成所述双鳍部结构之后，形成横跨鳍部和第三开口的栅极结构。所述栅极结构不仅覆盖鳍部的顶部表面，还覆盖第三开口的部分侧壁和底部表面，且所述栅极结构为连续的，因此，所述栅极结构覆盖双鳍部结构的面积较大，使得栅极结构对沟道区的控制能力较强，有利于抑制晶体管的短沟道效应。
本发明的技术方案提供半导体结构中，所述栅极结构横跨所述鳍部和第三开口，且所述栅极结构覆盖所述鳍部顶部以及第三开口的部分侧壁和底部表面，使得栅极结构对沟道区的控制能力较强，因此，有利于抑制晶体管的短沟道效应。
附图说明
图1是一种平面MOS晶体管的结构示意图；
图2是一种鳍式场效应晶体管的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，晶体管的短沟道效应较严重。
图1是一种平面MOS晶体管的结构示意图。
请参考图1，平面基底100，所述平面基底100上具有隔离层101，所述隔离层101暴露出部分平面基底100的顶部表面；位于平面基底100和隔离层101上的栅极结构102，所述栅极结构102覆盖部分基底100的顶部表面；位于所述栅极结构102两侧的基底100内的源漏掺杂区103。
然而，采用上述半导体结构性能较差，原因在于：
所述平面MOS晶体管结构中，栅极结构102下方为MOS晶体管的沟道区。由于所述栅极结构102仅覆盖部分基底100的顶部表面，因此，所述沟道区的沟道长度为沿源漏掺杂区103连线方向上，所述栅极结构102的尺寸。
然而，随着半导体器件集成度的提高，半导体器件的关键尺寸不断变小，相应的，栅极结构102的尺寸也不断减小，使得沟道长度也不断减小，使得源漏掺杂区103过于接近，因此，易发生短沟道效应，不利于提高MOS晶体管的性能。
一种降低短沟道效应的方法包括：增加沟道长度，于是，提出鳍式场效应晶体管，具体请参考图2。
图2是一种鳍式场效应晶体管的结构示意图。
请参考图2，基底200，所述基底200上具有鳍部201，所述基底200上还具有隔离层202，所述隔离层202的顶部表面低于鳍部201的顶部表面，且覆盖部分鳍部201的部分侧壁；横跨所述鳍部201的栅极结构203，所述栅极结构203覆盖鳍部201的部分侧壁和顶部表面；位于栅极结构203两侧鳍部201内的源漏掺杂区204。
所述鳍式场效应晶体管结构中，所述栅极结构203下方为鳍式场效应晶体管的沟道区。由于所述栅极结构203不仅覆盖鳍部201的顶部表面，还覆盖鳍部201的部分侧壁，因此，所述栅极结构203覆盖鳍部201的面积较大，使得所述栅极结构203对沟道区的控制能力较强，因此，有利于抑制短沟道效应。然而，随着半导体器件集成度的进一步提高，鳍式场效应晶体管改善短沟道效应的能力有限，使得晶体管的短沟道效应依然较严重，所述晶体管的性能较差。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述牺牲层的侧壁上形成侧墙，在相邻牺牲层和侧墙之间形成第一开口；在所述第一开口底部的基底上形成所述抬高层；去除所述牺牲层，形成暴露出基底的第二开口；以所述侧墙为掩膜，刻蚀第一开口底部的所述抬高层和基底、以及所述第二开口底部的基底，形成所述双鳍部结构；形成横跨鳍部和第三开口的所述栅极结构。所述方法形成的晶体管能够抑制短沟道效应。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供基底300。
在本实施例中，所述基底300的材料为SOI(绝缘体上硅)。在其他实施例中，所述基底的材料包括：锗、硅锗或者绝缘体上锗等半导体材料。
在本实施例中，所述基底300包括第一基底部301、位于第一基底部301上的绝缘层302以及位于绝缘层302上的第二基底部303，所述第一基底部301为SOI的底部硅层，所述第二基底部303为SOI衬底的顶部硅层。所述第一基底部301的材料为硅，所述绝缘层302的材料为氧化硅，所述第二基底部303的材料为硅。所述第二基底部303用于后续形成双鳍部结构。
在其他实施例中，所述第二基底部的材料为单晶半导体材料，如：硅锗、碳化硅或者或Ⅲ-Ⅴ族元素的单晶化合物。
所述第二基底部303的厚度为：40纳米～50纳米。所述第二基底部303的厚度决定后续形成的双鳍部结构中鳍部的最大高度。
在本实施例中，所述基底300上具有第一停止层304以及位于第一停止层304上的第二停止层305，所述第二停止层305的材料与第一停止层304的材料不同。在其他实施例中，所述基底上仅具有第二停止层；或者所述基底上不具有第一停止层和第二停止层。
所述第二停止层305的作用包括：一方面作为后续形成牺牲层时起到刻蚀停止的作用；另一方面用于后续外延形成抬高层。
所述第二停止层305的材料为单晶半导体材料。在本实施例中，所述第二停止层305的材料为硅，在其他实施例中，所述第二停止层的材料包括：硅锗、碳化硅或者或Ⅲ-Ⅴ族元素的单晶化合物。
所述第二停止层305的形成工艺包括：炉管工艺或者化学气相沉积工艺。
所述第二停止层305的厚度较薄，后续去除牺牲层时第二停止层305可能被磨穿，使得位于第二停止层305下方的基底300的顶部可能受到损伤。为了防止第二停止层305被磨穿，在基底300上还形成了第一停止层304，所述第一停止层304的材料与第二停止层305的材料不同，使得第二停止层305与第一停止层304具有不同的选择比，使得后续去除牺牲层时对基底300的顶部损伤较小，有利于提高晶体管的性能。
所述第一停止层304的材料包括：氮化硅。所述第一停止层304用于后续形成芯轴结构时起到刻蚀停止的作用，对基底300进行保护。
后续在部分所述基底300上形成牺牲层，所述牺牲层的形成步骤包括：在所述基底300上形成牺牲膜；图形化所述牺牲膜，形成牺牲层。具体请参考图4至图5。
请参考图4，在所述第二停止层305上形成牺牲膜306。
所述牺牲膜306的材料包括：无定型碳、光刻胶或者底部抗反射层。
所述牺牲膜306的形成工艺包括：化学气相沉积工艺。
所述牺牲膜306用于后续形成牺牲层。
请参考图5，图形化所述牺牲膜306，形成牺牲层307。
所述牺牲层307的形成步骤包括：在所述牺牲膜306上形成掩膜层，所述掩膜层顶部暴露出部分牺牲膜306的顶部表面；以所述掩膜层为掩膜，刻蚀所述牺牲膜306，直至暴露出第二停止层305的顶部表面，形成牺牲层307。
所述掩膜层的材料包括：氮化硅，所述掩膜层的形成工艺包括：化学气相沉积工艺。
刻蚀所述牺牲膜306的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
所述牺牲层307的位置用于定义后续双鳍部结构的位置。
形成所述牺牲层307之后，包括：在所述牺牲层307的侧壁上形成侧墙。所述侧墙的形成步骤包括：在所述基底上、牺牲层的侧壁和顶部表面形成侧墙膜；去除位于基底上和牺牲层顶部表面的侧墙膜，形成所述侧墙。具体请参考图6至图7。
请参考图6，在所述基底300表面、以及牺牲层307的侧壁和顶部表面形成侧墙膜308。
所述侧墙膜308的材料包括：氧化硅或者氮化硅。所述侧墙膜308的形成工艺包括：化学气相沉积工艺。
所述侧墙膜308的厚度为：5纳米～30纳米，所述侧墙膜308用于后续形成侧墙。
请参考图7，去除基底300以及牺牲层307顶部表面的侧墙膜308，在所述牺牲层307的侧壁上形成侧墙309，在相邻牺牲层307和侧墙309之间形成第一开口331。
去除基底300以及牺牲层307顶部表面的侧墙膜308的工艺包括：干法刻蚀工艺。
去除基底300顶部表面的侧墙膜308，暴露出第二停止层305的顶部表面，有利于后续在第二停止层305上形成抬高层。
去除牺牲层307顶部表面的侧墙膜308，暴露出牺牲层307的顶部表面，有利于后续去除牺牲层307。
所述侧墙309的厚度由侧墙膜308的厚度所决定，所述侧墙309的厚度为：5纳米～30纳米，选择所述侧墙309的厚度的意义在于：若所述侧墙309的厚度小于5纳米，使得后续形成的双鳍部结构的性能较差，不利于提高半导体器件的性能；若所述侧墙309的厚度大于30纳米，使得后续形成的双鳍部结构内第三开口沿垂直于侧墙309侧壁方向上的尺寸过小，不利于后续在所述第三开口内形成栅极结构。
第一开口331底部暴露出第二停止层305的表面，有利于后续在所述第一开口331底部的第二停止层305上形成抬高层。
请参考图8，在所述第一开口331底部的第二停止层305上形成抬高层310，所述抬高层310覆盖侧墙309的部分侧壁。
在本实施例中，所述基底300上具有第二停止层305，所述抬高层310位于第二停止层305表面。在其他实施例中，所述基底不具有第二停止层，直接在基底表面形成抬高层。
所述抬高层310的形成工艺包括：外延生长工艺。在本实施例中，所述抬高层310的材料为硅。在其他实施例中，所述抬高层的材料包括：硅锗、碳化硅或者或Ⅲ-Ⅴ族元素的单晶化合物。
在本实施例中，所述抬高层310的材料为硅，所述外延生长工艺的参数包括：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。
采用外延生长工艺在所述第二停止层305上形成抬高层310，可通过控制所述外延生长工艺的工艺参数，形成不同厚度的所述抬高层310，且所述抬高层310的厚度能够精确控制。
所述抬高层310的厚度为：5纳米～20纳米。所述抬高层310的厚度决定后续形成的双鳍部结构中连接部的厚度。
选择所述抬高层310的厚度的意义在于：若所述抬高层310的厚度小于5纳米，使得后续形成的双鳍部结构中的连接部的厚度过小，不利于提高半导体器件的饱和驱动电流；若所述抬高层310的厚度大于20纳米，使得后续形成的双鳍部结构中的连接部的厚度过大，使得后续形成的栅极结构的沟道区长度较小，使得晶体管的短沟道效应依然严重。
沿垂直于侧墙309侧壁的方向上，所述抬高层310的尺寸为：5纳米～25纳米，所述抬高层310沿垂直于侧墙309侧壁的方向上的尺寸决定后续形成的双鳍部结构中第三开口沿垂直于双鳍部结构中鳍部延伸方向上的尺寸。
选择所述抬高层310沿垂直于侧墙309侧壁的方向上的尺寸的意义在于：若所述抬高层310沿垂直于侧墙309侧壁的方向上的尺寸小于5纳米，使得后续形成的双鳍部结构内的第三开口沿垂直于双鳍部结构中鳍部延伸方向上的尺寸过小，不利于后续在所述第三开口内形成栅极结构；若所述抬高层310沿垂直于侧墙309侧壁的方向上的尺寸大于25纳米，使得后续形成的双鳍部结构内的第三开口沿垂直于双鳍部结构内鳍部延伸方向上的尺寸过大，不利于提高晶体管的集成度。
在本实施例中，形成所述抬高层310之后，去除所述牺牲层307，形成暴露出第二停止层305的第二开口。具体请参考图9。
请参考图9，形成所述抬高层310之后，去除所述牺牲层307，形成暴露出第二停止层305的第二开口341。
去除所述牺牲层307的工艺包括：干法刻蚀工艺或者灰化工艺。
在本实施例中，去除所述牺牲层307，所述第二开口341底部暴露出第二停止层305表面。在其他实施例中，去除部分牺牲层，所述第二开口底部暴露出牺牲层。
所述第二开口341底部暴露出第二停止层305，而所述第一开口331底部的第二停止层305上具有抬高层，使得后续以侧墙309为掩膜，刻蚀所述第一开口331底部的抬高层310和第二基底部303、以及第二开口341底部的第二基底部303，直至暴露出绝缘层302时，第一开口331底部仍有部分第二基底部303，有利于后续形成双鳍部结构。
在其他实施例中，去除部分所述牺牲层，形成暴露出牺牲层的第二开口之后，形成所述抬高层。
请参考图10和图11，图11为图10中区域1的立体图，图10为图11沿AA1的剖面图，以所述侧墙309为掩膜，刻蚀第一开口331底部抬高层310和第二基底部303、以及第二开口341底部的第二基底部303，直至暴露出绝缘层302，形成双鳍部结构311，所述双鳍部结构311包括第三开口371、位于第三开口371底部的连接部361、以及位于第三开口371和连接部361两侧的鳍部351；形成所述双鳍部结构311之后，去除双鳍部结构311顶部表面的侧墙309、第一停止层304和第二停止层305，暴露出双鳍部结构311的顶部表面。
以所述侧墙309为掩膜，刻蚀第一开口331底部抬高层310和第二基底部303、以及第二开口341底部的第二基底部303的工艺包括：各向异性干法刻蚀工艺；所述各向异性干法工艺的参数包括：腔体压强为5毫托～30毫托，刻蚀气体包括CF4和N2，其中，CF4的流量为20标准毫升/分钟～100标准毫升/分钟，N2的流量为30标准毫升/分钟～80标准毫升/分钟，功率为400瓦～1000瓦，偏置电压为100伏～500伏。
由于第一开口331底部具有抬高层310，因此，所述第一开口331的深度小于第二开口341的深度，使得以侧墙309为掩膜，刻蚀第一开口331底部抬高层310和第二基底部303、以及第二开口341底部的第二基底部303，第二开口341底部暴露出绝缘层302时，而第一开口331下方仍残留部分第二基底部303。所述第一开口331下方残留的部分第二基底部303用于形成双鳍部结构331中的连接部361，所述连接部361上第二基底部303被去除，有利于形成第三开口371。
以所述侧墙309为掩膜，刻蚀第一开口331底部抬高层310和第二基底部303、以及第二开口341底部的第二基底部303时，由于所述侧墙309覆盖部分第二基底部303，使得侧墙309下方的第二基底部303不被刻蚀。所述侧墙309下方的第二基底部303用于形成双鳍部结构311中的鳍部351。
所述连接部361的厚度为：5纳米～20纳米。而所述连接部361的厚度是由所述抬高层310的厚度所决定。
选择所述连接部361的厚度的意义在于：若所述连接部361的厚度小于5纳米，不利于提高半导体器件的饱和驱动电流；若所述连接部361的厚度大于20纳米，使得所形成的晶体管的沟道长度仍较小，使得晶体管的短沟道效应仍较严重。
所述鳍部351的高度为：40纳米～50纳米。
选择所述鳍部351的高度的意义在于：若所述鳍部351的最大高度小于40纳米，使得晶体管的沟道长度仍较小，使得晶体管的短沟道效应依然较严重，不利于提高晶体管的性能；若所述鳍部351的高度大于50纳米，使得工艺过程中易产生缺陷，且不利于后续介质层的填充。
以侧墙309为掩膜，刻蚀第二开口341底部的第二基底部303，直至暴露出绝缘层302，在所述第二基底部303内形成第四开口381。所述第四开口381底部的绝缘层302的顶部表面低于第三开口371底部的连接部361的表面。
去除所述双鳍部结构311顶部表面的侧墙309、第一停止层304和第二停止层305的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
请参考图12，去除所述双鳍部结构311顶部表面的侧墙309、第一停止层304和第二停止层305之后，形成横跨所述鳍部351和第三开口371的栅极结构313，且所述栅极结构313覆盖鳍部351的顶部和第三开口371的部分侧壁和底部表面。
需要说明的是，图12是在图11基础上的结构示意图。
所述栅极结构313包括：栅介质层(图中未标出)以及位于栅介质层上的栅极层(图中未标出)。所述栅介质层位于鳍部351部分顶部表面、以及第三开口371侧壁和底部表面。
在本实施例中，所述栅介质层的材料为：氧化硅，所述栅极层的材料为硅。在其他实施例中，所述栅介质层的材料为高K介质材料，所述高K介质材料的介电常数大于3.9，例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。所述栅极层的材料为金属，例如Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
由于所述栅极结构313不仅覆盖所述鳍部351的顶部表面，还覆盖第三开口371的侧壁和底部表面，且所述栅极结构313为连续的，因此，所述栅极结构313覆盖双鳍部结构311的面积较大，使得栅极结构313对沟道区的控制能力较强，有利于抑制晶体管的短沟道效应。
形成所述栅极结构313之后，还包括：在所述栅极结构313两侧的双鳍部结构311内形成源漏掺杂区。
所述源漏掺杂区的形成步骤包括：在所述栅极结构313两侧的双鳍部结构311内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层内掺入掺杂离子，形成源漏掺杂区。
所述外延层的材料和掺杂离子均与晶体管的类型相关，若所述晶体管为PMOS晶体管时，所述外延层的材料为：硅锗或者硅，所述掺杂离子为：P型离子，如：硼离子。若所述晶体管为NMOS晶体管时，所述外延层的材料为碳化硅或者硅，所述掺杂离子为：N型离子，如：磷离子、砷离子。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图12，包括：
基底300(见图10)；
位于基底300上的双鳍部结构311，所述双鳍部结构包括：第三开口371、位于第三开口371底部的连接部361、以及位于第三开口371和连接部361两侧的鳍部351；
横跨所述鳍部351和第三开口371的栅极结构313，所述栅极结构313覆盖所述鳍部351顶部以及第三开口371的部分侧壁和底部表面。
所述连接部361的厚度为：5纳米～20纳米。
所述鳍部351的高度为：40纳米～50纳米。
所述第三开口371沿垂直于鳍部351的延伸方向上的尺寸为：5纳米～25纳米。
沿垂直于鳍部351的延伸方向上，鳍部351的尺寸为：5纳米～30纳米。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在部分基底上形成若干牺牲层；
在所述牺牲层的侧壁上形成侧墙，在相邻牺牲层和侧墙之间形成第一开口；
在所述第一开口底部的基底上形成抬高层，所述抬高层覆盖侧墙的部分侧壁；
去除所述牺牲层，形成暴露出基底的第二开口；
以所述侧墙为掩膜，刻蚀第一开口底部的所述抬高层和基底、以及所述第二开口底部的基底，形成双鳍部结构，所述双鳍部结构包括位于第一开口底部的第三开口、第三开口底部的连接部以及位于第三开口和连接部两侧的鳍部，所述鳍部位于侧墙底部；
形成双鳍部结构之后，去除所述侧墙；
去除所述侧墙之后，形成横跨鳍部和第三开口的栅极结构，且所述栅极结构覆盖所述鳍部顶部以及第三开口的部分侧壁和底部表面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述侧墙为掩膜，刻蚀所述第二开口底部的基底，在所述基底内形成第四开口，所述第四开口底部的基底表面低于所述第三开口底部的连接部表面。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，牺牲层的形成步骤包括：在所述基底上形成牺牲膜；图形化所述牺牲膜，形成所述牺牲层；所述牺牲膜的材料包括：无定形碳、光刻胶或者底部抗反射层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的形成步骤包括：在所述基底上、牺牲层的侧壁和顶部表面形成侧墙膜；去除位于基底上和牺牲层顶部表面的侧墙膜，形成所述侧墙。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的材料包括：氧化硅或者氮化硅。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的厚度为：5纳米～30纳米。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底的材料包括绝缘体上硅，所述绝缘体上硅包括第一基底部、第一基底部上的绝缘层以及位于绝缘层上的第二基底部；所述第二基底部的材料为单晶半导体材料。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，以所述侧墙为掩膜，刻蚀所述第二开口底部的第二基底部，直至暴露出所述绝缘层为止。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述单晶半导体材料包括：硅、硅锗、碳化硅或者Ⅲ-Ⅴ族元素的单晶化合物。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述抬高层的形成工艺包括：外延生长工艺；所述抬高层的材料包括：硅、硅锗、碳化硅或者Ⅲ-Ⅴ族元素的单晶化合物。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述抬高层的材料为硅时，所述外延生长工艺的参数包括：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述抬高层的厚度为：5纳米～20纳米。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于侧墙侧壁的方向上，所述抬高层的尺寸为：5纳米～25纳米。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀第一开口底部的所述抬高层和基底、以及所述第二开口底部的基底的工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：腔体压强为5毫托～30毫托，刻蚀气体包括CF4和N2，其中，CF4的流量为20标准毫升/分钟～100标准毫升/分钟，N2的流量为30标准毫升/分钟～80标准毫升/分钟，功率为400瓦～1000瓦，偏置电压为100伏～500伏。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述鳍部的高度为：40纳米～50纳米。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述连接部的厚度为：5纳米～20纳米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710597803.3A CN109285889B (zh) | 2017-07-20 | 2017-07-20 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201710597803.3A CN109285889B (zh) | 2017-07-20 | 2017-07-20 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109285889A CN109285889A (zh) | 2019-01-29 |
| CN109285889B true CN109285889B (zh) | 2021-07-13 |
Family
ID=65185463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710597803.3A Active CN109285889B (zh) | 2017-07-20 | 2017-07-20 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109285889B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109285876B (zh) * | 2017-07-20 | 2021-08-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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| CN101366122A (zh) * | 2004-09-23 | 2009-02-11 | 英特尔公司 | U栅晶体管和制造方法 |
| CN104701184A (zh) * | 2015-03-20 | 2015-06-10 | 上海华力微电子有限公司 | 形成多鳍结构场发射晶体管的方法 |
| CN109285876A (zh) * | 2017-07-20 | 2019-01-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2017
- 2017-07-20 CN CN201710597803.3A patent/CN109285889B/zh active Active
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| CN109285876A (zh) * | 2017-07-20 | 2019-01-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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|---|---|
| CN109285889A (zh) | 2019-01-29 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |