CN104701184A - 形成多鳍结构场发射晶体管的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 27
- 239000010703 silicon Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000012212 insulator Substances 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 229910004541 SiN Inorganic materials 0.000 claims description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 12
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910052718 tin Inorganic materials 0.000 claims description 12
- 238000010276 construction Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 abstract 1
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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Abstract
本发明提供了一种形成多鳍结构场发射晶体管的方法，包括：依次形成绝缘体层、硅层和第一硬掩膜层；形成第一硬掩膜层的掩膜图案；沉积第二硬掩膜层，并且对第二硬掩膜层进行刻蚀以便在掩膜图案的侧壁上形成掩膜侧壁；利用掩膜图案和掩膜侧壁对硅层进行第一次刻蚀，从而在掩膜侧壁外侧形成硅层中的凹槽；去除掩膜图案；利用掩膜侧壁对硅层进行第二次刻蚀，从而完全去除凹槽下方的硅层，并且在与掩膜图案相对应的位置形成鳍结构凹槽，从而获取硅层经过第一次刻蚀和第二次刻蚀之后得到的U型结构。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种形成多鳍结构场发射晶体管的方法。
背景技术
现在的多鳍(multiple fin)结构多为独立的鳍连接到同一个源漏焊盘(S/Dpad)上。现有技术中，现有的专利申请对于U形沟道结构，都是采用两次刻蚀分别形成鳍的两个侧面。
由此，根据现有技术的形成多鳍结构场发射晶体管的方法比较复杂，而且由于采用两次刻蚀分别形成鳍的两个侧面，所以鳍的两个侧面的对称性有时候并不理想。
所以，希望能够提供一种能够简化鳍结构形成工艺并且使得鳍侧壁的对称性较好的形成多鳍结构场发射晶体管的方法。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够简化鳍结构形成工艺并且使得鳍侧壁的对称性较好的形成多鳍结构场发射晶体管的方法。
为了实现上述技术目的，根据本发明，提供了一种形成多鳍结构场发射晶体管的方法，包括：依次形成绝缘体层、硅层和第一硬掩膜层；形成第一硬掩膜层的掩膜图案；沉积第二硬掩膜层，并且对第二硬掩膜层进行刻蚀以便在掩膜图案的侧壁上形成掩膜侧壁；利用掩膜图案和掩膜侧壁对硅层进行第一次刻蚀，从而在掩膜侧壁外侧形成硅层中的凹槽；去除掩膜图案；利用掩膜侧壁对硅层进行第二次刻蚀，从而完全去除凹槽下方的硅层，并且在与掩膜图案相对应的位置形成鳍结构凹槽，从而获取硅层经过第一次刻蚀和第二次刻蚀之后得到的U型结构。
优选地，所述形成多鳍结构场发射晶体管的方法还包括：去除掩膜侧壁。
优选地，第一次刻蚀得到的凹槽的深度不小于10nm。
优选地，第一次刻蚀得到的凹槽的深度等于鳍的宽度。
优选地，第一硬掩膜层的材料是选自SiN、SiON、SiO2、TiN、BN、无定形碳的单层。
优选地，第一硬掩膜层的材料是由SiN、SiON、SiO2、TiN、BN、无定形碳中的两种或多种形成的多层结构。
优选地，第二硬掩膜层的材料是选自SiN、SiON、SiO2、TiN、BN、无定形碳等的单层。
优选地，第二硬掩膜层的材料是由SiN、SiON、SiO2、TiN、BN、无定形碳中的两种或多种形成的多层结构。
优选地，一个U型结构的U形沟道的只连接到一个源漏焊盘上。
优选地，多个U形沟道连接在同一个源漏焊盘上。
本发明通过对硬质掩膜结构的优化，在绝缘体上硅晶圆上刻蚀形成具有一定高度差的台阶结构，进而得到U形沟道的多鳍结构；其中鳍的两个侧面经过一次刻蚀形成，不仅简化了鳍结构形成工艺，而且鳍侧壁的对称性较好。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1至图6示意性地示出了根据本发明优选实施例的形成多鳍结构场发射晶体管的方法的各个步骤。
图7至图9示意性地示出了根据本发明优选实施例的形成多鳍结构场发射晶体管的方法的改进方案。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图1至图6示意性地示出了根据本发明优选实施例的形成多鳍结构场发射晶体管的方法的各个步骤。
如图1至图6所示，根据本发明优选实施例的形成多鳍结构场发射晶体管的方法包括：
依次形成绝缘体层10、硅层20和第一硬掩膜层30，如图1所示；
形成第一硬掩膜层30的掩膜图案31，如图2所示；
沉积第二硬掩膜层，并且对第二硬掩膜层进行刻蚀以便在掩膜图案31的侧壁上形成掩膜侧壁40，如图3所示；
利用掩膜图案31和掩膜侧壁40对硅层20进行第一次刻蚀，从而在掩膜侧壁40外侧形成硅层20中的凹槽50，如图4所示；优选地，第一次刻蚀得到的凹槽50的深度不小于10nm，优选地，第一次刻蚀得到的凹槽50的深度应接近鳍的宽度。
去除掩膜图案31，如图5所示；
利用掩膜侧壁40对硅层20进行第二次刻蚀，从而完全去除凹槽50下方的硅层，并且在与掩膜图案31相对应的位置形成鳍结构凹槽60，从而获取硅层20经过第一次刻蚀和第二次刻蚀之后得到的U型结构70，如图6所示。
此后，可以去除掩膜侧壁40。
优选地，第一硬掩膜层30的材料是选自SiN、SiON、SiO2、TiN、BN、无定形碳等的单层，或者第一硬掩膜层30的材料是由SiN、SiON、SiO2、TiN、BN、无定形碳中的两种或多种形成的多层结构。
同样优选地，第二硬掩膜层的材料是选自SiN、SiON、SiO2、TiN、BN、无定形碳等的单层，或者第二硬掩膜层的材料是由SiN、SiON、SiO2、TiN、BN、无定形碳中的两种或多种形成的多层结构。
在本发明中，在绝缘体上硅晶圆上形成具有U形沟道的多鳍结构，其中鳍的两个侧面经过一次刻蚀形成，不仅简化了鳍结构形成工艺，而且鳍侧壁的对称性较好。
进一步地，图7至图9示意性地示出了根据本发明优选实施例的形成多鳍结构场发射晶体管的方法的改进方案。
可以设计一个U型结构70的U形沟道的只连接到一个源漏焊盘上，同时设计使得多个U形沟道连接在同一个源漏焊盘上，如图9的俯视图所示。在此情况下，可以在如图7所示的多个U型结构70上形成多晶硅栅极80，如图8和图9所示。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种形成多鳍结构场发射晶体管的方法，其特征在于包括：
依次形成绝缘体层、硅层和第一硬掩膜层；
形成第一硬掩膜层的掩膜图案；
沉积第二硬掩膜层，并且对第二硬掩膜层进行刻蚀以便在掩膜图案的侧壁上形成掩膜侧壁；
利用掩膜图案和掩膜侧壁对硅层进行第一次刻蚀，从而在掩膜侧壁外侧形成硅层中的凹槽；
去除掩膜图案；
利用掩膜侧壁对硅层进行第二次刻蚀，从而完全去除凹槽下方的硅层，并且在与掩膜图案相对应的位置形成鳍结构凹槽，从而获取硅层经过第一次刻蚀和第二次刻蚀之后得到的U型结构。
2.根据权利要求1所述的形成多鳍结构场发射晶体管的方法，其特征在于还包括：去除掩膜侧壁。
3.根据权利要求1或2所述的形成多鳍结构场发射晶体管的方法，其特征在于，第一次刻蚀得到的凹槽的深度不小于10nm。
4.根据权利要求1或2所述的形成多鳍结构场发射晶体管的方法，其特征在于，第一次刻蚀得到的凹槽的深度等于鳍的宽度。
5.根据权利要求1或2所述的形成多鳍结构场发射晶体管的方法，其特征在于，第一硬掩膜层的材料是选自SiN、SiON、SiO2、TiN、BN、无定形碳的单层。
6.根据权利要求1或2所述的形成多鳍结构场发射晶体管的方法，其特征在于，第一硬掩膜层的材料是由SiN、SiON、SiO2、TiN、BN、无定形碳中的两种或多种形成的多层结构。
7.根据权利要求1或2所述的形成多鳍结构场发射晶体管的方法，其特征在于，第二硬掩膜层的材料是选自SiN、SiON、SiO2、TiN、BN、无定形碳等的单层。
8.根据权利要求1或2所述的形成多鳍结构场发射晶体管的方法，其特征在于，第二硬掩膜层的材料是由SiN、SiON、SiO2、TiN、BN、无定形碳中的两种或多种形成的多层结构。
9.根据权利要求1或2所述的形成多鳍结构场发射晶体管的方法，其特征在于，一个U型结构的U形沟道的只连接到一个源漏焊盘上。
10.根据权利要求1或2所述的形成多鳍结构场发射晶体管的方法，其特征在于，多个U形沟道连接在同一个源漏焊盘上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201510125943.1A CN104701184A (zh) | 2015-03-20 | 2015-03-20 | 形成多鳍结构场发射晶体管的方法 |
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|---|---|---|---|
| CN201510125943.1A CN104701184A (zh) | 2015-03-20 | 2015-03-20 | 形成多鳍结构场发射晶体管的方法 |
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|---|---|
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|---|---|---|---|
| CN201510125943.1A Pending CN104701184A (zh) | 2015-03-20 | 2015-03-20 | 形成多鳍结构场发射晶体管的方法 |
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