CN104425284B - 基体鳍式场效晶体管不依赖栅极长度的气孔上覆硅架构 - Google Patents
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Abstract
本发明涉及基体鳍式场效晶体管不依赖栅极长度的气孔上覆硅架构，其提供用于制造集成电路以及鳍式场效晶体管晶体管于基体基板上的方法，其中，主动通道区域以绝缘体隔绝该基板。一种用于制造集成电路的方法，包括形成鳍式结构覆盖于半导体基板上，每个鳍式结构包括通道材料并且从第一末端到第二末端朝纵向延伸。该方法沉积锚固材料于该鳍式结构上方。该方法包括凹陷该锚固材料以形成邻接该鳍式结构的沟槽，其中，该锚固材料与每个鳍式结构的该第一末端以及该第二末端维持接触。进一步来说，该方法以不依赖栅极长度的蚀刻程序于该半导体基板以及每个鳍式结构的该通道材料间形成空隙，其中，每个鳍式结构的该通道材料悬挂在该半导体基板上方。
Description
技术领域
本揭露大致上涉及用于制造集成电路的方法，尤指涉及用于制造具有鳍式场效晶体管(FinFET)装置在基体基板(bulk substrate)上而通道区域与该基板隔绝的集成电路的方法。
背景技术
当集成电路的临界尺寸(critical dimensions)持续缩小时，平面与非平面晶体管结构都面临的共通难点是源极至漏极漏电流(source-to-drain leakage)。通常，环形(halo)或击穿(punchthrough)植入物被使用作为邻近或位于该通道区域下的反掺杂(counterdoped)区域，以最小化源极至漏极漏电流。然而，这类植入物的形式通常导致该通道区域的不良掺杂或是伤害。进一步来说，这些植入物经常不足以抑制源极至漏极漏电流。
一种用于抑制平面晶体管结构中的源极至漏极漏电流的程序(process)为使用“气孔上覆硅”(silicon-on-nothing)或“SON”技术以形成位于栅极下的绝缘体。迄今为止，这样的程序一直无法有效地用于非平面多栅极(multigate)场效晶体管装置，于本文一般称为FinFET。该平面SON程序该晶体管通道材料下形成空隙(void)，同时从上方利用已形成的栅极锚固(anchoring)该晶体管通道材料。但是，对于基体FinFET而言，在SON程序空隙形成期间于晶体管通道材料上方的栅极会导致数个缺点，包括依赖栅极长度的移除(removal)程序。
因此，需要提供用于制造具有减低源极至漏极漏电流的FinFET装置的集成电路的方法。进一步来说，需要提供用于制造具有通道区域与基板隔绝的基体FinFET晶体管的方法。也需要提供使用不依赖栅极长度的蚀刻制程用于制造形成空隙于主动通道区域下的基体FinFET晶体管的方法。更进一步来说，从后述的实施方式以及随附的权利要求书，配合所附图式以及前述的技术领域和背景技术，其他需要的特征以及特性将变得显而易见。
发明内容
提供用于制造集成电路以及具有隔离的通道区域的FinFET晶体管的方法。根据示范实施例，一种用于制造集成电路的方法包括形成鳍式结构覆盖于半导体基板上。每个鳍式结构包括通道材料并且从第一末端到第二末端朝纵向延伸。该方法使用STI区域作为用于悬挂的鳍式结构(suspended fin structure)的锚固材料。该方法包括凹陷(recessing)该锚固材料以形成邻接该鳍式结构的沟槽(trench)，以及该锚固材料与每个鳍式结构的该第一末端以及该第二末端维持接触。该方法进一步包括以不依赖栅极长度的蚀刻程序(etching process)于该半导体基板以及每个鳍式结构的通道材料间形成空隙，其中，每个鳍式结构的通道材料悬挂在该半导体基板上方。
提供用于制造集成电路以及具有隔离的通道区域的FinFET晶体管的方法。根据一个实施例，一种用于制造集成电路的方法包括形成鳍部覆盖于半导体基板上，其中，该鳍部包括通道材料。该方法以不依赖栅极长度的牺牲蚀刻程序于该通道材料以及该半导体基板间形成空隙，以隔离该通道材料。该方法进一步包括在形成该空隙后，形成覆盖在该鳍部上的栅极结构。
根据另一实施例，提供用于制造集成电路的方法。用于制造集成电路的该方法包括形成鳍部覆盖在半导体基板上。该鳍部包括具有侧壁(sidewall)的牺牲层以及覆盖在该牺牲层上的通道材料。该方法包括蚀刻通过该牺牲层的侧壁以及于该通道材料以及该半导体基板间形成空隙于该鳍部中。进一步来说，该方法包括沉积介电材料于该空隙，以产生于该通道材料下的绝缘区块。
附图说明
以下将配合所附图式描述用于制造集成电路以及具有通道区域隔离的FinFET的方法的实施例，其中，相同的元件符号表示相同的元件，以及其中：
图1-11为根据范例实施例图示集成电路的一部分以及用于制造该集成电路的方法，其中：
图1、图2、图4-图9以及图11为以剖面图图示该集成电路的一部分以及图1-图11的方法的步骤；
图3为图2的集成电路中绘示该鳍式结构的末端的部分的俯视图；以及
图10为图8的集成电路中绘示该鳍式结构的通道区域的支撑的部分的俯视图；以及
图12-图13以及图14-图15为以剖面图图示用于形成栅极结构在图9以及图10的集成电路的该部分上方的程序的两个实施例。
符号说明
100 集成电路
102 半导体基板
104 上表面
106 牺牲层
108 通道材料
110 遮罩
116 鳍式结构
118 沟槽
120 侧壁
124 纵轴
126 第一末端
128 第二末端
132 介电材料
134 选定部分
136 非选定部分
140 遮罩层
142 间隙
150 介电材料
156 沟槽
158 表面
160 双头箭号
166 侧壁
170 空隙
176 介电材料
180 隔离区块
182 沟槽
183 沟槽
184 降低表面
185 降低表面
190 栅极结构
192 栅极盖
194 部分。
具体实施方式
下列实施方式在本质上仅为示范，并非意图限制此处所请求保护的用于制造集成电路的方法。此外，也无意图受到先前所述的技术领域、背景技术或是发明内容或是下列实施方式中所提出的任何表现或隐含的理论所限制。
根据本文的各种实施例，提供用于制造具有隔离通道区域的FinFET结构的集成电路的方法。大致上，下列实施例涉及形成包括例如是FinFET或是其他非平面晶体管的鳍式结构的集成电路。于习知的FinFET程序中，鳍式结构从半导体基板形成并形成于该半导体基板上方。习知FinFET通常会发生源极至漏极漏电流或是击穿漏电流。环形或是击穿植入物形成作为邻近或位于该通道区域下的反掺杂区域，用以最小化源极至漏极漏电流。然而，这类植入物的成形通常导致通道区域的不良掺杂其他伤害。进一步来说，对于极短通道装置(例如是具有小于20纳米的通道长度的装置)而言，这些植入物通常不足以抑制源极至漏极漏电流。
相较之下，本文所描述的用于制造集成电路的方法藉由隔离未掺杂的主动鳍式通道区域而抑制源极至漏极漏电流。本文所描述的该方法在栅极结构形成在该通道区域上方前在鳍式通道区域下形成空隙。因此，该空隙形成程序并不依赖栅极长度，也就是，对于所有装置都相同而无关栅极长度。更进一步，本文所描述的方法提供藉由蚀刻来自鳍式结构的面部(而非鳍式结构的端部)的通道区域下方的牺牲材料而在鳍式通道区域下形成空隙。此特殊的策略有助于使鳍式结构具有相同的宽度以及不同的长度，因为它对于所有鳍部提供相同的蚀刻时间。进一步来说，此方法提供对于空隙使用介电材料的改进填充，用以隔离该通道区域。范例方法在形成栅极结构(例如是牺牲或伪(dummy)栅极)于鳍式结构上方前形成位于鳍式通道区域下的空隙。
图1-11为根据本文的各种实施例相继地图示用于制造具有拥有隔离通道区域的FinFET结构的集成电路的方法。图示为半图解式(semi-diagrammatic)并且不按比例(scale)，特别是，图中某些尺寸为了图示清楚而加以夸大。同样，尽管附图中的视图为了方便描述而大致以相同的方向图示，但仍以任意的方式描绘附图。大致上，可用任何方位操作集成电路。于设计中的各种步骤以及集成电路的元件为众所皆知，因此，为了简洁起见，许多习知步骤将于本文中仅简短的提起或完全省略，不提供众所皆知的程序细节。进一步来说，应注意的是，集成电路包括多种数量的元件，并且图中所显示的单一元件可能为多个元件的代表。
回到图1，于范例实施例中，制造集成电路100的程序从提供半导体基板102开始。范例半导体基板102为如常用于半导体工业中的硅材料，例如是相对的纯硅以及混合其他元素(锗、碳等等)的硅。或者，该半导体材料可为锗、砷化镓或同等物。进一步来说，半导体基板102可视需要地包括外延层(epitaxial layer)(epi layer)。半导体基板102具有上表面104。
牺牲层(sacrificial layer)106根据已知程序形成覆盖于半导体基板102的上表面104上。本文所使用的“覆盖…上”(overlying)意指“在…上”(on)以及“在…上方”(over)。在这方面，牺牲层106可直接位于上表面104上，使得该牺牲层106与该上表面104实际接触，或者牺牲层106可位于上表面104上方，使得另一材料层，举例来说，另一半导体材料层，插设于该上表面104予该牺牲层106间。于范例实施例中，牺牲层106为硅锗(SiGe)并且在上表面104上外延成长大约5纳米(nm)到大约30纳米(nm)的厚度。如果牺牲层106与半导体基板102间(例如是介于SiGe与硅间)有晶格失配(lattice mismatch)的话，牺牲层106可形成作为应变层(strained layer)。
通道材料108形成覆盖在牺牲层106上。通道材料108可从任何适用于通道的材料形成。于示范的实施例中，该通道材料为在牺牲层106上外延成长大约20 nm到大约40 nm(例如是大约30 nm)的厚度的硅。如图所示，遮罩(mask)110(例如是光阻剂(photoresist))沉积在通道材料108上方并且被图案化(patterned)。可使用更先进的技术(例如是侧壁影像转移)以达成次10 nm(sub-10 nm)鳍部宽度并且向下至35 nm鳍部间距。
图2和图3所图示的是在执行干蚀刻程序(dry etch process)以形成鳍式结构116后部分完成的集成电路100。在鳍式结构116形成后，移除遮罩110。如图所示，该鳍式结构116藉由蚀刻沟槽118通过通道材料108、通过牺牲层106以及进入半导体基板102中而形成，通道材料108、牺牲层106以及半导体基板102标记于图1中。鳍式结构116形成有实质平行的侧壁120。如图3所示，鳍式结构116朝纵轴124的方向延伸，使得范例的侧壁120实质平行于纵轴124。进一步来说，每个鳍式结构116形成有第一末端126以及第二末端128。
如图4所示，介电材料132沉积在部分完成的集成电路100上方以填充沟槽118。介电材料132可藉由高深宽比程序(high aspect ratio process)(HARP)沉积。明确地说，介电材料132可为藉由化学气象沉积(chemical vapor deposition)(CVD)程序的方式沉积的氧化物，具有大于7:1高深宽比的间隙填充(gap-fill)能力。介电材料132通常被沉积以形成覆盖在鳍式结构116的上表面上的覆盖层(overburden)。可执行平坦化程序，例如是化学机械平坦化(CMP)，以移除鳍式结构116之上的全部材料。
鳍式结构116包括鳍式结构116的选定部分134以及鳍式结构116的非选定部分136。于制造过程中，鳍式结构116的选定部分134意在完成后存在于该集成电路中，而鳍式结构116的非选定部分136则在制造过程期间被移除。如图5所示，遮罩层140(例如是氮化硅硬遮罩)在介电质132以及鳍式结构116上方沉积及图案化。遮罩层140覆盖鳍式结构116的选定部分134并且暴露鳍式结构116的非选定部分136。遮罩层140就位后执行非等向性(anisotropic)蚀刻以移除鳍式结构116的非选定部分136。由于该蚀刻所产生的结果，间隙(gap)142形成并暴露半导体基板102。
请参阅图6，遮罩层140余留在局部完成的集成电路100上方并且以介电材料150(举例来说，例如是氧化硅)填充间隙142，此将形成浅沟槽隔离(STI)。当形成该STI时，介电材料150已存在于该集成电路制造过程。除了形成该STI外，介电材料150将在之后被用作为鳍式结构116在处理过程中的锚固材料(anchoring material)。于范例的实施例中，介电材料150为与介电材料132相同的材料。介电材料150可藉由包覆沉积(blanket deposition)程序沉积，并且在遮罩层140之上形成覆盖层部分。该覆盖层部分可由CMP来移除。图7中，图示的是在遮罩层140经过选择性地移除而暴露介电材料132的上端以及鳍式结构116的选定部分134中的鳍式结构116的上端后，局部完成的集成电路100。
图8图示在同时凹陷介电材料132以及150以形成邻接鳍式结构116的选定部分134中的鳍式结构116的沟槽156后，局部完成的集成电路100。进一步来说，介电材料150的凹陷表面158于牺牲层106之上形成于选定的高度，由双头箭号160所表示。如图所示，沟槽156曝露牺牲层106的侧壁166。
于图9和图10中，牺牲层106被选择性地移除以于每个鳍状结构116中的主动通道材料108与半导体基板102间形成空隙170。选择性蚀刻剂接触并蚀刻牺牲层106的暴露侧壁。因为鳍式结构116有相同的宽度，所以无论是否鳍式结构116具有多种长度，牺牲层106具有相同的宽度并且藉由暴露至该蚀刻剂于相同一致的持续时间而被完全移除。于范例的实施例中，牺牲层106为硅锗并且该选择性蚀刻剂为HCL。如图10所示，每个鳍式结构116于每个末端126及128与介电材料150接触并且被介电材料150支撑或被锚固。因此，空隙170可形成在通道材料108下方，而不会危害通道材料108的结构完整性。主动通道材料108在该STI绝缘材料150内形成悬桥件(suspended bridge)。
于图11中，介于通道材料108以及半导体基板102间的空隙170以介电材料176填充。如图所示，介电材料176保形地(conformally)沉积以填充沟槽156以及空隙170。于范例实施例中，介电材料176为与介电材料132以及150相同的材料，例如是氧化硅。介电材料176可沉积以在由CMP平坦化的鳍式结构116之上形成覆盖层部分。
图12及图13图示范例的实施例用于形成栅极结构(例如是牺牲或伪栅极结构)在局部完成的集成电路100上方。在图12，执行等向性(isotropic)凹陷程序以形成介于鳍式结构116的通道材料108间的沟槽182。如图所示，介电材料150以及176被蚀刻以形成降低表面184。降低表面184接触通道材料108并且位于隔离区块180之上，隔离区块180介于通道材料108以及半导体基板102间。于图13，栅极结构190形成于集成电路100上方。具体而言，栅极结构190形成在通道材料108的暴露部分上，以及在介电材料150以及176的降低表面184上。栅极结构190可包括位于通道材料108和降低表面184上的栅极介电层以及位于该栅极介电层上的牺牲栅极材料，例如是多晶硅。进一步来说，栅极盖(cap)192可形成在栅极结构190上方。进一步来说，图13的集成电路100的习知程序可包括间隔物(spacer)形成、源极/漏极形成、置换栅极(replacement gate)形成、接触件形成，以及金属化。
图14和图15图示另外的范例实施例，用于形成栅极结构(例如是牺牲或伪栅极结构)在局部完成的集成电路100上方。于图14，执行等向性凹陷程序以形成介于鳍式结构116的通道材料108间的沟槽183。如图所示，介电材料150以及170被蚀刻以形成降低表面185。该等向性蚀刻可降低通道材料108在降低表面185上方的高度变异性(variability)。降低表面185接触并且停止于形成在介于通道材料108以及半导体基板102间的隔离区块180。因此，暴露出隔离区块180的部分194。于图15，栅极结构190形成在集成电路100上方。具体而言，栅极结构190形成在通道材料108上、在介电材料150及170的降低表面185上以及在隔离区块180的暴露部分上。栅极结构190可包括位于通道材料180、降低表面185以及隔离区块180的曝露部分194上的栅极介电层以及位于该栅极介电层上的牺牲栅极结构，例如是多晶硅。进一步来说，栅极盖192可形成在栅极结构190上方。进一步来说，图13的集成电路100的习知程序可包括间隔物形成、源极/漏极形成、置换栅极形成、接触件形成以及金属化。
如上文所描述，用于根据各种实施例制造集成电路的方法提供用于将鳍式结构中的通道区域下方的半导体材料隔离。因此，抑制了源极至漏极漏电流并且改进了晶体管效能。进一步来说，本文所描述的方法促进通道区域下方的牺牲层的移除，以形成空隙，并且藉由沿着鳍式结构的侧壁(而非鳍式结构的末端)形成的沟槽提供进出(access)，以绝缘材料填充该空隙。该方法在形成空隙的时候会影响(leverages)形成STI的介电材料的使用，其用以锚固并悬挂(suspend)通道区域。不同于习知SON的方法，本文描述的方法在栅极结构形成覆盖在鳍式结构上前，藉由形成绝缘材料于通道区域与半导体基板间，从而允许沿着侧壁进出。藉由提供进出至覆盖在通道区域上的该材料，通过该鳍状结构的边缘，本文所描述的方法可执行在不同长度的鳍式结构，也就是说，该方法不依赖鳍部长度。
简短的概括，本文所描述应用于制造集成电路的方法，导致改进了集成电路的效能，藉由降低源极至漏极漏电流。当至少一范例实施例出现于前文的细节描述，应了解到有大量的变化存在。也应了解到，无论如何，该范例的实施例或是本文描述的实施例不旨在于限制该权利要求标的物的范围、应用或是配置(configuration)。反之，前文的细节描述将提供本领域的技术人士一个方便的道路地图，以用于实行所描述的实施例。应理解到，可将元件的功能或布置做不同的变化在不悖离权利要求书界定的范围下，其中包括已知的同等物以及可预见的同等物在提交本专利申请的时候。
Claims (19)
1.一种用于制造鳍式场效晶体管的方法，该方法包括：
形成鳍式结构覆盖在半导体基板上，其中，每个鳍式结构包括通道材料，并且从第一末端到第二末端朝纵向延伸；
沉积锚固材料在该鳍式结构上方；
凹陷该锚固材料以形成邻接该鳍式结构的有较低沟槽表面的边界的沟槽，其中，该锚固材料维持与每个鳍式结构的该第一末端和该第二末端接触；以及
以不依赖栅极长度的蚀刻程序在该半导体基板及每个鳍式结构的该通道材料间形成空隙，其中，每个鳍式结构的该通道材料悬挂在该半导体基板上方，以及其中，每个空隙是以较低空隙表面为边界，该较低空隙表面位于该锚固材料的该较低沟槽表面上方。
2.根据权利要求1所述的方法，其中，每个空隙是以较高空隙表面为边界以及其中该方法进一步包括：
沉积介电材料在该半导体基板上方，其中，该介电材料沉积于该空隙中以在每个鳍式结构中产生位于该通道材料下方的隔离区块，以及沉积于相邻的鳍式结构之间；以及
凹陷在相邻的鳍式结构之间的该介电材料至一降低表面，其中，该介电材料的该降低表面是位于每个空隙的该较高空隙表面上方。
3.根据权利要求1所述的方法，其中，每个空隙是以较高空隙表面为边界以及其中该方法进一步包括：
沉积介电材料在该半导体基板上方，其中，该介电材料沉积于该空隙中以在每个鳍式结构中产生位于该通道材料下方的隔离区块，以及沉积于相邻的鳍式结构之间；以及
凹陷在相邻的鳍式结构之间的该介电材料至一降低表面，其中，该介电材料的该降低表面是位于每个空隙的该较高空隙表面下方。
4.根据权利要求1所述的方法，进一步包括：
沉积介电材料于相邻的鳍式结构之间及该空隙中，以在每个鳍式结构中产生位于该通道材料下方的隔离区块；以及
凹陷在相邻的鳍式结构之间的该介电材料以曝露每个隔离区块的侧表面。
5.一种用于制造集成电路的方法，该方法包括：
形成多个鳍式结构覆盖在半导体基板上，其中，每个鳍式结构包括通道材料；
沉积第一介电材料在该鳍式结构之间；
从该半导体基板移除非选定鳍式结构，以在相邻于第一选定鳍式结构的该第一介电材料与相邻于第二选定鳍式结构的该第一介电材料之间形成间隙；
沉积浅沟槽隔离材料于该间隙中；
凹陷该第一介电材料以在相邻的鳍式结构之间、该第一选定鳍式结构与该浅沟槽隔离材料之间、及该第二选定鳍式结构与该浅沟槽隔离材料之间形成沟槽；
于每个鳍式结构的该通道材料与该半导体基板间形成空隙，以隔离该通道材料；以及
在形成该空隙后，形成栅极结构覆盖在该鳍式结构上。
6.根据权利要求5所述的方法，进一步包括于形成该栅极结构前，以第二介电材料填充每个空隙，以产生位于该通道材料下方的隔离区块。
7.根据权利要求5所述的方法，其中，每个空隙是以较高空隙表面为边界，以及其中，该方法进一步包括：
沉积第二介电材料在该半导体基板上方，其中，该第二介电材料沉积于该空隙中以在每个鳍式结构中产生位于该通道材料下方的隔离区块，以及沉积于该沟槽中；以及
凹陷该沟槽中的该第二介电材料至一降低表面，其中，该第二介电材料的该降低表面是位于每个空隙的该较高空隙表面下方。
8.根据权利要求5所述的方法，进一步包括：
沉积第二介电材料在该半导体基板上方，其中，该第二介电材料沉积于每个空隙中以在每个鳍式结构中产生位于该通道材料下方的隔离区块，以及沉积于相邻的鳍式结构之间；以及
凹陷在相邻的鳍式结构之间的该第二介电材料以曝露每个隔离区块的侧表面。
9.根据权利要求5所述的方法，其中：
凹陷该第一介电材料包括凹陷该第一介电材料以形成有较低沟槽表面的边界的该沟槽；以及
于每个鳍式结构的该通道材料与该半导体基板之间形成空隙包括将每个空隙以较低空隙表面予以边界，该较低空隙表面是位于该第一介电材料的该较低沟槽表面上方。
10.根据权利要求5所述的方法，其中，每个空隙是以较高空隙表面为边界，以及其中，该方法进一步包括：
沉积第二介电材料在该半导体基板上方，其中，该第二介电材料沉积于每个空隙中以在每个鳍式结构中产生位于该通道材料下方的隔离区块，以及沉积于相邻的鳍式结构之间；以及
凹陷在相邻的鳍式结构之间的该第二介电材料至一降低表面，其中，该第二介电材料的该降低表面是位于每个空隙的该较高空隙表面下方。
11.一种用于制造集成电路的方法，该方法包括：
形成鳍式结构覆盖在半导体基板上，其中，该鳍式结构包括具有侧壁的底层、具有侧壁且覆盖在该底层上的牺牲层以及覆盖在该牺牲层上的通道材料，以及其中，该鳍式结构位于第一沟槽与第二沟槽之间；
沉积锚固材料在该第一沟槽及该第二沟槽中；
凹陷该锚固材料至较低沟槽表面，以暴露该牺牲层的该侧壁及该底层的部分该侧壁；
蚀刻穿过该牺牲层的该侧壁，并且于该通道材料与该半导体基板之间形成在该鳍式结构中的空隙；
沉积介电材料于该空隙中，以产生位于该通道材料下方的隔离区块，其中该隔离区块具有侧壁；以及
形成栅极结构覆盖在该鳍式结构上并直接接触该隔离区块的该侧壁。
12.根据权利要求11所述的方法，其中，该空隙是以较低空隙表面为边界，该较低空隙表面位于该锚固材料的该较低沟槽表面上方。
13.根据权利要求11所述的方法，其中，形成鳍式结构覆盖在半导体基板上包括：
外延成长该牺牲层在该半导体基板上方，其中，该牺牲层为硅锗；
外延成长该通道材料在该牺牲层上方，其中，该通道材料为硅；以及
蚀刻沟槽至该通道材料以及该牺牲层中，以形成该鳍式结构；以及其中，沉积介电材料于该空隙中包括沉积氧化物于该空隙中。
14.根据权利要求11所述的方法，其中，形成鳍式结构覆盖在半导体基板上包括形成从第一末端至第二末端沿着纵向延伸的鳍式结构，以及其中，该方法进一步包括在蚀刻穿过该牺牲层的该侧壁并且于该通道材料与该半导体基板之间形成在该鳍式结构中的空隙时，支撑该鳍式结构于该第一末端以及该第二末端。
15.根据权利要求11所述的方法，其中：
该空隙是以该通道材料的较低表面为边界；
沉积介电材料于该空隙中包括沉积该介电材料在该第一沟槽及该第二沟槽中；
该方法进一步包括凹陷该第一沟槽及该第二沟槽中的该介电材料至较低表面；以及
该较低表面位于该通道材料的该较低表面下方。
16.根据权利要求11所述的方法，其中，沉积介电材料于该空隙中包括沉积该介电材料在该第一沟槽及该第二沟槽中，以及其中，该方法进一步包括凹陷该第一沟槽及该第二沟槽中的该介电材料以暴露该隔离区块的该侧壁。
17.根据权利要求11所述的方法，其中：
形成鳍式结构覆盖在半导体基板上包括形成多个鳍式结构覆盖在该半导体基板上，其中，每个鳍式结构包括具有侧壁的底层、具有侧壁且覆盖在该底层上的牺牲层以及覆盖在该牺牲层上的通道材料，以及其中，每个鳍式结构位于沟槽之间；
沉积该锚固材料在该第一沟槽及该第二沟槽中包括沉积该锚固材料在沟槽中；
蚀刻穿过该牺牲层的该侧壁包括于每个鳍式结构中蚀刻穿过该牺牲层的该侧壁，以及于每个鳍式结构中形成介于该通道材料以及该半导体基板间的空隙；以及
沉积介电材料于该空隙中包括沉积介电材料在该鳍式结构之间以及于每个鳍式结构的该空隙中，以于每个鳍式结构中产生位于该通道材料下方的隔离区块；以及
该方法进一步包括：
从该半导体基板移除非选定鳍式结构，以在相邻于第一选定鳍式结构的该锚固材料与相邻于第二选定鳍式结构的该锚固材料之间形成间隙；
沉积浅沟槽隔离材料于该间隙中，其中，凹陷该锚固材料包括凹陷在相邻的鳍式结构之间、该第一选定鳍式结构与该浅沟槽隔离材料之间、及该第二选定鳍式结构与该浅沟槽隔离材料之间的该锚固材料。
18.根据权利要求11所述的方法，其中：
该空隙是以该通道材料的较低表面为边界；
沉积介电材料于该空隙中包括沉积该介电材料在该第一沟槽及该第二沟槽中；
该方法进一步包括凹陷该第一沟槽及该第二沟槽中的该介电材料至较低表面；以及
该较低表面位于该通道材料的该较低表面上方。
19.根据权利要求11所述的方法，其中，形成鳍式结构覆盖在半导体基板上包括形成选定鳍式结构以及非选定鳍式结构覆盖在该半导体基板上，其中，每个鳍式结构包括具有侧壁的底层、具有侧壁且覆盖在该底层上的牺牲层以及覆盖在该牺牲层上的通道材料，其中，沉积锚固材料包括沉积锚固材料邻接每个鳍式结构；以及其中，该方法进一步包括：
移除该非选定鳍式结构以及介于该非选定鳍式结构之间的该锚固材料以形成间隙；以及
沉积绝缘材料于该间隙中。
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