TWI575608B - 用於基體鰭式場效電晶體不依賴閘極長度之氣孔上覆矽架構 - Google Patents
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Description
本揭露大致上關於用於製造積體電路的方法，尤指關於用於製造具有鰭式場效電晶體裝置在基體基板上而通道區域與該基板隔絕的積體電路之方法。
當積體電路的臨界尺寸(critical dimensions)持續縮小時，平面與非平面電晶體結構都面臨的共通難點是源極至汲極漏電流(source-to-drain leakage)。通常，環形(halo)或擊穿(punchthrough)植入物被使用作為鄰近或位於該通道區域之下之反摻雜(counterdoped)區域，以最小化源極至汲極漏電流。然而，這類植入物的形式通常導致該通道區域的不良摻雜或是傷害。進一步來說，這些植入物經常不足以抑制源極至汲極漏電流。
一種用於抑制平面電晶體結構中之源極至汲極漏電流的程序(process)為使用“氣孔上覆矽”(silicon-on-nothing)或“SON”技術以形成位於閘極之下的絕緣體。迄今為止，這樣的程序一直無法有效地用於非平
面多閘極(multigate)場效電晶體裝置，於本文一般稱為FinFET。該平面SON程序該電晶體通道材料之下形成空隙，同時從上方利用已形成之閘極錨固(anchoring)該電晶體通道材料。但是，對於基體FinFET而言，在SON程序空隙形成期間於電晶體通道材料上方之閘極會導致數個缺點，包括依賴閘極長度之移除(removal)程序。
因此，需要提供用於製造具有減低源極至汲極漏電流之FinFET裝置的積體電路的方法。進一步來說，需要提供用於製造具有通道區域與基板隔絕之基體FinFET電晶體的方法。也需要提供使用不依賴閘極長度之蝕刻製程用於製造形成空隙於主動通道區域之下之基體FinFET電晶體的方法。更進一步來說，從後述的實施方式以及隨附的申請專利範圍，配合所附圖式以及前述的技術領域和先前技術，其他需要的特徵以及特性將變得顯而易見。
提供用於製造積體電路以及具有隔離的通道區域之FinFET電晶體的方法。根據示範實施例，一種用於製造積體電路之方法包括形成鰭式結構覆蓋於半導體基板上。每個鰭式結構包括通道材料並且從第一末端到第二末端朝縱向延伸。該方法使用STI區域作為用於懸掛的鰭式結構的錨固材料。該方法包括凹陷該錨固材料以形成鄰接該鰭式結構的溝槽，以及該錨固材料與每個鰭式結構的該第一末端以及該第二末端維持接觸。該方法進一步包括以不依賴閘極長度之蝕刻程序於該半導體基板以及每個鰭
式結構的通道材料之間形成空隙，其中，每個鰭式結構的通道材料懸掛在該半導體基板上方。
提供用於製造積體電路以及具有隔離的通道區域之FinFET電晶體的方法。根據一個實施例，一種用於製造積體電路之方法包括形成鰭部覆蓋於半導體基板上，其中，該鰭部包括通道材料。該方法以不依賴閘極長度之犧牲蝕刻程序於該通道材料以及該半導體基板之間形成空隙，以隔離該通道材料。該方法進一步包括在形成該空隙之後，形成覆蓋在該鰭部上的閘極結構。
根據另一實施例，提供用於製造積體電路的方法。用於製造積體電路之該方法包括形成鰭部覆蓋在半導體基板上。該鰭部包括具有側壁(sidewall)的犧牲層以及覆蓋在該犧牲層上的通道材料。該方法包括蝕刻通過該犧牲層的側壁以及於該通道材料以及該半導體基板之間形成空隙於該鰭部中。進一步來說，該方法包括沉積介電材料於該空隙，以產生於該通道材料之下的絕緣區塊。
100‧‧‧積體電路
102‧‧‧半導體基板
104‧‧‧上表面
106‧‧‧犧牲層
108‧‧‧通道材料
110‧‧‧遮罩
116‧‧‧鰭式結構
118、156、182、183‧‧‧溝槽
120、166‧‧‧側壁
124‧‧‧縱軸
126‧‧‧第一末端
128‧‧‧第二末端
132、150‧‧‧介電材料
134‧‧‧選定部分
136‧‧‧非選定部分
140‧‧‧遮罩層
142‧‧‧間隙
158‧‧‧表面
160‧‧‧雙頭箭號
170‧‧‧空隙
176‧‧‧介電材料
180‧‧‧隔離區塊
184、185‧‧‧降低表面
190‧‧‧閘極結構
192‧‧‧閘極蓋
194‧‧‧部分
以下將配合所附圖式描述用於製造積體電路以及具有通道區域隔離之FinFET的方法之實施例，其中相同的元件符號表示相同的元件，以及其中：第1至11圖根據範例實施例圖示積體電路的一部分以及用於製造該積體電路的方法，其中：第1、2、4至9以及11圖係以剖面圖圖示該積體電路的一部分以及第1至11圖之方法的步驟；
第3圖係第2圖之積體電路中繪示該鰭式結構之末端之部分的俯視圖；以及第10圖係第8圖之積體電路中繪示該鰭式結構的通道區域的支撐之部分的俯視圖；以及第12至13圖以及第14至15圖係以剖面圖圖示用於形成閘極結構在第9圖以及第10圖之積體電路的該部分上方之程序的兩個實施例。
下列實施方式在本質上僅為示範，並非意圖限制此處所請求保護之用於製造積體電路的方法。此外，也無意圖受到先前所述之技術領域、先前技術或是發明內容或是下列實施方式中所提出之任何表現或隱含的理論所限制。
根據本文的各種實施例，提供用於製造具有隔離通道區域之FinFET結構的積體電路的方法。大致上，下列實施例係關於形成包括例如是FinFET或是其他非平面電晶體之鰭式結構的積體電路。於習知的FinFET程序中，鰭式結構係從半導體基板形成並形成於該半導體基板上方。習知FinFET通常會發生源極至汲極漏電流或是擊穿漏電流。環形或是擊穿植入物係形成作為鄰近或位於該通道區域之下之反摻雜區域，用以最小化源極至汲極漏電流。然而，這類植入物的成形通常導致通道區域的不良摻雜其他傷害。進一步來說，對於極短通道裝置(例如是具有小於20奈米之通道長度的裝置)而言，這些植入物通常不
足以抑制源極至汲極漏電流。
相較之下，本文所描述之用於製造積體電路的方法係藉由隔離未摻雜的主動鰭式通道區域而抑制源極至汲極漏電流。本文所描述的該方法係在閘極結構形成在該通道區域上方之前在鰭式通道區域之下形成空隙。因此，該空隙形成程序並不依賴閘極長度，亦即，對於所有裝置都相同而無關閘極長度。更進一步，本文所描述的方法提供藉由蝕刻來自鰭式結構之面部(而非鰭式結構之端部)的通道區域下方之犧牲材料而在鰭式通道區域之下形成空隙。此特殊的策略係有助於使鰭式結構具有相同的寬度以及不同的長度，因為它對於所有鰭部提供相同的蝕刻時間。進一步來說，此方法提供對於空隙使用介電材料的改進填充，用以隔離該通道區域。範例方法係在形成閘極結構(例如是犧性或偽(dummy)閘極)於鰭式結構上方之前形成位於鰭式通道區域之下的空隙。
第1至11圖根據本文的各種實施例相繼地圖示用於製造具有擁有隔離通道區域之FinFET結構之積體電路的方法。圖示為半圖解式(semi-diagrammatic)並且不按比例(scale)，特別是，圖中某些尺寸為了圖示清楚而加以誇大。同樣，儘管附圖中的視圖為了方便描述而大致以相同的方向圖示，但仍以任意的方式描繪附圖。大致上，可用任何方位操作積體電路。於設計中的各種步驟以及積體電路的元件係眾所皆知，因此，為了簡潔起見，許多習知步驟將於本文中僅簡短的提起或完全省略，不提供眾所皆
知的程序細節。進一步來說，應注意的是，積體電路包括多種數量的元件，並且圖中所顯示的單一元件可能為多個元件的代表。
回到第1圖，於範例實施例中，製造積體電路100的程序從提供半導體基板102開始。範例半導體基板102為如常用於半導體工業中的矽材料，例如是相對的純矽以及混合其他元素(鍺、碳等等)的矽。或者，該半導體材料可為鍺、砷化鎵或同等物。進一步來說，半導體基板102可視需要地包括磊晶層(epitaxial layer)(epi layer)。半導體基板102具有上表面104。
犧牲層(sacrificial layer)106根據已知程序形成覆蓋於半導體基板102的上表面104上。本文所使用的“覆蓋…上”(overlying)意指“在…上”(on)以及“在…上方”(over)。在這方面，犧牲層106可直接位於上表面104上，使得該犧牲層106與該上表面104實際接觸，或者犧牲層106可位於上表面104上方，使得另一材料層，舉例來說，另一半導體材料層，插設於該上表面104予該犧牲層106之間。於範例實施例中，犧牲層106為矽鍺(SiGe)並且在上表面104上磊晶成長大約5奈米(nm)到大約30奈米(nm)的厚度。如果犧性層106與半導體基板102之間(例如是介於SiGe與矽之間)有晶格失配(lattice mismatch)的話，犧牲層106可形成作為應變層(strained layer)。
通道材料108形成覆蓋在犧牲層106上。通道材料108可從任何適用於通道的材料形成。於示範的實
施例中，該通道材料為在犧牲層106上磊晶成長大約20nm到大約40nm(例如是大約30nm。)的厚度的矽如圖所示，遮罩110(例如是光阻劑(photoresist))係沉積在通道材料108上方並且被圖案化(patterned)。可使用更先進的技術(例如是側壁影像轉移)以達成次10nm(sub-10nm)鰭部寬度並且向下至35nm鰭部間距。
第2和3圖所圖示的是在執行乾蝕刻程序(dry etch process)以形成鰭式結構116之後部分完成的積體電路100。在鰭式結構116形成之後，移除遮罩110。如圖所示，該鰭式結構116係藉由蝕刻溝槽118通過通道材料108、通過犧牲層106以及進入半導體基板102中而形成，通道材料108、犧牲層106以及半導體基板102係標記於第1圖中。鰭式結構116係形成有實質平行的側壁120。如第3圖所示，鰭式結構116朝縱軸124的方向延伸，使得範例的側壁120實質平行於縱軸124。進一步來說，每個鰭式結構116形成有第一末端126以及第二末端128。
如第4圖所示，介電材料132沉積在部分完成的積體電路100上方以填充溝槽118。介電材料132可藉由高深寬比程序(high aspect ratio process)(HARP)沉積。明確地說，介電材料132可為藉由化學氣象沉積(chemical vapor deposition)(CVD)程序的方式沉積的氧化物，具有大於7：1高深寬比的間隙填充能力。介電材料132通常被沉積以形成覆蓋在鰭式結構116的上表面上的覆蓋層(overburden)。可執行平坦化程序，例如是化學機械平坦化(CMP)，以移除鰭
式結構116之上的全部材料。
鰭式結構116包括鰭式結構116的選定部分134以及鰭式結構116的非選定部分136。於製造過程中，鰭式結構116的選定部分134意在完成後存在於該積體電路中，而鰭式結構116的非選定部分136則在製造過程期間被移除。如第5圖所示，遮罩層140(例如是氮化矽硬遮罩)係在介電質132以及鰭式結構116上方沉積及圖案化。遮罩層140覆蓋鰭式結構116的選定部分134並且暴露鰭式結構116的非選定部分136。遮罩層140就位後執行非等向性(anisotropic)蝕刻以移除鰭式結構116的非選定部分136。由於該蝕刻所產生的結果，間隙(gap)142形成並暴露半導體基板102。
請參閱第6圖，遮罩層140餘留在局部完成的積體電路100上方並且以介電材料150(舉例來說，例如是氧化矽)填充間隙142，此將形成淺溝槽隔離(STI)。當形成該STI時，介電材料150已存在於該積體電路製造過程。除了形成該STI外，介電材料150將在之後被用作為鰭式結構116在處理過程中的錨固材料(anchoring material)。於範例的實施例中，介電材料150為與介電材料132相同的材料。介電材料150可藉由包覆沉積(blanket deposition)程序沉積，並且在遮罩層140之上形成覆蓋層部分。該覆蓋層部分可由CMP來移除。第7圖中，圖示的是在遮罩層140經過選擇性地移除而暴露介電材料132的上端以及鰭式結構116的選定部分134中之鰭式結構116的上端之後，
局部完成的積體電路100。
第8圖圖示在同時凹陷介電材料132以及150以形成鄰接鰭式結構116的選定部分134中之鰭式結構116的溝槽156之後，局部完成的積體電路100。進一步來說，介電材料150之凹陷表面158係於犧牲層106之上形成於選定的高度，由雙頭箭號160所表示。如圖所示，溝槽156曝露犧牲層106的側壁166。
於第9和10圖中，犧牲層106被選擇性地移除以於每個鰭狀結構116中的主動通道材料108與半導體基板102之間形成空隙170。選擇性蝕刻劑係接觸並蝕刻犧牲層106的暴露側壁。因為鰭式結構116有相同的寬度，所以無論是否鰭式結構116具有多種長度，犧牲層106具有相同的寬度並且藉由暴露至該蝕刻劑於相同一致的持續時間而被完全移除。於範例的實施例中，犧牲層106為矽鍺並且該選擇性蝕刻劑為HCL。如第10圖所示，每個鰭式結構116係於每個末端126及128與介電材料150接觸並且被介電材料150支撐或被錨固。因此，空隙170可形成在通道材料108下方，而不會危害通道材料108的結構完整性。主動通道材料108在該STI絕緣材料150內形成懸橋件(suspended bridge)。
於第11圖中，介於通道材料108以及半導體基板102之間的空隙170係以介電材料176填充。如圖所示，介電材料176保形地(conformally)沉積以填充溝槽156以及空隙170。於範例實施例中，介電材料176為與介電
材料132以及150相同的材料，例如是氧化矽。介電材料176可沉積以在由CMP平坦化的鰭式結構116之上形成覆蓋層部分。
第12及13圖圖示範例的實施例用於形成閘極結構(例如是犧牲或偽閘極結構)在局部完成的積體電路100上方。在第12圖，執行等向性(isotropic)凹陷程序以形成介於鰭式結構116的通道材料108之間的溝槽182。如圖所示，介電材料150以及176被蝕刻以形成降低表面184。降低表面184接觸通道材料108並且位於隔離區塊180之上，隔離區塊180介於通道材料108以及半導體基板102之間。於第13圖，閘極結構190形成於積體電路100上方。具體而言，閘極結構190形成在通道材料108的暴露部分上，以及在介電材料150以及176的降低表面184上。閘極結構190可包括位於通道材料108和降低表面184上的閘極介電層以及位於該閘極介電層上的犧牲閘極材料，例如是多晶矽。進一步來說，閘極蓋(cap)192可形成在閘極結構190上方。進一步來說，第13圖的積體電路100的習知程序可包括間隔物(spacer)形成、源極/汲極形成、置換閘極(replacement gate)形成、接觸件形成，以及金屬化。
第14和15圖圖示另外的範例實施例，用於形成閘極結構(例如是犧牲或偽閘極結構)在局部完成的積體電路100上方。於第14圖，執行等向性凹陷程序以形成介於鰭式結構116的通道材料108之間的溝槽183。如圖
所示，介電材料150以及170係被蝕刻以形成降低表面185。該等向性蝕刻可降低通道材料108在降低表面185上方之高度變異性(variability)。降低表面185接觸並且停止於形成在介於通道材料108以及半導體基板102之間的隔離區塊180。因此，暴露出隔離區塊180的部分194。於第15圖，閘極結構190形成在積體電路100上方。具體而言，閘極結構190形成在通道材料108上、在介電材料150及170的降低表面185上以及在隔離區塊180的暴露部分上。閘極結構190可包括位於通道材料108、降低表面185以及隔離區塊180的曝露部分194上之閘極介電層以及位於該閘極介電層上之犧牲閘極結構，例如是多晶矽。進一步來說，閘極蓋192可形成在閘極結構190上方。進一步來說，第13圖的積體電路100的習知程序可包括間隔物形成、源極/汲極形成、置換閘極形成、接觸件形成以及金屬化。
如上文所描述，用於根據各種實施例製造積體電路的方法提供用於將鰭式結構中的通道區域下方的半導體材料隔離。因此，抑制了源極至汲極漏電流並且改進了電晶體效能。進一步來說，本文所描述的方法促進通道區域下方的犧牲層之移除，以形成空隙，並且藉由沿著鰭式結構的側壁(而非鰭式結構的末端)形成的溝槽提供進出(access)，以絕緣材料填充該空隙。該方法在形成空隙的時候會影響(leverages)形成STI之介電材料的使用，其用以錨固並懸掛(suspend)通道區域。不同於習知SON的方法，本
文描述之方法係在閘極結構形成覆蓋在鰭式結構上之前，藉由形成絕緣材料於通道區域與半導體基板之間，從而允許沿著側壁進出。藉由提供進出至覆蓋在通道區域上的該材料，通過該鰭狀結構的邊緣，本文所描述的方法可執行在不同長度的鰭式結構，也就是說，該方法係不依賴鰭部長度。
簡短的概括，本文所描述應用於製造積體電路的方法，導致改進了積體電路的效能，藉由降低源極至汲極漏電流。當至少一範例實施例出現於前文的細節描述，應了解到有大量的變化存在。也應了解到，該範例的實施例或是本文描述的實施例不旨在於限制該申請專利範圍標的物的範圍、應用或是配置(configuration)，無論如何。反之，前文的細節描述將提供本領域的技術人士一個方便的道路地圖，以用於實行所描述的實施例。應理解到，可將元件的功能或佈置做不同的變化在不悖離申請專利範圍界定的範圍下，其中包括已知的同等物以及可預見的同等物在提交本專利申請的時候。
100‧‧‧積體電路
102‧‧‧半導體基板
108‧‧‧通道材料
116‧‧‧鰭式結構
170‧‧‧空隙
Claims (20)
- 一種用於製造FinFET電晶體的方法，該方法包括：形成鰭式結構覆蓋在半導體基板上，其中，每個鰭式結構包括通道材料，並且從第一末端到第二末端朝縱向延伸；沉積錨固材料在該鰭式結構上方；凹陷該錨固材料以形成鄰接該鰭式結構並以凹陷表面為邊界的溝槽，其中，該錨固材料維持與每個鰭式結構的該第一末端和該第二末端接觸；以及以不依賴閘極長度之蝕刻程序在該半導體基板及每個鰭式結構的該通道材料之間形成空隙，其中，每個鰭式結構的該通道材料係懸掛在該半導體基板上方，且其中每一空隙係以位於該錨固材料之該凹陷表面之上的較低空隙表面為邊界。
- 如申請專利範圍第1項所述的方法，更包括在該半導體基板與每個鰭式結構的該通道材料之間形成該空隙之後，形成犧牲閘極覆蓋在該鰭式結構上。
- 如申請專利範圍第1項所述的方法，其中，形成鰭式結構覆蓋在半導體基板上包括：沉積犧牲層在該半導體基板上方；沉積該通道材料在該犧牲層上方；以及蝕刻該通道材料以及該犧牲層以形成該鰭式結構；以及其中，在該半導體基板以及每個鰭式結構的該通道 材料之間形成空隙包括移除於每個鰭式結構中的該犧牲層。
- 如申請專利範圍第1項所述的方法，更包括沉積介電材料於該空隙中，以在每個鰭式結構中產生位於該通道材料下方的隔離區塊。
- 一種用於製造積體電路的方法，該方法包括：形成鰭式結構覆蓋在半導體基板上，其中，該鰭式結構包括通道材料、第一末端、及第二末端；沉積錨固材料在該鰭式結構上方；凹陷該錨固材料以形成鄰接該鰭式結構並以凹陷表面為邊界的溝槽，其中，該錨固材料維持與每個鰭式結構的該第一末端和該第二末端接觸；以及以不依賴閘極長度之蝕刻程序於該通道材料與該半導體基板之間形成空隙，以隔離該通道材料，其中，每一空隙係以位於該錨固材料之該凹陷表面之上的較低空隙表面為邊界；以及在形成該空隙後，形成閘極結構覆蓋在該鰭式結構上。
- 如申請專利範圍第5項所述的方法，更包括於形成該閘極結構之前以介電材料填充該空隙，以產生位於該通道材料下方的隔離區塊。
- 如申請專利範圍第5項所述的方法，更包括：在形成該空隙之前沉積該錨固材料於該鰭式結構周圍；以及 在形成該空隙之後，以該錨固材料支撐該第一末端以及該第二末端。
- 如申請專利範圍第5項所述的方法，其中，形成鰭式結構覆蓋在半導體基板上包括：沉積犧牲層在該半導體基板上方；沉積該通道材料在該犧牲層上方；以及蝕刻該通道材料以及犧牲層以形成該鰭式結構。
- 如申請專利範圍第5項所述的方法，其中，形成鰭式結構覆蓋在半導體基板上包括：沉積犧牲層在該半導體基板上方；沉積該通道材料在該犧牲層上方；以及蝕刻該通道材料以及犧牲層以形成該鰭式結構；其中，於該通道材料以及該半導體基板之間形成空隙包括移除該犧牲層。
- 如申請專利範圍第5項所述的方法，其中，形成鰭式結構包括蝕刻出鄰接該鰭式結構的溝槽，以及其中，該方法更包括在形成該閘極結構之前，以介電材料填充該空隙以及該溝槽。
- 一種用於製造積體電路的方法，該方法包括：形成鰭式結構覆蓋在半導體基板上，其中，該鰭式結構包括具有側壁的下方層、具有側壁與覆蓋該下方層的犧牲層以及覆蓋在該犧牲層上的通道材料，其中，該鰭式結構位於溝槽之間；沉積錨固材料於該溝槽內； 凹陷該錨固材料至較低之溝槽表面以暴露該犧牲層的該側壁與該下方層的該側壁的一部分；蝕刻通過該犧牲層的該側壁，並且於該通道材料以及該半導體基板之間形成位於該鰭式結構中的空隙；沉積介電材料於該空隙中，以產生位於該通道材料下方的隔離區塊，其中該隔離區塊具有側壁；以及形成閘極結構覆蓋在該鰭式結構上且直接接觸該隔離區塊之該側壁。
- 如申請專利範圍第11項所述的方法，更包括形成犧牲閘極覆蓋在該鰭式結構上。
- 如申請專利範圍第11項所述的方法，更包括在沉積該介電材料於該空隙中以產生位於該通道材料下方的該隔離區塊之後，形成犧牲閘極覆蓋在該鰭式結構上。
- 如申請專利範圍第11項所述的方法，其中，形成鰭式結構覆蓋在半導體基板上包括：磊晶成長該犧牲層在該半導體基板上方，其中，該犧牲層為矽鍺；磊晶成長該通道材料在該犧牲層上方，其中，該通道材料為矽；以及蝕刻溝槽至該通道材料以及該犧牲層中，以形成該鰭式結構；以及其中，沉積介電材料於該空隙中包括沉積氧化物於該空隙中。
- 如申請專利範圍第11項所述的方法，其中，形成鰭式結構覆蓋在半導體基板上包括形成從第一末端至第二 末端沿著縱向延伸的鰭式結構，以及其中，該方法更包括在蝕刻通過該犧牲層的該側壁並且於該通道材料以及該半導體基板之間形成位於該鰭式結構中的空隙時，支撐該鰭式結構於該第一末端以及該第二末端。
- 如申請專利範圍第11項所述的方法，其中，形成鰭式結構覆蓋在半導體基板上包括蝕刻出鄰接該鰭式結構的該溝槽。
- 如申請專利範圍第11項所述的方法，其中，沉積介電質材料於該空隙中以產生位於該通道材料下方的隔離區塊包括沉積該介電材料於該溝槽以及該空隙中。
- 如申請專利範圍第11項所述的方法，其中：形成鰭式結構覆蓋在半導體基板上包括形成鰭式結構覆蓋在該半導體基板上，其中，每個鰭式結構包括具有側壁的犧牲層以及覆蓋在該犧牲層上的通道材料；蝕刻通過該犧牲層的該側壁包括於每個鰭式結構中蝕刻通過該犧牲層的該側壁，以及於每個鰭式結構中形成介於該通道材料以及該半導體基板之間的空隙；以及沉積介電材料於該空隙中包括沉積介電材料於每個鰭式結構的該空隙中，以於每個鰭式結構中產生位於該通道材料下方的隔離區塊。
- 如申請專利範圍第11項所述的方法，其中：形成鰭式結構覆蓋在半導體基板上包括形成選定鰭式結構以及非選定鰭式結構覆蓋在該半導體基板上，其中，每個鰭式半導體包括具有側壁的犧牲層以及 覆蓋在該犧牲層上的通道材料；該方法更包括移除該非選定鰭式結構；其中，蝕刻通過該犧牲層的該側壁包括於每個選定鰭式結構中蝕刻通過該犧牲層的該側壁，以及於每個選定鰭式結構中形成介於該通道材料以及該半導體基板之間的空隙；以及其中，沉積介電材料於該空隙中包括在每個選定鰭式結構中沉積介電材料於該空隙中，以在每個選定鰭式結構中產生位於該通道材料下方的隔離區塊。
- 如申請專利範圍第11項所述的方法，其中，形成鰭式結構覆蓋在半導體基板上包括形成選定鰭式結構以及非選定鰭式結構覆蓋在該半導體基板上，其中，每個鰭式結構包括具有側壁的犧牲層以及覆蓋在該犧牲層上的通道材料，以及其中，該方法更包括：沉積該錨固材料鄰接每個鰭式結構；移除該非選定鰭式結構以及介於該非選定鰭式結構之間的該錨固材料以形成間隙；以及沉積絕緣材料於該間隙中。
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| US9406748B1 (en) * | 2015-11-20 | 2016-08-02 | International Business Machines Corporation | Perfectly shaped controlled nanowires |
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| US10157745B2 (en) | 2016-06-29 | 2018-12-18 | International Business Machines Corporation | High aspect ratio gates |
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| US10147787B1 (en) * | 2017-05-31 | 2018-12-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure and manufacturing method thereof |
| US10276718B2 (en) | 2017-08-31 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET having a relaxation prevention anchor |
| US10068810B1 (en) | 2017-09-07 | 2018-09-04 | Globalfoundries Inc. | Multiple Fin heights with dielectric isolation |
| EP3955296A4 (en) * | 2020-05-18 | 2022-09-07 | Changxin Memory Technologies, Inc. | SEMICONDUCTOR STRUCTURE AND METHOD FOR FORMING IT |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050118783A1 (en) * | 2003-11-27 | 2005-06-02 | Chang-Woo Oh | Methods of fabricating semiconductor-on-insulator (SOI) substrates and semiconductor devices using sacrificial layers and void spaces, and SOI substrates and devices fabricated thereby |
| US20110147839A1 (en) * | 2009-12-17 | 2011-06-23 | Toshiba America Electronic Components, Inc. | Semiconductor device and method for manufacturing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057450A (en) * | 1991-04-01 | 1991-10-15 | International Business Machines Corporation | Method for fabricating silicon-on-insulator structures |
| GB9819821D0 (en) * | 1998-09-12 | 1998-11-04 | Secr Defence | Improvements relating to micro-machining |
| FR2918211A1 (fr) * | 2007-06-26 | 2009-01-02 | Stmicroelectronics Crolles Sas | Transistor a effet de champ de type finfet isole du substrat |
| CN103117227B (zh) * | 2013-02-05 | 2015-11-25 | 华为技术有限公司 | 多栅鳍式场效应管的制备方法 |
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050118783A1 (en) * | 2003-11-27 | 2005-06-02 | Chang-Woo Oh | Methods of fabricating semiconductor-on-insulator (SOI) substrates and semiconductor devices using sacrificial layers and void spaces, and SOI substrates and devices fabricated thereby |
| US20110147839A1 (en) * | 2009-12-17 | 2011-06-23 | Toshiba America Electronic Components, Inc. | Semiconductor device and method for manufacturing the same |
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