KR101638532B1 - 트렌치 격리를 가지는 핀 반도체 디바이스들을 형성하는 방법 - Google Patents

트렌치 격리를 가지는 핀 반도체 디바이스들을 형성하는 방법 Download PDF

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Abstract

본 발명은 FinFET 디바이스 구조와 같은 반도체 디바이스 구조(300)를 제조하는 방법을 제공한다. 상기 방법은 벌크 반도체 물질(302), 상기 벌크 반도체 물질(302)로부터 형성된 제1 도전성 핀 구조(306) 및 상기 벌크 반도체 물질(302)로부터 형성된 제2 도전성 핀 구조(308)를 포함하는 기판을 제공하는 것으로 시작된다. 상기 제1 도전성 핀 구조(306)와 상기 제2 도전성 핀 구조(308)는 갭(322)에 의해 분리된다. 그 후, 상기 제1 도전성 핀 구조(306)와 상기 제2 도전성 핀 구조(308)에 인접하게 스페이서들(332, 334)이 상기 갭(322) 내에 형성된다. 그 후, 식각 단계는, 상기 벌크 반도체 물질(302) 내에 격리 트렌치(336)를 형성하기 위해, 상기 스페이서들(332, 334)을 식각 마스크로서 사용하여 상기 벌크 반도체 물질(302)을 식각한다. 유전체 물질(340)이 상기 격리 트렌치(336) 내부, 상기 스페이서들(332, 334)위, 상기 제1 도전성 핀 구조(306) 위, 상기 제2 도전성 핀 구조(308) 위에 형성된다. 그 후, 상기 격리 트렌치(336) 내에 상기 유전체 물질(340)을 유지한 채로, 상기 스페이스들(332, 334)의 적어도 일부분 및 상기 유전체 물질(340)의 적어도 일부분이 식각되어 상기 제1 도전성 핀 구조(306)의 상부(342) 및 상기 제2 도전성 핀 구조(308)의 상부(342)를 노출시킨다. 이 단계들 후에, 디바이스들는 제조가 종래의 방식으로 완료된다.

Description

트렌치 격리를 가지는 핀 반도체 디바이스들을 형성하는 방법{METHOD OF FORMING FINNED SEMICONDUCTOR DEVICES WITH TRENCH ISOLATION}
본 발명의 실시예들은 일반적으로 반도체 디바이스들 및 그 제조 공정에 관한 것이다. 특히, 본 발명의 실시예들은 트렌치 격리(trench isolation)를 가지는 FinFET 디바이스들과 같은 반도체 디바이스들을 형성하는 방법에 관한 것이다.
금속 산화 반도체 전계 효과 트랜지스터들(MOSFETs)과 같은 트랜지스터들은 대부분의 반도체 디바이스들의 코어 빌딩 블록(core building block)이다. 고성능 프로세서 디바이스와 같은 일부 반도체 디바이스들은 수백만 개의 트랜지스터들을 포함할 수 있다. 그러한 디바이스들에 대해, 반도체 제조업에서는 트랜지스터 사이즈를 줄이고, 이에 따라 트랜지스터 밀도를 증가시키는 것이 전통적으로 높은 우선순위를 가져왔다.
FinFET는 매우 작은 스케일 공정들을 사용하여 제조될 수 있는 타입의 트랜지스터이다. 도 1은 반도체 웨이퍼 기판(102)에 형성된 FinFET(100)의 개략적인 사시도이다. FinFET는 하나 이상의 도전성 핀들(conductive fins)을 사용하기 때문에 FinFET(FinFET(100)은 한개의 핀(104)만을 포함함)이라 명명되었다. 도 1에 도시된 바와 같이, 핀(104)은 FinFET(100)의 소스 영역(106)과 드레인 영역(108) 사이에서 신장된다. FinFET(100)는 핀(104)의 주위를 감싼(wrapped) 게이트 구조(110)를 포함한다. 게이트 구조(110)로 감싸진 핀(104)의 치수(dimensions)가 FinFET(100)의 유효 채널을 결정한다. 도 2는 또 다른 FinFET(200)의 개략적인 사시도로서, 이 버전의 FinFET(200)는 소스 영역(204)과 드레인 영역(206) 사이에서 연장(extending)되는 3개의 핀들(202)을 포함한다. FinFET(100)에서와 같이, 게이트 구조(208)는 3개의 핀들(202)에 걸쳐 형성된다. 이러한 방식으로 다수의 핀들이 사용될 때, 균일한 핀 두께 및 균일한 핀 피치(uniform fin pitch)(2개의 인접한 핀들 간의 거리, 더하기 핀 두께(fin thickness))를 유지하는 것이 매우 중요할 수 있다.
FinFET 디바이스들은 예전부터 SOI(silicon-on-insulator) 기판들을 사용하여 형성되어 왔다. SOI 기판을 사용하여, 도전성 핀들이 실리콘 물질로부터 형성되는 한편, 절연체 층(insulator layer)이 인접한 FinFET 디바이스들 사이에 격리를 제공한다. 벌크 실리콘 기판들은 SOI 기판들보다 저렴하며, 적절한 격리 방법들(isolation methodologies)이 이용된다면 FinFET 디바이스들도 벌크 실리콘을 사용하여 제조될 수 있다. 벌크 실리콘 기판으로부터 형성된 FinFET들에 대해 알려져있는 한가지 격리 방법에서는, n-채널 및 p-채널 트랜지스터 디바이스들 사이에 트렌치들(trenches)을 생성하기 위하여 복수의 포토리쏘그래피(photolithography) 및 식각(etching) 단계들을 필요로한다. 이러한 복수의 포토리쏘그래피 및 식각 단계들의 비용 및 복잡도는, SOI 대신에 벌크 실리콘 기판을 사용하는 이점들을 무색하게 만들 수 있다.
본 명세서에서 설명되는 것과 같은 FinFET 제조 기법은 벌크 반도체 기판을 사용하여 이용될 수 있고, 서로 다른 공정 기술들과 함께 사용될 수 있다. 상기 제조 기법은 추가적인 포토리쏘그래피 및 식각 단계들을 요구함이 없이 인접한 FinFET 디바이스들 사이에 격리 트렌치들(isolation trenches)을 생성한다. 결과적인 격리 트렌치들은 상기 인접한 FinFET 디바이스들(예를 들면, 인접한 PMOS와 NMOS 트랜지스터 디바이스들)의 에지들(edges)에 대하여 자기정렬(self-aligned)된다.
위의 양상들 및 다른 양상들이 핀 반도체 디바이스들을 위한 트렌치 격리 방법의 실시예에 의해 행해질 수 있다. 상기 방법은 벌크 반도체 기판으로부터 제1 도전성 핀 세트와 제2 도전성 핀 세트를 형성하는 단계를 포함하며, 상기 제1 도전성 핀 세트와 상기 제2 도전성 핀 세트는 갭에 의해 분리(seperation)된다. 그 후, 제1 도전성 핀 세트, 상기 제2 도전성 핀 세트, 및 상기 벌크 반도체 기판 위에 산화물(oxide material)을 증착한다. 상기 산화물은 상기 갭에 대응하는 리세스(recess)를 형성하며, 상기 리세스는 상기 산화물의 측벽들을 대향하게 함으로써 정의된다. 상기 리세스는 상기 벌크 반도체 기판 내부로 깊어져서 상기 대향하는 측벽들에 자기정렬된(self-aligned) 트렌치를 형성하며, 상기 트렌치는 유전체 물질로 충전(filling)된다.
또한, 반도체 디바이스 구조를 제조하는 방법이 제공된다. 상기 방법은 벌크 반도체 물질, 상기 벌크 반도체 물질로부터 형성되는 제1 도전성 핀 구조, 및 상기 벌크 반도체 물질로부터 형성되는 제2 도전성 핀 구조를 포함하는 기판을 제공하는 단계를 포함하며, 상기 제1 도전성 핀 구조 및 상기 제2 도전성 핀 구조는 갭에 의해 분리된다. 상기 방법은 상기 제1 도전성 핀 구조 및 상기 제2 도전성 핀 구조에 인접하게 스페이서들을 상기 갭 내에 형성하고, 그 후 상기 벌크 반도체 물질 내에 격리 트렌치를 형성하기 위하여 상기 스페이서들을 식각 마스크로서 사용하여 상기 벌크 반도체 물질을 식각한다. 유전체 물질이 상기 격리 트렌치의 내부, 상기 스페이서들의 위, 상기 제1 도전성 핀 구조 위, 그리고 상기 제2 도전성 핀 구조 위에 배치되고, 상기 격리 트렌치 내의 상기 유전체 물질이 유지되는 한편, 상기 유전체 물질이 스페이서들을 따라 후속적으로 식각되어 제1 도전성 핀 구조의 상부(upper section) 및 제2 도전성 핀 구조의 상부를 노출한다. 이 방법의 대안적인 실시예는 상기 격리 트렌치의 내부, 상기 제1 도전성 핀 구조 위, 및 상기 제2 도전성 핀 구조 위에 상기 유전체 물질을 형성하기 전에 상기 스페이서들을 제거하는 것이다.
이 요약부분은 개략적인 형태로 몇가지 개념들을 소개하기 위하여 제공된 것이며, 이는 이하의 상세한 설명에서 더 기술된다. 이 요약부분은 특허 청구 범위에 청구된 발명의 요지의 중요한 특징들 또는 필수적인 특징들을 나타내도록 의도된 것이 아니며, 특허 청구 범위를 결정하도록 의도된 것도 아니다.
본 발명의 내용은 다음의 도면들과 함께 상세한 설명 및 특허 청구 범위를 참조함으로써 보다 완벽하게 이해될 수 있으며, 여기서 유사한 참조 번호들은 도면들 전체에 걸쳐 유사한 구성 요소를 나타낸다.
도 1은 종래 FinFET의 개략적인 사시도이다.
도 2는 복수의 핀들을 갖는 종래 FinFET의 개략적인 사시도이다.
도 3 내지 도 10은 반도체 디바이스 구조 및 관련된 제조 방법의 실시예를 설명하는 단면도들이다.
도 11 및 도 12는 반도체 디바이스 구조 및 이에 대한 제조 방법의 대안적인 실시예를 설명하는 단면도들이다.
이하의 상세한 설명은 본질적으로 단지 예시적인 것이고, 본 명세서 또는 본 발명의 내용의 실시예들을 한정하도록 의도된 것이 아니다. 본 명세서에서 사용된 용어 "예시(exemplary)"는 "예, 사례 또는 설명으로서 기능하는 것"을 의미한다. 본 명세서에서 예시적인 것으로서 기술된 임의의 실시예가 다른 실시예들에 비해 선호되거나 유익한 것으로서 간주될 필요는 없다. 더욱이, 종래 기술 분야, 배경, 간략한 요약 또는 이하의 상세한 설명에서 제시된 임의의 표현되거나 함축된 이론에 의해 한정되도록 의도되지 않는다.
간결성을 위하여, 반도체 디바이스 제조에 관련된 종래 기법들이 본 명세서에서 상세히 설명되지 않을 수 있다. 더욱이, 본 명세서에서 설명된 다양한 작업들및 공정 단계들은 본 명세서에서 상세히 설명되지 않는 기능 또는 추가적인 단계들을 갖는 보다 포괄적인 절차 또는 공정에 포함될 수 있다. 특히, 반도체 트랜지스터 디바이스들을 제조하는 다양한 단계들은 이미 잘 알려져 있으므로, 간결성을 위하여, 많은 종래 단계들이 여기에서 단지 간략하게 언급되거나 잘 알려진 공정 세부사항들을 제공함이 없이 전체적으로 생략될 것이다.
여기에 설명된 기법 및 기술은 NMOS 트랜지스터 디바이스들, PMOS 트랜지스터 디바이스들, 그리고 CMOS 트랜지스터 디바이스들을 포함하는 MOS 트랜지스터 디바이스들을 제조하는데 이용될 수도 있다. 비록 용어 "MOS 디바이스(MOS device)"가 금속 게이트 전극과 산화물 게이트 절연체를 구비한 디바이스를 적절하게 지칭하는 것일지라도, 상기 용어는 게이트 절연체(산화물 또는 다른 절연체) 위에 위치되는 도전성 게이트 전극(금속 또는 다른 도전성 물질)을 포함하는 임의의 반도체 디바이스를 포괄하여 지칭하는 데 사용될 수 있다.
다양한 FinFET 디바이스들 및 관련된 제조 공정들이 알려져 있다. 예를 들어, Advanced Micro Devices, Inc에 양도된 미국 특허 번호 6,872,647 및 6,921,963은 FinFET들(이 2개 특허의 관련 내용은 참조로서 본 명세서에 포함된다) 및 그 제조 공정들에 관한 것이다. 상기 2개의 특허에서 설명된 일반적인 제조 기법에 따라, FinFET 디바이스 내의 도전성 핀들이 포토리쏘그래피(photolithography), 식각(etching) 및 다른 종래 공정 단계들을 사용하여 형성된다. FinFET 성능은 핀들의 두께와 피치(pitch)에 좌우되고, 그 두께와 피치는 제조 중에 균일해야하며 세밀하게 제어되어야 한다. 이런 점에서, 상기 핀들의 치수 제어의 중요성으로 인하여, 현대의 반도체 제조 공정들(예를 들면, 32 nm 및 이보다 더 작은 기술)을 사용하여 FinFET들을 제조하는 것이 도전받을 수 있다.
상기 설명된 기법과 기술은 벌크 반도체 기판상에 형성된 인접한 FinFET 디바이스들 사이에 격리 영역들(isolation regions)을 형성하기 위하여 사용될 수 있다. 도 3 내지 도 10은 반도체 디바이스 구조(300)의 실시예 및 이를 제조하는 예시적인 방법을 설명하는 단면도들이다. 이 제조 공정은 FinFET들과 같은 핀 반도체 디바이스들을 사용하는데 적합한 트렌치 격리 방법의 일 실시예를 나타낸다. 도 3은 상기 제조 공정의 중간 단계에서의 상기 반도체 디바이스 구조(300)를 나타내는 것으로서, 즉, 적절한 기판을 제공한 후 상기 기판 위에 도전성 핀들을 형성하고, 상기 도전성 핀들 위에 질화물 캡들(nitride caps)을 형성한 것을 나타낸다. 이 실시예에서, 반도체 디바이스 구조(300)는 벌크 실리콘 기판(302)과 같은 벌크 반도체 기판을 사용한다. 용어 "실리콘 기판(silicon substrate)"는 본 명세서에서, 반도체 산업에서 일반적으로 사용되는 상대적으로 순수한 실리콘 물질들(pure silicon materials) 및 일반적인 단결정질(monocrystalline)을 포괄하는 의미로 사용된다. 벌크 실리콘 기판(302)은 N형 실리콘 또는 P형 실리콘이 될 수 있지만, 일반적으로 P형 실리콘이며, 벌크 실리콘 기판(302)은 액티브 영역들을 형성하기 위해 적절한 방식으로 도핑(doping)된다. 여기서, 상기 도전성 핀들은 종래 방식으로 벌크 실리콘 기판(302)으로부터 형성된다.
또한, 도 3은 벌크 실리콘 기판(302)으로부터 복수의 도전성 핀들(304, 306, 308 및 310)을 형성한 후 그리고 상기 핀들의 상부에 실리콘 질화물 캡들(silicon nitride caps)(312)을 형성한 후의 상태의 반도체 디바이스 구조(300)를 나타낸다. 여기서, 상기 도전성 핀과 그 위에 놓인 질화물 캡의 결합은 "도전성 핀 구조(conductive fin structure)"로 칭해질 수 있다. 상기 핀들과 캡들은 잘 알려진 기법들 및 공정 단계들(예를 들어, 포토리쏘그래피(photolithography) 및 패터닝(patterning), 측벽 이미지 트랜스퍼(sidewall image transfer), 식각(etching), 물질 성장(material growth), 물질 증착(material deposition), 표면 평탄화 등)을 사용하여 형성된다. 도전성 핀들(304, 306)이 함께 제1 도전성 핀 세트(314)를 이루고, 도전성 핀들(308, 310)이 제2 도전성 핀 세트(316)를 이룬다. 비록 반도체 디바이스 구조(300)가 한 세트당 2개의 핀들을 포함하지만, 대안적인 실시예들은 그러한 구조로 형성될 필요는 없다. 실제로, 도전성 핀 세트는 하나의 핀을 포함하여 임의 개수의 핀들을 포함할 수 있다. 또한, 제1 도전성 핀 세트(314)의 핀들의 수가 제2 도전성 핀 세트(316) 내의 핀들의 수와 동일할 필요는 없다(이동도 차이(mobility differences)로 인하여, N형 디바이스의 핀들보다 P형 디바이스의 핀들이 대체로 더 많음). 반도체 디바이스 구조(300)의 제조를 완료한 후에, 상기 제1 세트(314)가 제1 디바이스(예를 들면, NMOS 트랜지스터 소자)용으로 사용될 수 있으며, 상기 제2 세트(316)가 제2 디바이스(예를 들면, PMOS 트랜지스터 소자)용으로 사용될 수 있고, 상기 두 개의 디바이스들은 서로 격리된다.
각 세트 내의 도전성 핀들은 균일한 피치와 균일한 핀 두께를 갖도록 형성된다. 실제로, 상기 핀 피치와 두께는 일반적으로 두 도전성 핀 세트들(314, 316) 모두에서 동일할 수 있다. 도 3에서, 화살표(318)는 도전성 핀(304)의 핀 두께를 나타내며, 화살표(320)는 두개의 인접한 이웃하는 핀들(308, 310) 사이의 피치를 나타낸다. 일부 실시예들에서, 핀 두께는 대략 10 내지 60 nm(바람직하게 대략 10 내지 20 nm) 범위 내에 있을 수 있으며, 핀 피치는 대략 30 내지 300 nm(바람직하게 대략 40 내지 50 nm) 범위 내에 있을 수 있다. 특정 실시예들에서, 도전성 핀들의 높이는 대략 40 내지 70 nm 이며, 실리콘 질화물 캡들(312)의 높이는 대략 20 내지 40nm이다. 이 예시적인 치수들은 간편하고 실제적인 기준 프레임(frame of reference)을 확립하기 위해 제공된 것이며, 반도체 디바이스 구조(300)의 실제 실시예의 실제 치수들은 변할 수 있다.
제1 도전성 핀 세트(314)와 제2 도전성 핀 세트(316)는 갭(322)에 의해 분리되고, 상기 갭은 일반적으로 도전성 핀(306)과 도전성 핀(308) 사이에 정의된다. 주목할 점은, 상기 갭(322)은, 반도체 디바이스 구조(300)에서 지정된 핀 피치(320)보다 넓은 간격으로 제2 도전성 핀 세트(316)와 제1 도전성 핀 세트(314)를 분리한다. 상기 갭(322)은 상기 지정된 핀 피치(320)에 따라 형성된 적어도 하나의 도전성 핀에 의해 점유될 공간(space)을 나타낼 수 있다. 예를 들어, 반도체 디바이스 구조(300)는 상기 갭(322)이 하나의 도전성 핀만을 수용하는 실시예를 나타낸다. 다른 실시예들은 하나보다 많은 '미싱(missing)' 도전성 핀에 대응하는 더 넓은 갭을 이용할 수 있다.
비록 다른 제조 단계들 또는 서브 공정들(sub-processes)이 도 3에 도시된 공정 단계 후에 행해질 수 있더라도, 이 예는 상기 제1 도전성 핀 세트(314) 위, 상기 제2 도전성 핀 세트(316) 위 및 상기 벌크 실리콘 기판(302) 위에 산화물(바람직하게는, 실리콘 산화물)과 같은 절연 물질을 증착하는 것에 의해 계속된다(도 4). 즉, 상기 산화물(oxide material)(324)은 블랭킷 방식(blanket manner)으로 증착되어 반도체 디바이스 구조(300)의 노출된 표면들을 덮는다. 도 4에 도시된 바와 같이, 증착 후에, 상기 산화물(324)은 각각의 도전성 핀 세트의 인접한 핀들 사이의 공간들 내에 충전되며 및 상기 갭(322)에 의해 정의된 공간을 라이닝(lining)한다. 만약 이 증착 단계가 적절히 제어된다면, 산화물(324)은 상기 갭(322)을 완전히 충전하지 않을 것이고, 상기 산화물(324)은 일반적으로 상기 갭(322)의 전체적인 윤곽(overall contour)을 따를 것이다. 상기 설명된 실시예에서, 산화물(324)은 대략 25 내지 30 nm정도의 두께로 증착된다.
산화물(324)의 증착은 일반적으로 갭(322)의 위치 및 윤각에 대응하는 리세스(326)가 형성되게 한다. 이 리세스(326)는 산화물(324)의 특정 피쳐들(features)에 의해 정의된다. 특히, 리세스(326)는 산화물(324)의 대향하는 측벽들(328)에 의해, 그리고 산화물(324)의 최하부 노출 표면(lowermost exposed surface)(330)에 의해 경계(bound)지어진다.
비록 다른 제조 단계들 또는 서브 공정들(sub-processes)이 산화물(324)을 형성한 이후에 실시될 수 있을지라도, 이 예는 이방성 식각 기법(anisotropic etch technique)(예를 들어, 방향성 식각(directional etch))을 사용하는 식각 단계로 계속된다. 도 5는 리세스(326)를 상기 벌크 실리콘 기판(302) 쪽으로 연장하기 위해 이방성으로 산화물(324)을 식각한 결과를 도시한다. 즉, 리세스(326)는 이제 벌크 실리콘 기판(302)에서 종료(termination)된다. 이 단계에서 사용된 부식제 화학물(etchant chemistry)은 실리콘 질화물 캡(312)과 벌크 실리콘 기판(302)을 실질적으로 온전하게(intact) 남겨둔 채로 산화물(324)을 선택적으로 식각한다. 이 식각 단계의 이방성 성질(anisotropic nature)은 갭(322) 내에 스페이서들(332, 334)을 형성한다. 스페이서(332)는 도전성 핀(306)에 인접하고, 스페이서(334)는 도전성 핀(308)에 인접한다. 이 스페이서들(332, 334)은 종종 측벽 스페이서들로 칭해진다. 실제로, 스페이서들(332, 334)은 일반적으로 본래 증착된(originally deposited) 산화물(324)의 대향하는 측벽들(328)에 정렬되고 상기 측벽들(328)에 대응한다.
스페이서들(332, 334)을 형성한 후 다른 제조 단계들 또는 서브 공정들이 수행될 수 있으나, 이 예에서는 또 다른 에칭 단계가 계속된다(도 6). 이 단계에서 사용된 에칭제 화학물(etchant chemistry)은 실리콘 질화물 캡들(312)과 산화물(324)을 실질적으로 그대로 남겨두면서 선택적으로 실리콘을 식각한다. 이 식각 단계는 산화물(324)을 식각 마스크로서 사용하여, 바람직하게는 이방성 식각 기법을 이용하여 상기 벌크 실리콘 기판(302)을 식각한다. 보다 구체적으로, 스페이서들(332, 334)이 하드 식각 마스크로서 기능하여 벌크 실리콘 기판(302) 내에 격리 트렌치(336)를 형성한다. 주목할 점은, 이 식각 단계가 리세스(326)를 벌크 실리콘 기판(302) 내부로 깊어지게 하여, 대향하는 측벽들(328)로 자기정렬된(그리고, 따라서, 스페이서들(332, 334)로 자기정렬된) 격리 트렌치(336)를 형성한다는 것이다. 특정 실시예들에서, 격리 트렌치(336)는 대략 0.15-0.50㎛ 범위 내의 깊이(대략 0.15㎛의 깊이가 선호됨)로 식각된다.
도 7은 선택적(optional) 재산화(re-oxidation) 단계를 완료한 후 반도체 디바이스 구조(300)의 상태를 도시한다. 이 선택적 단계는 일반적으로 식각공정 중에 어떠한 손상(damage)을 입은 실리콘 물질 인터페이스(silicon material interface)를 복구(repair)하기 위해 수행될 수 있다. 종래의 재산화 기법들에 따라, 반도체 디바이스 구조(300)는 고온에서 유지되면서 산소(oxygen)에 노출될 것이고, 이는 결과적으로 격리 트렌치(336) 내의 노출된 실리콘 물질을 산화시킨다. 도 7은 이 결과적인 산화물 층(338)을 설명의 편리를 위해 과장된 스케일(scale)을 사용하여 도시한다. 주목할 점은, 이 실시예에서 상기 산화물(324)이 적절한 산소 배리어(barrier)로서의 역할을 하지 않기 때문에, 이 재산화 단계가 또한 도전성 핀들을 산화시킨다는 것이다. 따라서, 만약 이 선택적 재산화 단계가 상기 제조 공정에 포함된다면, 상기 산화물 층(338)의 형성으로 인한 상기 핀들의 좁아짐(narrowing)을 수용하도록 원래의 핀 폭과 핀 피치가 제어될 필요가 있다.
간결성을 위하여, 이하의 설명에서는 상기 선택적 재산화 단계가 실시되지 않는 것으로 가정한다. 따라서, 비록 다른 제조 단계들 또는 서브 공정들이 격리 트렌치(336)의 형성 후에 수행될지라도, 이 예는 반도체 디바이스 구조(300)로부터, 상기 스페이서들(332, 334)을 포함하는 상기 산화물(324)을 제거함으로써 계속된다. 도 8은 상기 산화물(324)의 제거 후의 반도체 디바이스 구조(300)의 상태를 도시한다. 실제로는, 산화물(324)은 바람직하게는 예를 들면, 희석된 HF 화학물을 사용하여 등방성 습식 식각 기법(isotropic wet etch technique)을 사용하는 적절한 식각 단계 동안에 제거된다. 이 습식 산화물 식각은 실리콘 질화물 캡들(312)과 벌크 실리콘 기판(302)을 실질적으로 온전히 남겨둔채로 산화물(324)을 선택적으로 식각한다. 도 8에 도시한 바와 같이, 이 식각 단계는 실리콘 질화물 캡들(312)과 함께 도전성 핀들(304, 306, 308)을 노출시킨다. 산화물(324)은 하기에 기술된 후속적인 공정 단계들의 균일성(uniformity)(디바이스 대 디바이스, 웨이퍼 대 웨이퍼) 및 제어성(controllability)을 향상시키기 위하여 제거되는 것이 바람직하다.
비록 다른 제조 단계 또는 서브 공정들이 스페이서들(332, 334)을 제거한 후에 실시될지라도, 본 예시는 적당한 유전체 물질로 격리 트렌치(336)를 충전함으로써 계속된다(도 9). 실제로는, 유전체 물질(340)은, 예를 들어, 화학 기상 증착(chemical vapor deposition)과 같은 적절한 증착 기법을 사용하여 격리 트렌치(336) 내에, 도전성 핀들(304, 306, 308, 310) 위, 실리콘 질화물 캡들(312) 위 그리고 벌크 실리콘 기판(302) 위에 형성될 수 있다. 특정 실시예들에서, 상기 유전체 물질(340)은 테트라에틸 오르소실리케이트 (tetraethyl orthosilicate, TEOS)를 실리콘 소스(일반적으로 "TEOS 산화물"로 칭해짐)로서 사용하여 증착된 실리콘 이산화물(silicon dioxide)이다.
도 9는 유전체 물질(340)을 증착한 후 이를 연마 또는 평탄화한 후의 반도체 디바이스 구조(300)의 상태를 도시한다. 예를 들어, 화학 기계적 연마(chemical mechanical polishing)가 수행되어 상기 TEOS 산화물을 상기 도전성 핀 구조의 높이까지 연마할 수 있다. 이에 대해서, 도 9는 상기 TEOS 산화물의 높이가 실리콘 질화물 캡들(312)의 높이에 대응하도록 연마공정을 제어하기 위하여 실리콘 질화물 캡들(312)이 어떻게 사용될 수 있는지를 도시한다.
도 9에 도시된 것과 같이 유전체 물질(340)의 형성 후 다른 제조 단계들 또는 서브 공정들이 수행될 수 있지만, 본 예제는 유전체 물질(340)의 높이를 줄임으로써 계속된다. 도 10은 유전체 물질(340)의 적어도 일부가 제거된 후 반도체 디바이스 구조(300)의 상태를 도시한다. 바람직한 실시예들에서, 유전체 물질(340)은 도전성 핀들, 캡들(312), 그리고 벌크 실리콘 기판(302)을 실질적으로 온전히 남겨둔 상태로 TEOS 산화물을 선택적으로 식각하는 시한 종점 식각(timed endpoint etch) 도중 제거된다. 이에 대해서, 상기 유전체 물질(34)의 층이 균일하게 리세스(recess)되도록, TEOS 산화물이 원하는 높이로 남아있도록 상기 식각 단계의 지속 기간(duration)이 제어된다.
도 10을 참조하면, 유전체 물질(340)의 식각이 각각의 도전성 핀 구조의 상부(upper section)(342)을 노출한다. 즉, 도전성 핀들에 대해 남아있는 높이까지 유전체 물질(340)이 식각되기 때문에 실리콘 질화물 캡들(312)과 도전성 핀들의 상부 길이들(upper lengths)이 노출된다. 주목할 점은, 상기 격리 트렌치(336)에 존재하는 상기 유전체 물질(340)이 보존된다는 것이다. 이는 2개의 인접한 디바이스 구조들을 서로 전기적으로 격리하는 기능을 한다. 또한, 유전체 물질(340)의 층(layer)(344)은 상기 도전성 핀들의 베이스(base)에 계속 유지(retain)된다. 이 층(344)은 후속 공정 단계들 중에 이용된다. 예를 들어, 아래에 놓인 벌크 실리콘 기판(302) 내에 이온을 주입할 수 있게 하기 위하여 유전체 물질(340)의 층(344)이 사용될 수 있다.
그후, 상기 제1 디바이스 구조(이 예에서는 도전성 핀들(304, 306)을 포함함)의 제조를 완료하고 상기 제2 디바이스 구조(이 예에서는 도전성 핀들(308, 310)을 포함함)의 제조를 완료하기 위하여 잘 알려진 임의의 공정 단계들이 실시될 수 있다. 실제로, 상기 제1 디바이스 구조는 NMOS 트랜지스터 디바이스 구조일 수 있으며, 상기 제2 디바이스 구조는 PMOS 트랜지스터 디바이스 구조일 수 있고, 격리 트렌치(336) 내의 상기 유전체 물질(340)은 상기 NMOS와 PMOS 트랜지스터 디바이스 구조들을 격리하는 기능을 한다.
도 6에 도시한 반도체 디바이스 구조(300)의 상태를 다시 참조하면, 대안적인 제조 공정이 위에서 설명된 것과는 다른 방식으로 진행될 수 있다. 이에 대해, 도 11 및 도 12는 반도체 디바이스 구조(400)의 대안적인 실시예 및 관련된 제조 방법의 단계들을 보여주는 단면도들을 도시한다. 도 11을 참조하면, 이 대안적인 실시예들은 산화물(324) 또는 스페이서들(332, 334)을 제거하지 않는다. 대신에, 유전체 물질(402)이 격리 트렌치(336) 내부, 산화물(324)(스페이서들(332, 334)을 포함) 위, 그리고 도전성 핀 구조들(도전성 핀들(304, 306, 308, 310) 및 이에 대응하는 실리콘 질화물 캡들(312)을 포함) 위에 형성된다. 실제로는, 상기 유전체 물질(402)은 산화 환경(oxidizing ambient)(예를 들면, 증착된 산화물보다 오히려 열에 의해 성장한 산화물)에서 실리콘에 열을 가함으로써 성장되는 산화물이 될 수 있다.
도 11은 유전체 물질(402)의 증착 후, 그리고 유전체 물질(402)이 연마되거나 또는 평탄화된 후의 반도체 디바이스 구조(400)의 상태를 도시한다. 예를 들어, 상기 유전체 물질(402)을 상기 도전성 핀 구조들의 높이까지 연마하기 위해 화학 기계적 연마공정(chemical mechanical polishing)이 수행될 수 있다. 이에 대해, 도 11은 산화물(324)의 상부 표면 홈부들(depressions) 내의 일부 유전체 물질(402)을 도시한다. 주목할점은, 상기 유전체 물질(402)의 높이와 상기 실리콘 질화물 캡들(312)의 높이가 일치하도록 상기 연마공정을 제어하는데 실리콘 질화물 캡들(312)이 사용될 수 있다는 것이다.
도 11에 도시된 것과 같은 유전체 물질(402)의 형성 후, 다른 제조 단계들 또는 서브 공정들이 수행될 수 있지만, 이 예는 적어도 유전체 물질(402)의 일부분과 산화물(324)(스페이서들(332, 334)을 포함함)의 일부분을 식각함으로써 계속된다. 도 12는 이 식각 단계를 완료한 후의 반도체 디바이스 구조(400)의 상태를 도시한다. 실제로, 상기 제조 공정은 상기 도전성 핀들, 상기 실리콘 질화물 캡들(312) 그리고 벌크 실리콘 기판(302)을 실질적으로 그대로 남겨둔채로, 유전체 물질(402) 및 산화물(324)을 선택적으로 식각하는 적절한 에칭제 화학물(etchant chemistry) 및 시한 종점 식각 기법(timed endpoint etching technique)을 사용한다.
도 12를 참조하면, 도 10을 참조하여 위에서 설명된 바와 같이, 상기 유전체 물질(402)과 산화물(324)의 식각공정이 각각의 도전성 핀 구조의 상부(upper section)(404)를 노출시킨다. 주목할 점은, 다른 실시예에 대해 위에서 설명된 바와 같이, 격리 트렌치(336) 내에 존재하는 유전체 물질(402)은 보존되고 산화물(324)의 층(406)은 상기 도전성 핀들의 상기 베이스(base)에 유지된다는 것이다. 도 12에 도시된 반도체 디바이스 구조(400)의 상태는 도 10에 도시된 반도체 디바이스 구조(300)의 상태와 유사하고 기능적으로 동일한 것으로 이해되어야 한다.
그 후, 반도체 디바이스 구조(400)에서 상기 디바이스 구조들의 제조를 완료하기 위해 잘 알려진 임의의 공정 단계들이 수행될 수 있다. 또한, 도전성 핀들(304, 306)이 NMOS 트랜지스터 디바이스 구조의 일부를 이룰 수 있고, 도전성 핀들(308, 310)이 인접한 PMOS 트랜지스터 디바이스 구조의 일부를 이룰 수 있으며, 격리 트렌치(336) 내에 위치된 유전체 물질(402)이 NMOS와 PMOS 트랜지스터 디바이스 구조들을 서로 격리하는 기능을 한다.
적어도 하나의 예시적 실시예가 상기 상세한 설명에 제시되었지만, 다양한 변형이 존재하는 것이 이해되어야 한다. 본 명세서의 예시적인 실시예 또는 실시예들이 어떠한 식으로든 본 발명의 범주, 적용 가능성, 또는 구성을 제한하기 위한 것으로 평가되어서는 안 될 것이다. 오히려, 상기 상세한 설명은 당업자에게 상기 설명된 실시예 또는 실시예들을 실행하기 위한 편리한 로드 맵(road map)을 제공할 것이다. 또한, 특허 청구 범위에 의해 정의된 범주로부터 벗어남이 없이 구성 요소들의 기능 및 배열(arrangement)에 다양한 변경들이 이루어질 수 있으며, 이는 본 명세서의 출원시 알려져있는 등가물(equivalents) 및 예측가능한 등가물을 포함한다.

Claims (20)

  1. 핀 반도체 디바이스들(finned semiconductor devices)에서의 트렌치 격리 방법으로서,
    벌크(bulk) 반도체 기판(302)으로부터 제1 도전성 핀 세트(314)와 제2 도전성 핀 세트(316)를 형성하는 단계와, 상기 제1 도전성 핀 세트(314)와 상기 제2 도전성 핀 세트(316)는 갭(322)에 의해 분리(seperation)되며;
    상기 제1 도전성 핀 세트(314), 상기 제2 도전성 핀 세트(316), 및 상기 벌크 반도체 기판(302) 위에 산화물(324)을 증착하는 단계와, 상기 산화물(324)은 상기 갭에 대응하는 리세스(326)를 형성하며, 상기 리세스(326)는 상기 산화물(324)의 대향 측벽들(opposing sidewalls)(328)에 의해 정의되고;
    상기 대향 측벽들(328)에 자기정렬(self-aligned)되는 트렌치(336)를 형성하기 위하여 상기 리세스(326)를 상기 벌크 반도체 기판(302) 내부로 깊어지게(deepening) 하는 단계와;
    상기 트렌치(336)를 형성한 후, 상기 트렌치(336)를 유전체 물질(340)로 충전하고, 그리고 상기 제1 도전성 핀 세트 내의 인접한 도전성 핀들 사이와 상기 제2 도전성 핀 세트 내의 인접한 도전성 핀들 사이를 상기 유전체 물질로 충전하는 단계와; 그리고
    상기 제1 도전성 핀 세트(314) 내의 인접한 도전성 핀들 사이와 상기 제2 도전성 핀 세트(316) 내의 인접한 도전성 핀들 사이의 상기 유전체 물질(340)을, 상기 트렌치(336) 위의 균일한(uniform) 높이까지 식각(etching)하는 단계를 포함하는 것을 특징으로 하는 핀 반도체 디바이스들에서의 트렌치 격리 방법.
  2. 제1 항에 있어서, 상기 제1 도전성 핀 세트(314)와 제2 도전성 핀 세트(316)를 형성하는 단계는,
    상기 제1 도전성 핀 세트(314) 내에 복수의 도전성 핀들(304, 306)을, 그리고 상기 제2 도전성 핀 세트(316) 내에 복수의 도전성 핀들(308, 310)을 형성하는 것을 특징으로 하는 핀 반도체 디바이스들에서의 트렌치 격리 방법.
  3. 제2 항에 있어서, 상기 제1 도전성 핀 세트(314)와 제2 도전성 핀 세트(316)를 형성하는 단계는,
    지정된 핀 피치(fin pitch)(320)에 따라, 상기 제1 도전성 핀 세트(314) 내에 상기 복수의 도전성 핀들(304, 306)을, 그리고 상기 제2 도전성 핀 세트(316) 내에 복수의 도전성 핀들(308, 310)을 형성하고, 상기 갭(322)은 상기 지정된 핀 피치(320)보다 넓은 간격으로 상기 제1 도전성 핀 세트(314)를 상기 제2 도전성 핀 세트(316)로부터 분리하도록 된 것을 특징으로 하는 핀 반도체 디바이스들에서의 트렌치 격리 방법.
  4. 제1 항에 있어서, 상기 트렌치(336)를 충전하는 단계는,
    상기 트렌치(336) 내부, 상기 벌크 반도체 기판(302) 위, 상기 제 1 도전성 핀 세트(314) 위, 그리고 상기 제2 도전성 핀 세트(316) 위에 상기 유전체 물질(340)을 증착하는 단계를 포함하고,
    상기 유전체 물질(340)은 산화물인 것을 특징으로 하는 핀 반도체 디바이스들에서의 트렌치 격리 방법.
  5. 제4 항에 있어서,
    상기 유전체 물질(340)을 식각하는 단계 이전에, 상기 유전체 물질(340)을 상기 제1 도전성 핀 세트(314)와 상기 제2 도전성 핀 세트(316)의 높이까지 연마(polishing)하는 단계를 더 포함하는 것을 특징으로 하는 핀 반도체 디바이스들에서의 트렌치 격리 방법.
  6. 제5 항에 있어서,
    상기 유전체 물질(340)을 식각하는 단계는, 상기 제1 도전성 핀 세트(314)의 일부만을 노출시키고 상기 제2 도전성 핀 세트(316)의 일부만을 노출시키는 것을 특징으로 하는 핀 반도체 디바이스들에서의 트렌치 격리 방법.
  7. 반도체 디바이스 구조(300)를 제작하는 방법으로서,
    벌크 반도체 물질(302)을 포함하는 기판, 상기 벌크 반도체 물질(302)로부터 형성된 제1 도전성 핀 구조(306), 상기 벌크 반도체 물질(302)로부터 형성된 제2 도전성 핀 구조(308)를 제공하는 단계와, 상기 제1 도전성 핀 구조(306)와 상기 제2 도전성 핀 구조(308)는 갭(322)에 의해 분리(seperation)되며;
    상기 제1 도전성 핀 구조(306) 및 상기 제2 도전성 핀 구조(308)에 인접하게 그리고 상기 갭(322) 내에 스페이서들(332, 334)을 형성하는 단계와;
    상기 벌크 반도체 물질(302) 내에 격리 트렌치(isolation trench)(336)를 형성하기 위하여, 식각 마스크로서 상기 스페이서들(332, 334)을 사용하여 상기 벌크 반도체 물질(302)를 식각하는 단계와;
    상기 격리 트렌치(336) 내부, 상기 스페이서들(332, 334)의 위, 상기 제1 도전성 핀 구조(306)의 위, 그리고 상기 제2 도전성 핀 구조(308)의 위에 유전체 물질(402)을 형성하는 단계와; 그리고
    상기 격리 트렌치(336) 내에 상기 유전체 물질(402)을 유지한 채로 상기 제1 도전성 핀 구조(306)의 상부(upper section)(404) 및 상기 제2 도전성 핀 구조(308)의 상부(404)를 노출시키기 위하여, 상기 유전체 물질(402)의 적어도 일부분, 상기 스페이서들(332, 334)의 산화물 중 적어도 일부분, 그리고 각 상기 제1 도전성 핀 구조 및 상기 제2 도전성 핀 구조 내의 인접한 핀들 사이의 산화물 중 일부분을, 상기 유전체 물질(402) 및 상기 산화물 모두를 선택적으로 식각하는 에천트(etchant)로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 구조(300)를 제작하는 방법.
  8. 제7 항에 있어서, 상기 스페이서들(332, 334)을 형성하는 단계는,
    상기 제1 도전성 핀 구조(306), 상기 제2 도전성 핀 구조(308), 및 상기 벌크 반도체 물질(302) 위에 산화물(324)을 증착하는 단계와, 상기 산화물(324)은 상기 갭(322)에 대응하는 리세스(326)를 형성하고; 그리고
    상기 리세스(326)가 상기 벌크 반도체 물질(302) 쪽으로 연장되게끔 상기 산화물(324)을 이방성으로(anisotropically) 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 구조(300)를 제작하는 방법.
  9. 제7 항에 있어서, 상기 유전체 물질(402)의 적어도 일부분 및 상기 스페이서들(332, 334)의 적어도 일부분을 식각하기 전에, 상기 유전체 물질(402)을 상기 제1 도전성 핀 구조(306)와 상기 제2 도전성 핀 구조(308)의 높이로 연마(polishing)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 구조(300)를 제작하는 방법.
  10. 제7 항에 있어서,
    상기 제1 도전성 핀 구조(306)를 포함하는 제1 디바이스 구조의 제작을 완료하는 단계와; 그리고
    상기 제2 도전성 핀 구조(308)를 포함하는 제2 디바이스 구조의 제작을 완료하는 단계를 더 포함하며,
    상기 격리 트렌치(336) 내의 상기 유전체 물질(402)은 상기 제2 디바이스 구조로부터 상기 제1 디바이스 구조를 전기적으로(electrically) 격리(isolation)시키는 것을 특징으로 하는 반도체 디바이스 구조(300)를 제작하는 방법.
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