CN106328705B - 具有栅极结构的鳍状半导体元件及其制作方法 - Google Patents

具有栅极结构的鳍状半导体元件及其制作方法 Download PDF

Info

Publication number
CN106328705B
CN106328705B CN201510376711.3A CN201510376711A CN106328705B CN 106328705 B CN106328705 B CN 106328705B CN 201510376711 A CN201510376711 A CN 201510376711A CN 106328705 B CN106328705 B CN 106328705B
Authority
CN
China
Prior art keywords
groove
fin
recess
substrate
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510376711.3A
Other languages
English (en)
Other versions
CN106328705A (zh
Inventor
刘恩铨
林昭宏
童宇诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201510376711.3A priority Critical patent/CN106328705B/zh
Priority to US14/814,516 priority patent/US10103062B2/en
Publication of CN106328705A publication Critical patent/CN106328705A/zh
Priority to US16/127,241 priority patent/US10319641B2/en
Application granted granted Critical
Publication of CN106328705B publication Critical patent/CN106328705B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开一种具有栅极结构的鳍状半导体元件及其制作方法。该具有栅极结构的半导体元件的制作方法，包括形成一基底，包括至少两鳍状结构，突出于基底的上表面，基底具有一第一凹槽与位于第一凹槽下的一第二凹槽，且第一凹槽与第二凹槽位于鳍状结构之间，其中第一凹槽的宽度大于第二凹槽的宽度，且第一凹槽与第二凹槽形成一台阶结构；在第二凹槽内形成一绝缘结构；以及，在绝缘结构上形成一栅极结构，其中栅极结构与绝缘结构填满第一凹槽与第二凹槽。

Description

具有栅极结构的鳍状半导体元件及其制作方法
技术领域
本发明涉及一种具有栅极结构的半导体元件及其制作方法，尤其是涉及一种在形成心轴图案之前先形成暴露出基底的切割沟槽的制作具有栅极结构的半导体元件的方法以及其所制作出的半导体元件。
背景技术
近年来，随着晶体管元件尺寸持续地缩小，现有平面(planar)晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的晶体管元件，例如鳍状场效晶体管(fin field effect transistor，Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。
由于鳍状场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性。更重要的是，由于鳍状场效晶体管元件的立体结构可增加栅极与硅基底的鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而在同样的栅极长度下会具有更宽的通道宽度，以获得更多的漏极电流。
尽管鳍状场效晶体管元件可在尺寸缩小的情况下获得较多的漏极电流，但现有鳍状场效晶体管元件仍然存在一些缺陷。举例来说，鳍状场效晶体管元件的绝缘结构也会影响着整个鳍状场效电极体元件可容纳晶体管的数量。因此如何改良现有鳍状场效晶体管制作工艺即为现今一重要课题。
发明内容
本发明的目的之一在于提供一种具有栅极结构的半导体元件以及其制作方法，以降低电极体之间的绝缘结构。
本发明的一实施例提供一种具有栅极结构的半导体元件的制作方法。首先，提供一基底、一硬掩模层与一心轴(mandrel)层，其中基底、硬掩模层与心轴层依序堆叠。然后，在心轴层与硬掩模层内形成一切割沟槽，使切割沟槽贯穿心轴层与硬掩模层并暴露出基底。接着，图案化心轴层，以形成多个心轴图案，且通过切割沟槽移除基底的一部分，以于基底上形成一第一凹槽。随后，在心轴图案的侧壁与第一凹槽的侧壁上形成一间隙壁。接下来，移除心轴层。之后，以间隙壁为一掩模进行一蚀刻制作工艺，以于第一凹槽下形成一第二凹槽，其中第一凹槽与第二凹槽形成一台阶结构。随后，移除间隙壁。接着，在第二凹槽内形成一第一绝缘结构，并于第一绝缘结构上形成一栅极结构。
本发明的另一实施例提供一种具有栅极结构的半导体元件，包括一基底、一第一绝缘结构以及一栅极结构。基底包括至少两鳍状结构，突出于基底的上表面，基底具有一第一凹槽与位于第一凹槽下的一第二凹槽，且第一凹槽与第二凹槽位于鳍状结构之间，其中第一凹槽的宽度大于第二凹槽的宽度，且第一凹槽与第二凹槽形成一台阶结构。第一绝缘结构填充于第二凹槽内。栅极结构设置于第一绝缘结构上，其中栅极结构与第一绝缘结构填满第一凹槽与第二凹槽。
本发明的另一实施例提供一种具有栅极结构的半导体元件的制作方法。首先，形成一基底，包括至少两鳍状结构，突出于基底的上表面，基底具有一第一凹槽与位于第一凹槽下的一第二凹槽，且第一凹槽与第二凹槽位于鳍状结构之间，其中第一凹槽的宽度大于第二凹槽的宽度，且第一凹槽与第二凹槽形成一台阶结构。然后，在第二凹槽内形成一第一绝缘结构。接着，在第一绝缘结构上形成一栅极结构，其中栅极结构与第一绝缘结构填满第一凹槽与第二凹槽。
在本发明的半导体元件的制作方法中，由于切割沟槽形成于形成心轴图案的步骤之前，因此第一间隙壁部可形成于第一凹槽的侧壁。如此一来，所形成的第二凹槽的宽度可小于第一凹槽的宽度，使得形成于第二凹槽内的第一绝缘结构的宽度可随之缩小。由此，位于第一绝缘结构两侧的晶体管可具有较小的间距，进而可提升半导体元件的晶体管的密集度。
附图说明
图1到图18为本发明第一实施例形成具有栅极结构的半导体元件的方法示意图；
图19为本发明第二实施例形成具有栅极结构的半导体元件的方法示意图。
主要元件符号说明
100、200 半导体元件 102 基底
102a 第一凹槽 102b 第二凹槽
102c 第三凹槽 102d 第四凹槽
102e 第五凹槽 104 硬掩模层
104a、104c 氧化硅层 104b 氮化硅层
106 心轴层 106a 心轴图案
108 切割沟槽 110、130 间隙壁
110a 第一间隙壁部 110b 第二间隙壁部
112 图案化突出物 112a 第一突出部
112b 第二突出部 114 鳍状结构
114a 鳍状部 114b 连接部
116 第一光致抗蚀剂图案 116a 第一条状开口
118 第二光致抗蚀剂图案 118a 第二条状开口
120、202 第一绝缘结构 122 第二绝缘结构
124 衬垫层 126 栅极
128 栅极介电层 132 第一栅极结构
134 第二栅极结构 D1 第一方向
D2 第二方向
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1到图18，绘示了本发明第一实施例形成具有栅极结构的半导体元件的方法示意图，其中图2绘示了沿着图1的剖视线A-A’的剖视示意图，图4与图5分别绘示了沿着图3的剖视线B-B’与剖视线C-C’的剖视示意图，图7与图8分别绘示了沿着图6的剖视线D-D’与剖视线E-E’的剖视示意图，图10与图11分别绘示了沿着图9的剖视线F-F’与剖视线G-G’的剖视示意图，图17与图18分别绘示了沿着图16的剖视线H-H’与剖视线I-I’的剖视示意图。如图1与图2所示，首先，提供一基底102。基底102可例如是一硅基底、一含硅基底或一硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底，但本发明不限于此。然后，在基底102上依序沉积一硬掩模层104以及一心轴(mandrel)层106，使硬掩模层104与心轴层106依序堆叠于基底100上。在本实施例中，硬掩模层104用于在图案化心轴层106与形成间隙壁时遮蔽其下方的基底102，以免于蚀刻，其可例如为单层或多层结构。举例来说，硬掩模层104可包括由氧化硅(silicon oxide)层104a、一氮化硅(silicon nitride)层104b以及一氧化硅层104c依序堆叠所组成的多层结构，但不限于此。另外，心轴层106可例如为一多晶硅层或一非晶硅层等含硅膜层，使得心轴层106与硬掩模层104相对应特定蚀刻制作工艺可具有一定的蚀刻选择比，但本发明不限于此。接着，进行一第一光刻制作工艺以及一第一蚀刻制作工艺，以于心轴层106与硬掩模层104内形成一切割沟槽108，使切割沟槽108贯穿心轴层106与硬掩模层104，并暴露出基底102。其中，心轴层106包括两心轴区块，位于切割沟槽108的两侧。在本实施例中，第一蚀刻制作工艺对硅、氧化硅与氮化硅都可具有蚀刻能力，因此可于第一蚀刻制作工艺中同时移除一部分的心轴层104与一部分的硬掩模层106，但本发明并不以此为限。在另一实施态样中，第一蚀刻制作工艺可包括依序进行两蚀刻步骤，以依序蚀刻心轴层与硬掩模层，以形成切割沟槽。或者，第一蚀刻制作工艺可包括进行多道蚀刻步骤，以蚀刻心轴层以及位于心轴层与基底之间的不同材料层。此外，本实施例的切割沟槽108沿着一第一方向D1延伸，但不限于此。
如图3到图5所示，在形成切割沟槽108之后，图案化心轴层106的心轴区块，以形成多个心轴图案106a。由于切割沟槽108暴露出基底102，因此在图案化心轴层106时，也会移除暴露出的基底102的一部分，以于暴露出的基底102上形成一第一凹槽102a，使第一凹槽102a的底部低于基底102的上表面。由于图案化心轴层106的步骤不会蚀刻硬掩模层104，因此对应心轴区块且未被心轴图案106a遮蔽的硬掩模层104会被暴露出。在本实施例中，心轴图案106a为条状图案，并从切割沟槽108的两侧沿着第二方向D2延伸，但本发明不限于此。此外，本实施例图案化心轴层106的步骤可仅利用一第二光刻制作工艺以及一第二蚀刻制作工艺，但本发明不限于此。在另一实施态样中，图案化心轴层的步骤也可利用一双重曝光(double patterning)或多重曝光(multiple patterning)制作工艺，并且以显影-显影-蚀刻(photolithography-photolithography-etch，2P1E)或是显影-蚀刻-显影-蚀刻(photolithography-etch-photolithography-etch，2P2E)的操作方式进行，但不以此为限。
接着，沉积一间隙壁材料层，以覆盖心轴图案106a、暴露出的硬掩模层104以及暴露出的基底102。随后，全面性进行一第一回蚀刻制作工艺，移除位于心轴图案106a上的间隙壁材料层，以于心轴图案106a的侧壁与第一凹槽102a的侧壁上形成一间隙壁110。其中，间隙壁110的宽度小于心轴图案106a于第一方向D1上的宽度，优选地间隙壁110的宽度小于光刻机台可达到的最小宽度。在本实施例中，间隙壁110可区分为一第一间隙壁部110a以及多个第二间隙壁部110b。第一间隙壁部110a设置于第一凹槽102a的侧壁与心轴图案106a面对第一凹槽102a的侧壁上。各第二间隙壁部110b设置于各心轴图案106a的其他侧壁上。值得一提的是，由于切割沟槽108形成于形成心轴图案106a的步骤之前，因此可于形成间隙壁110之前先形成第一凹槽102a，使得第一间隙壁部110a可形成于第一凹槽102a的侧壁。
如图6到图8所示，接下来，移除心轴层106。然后，以间隙壁110作为掩模进行一第三蚀刻制作工艺，以于第一凹槽102a下形成一第二凹槽102b，并将间隙壁110的图案转移到基底102，进而形成一图案化突出物112。其中，图案化突出物112的图案约略具有间隙壁110的图案，因此图案化突出物112包括对应第一间隙壁部110a的一第一突出部112a以及分别对应第二间隙壁部110b的多个第二突出部112b。具体来说，位于第一凹槽102a的底部且未被第一间隙壁部110a遮蔽的基底102会被移除，以形成第二凹槽102b，且同时，未被第二间隙壁部110b与第一间隙壁部110a遮蔽的硬掩模层104与基底102也会被移除，而形成一第三凹槽102c以及多个第四凹槽102d，使基底102具有第二凹槽102b、第三凹槽102c与第四凹槽102d。其中，第一突出部112a围绕第二凹槽102b，各第二突出部112b与第一突出部112a的一部分围绕出各第四凹槽102d，且第三凹槽102c围绕图案化突出物112。由于第一凹槽102a的底部在进行第三蚀刻制作工艺之前低于第一凹槽102a外的基底102的上表面，因此通过第三蚀刻制作工艺所形成第三凹槽102c的深度或第四凹槽102d的深度会小于第二凹槽102b的深度与第一凹槽的深度的总和。
在本实施例中，第三蚀刻制作工艺对硅、氧化硅与氮化硅都可具有蚀刻能力，因此可于第三蚀刻制作工艺中同时移除一部分的硬掩模层104与一部分的基底102，但本发明并不以此为限。在另一实施态样中，第三蚀刻制作工艺可包括依序进行两蚀刻步骤，以依序蚀刻硬掩模层与基底。或者，第三蚀刻制作工艺可包括进行多道蚀刻步骤，以蚀刻硬掩模层与基底。
值得一提的是，由于第一间隙壁部110a在进行第三蚀刻制作工艺之前设置于第一凹槽102a的侧壁上，因此位于第一间隙壁部110a下方的基底102并不会被移除，使得所形成的第二凹槽102b的宽度小于第一凹槽102a的宽度。因此，第二凹槽102b的底部与侧壁以及第一凹槽102a的底部可形成一台阶结构。再者，由于第一间隙壁部110a的外侧设置有部分硬掩模层104与部分基底102，因此本实施例在进行第三蚀刻制作工艺时可通过控制蚀刻的条件，例如：蚀刻时间或蚀刻速度，在第一间隙壁部110a的外侧侧壁上留下一部分的基底102，且优选地，可另留下一部分的硬掩模层104。
如图9至图11所示，在第三蚀刻制作工艺之后，移除间隙壁110。随后，进行一鳍状结构切割制作工艺，以移除图案化突出物112的一部分，并形成多个鳍状结构114。在本实施例中，各鳍状结构114包括两鳍状部114a以及一连接部114b，且于各鳍状结构114中，连接部114b连接各鳍状部114a的一端，使各鳍状结构114形成为约略“π”字形。其中，鳍状部114a为第二突出部110b经过鳍状结构切割制作工艺所形成，连接部114b则为第一突出部110a经过鳍状结构切割制作工艺所形成。
具体来说，本实施例的鳍状结构切割制作工艺可如下所述。如图12所示，在移除间隙壁110之后可进行一第三光刻制作工艺，以形成一第一光致抗蚀剂图案116于部分硬掩模层104与部分图案化突出物112上，使第一光致抗蚀剂图案可用于移除一部分不需要的图案化突出物112，特别是沿着第二方向D2延伸的部分。在本实施例中，第一光致抗蚀剂图案116具有多个第一条状开口116a，且各第一条状开口116a沿着第二方向D2延伸。在形成第一光致抗蚀剂图案116之后，进行一第四蚀刻制作工艺，以移除第一条状开口116a所暴露出的硬掩模层104与图案化突出物112，并使第一凹槽102a与第三凹槽102c相连。
如图13所示，在第四蚀刻制作工艺之后，移除第一光致抗蚀剂图案116，并于部分硬掩模层104与部分图案化突出物112上形成一第二光致抗蚀剂图案118，使第二光致抗蚀剂图案118可用于移除另一部分不需要的图案化突出物112，特别是沿着第一方向D1延伸的部分。在本实施例中，第二光致抗蚀剂图案118具有多个第二条状开口118a，且各第二条状开口118a沿着第一方向D1延伸。然后，进行一第五蚀刻制作工艺，以移除第二条状开口118a所暴露出的硬掩模层104与图案化突出物112，进而形成鳍状结构114，并使第三凹槽102c与第四凹槽102d连接成一浅沟槽102e。
本发明的鳍状结构切割制作工艺并不以上述为限。在另一实施态样，形成第一光致抗蚀剂图案与形成第二光致抗蚀剂图案的步骤可互换。或者，鳍状结构切割制作工艺也可利用一双重曝光(double patterning)或多重曝光(multiple patterning)制作工艺，于同一光致抗蚀剂图案中形成第一条状开口与第二条状开口，然后才进行蚀刻制作工艺，以形成鳍状结构。
如图14与图15所示，在形成鳍状结构114之后，在鳍状结构114的硬掩模层104与基底102上全面性覆盖一绝缘材料，且绝缘材料填满第一凹槽102a、第二凹槽102b与浅沟槽102e。在本实施例中，绝缘材料优选是利用一流动是化学气相沉积(flowable chemicalvapor deposition，FCVD)制作工艺，使其可轻易填入第一凹槽102a、第二凹槽102b与浅沟槽102e内。然后，可以硬掩模层104作为掩模，全面性进行一第二回蚀刻制作工艺，以移除位于第一凹槽102a、第二凹槽102b与浅沟槽102e外的绝缘材料，并于第二凹槽102b内形成一第一绝缘结构120，以及于浅沟槽102e内形成一第二绝缘结构122，即所谓浅沟槽隔离(shallow trench isolation，STI)结构。在本实施例中，通过控制蚀刻时间与蚀刻速度，移除绝缘材料的步骤可进行到绝缘材料的上表面介于基底102的上表面与第一凹槽102a的底部之间才停止，因此第一绝缘结构120的上表面介于基底102的上表面与第一凹槽102a的底部。此外，在形成第一绝缘结构120与第二绝缘结构122之前，可选择性于第一凹槽102a、第二凹槽102b与浅沟槽102e的侧壁与底部的基底102内形成一衬垫层124。其中，衬垫层124可例如是单层或多层结构，优选是包含氧化硅或适用的高介电常数材料等介电材质。衬垫层124的形成方式例如包含利用一临场蒸气产生技术(in situ steam generation，ISSG)，以在暴露出的基底102表面形成均匀分布的衬垫层124，但不以此为限。在另一实施态样中，衬垫层也可选择利用沉积的方式形成，因此衬垫层是形成在第一凹槽、第二凹槽与浅沟槽的侧壁与底部上。此时，衬垫层可为单层或多层结构，且多层结构可包括不同介电材质。并且，位于第一绝缘结构与第二绝缘结构上的衬垫层可与绝缘材料同时在第二回蚀刻制作工艺中被移除，但不以此为限。或者，衬垫层是选择包含其他介电材质。
如图16至图18所示，接着，在形成第一绝缘结构132与第二绝缘结构134之后，剩下的硬掩模层104可依据晶体管元件的结构特性的不同选择性被移除。随后，进行一栅极制作工艺，依序在鳍状结构114上形成一栅极介电材料层，例如是包含氧化硅等绝缘材质，以及一栅极层，再图案化栅极层及栅极介电材料层，以形成栅极126与栅极介电层128。接着，在栅极126与栅极介电层128的侧壁上分别形成一间隙壁130，以在鳍状结构114上形成一第一栅极结构132以及多个第二栅极结构134，第一栅极结构132与各第二栅极结构134可分别包括栅极126与栅极介电层128。至此已完成本实施例的具有栅极结构的半导体元件100。在本实施例中，第一栅极结构132与第二栅极结构134的栅极可例如为多晶硅栅极，但不限于此，且可视实际所需而定。间隙壁130可例如是包含是氮化硅、氮氧化硅(silicon oxynitride)或氮碳化硅(silicon carbonitride)等材质。在其他实施例中，形成间隙壁之后，可进一步进行一源极/漏极选择性外延成长(selective epitaxial growth，SEG)制作工艺、金属硅化物制作工艺、接触洞停止蚀刻层(contact etch stop layer，CESL)制作工艺或是金属栅极置换(replacement metal gate，RMG)等制作工艺，由于上述相关步骤与传统制作晶体管的步骤类似，因此在此不多加赘述。
在本实施例中，第一栅极结构132覆盖于第一凹槽102a与第二凹槽102b上，并延伸至覆盖鳍状结构114的连接部114b，用以避免鳍状结构114受到后续制作工艺影响，例如是源极/漏极外延成长制作工艺，而导致结构变形、漏电流或破坏整体电性表现。并且，各第二栅极结构134横跨各鳍状结构114的各鳍状部114b，可用以作为晶体管的栅极。
值得一提的是，由于第二凹槽102b的宽度小于第一凹槽102a的宽度，因此形成于第二凹槽102b内的第一绝缘结构120的宽度也随之缩小，使得位于第一绝缘结构120两侧的晶体管可具有较小的间距，进而可提升半导体元件100的晶体管的密集度。
本发明的具有栅极结构的半导体元件及其制作方法并不以上述实施例为限。下文将继续揭示本发明的其它实施例或变化型，然而为了简化说明并突显各实施例或变化型之间的差异，下文中使用相同标号标注相同元件，并不再对重复部分作赘述。
请参照图19，且一并参照图1到图13。图19绘示了本发明第二实施例形成具有栅极结构的半导体元件的方法示意图。如图19所示，相较于第一实施例，本实施例的半导体元件200的制作方法于移除绝缘材料的步骤中可进行到绝缘材料的上表面介于第一凹槽102a的底部与第二凹槽102b的底部之间才停止，因此第一绝缘结构202的上表面介于第一凹槽102a的底部与第二凹槽102b的底部。由于本实施例于移除绝缘材料之前的步骤与第一实施例相同，如图1到图13所示，且本实施例于移除绝缘材料之后也与第一实施例相同，因此在此不多赘述。
综上所述，在本发明的半导体元件的制作方法中，由于切割沟槽形成于形成心轴图案的步骤之前，因此第一间隙壁部可形成于第一凹槽的侧壁。如此一来，所形成的第二凹槽的宽度可小于第一凹槽的宽度，使得形成于第二凹槽内的第一绝缘结构的宽度可随之缩小。由此，位于第一绝缘结构两侧的晶体管可具有较小的间距，进而可提升半导体元件的晶体管的密集度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种具有栅极结构的半导体元件的制作方法，包括：
提供一基底与一心轴(mandrel)层，包括提供一硬掩模层，其中所述基底、所述硬掩模层与所述心轴层依序堆叠；
在所述心轴层内形成一切割沟槽，使所述切割沟槽贯穿所述心轴层并暴露出所述基底；
图案化所述心轴层，以形成多个心轴图案，且通过所述切割沟槽移除所述基底的一部分，以于所述基底上形成一第一凹槽；
在所述心轴图案的侧壁与所述第一凹槽的侧壁上形成一间隙壁；
移除所述心轴层；
以所述间隙壁为一掩模进行一蚀刻制作工艺，以形成图案化突出物，并于第一凹槽下形成一第二凹槽，其中所述第一凹槽与所述第二凹槽形成一台阶结构；
移除所述间隙壁；
移除所述图案化突出物的一部分，以形成多个鳍状结构，该鳍状结构包括两鳍状部以及一连接部，且于各所述鳍状结构中，连接部连接各所述鳍状部的一端；
在所述第二凹槽内形成一第一绝缘结构；以及
在所述第一绝缘结构上形成一栅极结构，该栅极结构覆盖于该第一凹槽与该第二凹槽上，并延伸覆盖该连接部。
2.如权利要求1所述的具有栅极结构的半导体元件的制作方法，其中所述蚀刻制作工艺包括将所述间隙壁的图案转移到所述基底，以形成该图案化突出物，并使所述基底具有一第三凹槽与多个第四凹槽。
3.如权利要求2所述的具有栅极结构的半导体元件的制作方法，其中所述第三凹槽的深度小于所述第一凹槽的深度与所述第二凹槽的深度总和。
4.如权利要求2所述的具有栅极结构的半导体元件的制作方法，还包括于移除所述间隙壁与形成所述第一绝缘结构之间移除所述图案化突出物的所述部分，以形成多个所述鳍状结构，并使所述第三凹槽与所述第四凹槽连接成一浅沟槽。
5.如权利要求4所述的具有栅极结构的半导体元件的制作方法，还包括于形成所述鳍状结构与形成所述第一绝缘结构之间于所述第一凹槽、所述第二凹槽与所述浅沟槽的侧壁与底部形成一衬垫层。
6.如权利要求4所述的具有栅极结构的半导体元件的制作方法，其中形成所述第一绝缘结构还包括于所述浅沟槽内形成一第二绝缘结构。
7.如权利要求1所述的具有栅极结构的半导体元件的制作方法，其中所述切割沟槽也贯穿所述硬掩模层。
8.如权利要求7所述的具有栅极结构的半导体元件的制作方法，其中形成所述第一绝缘结构包括：
在所述硬掩模层与所述基底上全面性覆盖一绝缘材料，且所述绝缘材料填满所述第一凹槽与所述第二凹槽；以及
移除位于所述第一凹槽与所述第二凹槽外的所述绝缘材料。
9.如权利要求8所述的具有栅极结构的半导体元件的制作方法，其中移除所述绝缘材料的步骤是进行到所述绝缘材料的上表面介于所述基底的上表面与所述第一凹槽的底部之间才停止。
10.如权利要求8所述的具有栅极结构的半导体元件的制作方法，其中移除所述绝缘材料的步骤是进行到所述绝缘材料的上表面介于所述第一凹槽的底部与所述第二凹槽的底部之间才停止。
11.一种具有栅极结构的半导体元件，包括：
基底，包括至少两鳍状结构，突出于所述基底的上表面，所述基底具有第一凹槽与位于所述第一凹槽下的第二凹槽，且所述第一凹槽与所述第二凹槽位于所述鳍状结构之间，其中所述第一凹槽的宽度大于所述第二凹槽的宽度，且所述第一凹槽与所述第二凹槽形成一台阶结构,各所述鳍状结构包括两鳍状部以及一连接部，且于各所述鳍状结构中，连接部连接各所述鳍状部的一端；
第一绝缘结构，填充于所述第二凹槽内；以及
栅极结构，设置于所述第一绝缘结构上，其中所述栅极结构与所述第一绝缘结构填满所述第一凹槽与所述第二凹槽，该栅极结构覆盖于该第一凹槽与该第二凹槽上，并延伸覆盖该连接部。
12.如权利要求11所述的具有栅极结构的半导体元件，其中所述第一绝缘结构的上表面介于所述基底的上表面与所述第一凹槽的底部。
13.如权利要求11所述的具有栅极结构的半导体元件，其中所述第一绝缘结构的上表面介于所述第一凹槽的底部与所述第二凹槽的底部。
14.如权利要求11所述的具有栅极结构的半导体元件，其中所述基底还包括浅沟槽，围绕所述鳍状结构，且所述浅沟槽的深度小于所述第一凹槽的深度与所述第二凹槽的深度的总和。
15.如权利要求14所述的具有栅极结构的半导体元件，还包括第二绝缘结构，设置于所述浅沟槽内。
16.一种具有栅极结构的半导体元件的制作方法，包括：
形成一基底，包括至少两鳍状结构，突出于所述基底的上表面，所述基底具有第一凹槽与位于所述第一凹槽下的第二凹槽，且所述第一凹槽与所述第二凹槽位于所述鳍状结构之间，其中所述第一凹槽的宽度大于所述第二凹槽的宽度，且所述第一凹槽与所述第二凹槽形成一台阶结构，各所述鳍状结构包括两鳍状部以及一连接部，且于各所述鳍状结构中，连接部连接各所述鳍状部的一端；
在所述第二凹槽内形成一第一绝缘结构；以及
在所述第一绝缘结构上形成一栅极结构，其中所述栅极结构与所述第一绝缘结构填满所述第一凹槽与所述第二凹槽，该栅极结构覆盖于该第一凹槽与该第二凹槽上，并延伸覆盖该连接部。
17.如权利要求16所述的具有栅极结构的半导体元件的制作方法，其中形成所述第一绝缘结构包括：
在所述基底上全面性覆盖一绝缘材料，且所述绝缘材料填满所述第一凹槽与所述第二凹槽；以及
移除位于所述第一凹槽与所述第二凹槽外的所述绝缘材料。
18.如权利要求17所述的具有栅极结构的半导体元件的制作方法，其中移除所述绝缘材料的步骤是进行到所述绝缘材料的上表面介于所述基底的上表面与所述第一凹槽的底部之间才停止。
19.如权利要求17所述的具有栅极结构的半导体元件的制作方法，其中移除所述绝缘材料的步骤是进行到所述绝缘材料的上表面介于所述第一凹槽的底部与所述第二凹槽的底部之间才停止。
CN201510376711.3A 2015-07-01 2015-07-01 具有栅极结构的鳍状半导体元件及其制作方法 Active CN106328705B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201510376711.3A CN106328705B (zh) 2015-07-01 2015-07-01 具有栅极结构的鳍状半导体元件及其制作方法
US14/814,516 US10103062B2 (en) 2015-07-01 2015-07-31 Method for fabricating semiconductor device having gate structure
US16/127,241 US10319641B2 (en) 2015-07-01 2018-09-11 Semiconductor device having gate structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510376711.3A CN106328705B (zh) 2015-07-01 2015-07-01 具有栅极结构的鳍状半导体元件及其制作方法

Publications (2)

Publication Number Publication Date
CN106328705A CN106328705A (zh) 2017-01-11
CN106328705B true CN106328705B (zh) 2020-11-24

Family

ID=57684435

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510376711.3A Active CN106328705B (zh) 2015-07-01 2015-07-01 具有栅极结构的鳍状半导体元件及其制作方法

Country Status (2)

Country Link
US (2) US10103062B2 (zh)
CN (1) CN106328705B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658490B2 (en) * 2017-07-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of isolation feature of semiconductor device structure
US11114549B2 (en) 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
CN111584638B (zh) * 2020-06-01 2022-05-06 福建省晋华集成电路有限公司 半导体结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347717A (zh) * 2013-08-07 2015-02-11 三星电子株式会社 半导体器件及其制造方法
CN104576645A (zh) * 2013-01-14 2015-04-29 台湾积体电路制造股份有限公司 FinFET中的鳍间隔件保护的源极和漏极区

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7994020B2 (en) 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US8828885B2 (en) 2013-01-04 2014-09-09 Taiwan Semiconductor Manufacturing Company Limited Photo resist trimmed line end space
KR102021768B1 (ko) * 2013-03-15 2019-09-17 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
US8951918B2 (en) 2013-03-27 2015-02-10 United Microelectronics Corp. Method for fabricating patterned structure of semiconductor device
US20150050792A1 (en) 2013-08-13 2015-02-19 Globalfoundries Inc. Extra narrow diffusion break for 3d finfet technologies
US9204538B2 (en) 2013-08-16 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fine line space resolution lithography for integrated circuit features using double patterning technology

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576645A (zh) * 2013-01-14 2015-04-29 台湾积体电路制造股份有限公司 FinFET中的鳍间隔件保护的源极和漏极区
CN104347717A (zh) * 2013-08-07 2015-02-11 三星电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN106328705A (zh) 2017-01-11
US10103062B2 (en) 2018-10-16
US20180374757A1 (en) 2018-12-27
US10319641B2 (en) 2019-06-11
US20170005008A1 (en) 2017-01-05

Similar Documents

Publication Publication Date Title
CN106340455B (zh) 半导体元件及其制作方法
CN106711213B (zh) 半导体元件及其制作方法
US9231051B2 (en) Methods of forming spacers on FinFETs and other semiconductor devices
TWI642185B (zh) 半導體元件及其製作方法
US20130062708A1 (en) Semiconductor device structure, method for manufacturing the same, and method for manufacturing fin
TWI648857B (zh) 半導體元件及其製作方法
CN105470295B (zh) 鳍状结构及其制造方法
US10319597B2 (en) Semiconductor device with particular fin-shaped structures and fabrication method thereof
US20130049125A1 (en) Semiconductor device structure and method for manufacturing the same
CN110061054B (zh) 半导体元件及其制作方法
CN106158628B (zh) 半导体结构及其制作工艺
TW201909282A (zh) 半導體裝置及其製程
CN111508897A (zh) 半导体器件及其形成方法
US10319641B2 (en) Semiconductor device having gate structure
TW201806158A (zh) 位在矽覆絕緣層上的鰭狀場效電晶體及其形成方法
KR102014437B1 (ko) 다원화된 측벽 산화막 구조를 갖는 반도체 장치 및 그 제조 방법
CN106816378B (zh) 用于双重图案化工艺的临界尺寸控制
CN106409748B (zh) 半导体元件及其制作方法
CN110875191A (zh) 鳍式晶体管的制造方法
TWI744333B (zh) 半導體裝置及其製程
CN107546127B (zh) 半导体元件及其制作方法
US11264488B2 (en) Manufacturing method of semiconductor structure
CN115458586A (zh) 鳍式场效应晶体管及其制造方法
TWI721056B (zh) 半導體元件
CN112768408B (zh) 鳍式场效应晶体管的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant