TWI721056B - 半導體元件 - Google Patents
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Abstract
一種半導體元件，其包含鰭狀結構、淺溝渠隔離、擴散隔離結構以及閘極。鰭狀結構是設置於基底上。淺溝渠隔離則是設置於基底內並環繞鰭狀結構。擴散隔離結構設置於鰭狀結構內，並且，閘極橫跨鰭狀結構。
Description
本發明是關於一種半導體元件，尤指一種包含一擴散隔離(diffusion break)結構的半導體元件。
近年來，隨著場效電晶體(field effect transistors，FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。
然而，在現行的鰭狀場效電晶體元件製程中，鰭狀結構的設計仍存在許多瓶頸，進而影響整個元件的漏電流及整體電性表現。因此如何改良現有鰭狀場效電晶體製程即為現今一重要課題。
本發明之一目的在於提供一種半導體元件，其是在閘極下方設置鄰近於源極及/或汲極的一擴散隔離結構，進而改善電流群聚(current crowding)問題並提昇半導體元件的靜電放電防護能力(electrostatic discharge performance,ESD performance)。
為達上述目的，本發明之一實施例提供一種半導體元件，其包含一鰭狀結構、一淺溝渠隔離、一擴散隔離結構以及一閘極。該鰭狀結構是設置於一基底上。該淺溝渠隔離是設置於該基底內並環繞該鰭狀結構。該擴散隔離結構設置於該鰭狀結構內，且該閘極橫跨該鰭狀結構。
本發明的半導體元件，是選擇在電晶體的通道區中額外設置一擴散隔離結構，該擴散隔離結構例如是設置在電晶體的陽極端、陽極端與陰極端、陽極端與陰極端之間等。該擴散隔離結構是形成在鰭狀結構中的一溝渠內，並包含相同或不同於淺溝渠隔離的絕緣材質。其中，該溝渠的側壁較佳是由兩種不同的膜層所覆蓋，例如是一氧化矽層及一氮化矽層，但不以此為限。藉此，本發明的半導體元件在電流導通時，可引導電流流往較深層的電流路徑，而改善電流群聚的問題，並且達到較佳的靜電放電防護效果。
100:基底
101:鰭狀結構
103:溝渠
110:氧化矽層
130:擴散隔離結構
130a:擴散隔離結構
130b:擴散隔離結構
130c:擴散隔離結構
130d:擴散隔離結構
131:介質層
132:絕緣層
133:氧化矽層
150:閘極
151:閘極介電層
152:閘極層
153:側壁子
154:源極
155:汲極
d1:尺寸
d2:深度
第1圖至第6圖繪示本發明第一實施例中形成半導體元件之方法的
步驟剖面示意圖。
第7圖至第8圖繪示本發明第二實施例中半導體元件的示意圖。
第9圖至第10圖繪示本發明第三實施例中半導體元件的示意圖。
第11圖至第12圖繪示本發明第四實施例中半導體元件的示意圖。
第13圖繪示本發明第五實施例中半導體元件的示意圖。
為使熟習本發明所屬技術領域的一般技藝者能更進一步了解本發明，下文特列舉本發明的數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成的功效。
請參照第1圖至第6圖，所繪示者為本發明第一實施例中形成半導體元件之方法的步驟示意圖，其中，第6圖為半導體元件的上視圖，而第5圖為第6圖中延剖面線B-B’的剖面示意圖。首先，如第1圖所示，提供一基底100。基底100例如是一矽基底、一含矽基底或一矽覆絕緣(silicon-on-insulator,SOI)基底等半導體基底。基底100形成有至少一鰭狀結構101，在矽製程(bulk silicon)的實施態樣中，鰭狀結構101的形成方式較佳是利用一側壁圖案轉移(sidewall image transfer,SIT)技術，包含透過一微影暨蝕刻製程在基底100上形成複數個圖案化犧牲層，依序進行沉積及蝕刻製程，以於各該圖案化犧牲層的側壁形成一側壁子(未繪示)，後續，去除該圖案化犧牲層，並透過該側壁子的覆蓋再進行一蝕刻製程，使得該側壁子的圖案被轉移至單層或多層結構的一圖案化遮罩，例如是包含一氧化矽層110以及位於其上的一氮化矽層(silicon nitride,SiN，未繪示)。之後，再經過一蝕刻製程，
將該圖案化遮罩的圖案轉移至下方的基底100中，形成複數個淺溝渠(shallow trench，未繪示)，同時定義出各鰭狀結構101。
然後，於該些淺溝渠內形成一絕緣層，利用一流動式化學氣相沈積(flowable chemical vapor deposition,FCVD)製程，之後再搭配化學機械研磨(chemical mechanical polishing,CMP)與回蝕刻製程，而在該些淺溝渠內形成該絕緣層，例如是一氧化矽。由此，鰭狀結構101的上部分突出於該絕緣層，而使得位在該些溝渠內的絕緣層形成淺溝隔離(shallow trench isolation,STI)。在本實施例中，在進行該化學機械研磨與回蝕刻製程時，可選擇性地去除該圖案化遮罩的該氮化矽層，而僅保留下方的氧化矽層110，如第1圖所示。
接著，移除一部分的鰭狀結構101，而在基底100上形成至少一溝渠103。具體來說，溝渠103的形成方式例如是再次透過一圖案化遮罩(未繪示)而進行一鰭狀結構切割製程，將該圖案化遮罩的圖案依序轉移至下方的氧化矽層110與基底100中，形成溝渠103。溝渠103具有小於該淺溝渠隔離的一尺寸(dimension)d1。另一方面，溝渠103的深度d2則可以小於或是等於該淺溝渠隔離。
依序形成覆蓋於側溝渠103側壁的一介質層131，以及填滿溝渠的一絕緣層132。介質層131與絕緣層132的形成方式例如是先全面地形成一介質材料層(未繪示)，再形成一絕緣材料層(未繪示)。之後，以氧化矽層110作為蝕刻停止層，來進行化學機械研磨與回蝕刻製程，而在溝渠103內形成一介質層131，作為一襯墊層(liner)，以及絕緣層
132，如第2圖所示。由此，絕緣層132的頂表面可剛好與氧化矽層110切齊。在本實施例中，絕緣層132較佳是具有與介電層的材質具蝕刻選擇的一絕緣材質，舉例來說，介質層131例如包含氮化矽，絕緣層132則可包含氧化矽或其它不同於該淺溝渠隔離的絕緣材質，如氮化矽等。
而後，進行一蝕刻製程，移除氧化矽層110以及一部分的介質層131與絕緣層132，暴露出鰭狀結構101的上表面，並使溝渠103上半部的側壁可自介質層131暴露出。詳細來說，該蝕刻製程例如是一濕蝕刻製程，其是利用對氮化矽具高蝕刻選擇比的蝕刻劑來移除介質層131與絕緣層132。藉此，在該蝕刻製程後，絕緣層132被相對移除較少的部分，而可具有高於介質層131的頂表面，如第3圖所示。
在該蝕刻製程後，在鰭狀結構101的上表面與溝渠103上半部的側壁上形成一氧化矽層133。氧化矽層133的形成方式例如包含利用一臨場蒸氣產生技術(in situ steam generation,ISSG)，以在鰭狀結構101的上表面與溝渠103被暴露的表面形成均勻分布的氧化矽層133，如第4圖所示。藉此，位在溝渠103內的介質層131、絕緣層132與氧化矽層133可共同形成一個擴散隔離結構(diffusion break)130，其是位在鰭狀結構101內。此外，需注意的是，在本實施例中，填入溝渠103內的氧化矽層133較佳是與下方的介質層131具有相同的厚度，也就是說，溝渠103側壁的上、下半部，是分別被具有相同厚度但不同材質的氧化矽層133與介質層131覆蓋，如第4圖所示。並且，覆蓋在溝渠103側壁的氧化矽層133與介質層131是彼此連接，且其連接處低於絕緣層132的上表面，如第4圖所示。然而，在本發明的其他實施例中，亦可
選擇使介質層131與氧化矽層133具有相同的材質，或者是使介質層131與氧化矽層133的連接處(未繪示)高於絕緣層132的上表面。
後續，可先在鰭狀結構101內形成一摻雜井(未繪示)，再繼續於擴散隔離結構130兩側的該摻雜井內分別形成源極154與汲極155，以及橫跨鰭狀結構101的閘極150。詳細來說，例如是配合後續形成的N型電晶體的形態，而先形成P型的摻雜井(未繪示)，然後在鰭狀結構101上形成一遮罩(未繪示)，定義出N型的源極154與汲極155的形成位置，之後再依序進行一蝕刻製程、選擇性磊晶成長製程與原位摻雜製程，形成源極154與汲極155，如第5圖所示。其中，汲極155是緊鄰著擴散隔離結構130而形成，而源極154則是與擴散隔離結構130分隔設置，使一部分的鰭狀結構101位在源極154與擴散隔離結構130之間，如第5圖所示。在另一實施例中，亦可選擇在形成該遮罩後，直接透過一離子佈植製程來形成源極154與汲極155。
在本實施例中，是先進行源極154與汲極155的摻雜製程，再形成閘極150。閘極150是位在源極154與汲極155之間，並橫跨在擴散隔離結構130、部分的鰭狀結構101(源極154與擴散隔離結構130之間的鰭狀結構101)與部分的源極154之上。閘極150包含一閘極介電層151，例如是包含氧化矽等絕緣材質，一閘極層152，例如是包含多晶矽或金屬材質，以及環繞閘極層152與閘極介電層151的一側壁子153。其中，閘極150是覆蓋整個擴散隔離結構，並使其閘極層152與閘極介電層151有一部分是向下延伸而位在溝渠103內。閘極介電層151較佳是可直接接觸設置在溝渠103內的氧化矽層133與絕緣層132，而不接觸介
質層131，如第5圖所示，但不以此為限。此外，源極154與汲極155的形成方式亦不限於前述，在另一實施例中，也可選擇先形成閘極150，並直接利用閘極150定義出源極與汲極的位置。在此情況下，可控制該蝕刻製程條件或進行一斜角離子佈植，同樣可形成如第5圖所示的汲極155，以及與閘極150部分重疊的源極154。
由此即完成本發明第一實施例的半導體元件。後續，可再搭配一接觸洞停止蝕刻層(contact etch stop layer,CESL)製程與金屬閘極置換(replacement metal gate,RMG)等製程，形成更完整的電晶體結構。上述相關步驟與習用製作電晶體的步驟類似，在此不多加贅述。
請參照第6圖所示，其繪示本實施例中半導體元件的上視圖。在本實施例中，該半導體元件包含彼此平行設置且共用其汲極155的兩閘極150，而前述第1圖至第5圖的製程皆是沿剖面線B-B’的步驟剖面示意圖。然而，本發明的半導體元件並不以設置兩閘極150為限，在另一實施例中，半導體元件(未繪示)亦可選擇僅設置單一個閘極150。依據本實施例，主要是使閘極150、源極154與汲極155共同構成一N型電晶體，並且在N型電晶體的陽極(anode，即汲極155)靠近其通道區側設置一擴散隔離結構130，藉此，當施加一電壓至該N型電晶體時，電流路徑(current path)會受到擴散隔離結構130的影響而流往較深層的電流路徑，因而可改善電流群聚的問題。同時，本實施例的半導體元件因設置有擴散隔離結構130，而可達到較佳的靜電放電防護效果，例如可使HBM試驗值(human body model test)達到約2千伏(kV)左右，而MM試驗值(machine model test)則可達到約100伏(V)左
右，但不以此為限。
本領域者應可輕易了解，本發明的半導體元件亦可能以其他方式形成，並不限於前述的製作步驟。舉例來說，在另一實施樣態中，若是選擇形成P型電晶體(未繪示)，則可參考前述製程步驟，而在P型電晶體的通道區中設置該擴散隔離結構(未繪示)。此外，下文將進一步針對本發明半導體元件及其形成方法的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參照第7圖至第8圖，其繪示本發明第二實施例的半導體元件，其中，第7圖為半導體元件的上視圖，而第8圖為第7圖中延剖面線C-C’的剖面示意圖。本實施例的半導體元件大體上和前述第一實施例相同，包含形成在鰭狀結構101內的一擴散隔離結構130a以及橫跨鰭狀結構101的閘極150。
如第7圖及第8圖所示，本實施例與前述第一實施例的主要差異處在於，擴散隔離結構130a是延伸於源極154與汲極155之間。也就是說，本實施例的擴散隔離結構130a具有較大的尺寸，並且該尺寸較佳是與閘極150之閘極層152的尺寸相同，使閘極層152大體上可與下方的擴散隔離結構130a完全重疊，如第8圖所示。也就是說，本實施例的閘極150(閘極層152)僅位在源極154與汲極155之間，而不與源極154與汲極155重疊，如第8圖所示。由此，本實施例的閘極150可作為一虛
置閘極或接地(ground)，藉此，使本實施例的半導體元件可達到較佳的隔離效果與靜電放電防護效果，例如可使HBM試驗值達到約2千伏左右，而MM試驗值可達到約100伏左右，但不以此為限。
請參照第9圖至第10圖，其繪示本發明第三實施例的半導體元件，其中，第9圖為半導體元件的上視圖，而第10圖為第9圖中延剖面線D-D’的剖面示意圖。本實施例的半導體元件大體上和前述第一實施例相同，包含形成在鰭狀結構101內的一擴散隔離結構130b以及橫跨鰭狀結構101的閘極150。
如第9圖及第10圖所示，本實施例與前述第一實施例的主要差異處在於，擴散隔離結構130b雖仍是設置在源極154與汲極155之間，但不緊鄰源極154及/或汲極155，如第9圖所示。由此，當施加一電壓至本實施例的N型電晶體時，電流會受到擴散隔離結構130b的影響而形成較深層的電流路徑。因此，亦可改善電流群聚的問題，同時，本實施例的半導體元同樣可達到較佳的靜電放電防護效果，例如可使HBM試驗值達到約2千伏左右，而MM試驗值可達到約100伏左右，但不以此為限。
請參照第11圖至第12圖，其繪示本發明第四實施例的半導體元件，其中，第11圖為半導體元件的上視圖，而第12圖為第11圖中延剖面線E-E’的剖面示意圖。本實施例的半導體元件大體上和前述第一實施例相同，包含形成在鰭狀結構101內的擴散隔離結構130c以及橫跨鰭狀結構101的閘極150。
如第11圖及第12圖所示，本實施例與前述第一實施例的主要差異處在於，擴散隔離結構130c包含兩部分，且該兩部分是分別設置在緊鄰源極154與汲極155的位置。也就是說，本實施例的擴散隔離結構130c是同時設置在N型電晶體的陽極(即汲極155)與陰極(cathode，即源極154)的近通道區側，如第11圖所示。此外，在本實施例中，擴散隔離結構130c的該兩部分可具有相同的深度，如第12圖所示，但不以此為限。再另一實施例中，亦可選擇使擴散隔離結構130c的該兩部分具有不同的深度，例如是使緊鄰源極154的擴散隔離結構130c的深度大於/小於緊鄰汲極155的擴散隔離結構130c的深度。
由此，當施加一電壓至本實施例的N型電晶體時，電流仍會受到擴散隔離結構130c的影響而形成較深層的電流路徑，可改善電流群聚的問題，同時，本實施例的半導體元同樣可達到較佳的靜電放電防護效果，例如可使HBM試驗值達到約2千伏左右，而MM試驗值可達到約100伏左右，但不以此為限。
請參照第13圖，其繪示本發明第五實施例的半導體元件。本實施例的半導體元件大體上和前述第四實施例相同，包含形成在鰭狀結構101內的擴散隔離結構130d以及橫跨鰭狀結構101的閘極150。
本實施例與前述實施例的主要差異處在於，擴散隔離結構130d可進一步包含複數個部分，且該些部分是分別設置在緊鄰源極154與汲極155的位置，以及介於源極154與汲極155之間的位置，並且各個
部分可選擇具有不同的深度。舉例來說，本實施例可選擇設置包含三個部份的擴散隔離結構130d，如第13圖所示，該三個部分是分別設置在N型電晶體的陽極(即汲極155)與陰極(cathode，即源極154)的近通道區側，以及兩者之間。並且，該三個部分的深度較佳是自源極154而往汲極155方向逐漸遞增，如第13圖所示，但不以此為限。再另一實施例中，亦可選擇使擴散隔離結構130d的該些部分的深度自汲極155而往源極154方向逐漸遞增。
由此，當施加一電壓至本實施例的N型電晶體時，電流仍會受到擴散隔離結構130d的影響而形成較深層且路徑更為複雜的電流路徑，更可改善電流群聚的問題，同時，本實施例的半導體元同樣可達到較佳的靜電放電防護效果，例如可使HBM試驗值達到約2千伏左右，而MM試驗值可達到約100伏左右，但不以此為限。
依據前述，本發明的半導體元件，是選擇在電晶體的通道區中額外設置一擴散隔離結構，該擴散隔離結構例如是設置在電晶體的陽極端、陽極端與陰極端或陽極端與陰極端之間等。該擴散隔離結構是形成在鰭狀結構中的一溝渠內，並包含相同或不同於淺溝渠隔離的絕緣材質。其中，該溝渠的側壁較佳是由兩種不同的膜層所覆蓋，例如是一氧化矽層及一氮化矽層，但不以此為限。藉此，本發明的半導體元件在電流導通時，可引導電流流往較深層的電流路徑，而改善電流群聚的問題，並且達到較佳的靜電放電防護效果。此外，前述實施例雖均是以包含N型電晶體的半導體元件做為實施樣態進行說明，但本發明的擴散隔離結構並不限於此，而可同樣應用於包含P型電晶體的
半導體元件。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:基底
101:鰭狀結構
130:擴散隔離結構
131:介質層
132:絕緣層
133:氧化矽層
150:閘極
151:閘極介電層
152:閘極層
153:側壁子
154:源極
155:汲極
Claims (15)
- 一種半導體元件，包含：一鰭狀結構，設置於一基底上；一淺溝渠隔離，設置於該基底內並環繞該鰭狀結構；一擴散隔離結構，設置於該鰭狀結構內；一閘極，橫跨該鰭狀結構並且覆蓋該擴散隔離結構；以及一源極與一汲極分別位在該閘極的兩側，其中該閘極、該源極與該汲極共同構成一電晶體。
- 如申請專利範圍第1項所述之半導體元件，更包含：一摻雜井，設置在該鰭狀結構內。
- 如申請專利範圍第2項所述之半導體元件，其中該擴散隔離結構延伸於該源極與該汲極之間。
- 如申請專利範圍第1項所述之半導體元件，其中該擴散隔離結構重疊於該閘極的一部分。
- 如申請專利範圍第4項所述之半導體元件，其中該擴散隔離結構靠近該汲極。
- 如申請專利範圍第4項所述之半導體元件，其中該擴散隔離結構位於該源極與該汲極之間。
- 如申請專利範圍第4項所述之半導體元件，其中該擴散隔離結構包含兩部分，該兩部分分別靠近該源極與該汲極。
- 如申請專利範圍第1項所述之半導體元件，其中該閘極包含一閘極層與一閘極介電層，該閘極介電層接觸該擴散隔離結構。
- 如申請專利範圍第1項所述之半導體元件，其中該擴散隔離結構具有一深度，該深度小於該淺溝渠隔離的深度。
- 如申請專利範圍第1項所述之半導體元件，其中該擴散隔離結構具有一深度，該深度等於該淺溝渠隔離的深度。
- 如申請專利範圍第1項所述之半導體元件，其中該擴散隔離結構與該淺溝渠隔離各包含不同材質。
- 如申請專利範圍第1項所述之半導體元件，其中該擴散隔離結構與該淺溝渠隔離各包含相同材質。
- 如申請專利範圍第8項所述之半導體元件，其中該擴散隔離結構包含：一溝渠，設置在鰭狀結構內；一介質層，覆蓋該溝渠下半部的側壁；一氧化矽層，覆蓋該溝渠上半部的側壁；以及 一絕緣層，部分填滿該溝渠。
- 如申請專利範圍第13項所述之半導體元件，其中，該絕緣層包含氧化矽或氮化矽。
- 如申請專利範圍第4項所述之半導體元件，其中該擴散隔離結構包含複數個部分，該些部分分別靠近該源極、該汲極且介於該源極與該汲極之間。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8836046B2 (en) * | 2012-11-30 | 2014-09-16 | Samsung Electronics Co., Ltd. | Semiconductor devices including protruding insulation portions between active fins |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8836046B2 (en) * | 2012-11-30 | 2014-09-16 | Samsung Electronics Co., Ltd. | Semiconductor devices including protruding insulation portions between active fins |
| US8916460B1 (en) * | 2013-08-07 | 2014-12-23 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
| US20160155739A1 (en) * | 2014-12-01 | 2016-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Finfets and methods of forming finfets |
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