CN106816378B - 用于双重图案化工艺的临界尺寸控制 - Google Patents

用于双重图案化工艺的临界尺寸控制 Download PDF

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Abstract

在用于制造半导体器件的方法中，依次在衬底上形成伪栅极层和硬掩模层。第一掺杂部分形成在伪栅极层中，并且具有相对于伪栅极层的其它部分的蚀刻选择性。在部分硬掩模层上形成蚀刻掩模。蚀刻硬掩模层和伪栅极层以将伪栅极层的第一掺杂部分和其它部分图案化成第一伪栅极和第二伪栅极。第一伪栅极和第二伪栅极具有不同的宽度。形成介电层以外围包围每个第一伪栅极和每个第二伪栅极。用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极。本发明的实施例还涉及用于双重图案化工艺的临界尺寸控制。

Description

用于双重图案化工艺的临界尺寸控制
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及用于双重图案化工艺的临界尺寸控制。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。在IC演化过程中，功能密度(定义为每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。但是，这种按比例缩小增加了处理和制造IC的复杂性。为了实现这些进步，需要IC制造中的类似发展。
例如，随着半导体IC工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。然而，传统的FinFET器件和制造FinFET器件的方法不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种用于制造半导体器件的方法，所述方法包括：在衬底上形成伪栅极层；在所述伪栅极层上形成硬掩模层；在所述伪栅极层中形成第一掺杂部分，其中，所述第一掺杂部分形成为具有相对于所述伪栅极层的其它部分的蚀刻选择性；分别在部分所述硬掩模层上形成多个蚀刻掩模；蚀刻所述硬掩模层和所述伪栅极层以分别将所述伪栅极层的所述第一掺杂部分和所述其它部分图案化成多个第一伪栅极和多个第二伪栅极，其中，每个所述第一伪栅极的宽度与每个所述第二伪栅极的宽度不同；形成介电层以外围包围每个所述第一伪栅极和每个所述第二伪栅极；以及分别用多个第一金属栅极和多个第二金属栅极替换所述第一伪栅极和所述第二伪栅极。
本发明的另一实施例提供了一种用于制造半导体器件的方法，所述方法包括：在衬底上形成伪栅极层；在所述伪栅极层上形成硬掩模层；在所述伪栅极层中形成第一掺杂部分和第二掺杂部分，其中，所述第一掺杂部分形成为具有相对于所述第二掺杂部分的蚀刻选择性；在部分所述硬掩模层上形成多个芯轴；分别在所述硬掩模层上的每个所述芯轴的两个相对侧面上形成多个间隔件；去除所述芯轴；蚀刻所述硬掩模层和所述伪栅极层以分别将所述第一掺杂部分和所述第二掺杂部分图案化成多个第一伪栅极和多个第二伪栅极，其中，每个所述第一伪栅极的宽度与每个所述第二伪栅极的宽度不同；形成介电层以外围包围每个所述第一伪栅极和每个所述第二伪栅极；以及分别用多个第一金属栅极和多个第二金属栅极替换所述第一伪栅极和所述第二伪栅极。
本发明的又一实施例提供了一种半导体器件，包括：衬底；多个第一金属栅极，位于所述衬底上；多个第二金属栅极，位于所述衬底上，其中，每个所述第一金属栅极的宽度与每个所述第二金属栅极的宽度不同，并且所述第一金属栅极的间距与所述第二金属栅极的间距相同；以及介电层，外围包围位于所述衬底上方的所述第一金属栅极和所述第二金属栅极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据各个实施例的半导体器件的示意前视图。
图2A至图2J是根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意前视图。
图3是根据各个实施例的用于制造半导体器件的方法的流程图。
图4A至图4J是根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意前视图。
图5是根据各个实施例的用于制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。
此处使用的术语仅仅用于描述特定的实施例，因此，不用于限制附加的要求。例如，除非另有限制，否则单数形式的术语“一个”或“这”可以代表复数形式。虽然这些术语仅用于区分一个器件、一个区域或一个层与另一个器件、另一个区域或另一层，但是诸如“第一”和“第二”的术语用于描述各个器件、区域和层等。因此，在不背离所声称主题的精神的前提下，第一区域也可以称为第二区域，并且其它的可以通过类比推导。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。如此处使用的，术语“和/或”包括一个或多个与上述相关的任何或全部的组合。
在半导体器件的制造中，诸如自对准双重图案化(SADP)工艺和光刻蚀刻光刻蚀刻(LELE)工艺的双重图案化工艺可以用于形成具有相同的临界尺寸(CD)的各个栅极。由于电子需求，p-型金属栅极的临界尺寸可能需要比n-型金属栅极更大。然而，典型的双重图案化工艺不能形成具有不同的临界尺寸的金属栅极。
本发明的实施例针对提供半导体器件和用于制造半导体器件的方法，其中，在形成伪栅极层之后或在伪栅极层上形成硬掩模层之后，在伪栅极层中形成至少一个掺杂部分。在蚀刻伪栅极层的操作期间，掺杂部分具有相对于伪栅极层的其他部分的蚀刻选择性。在用设置在硬掩模层上的各个蚀刻掩模蚀刻硬掩模层和伪栅极层以形成第一伪栅极和第二伪栅极之后，由掺杂部分形成的每个第一伪栅极的宽度与由伪栅极层的其它部分形成的每个第二伪栅极的宽度不同。因此，在随后的栅极置换操作之后，替换第一伪栅极的第一金属栅极与替换第二伪栅极的第二金属栅极具有不同的临界尺寸。因此，根据本发明的实施例的双重图案化技术可以制造具有不同临界尺寸的金属栅极。
图1是根据各个实施例的半导体器件的示意前视图。在一些实施例中，半导体器件100可以包括衬底102、第一金属栅极104、第二金属栅极106和介电层108。第一金属栅极104、第二金属栅极106和介电层108都设置在衬底102上方。
在一些实例中，半导体器件100是FinFET器件，并且半导体器件100还包括至少一个鳍结构110。在这样的实例中，鳍结构110设置在衬底102上。在一些示例性实例中，通过使衬底102凹进形成鳍结构110，并且因此鳍结构110突出于衬底102的凹进的表面112，并且鳍结构110和衬底102由相同的材料形成。衬底102和鳍结构110可以由单晶半导体材料或化合物半导体材料组成。例如，硅、锗或玻璃可以用作衬底102和鳍结构110的材料。在一些示例性实例中，衬底102和鳍结构110由硅组成。
再次参照图1，第一金属栅极104分别设置在衬底102的表面112的部分上，并且第一金属栅极104是分隔开的。此外，每个第一金属栅极104均设置在部分鳍结构110上。每个第一金属栅极104具有宽度W1，并且第一金属栅极104具有间距P1，其中，第一金属栅极104的间距P1从一个第一金属栅极104的一侧至邻近的第一金属栅极104的相同的侧测量。例如，第一金属栅极104的间距P1为一个第一金属栅极104的左侧和邻近的第一金属栅极104的左侧之间的距离。在某些实例中，对于每个第一金属栅极104，间距P1基本相同，并且宽度W1基本相同。例如，每个第一金属栅极104的宽度W1可以在从约3nm至约300nm的范围。
如图1所示，第二金属栅极106分别设置在衬底102的表面112的其它部分上，并且第二金属栅极106是分隔开的。第二金属栅极106与第一金属栅极104分隔开。在一些实例中，第二金属栅极106邻近第一金属栅极104。此外，每个第二金属栅极106设置在部分鳍结构110上。第一金属栅极104和第二金属栅极106可以由相同的金属材料形成或可以由不同的金属材料形成。每个第二金属栅极106均具有宽度W2，并且第二金属栅极106具有间距P2，其中，第二金属栅极106的间距P2从一个第二金属栅极106的一侧至邻近的第二金属栅极106的相同的侧测量。例如，第二金属栅极106的间距P2为一个第二金属栅极106的左侧和邻近的第二金属栅极106的左侧之间的距离。在某些实例中，对于每个第二金属栅极106，间距P2基本相同，并且宽度W2基本相同。例如，每个第二金属栅极106的宽度W2可以在从约3nm至约300nm的范围。
每个第一金属栅极104的宽度W1与每个第二金属栅极106的宽度W2不同。在一些实例中，第一金属栅极104的间距P1与第二金属栅极106的间距P2基本相同。当然，间距P1可以与间距P2不同。在一些示例性实例中，第一金属栅极104是n-型金属栅极，第二金属栅极106是p-型金属栅极，并且每个第二金属栅极106的宽度W2大于每个第一金属栅极104的宽度W1。在这样的实例中，p-型的每个第二金属栅极106的宽度W2大于n-型的每个第一金属栅极104的宽度W1，从而满足半导体器件100的电子需求，因此增加了半导体器件100的性能。
介电层108设置在衬底102的表面112上方。参照图1，介电层108填充第一金属栅极104之间的间隙、第二金属栅极106之间的间隙以及第一金属栅极104和邻近的第二金属栅极106之间的间隙，从而外围包围每个第一金属栅极104和每个第二金属栅极106。在一些示例性实例中，介电层108由氧化硅、氮化硅或氮氧化硅形成。
图2A至图2J是根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意前视图。如图2A所示，提供了衬底200。在一些实例中，可以通过使用例如光刻工艺和蚀刻工艺可选择地使衬底200凹进以在衬底200的表面204上形成至少一个鳍结构202。
在使衬底200凹进的操作中，去除部分衬底200。在这样的实例中，鳍结构202由部分衬底200组成，从而使得鳍结构202由与衬底200相同的材料形成。衬底200和鳍结构202可以由单晶半导体材料或化合物半导体材料组成。在一些实例中，硅、锗或玻璃可以用作衬底200和鳍结构202的材料。在一些示例性实例中，衬底200和鳍结构202都由硅形成。
如图2B所示，在衬底200的表面204上形成伪栅极层206，其中，伪栅极层206设置在部分鳍结构202上。在一些实例中，通过使用沉积工艺和蚀刻工艺形成伪栅极层206。例如，该沉积工艺可以是化学汽相沉积(CVD)工艺或等离子体增强化学汽相沉积(PECVD)工艺。在一些示例性示例中，伪栅极层206由多晶硅形成。
如图2C所示，在伪栅极层206中形成第一掺杂部分208。例如，第一掺杂部分208可以从伪栅极层206的顶部延伸至伪栅极层206的底部。在一些实例中，形成第一掺杂部分208的操作包括对伪栅极层206实施注入操作。可以使用诸如硼和磷的至少一种掺杂剂实施注入操作。因此，第一掺杂部分208由伪栅极层206的材料形成并且掺杂有掺杂剂，从而使得在蚀刻伪栅极层206的操作期间，第一掺杂部分208可以具有相对于伪栅极层206的蚀刻选择性。在完成注入操作之后，伪栅极层206包括第一掺杂部分208和其它部分210，其中，第一掺杂部分208和部分210并排布置在伪栅极层206中，并且部分210类似地从伪栅极层206的顶部延伸至伪栅极层206的底部。
在一些实例中，注入操作仅在伪栅极层206中形成第一掺杂部分208，并且伪栅极层206的部分210是未掺杂部分。因此，在蚀刻伪栅极层206的操作期间，第一掺杂部分208形成为具有相对于伪栅极层206的部分210的蚀刻选择性。
在一些实例中，注入操作包括将伪栅极层206的其它部分210形成为第二掺杂部分。在这样的实例中，注入操作形成具有不同掺杂剂的第一掺杂部分208和部分210。部分210由伪栅极层206的材料形成并且掺杂有与第一掺杂部分208不同的掺杂剂。因此，在蚀刻伪栅极层206的操作期间，第一掺杂部分208形成为具有相对于伪栅极层206的部分210的蚀刻选择性。
如图2D所示，在形成第一掺杂部分208之后，硬掩模层212形成在伪栅极层206上以覆盖伪栅极层206的第一掺杂部分208和部分210。在一些实例中，通过使用诸如化学汽相沉积工艺和物理汽相沉积(PVD)工艺的沉积工艺实施形成硬掩模层212的操作。例如，硬掩模层212可以由氮化硅形成。
如图2E至图2G所示，分别在部分硬掩模层212上形成各个蚀刻掩模214。在一些实例中，通过使用诸如自对准双重图案化工艺和光刻蚀刻光刻蚀刻工艺的双重图案化工艺实施形成蚀刻掩模214的操作。在一些示例性实例中，如图2E所示，通过使用沉积或涂布工艺以及光刻工艺分别在硬掩模层212的其它部分上形成各个芯轴216。芯轴216可以具有基本相同的宽度和相同的间距。
下一步，如图2F所示，间隔件材料层218形成在硬掩模层212上并且覆盖芯轴216。在一些实例中，间隔件材料层218形成为共形地覆盖硬掩模层212和芯轴216。例如，可以通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺实施形成间隔件材料层218的操作。间隔件材料层218的材料与芯轴216、硬掩模层212和伪栅极层206的材料不同。
如图2G所示，去除芯轴216和部分间隔件材料层218以在部分硬掩模层212上形成蚀刻掩模214。通过去除部分间隔件材料层218形成蚀刻掩模214，从而使得蚀刻掩模214由与间隔件材料层218相同的材料形成。在一些实例中，形成蚀刻掩模214的操作包括去除部分间隔件材料层218以暴露部分硬掩模层212和芯轴216的顶部，以形成用于蚀刻掩模214的各个间隔件(间隔件为部分间隔件材料层218)。分别在硬掩模层212上的每个芯轴216的两个相对侧面220上形成间隔件。之后，去除芯轴216并且留下间隔件以形成蚀刻掩模214，其中，如图2G所示，每个蚀刻掩模214包括一个间隔件。例如，可以通过使用回蚀刻工艺实施去除部分间隔件材料层218的操作。此外，可以通过使用诸如干蚀刻工艺和湿蚀刻工艺的蚀刻工艺实施去除芯轴216的操作。
再次参照图2G，在一些实例中，形成蚀刻掩模214的操作包括形成具有彼此基本相等的宽度W的每个蚀刻掩模214。此外，蚀刻掩模214形成为基本具有相同的间距P。因此，在这样的实例中，两个邻近的蚀刻掩模214之间的间隙G基本相同。当然，蚀刻掩模214的宽度W可以不同，并且两个邻近的蚀刻掩模214的间距P可以不同。
如图2G所示，通过利用硬掩模层212上的蚀刻掩模214的蚀刻工艺蚀刻硬掩模层212和伪栅极层206。如图2H所示，实施蚀刻硬掩模层212和伪栅极层206的操作以去除部分硬掩模层212和部分伪栅极层206，以分别将硬掩模层212、伪栅极层206的第一掺杂部分208和部分210图案化成各个硬掩模222、各个第一伪栅极224和各个第二伪栅极226。例如，第二伪栅极226可以邻近第一伪栅极224。在一些示例性实例中，首先蚀刻硬掩模层212以形成硬掩模222，并且在形成硬掩模222之后，去除蚀刻掩模214，以及之后，用伪栅极层206上的硬掩模222蚀刻伪栅极层206的第一掺杂部分208和部分210。例如，在完成蚀刻硬掩模层212的操作之后，硬掩模222的宽度可以基本相同。
因为第一掺杂部分208具有相对于伪栅极层206的部分210的蚀刻选择性，所以在蚀刻硬掩模层212和伪栅极层206的操作期间，第一掺杂部分208的蚀刻量与伪栅极层206的部分210的蚀刻量不同，并且每个第一伪栅极224的宽度w2与每个第二伪栅极226的宽度w3不同。在一些实例中，第一掺杂部分208的蚀刻速率小于伪栅极层206的部分210的蚀刻速率，从而使得在完成蚀刻硬掩模层212和伪栅极层206的操作之后，每个第一伪栅极224的宽度w2大于每个第二伪栅极226的宽度w3。例如，每个硬掩模222的宽度w1基本等于每个第二伪栅极226的宽度w3，并且小于每个第一伪栅极224的宽度w2。因此，获得了具有不同宽度的第一伪栅极224和第二伪栅极226。
如图2I所示，去除硬掩模222，并且在衬底200、第一伪栅极224和第二伪栅极226上形成介电层228，以填充位于第一伪栅极224之间的间隙230、位于第二伪栅极226之间的间隙232以及位于彼此邻近的第一伪栅极224和第二伪栅极226之间的间隙234，从而外围包围每个第一伪栅极224和每个第二伪栅极226。例如，可以通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺实施形成介电层228的操作。在一些示例性实例中，介电层228由氧化硅、氮化硅或氮氧化硅形成。
之后，如图2I和图2J所示，分别用第一金属栅极236和第二金属栅极238替换第一伪栅极224和第二伪栅极226以完成半导体器件244。第一金属栅极236和第二金属栅极238可以由相同的金属材料形成，或可以由不同的金属材料形成。在一些实例中，替换第一伪栅极224和第二伪栅极226的操作包括对介电层228实施抛光工艺以去除部分介电层228并且暴露第一伪栅极224和第二伪栅极226的顶部。下一步，去除第一伪栅极224和第二伪栅极226以在介电层228中相应地形成第一孔洞240和第二孔洞242。金属层(第一金属栅极236和第二金属栅极238为部分金属层)形成为填充第一孔洞240和第二孔洞242并且覆盖介电层228。之后，抛光金属层以去除位于介电层228上方的部分金属层，以分别在第一孔洞240和第二孔洞242中形成第一金属栅极236和第二金属栅极238。因此，第一金属栅极236和第二金属栅极238由介电层228外围包围。
在一些示例性实例中，通过使用化学机械抛光(CMP)技术实施介电层228的抛光工艺。可以使用干蚀刻技术或湿蚀刻技术实施去除第一伪栅极224和第二伪栅极226的操作。每个第一伪栅极224的宽度w2大于每个第二伪栅极226的宽度w3，从而使得每个第一孔洞240大于每个第二孔洞242。例如，可以通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺实施形成金属层的操作。可以通过使用化学机械抛光工艺实施抛光金属层的操作。在一些示例性实例中，在抛光金属层的操作期间，抛光部分介电层228。
再次参照图2J，每个第一孔洞240大于每个第二孔洞242，从而使得每个第一金属栅极236的宽度w4大于每个第二金属栅极238的宽度w5。在一些实例中，第一金属栅极236的间距p1与第二金属栅极238的间距p2基本相同。当然，间距p1可以与间距p2不同。在一些示例性实例中，第一金属栅极236是p-型金属栅极，第二金属栅极238是n-型金属栅极，并且每个第一金属栅极236的宽度w4大于每个第二金属栅极238的宽度w5。在这样的实例中，p-型的每个第一金属栅极236的宽度w4大于n-型的每个第二金属栅极238的宽度w5，从而满足半导体器件244的电子需求，因此增加了半导体器件244的性能。例如，每个第一金属栅极236的宽度w4的范围为从约3nm至约300nm。每个第二金属栅极238的宽度w5的范围为从约3nm至约300nm。
同时参照图2H和图2J，在蚀刻伪栅极层206的操作期间，第一掺杂部分208具有相对于伪栅极层206的其它部分210的蚀刻选择性，从而使得在完成蚀刻硬掩模层212和伪栅极层206的操作之后，每个第一伪栅极224的宽度w2与每个第二伪栅极226的宽度w3不同。因此，在完成栅极置换操作之后，替换第一伪栅极224的每个第一金属栅极236的宽度w4和替换第二伪栅极226的每个第二金属栅极238的宽度w5彼此不同。因此，随着本发明的实施例的双重图案化技术的施加，可以成功获得包括具有不同宽度的金属栅极的半导体器件244。
参照图3和图2A至图2J，图3是根据各个实施例的用于制造半导体器件的方法的流程图。该方法开始于提供衬底200的操作300。在一些实例中，如图2A所示，可以通过使用例如光刻工艺和蚀刻工艺可选择地使衬底200凹进以在衬底200的表面204上形成至少一个鳍结构202。在使衬底200凹进的操作中，去除部分衬底200。在这样的实例中，鳍结构202由部分衬底200组成，从而使得鳍结构202由与衬底200相同的材料形成。在一些实例中，硅、锗或玻璃可以用作衬底200和鳍结构202的材料。
如图2B所示，在衬底200的表面204上形成伪栅极层206，其中，伪栅极层206设置在部分鳍结构202上。在一些实例中，通过使用沉积工艺和蚀刻工艺形成伪栅极层206。例如，该沉积工艺可以是化学汽相沉积工艺或等离子体增强化学汽相沉积工艺。在一些示例性实例中，伪栅极层206由多晶硅形成。
在操作302中，如图2C所示，例如，通过对伪栅极层206实施注入操作在伪栅极层206中形成第一掺杂部分208。例如，第一掺杂部分208可以从伪栅极层206的顶部延伸至伪栅极层206的底部。可以使用诸如硼或磷的至少一种掺杂剂实施注入操作。因此，第一掺杂部分208由伪栅极层206的材料形成并且掺杂有掺杂剂，从而使得在蚀刻伪栅极层206的操作期间，第一掺杂部分208可以具有相对于伪栅极层206的蚀刻选择性。在完成注入操作之后，伪栅极层206包括第一掺杂部分208和其它部分210，其中，第一掺杂部分208和部分210并排布置在伪栅极层206中，并且部分210类似地从伪栅极层206的顶部延伸至伪栅极层206的底部。
在一些实例中，注入操作仅在伪栅极层206中形成第一掺杂部分208，并且伪栅极层206的部分210是未掺杂部分。因此，在蚀刻伪栅极层206的操作期间，第一掺杂部分208形成为具有相对于伪栅极层206的部分210的蚀刻选择性。
在一些实例中，注入操作包括将伪栅极层206的其它部分210形成为第二掺杂部分。在这样的实例中，注入操作形成具有不同掺杂剂的第一掺杂部分208和部分210。部分210由伪栅极层206的材料形成并且掺杂有与第一掺杂部分208不同的掺杂剂。因此，在蚀刻伪栅极层206的操作期间，第一掺杂部分208形成为具有相对于伪栅极层206的部分210的蚀刻选择性。
在操作304中，如图2D所示，通过诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺在伪栅极层206上形成硬掩模层212以覆盖伪栅极层206的第一掺杂部分208和部分210。例如，硬掩模层212可以由氮化硅形成。
在操作306中，如图2E至图2G所示，分别在部分硬掩模层212上形成各个蚀刻掩模214。在一些实例中，通过使用诸如自对准双重图案化工艺和光刻蚀刻光刻蚀刻工艺的双重图案化工艺实施形成蚀刻掩模214的操作。在一些示例性实例中，如图2E所示，通过使用沉积或涂布工艺以及光刻工艺分别在硬掩模层212的其它部分上形成各个芯轴216。芯轴216可以具有基本相同的宽度和相同的间距。
下一步，如图2F所示，通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺在硬掩模层212上形成覆盖芯轴216的间隔件材料层218。在一些实例中，间隔件材料层218形成为共形地覆盖硬掩模层212和芯轴216。例如，间隔件材料层218的材料可以与芯轴216、硬掩模层212和伪栅极层206的材料不同。
如图2G所示，去除芯轴216和部分间隔件材料层218以在部分硬掩模层212上形成蚀刻掩模214。通过去除部分间隔件材料层218形成蚀刻掩模214，从而使得蚀刻掩模214由与间隔件材料层218相同的材料形成。在一些实例中，形成蚀刻掩模214的操作包括去除部分间隔件材料层218以暴露部分硬掩模层212和芯轴216的顶部，以形成用于蚀刻掩模214的各个间隔件(间隔件为部分间隔件材料层218)。分别在硬掩模层212上的每个芯轴216的两个相对侧面220上形成间隔件。之后，去除芯轴216并且留下间隔件以形成蚀刻掩模214，其中，如图2G所示，每个蚀刻掩模214包括一个间隔件。例如，可以通过使用回蚀刻工艺实施去除部分间隔件材料层218的操作。此外，可以通过使用诸如干蚀刻工艺和湿蚀刻工艺的蚀刻工艺实施去除芯轴216的操作。
再次参照图2G，在一些实例中，蚀刻掩模214形成为具有基本相同的宽度W。此外，蚀刻掩模214形成为具有基本相同的间距P。因此，在这样的实例中，任何两个邻近的蚀刻掩模214之间的间隙G基本相同。当然，蚀刻掩模214的宽度W可以不同，并且两个邻近的蚀刻掩模214的间距P可以不同。
在操作308中，如图2G所示，用硬掩模层212上的蚀刻掩模214蚀刻硬掩模层212和伪栅极层206。如图2H所示，实施蚀刻硬掩模层212和伪栅极层206的操作以去除部分硬掩模层212和部分伪栅极层206，以分别将硬掩模层212、伪栅极层206的第一掺杂部分208和部分210图案化成各个硬掩模222、各个第一伪栅极224和各个第二伪栅极226。在一些示例性实例中，首先蚀刻硬掩模层212以形成硬掩模222，并且在形成硬掩模222之后，去除蚀刻掩模214。之后，用伪栅极层206上的硬掩模222蚀刻伪栅极层206的第一掺杂部分208和部分210。例如，在完成蚀刻硬掩模层212的操作之后，硬掩模222的宽度可以基本相同。
在蚀刻硬掩模层212和伪栅极层206的操作期间，第一掺杂部分208具有相对于伪栅极层206的部分210的蚀刻选择性，从而使得每个第一伪栅极224的宽度w2与每个第二伪栅极226的宽度w3不同。在一些实例中，第一掺杂部分208的蚀刻速率小于伪栅极层206的部分210的蚀刻速率，从而使得在完成蚀刻硬掩模层212和伪栅极层206的操作之后，每个第一伪栅极224的宽度w2大于每个第二伪栅极226的宽度w3。例如，每个硬掩模222的宽度w1基本等于每个第二伪栅极226的宽度w3，并且小于每个第一伪栅极224的宽度w2。因此，获得了具有不同宽度的第一伪栅极224和第二伪栅极226。
在操作310中，如图2I所示，去除硬掩模222，并且在衬底200、第一伪栅极224和第二伪栅极226上形成介电层228，以填充位于第一伪栅极224之间的间隙230、位于第二伪栅极226之间的间隙232以及位于彼此邻近的第一伪栅极224和第二伪栅极226之间的间隙234，从而外围包围每个第一伪栅极224和每个第二伪栅极226。例如，可以通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺实施形成介电层228的操作。在一些示例性实例中，介电层228由氧化硅、氮化硅或氮氧化硅形成。
在操作312中，如图2I和图2J所示，分别用第一金属栅极236和第二金属栅极238替换第一伪栅极224和第二伪栅极226以完成半导体器件244。第一金属栅极236和第二金属栅极238可以由相同的金属材料形成，或可以由不同的金属材料形成。在一些实例中，替换第一伪栅极224和第二伪栅极226的操作包括通过使用化学机械抛光技术对介电层228实施抛光工艺以去除部分介电层228并且暴露第一伪栅极224和第二伪栅极226的顶部。下一步，通过使用干蚀刻技术或湿蚀刻技术去除第一伪栅极224和第二伪栅极226以在介电层228中相应地形成第一孔洞240和第二孔洞242。通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺形成金属层(第一金属栅极236和第二金属栅极238为部分金属层)以填充第一孔洞240和第二孔洞242并且覆盖介电层228。之后，通过使用化学机械抛光技术抛光金属层以去除位于介电层228上方的部分金属层，以分别在第一孔洞240和第二孔洞242中形成第一金属栅极236和第二金属栅极238。在一些示例性实例中，在抛光金属层的操作期间，抛光部分介电层228。每个第一伪栅极224的宽度w2大于每个第二伪栅极226的宽度w3，从而使得每个第一孔洞240大于每个第二孔洞242。
再次参照图2J，每个第一孔洞240大于每个第二孔洞242，从而使得每个第一金属栅极236的宽度w4大于每个第二金属栅极238的宽度w5。在一些实例中，第一金属栅极236的间距p1与第二金属栅极238的间距p2基本相同。当然，间距p1可以与间距p2不同。在一些示例性实例中，第一金属栅极236是p-型金属栅极，第二金属栅极238是n-型金属栅极，并且每个第一金属栅极236的宽度w4大于每个第二金属栅极238的宽度w5。
图4A至图4J是根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意前视图。如图4A所示，提供衬底400。在一些实例中，可以通过使用例如光刻工艺和蚀刻工艺可选择地使衬底400凹进以在衬底400的表面404上形成至少一个鳍结构402。在使衬底400凹进的操作中，去除部分衬底400。在这样的实例中，鳍结构402由部分衬底400组成，从而使得鳍结构402由与衬底400相同的材料形成。衬底400和鳍结构402可以由单晶半导体材料或化合物半导体材料组成。在一些实例中，硅、锗或玻璃可以用作衬底400和鳍结构402的材料。
如图4B所示，在衬底400的表面404上形成伪栅极层406，其中，伪栅极层406设置在部分鳍结构402上。在一些实例中，通过使用沉积工艺和蚀刻工艺形成伪栅极层406。例如，该沉积工艺可以是化学汽相沉积工艺或等离子体增强化学汽相沉积工艺。在一些示例性实例中，伪栅极层406由多晶硅形成。
如图4C所示，在伪栅极层406上形成硬掩模层408。在一些实例中，通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺实施形成硬掩模层408的操作。例如，硬掩模层408可以由氮化硅形成。
如图4D所示，在完成形成硬掩模层408的操作之后，在伪栅极层406中形成第一掺杂部分410和第二掺杂部分412。例如，每个第一掺杂部分410和每个第二掺杂部分412可以从伪栅极层406的顶部延伸至伪栅极层406的底部。在一些实例中，形成第一掺杂部分410和第二掺杂部分412的操作包括对伪栅极层406实施两个注入工艺。使用诸如硼和磷的至少一种掺杂剂实施每个注入工艺，其中，可以使用不同的掺杂剂实施注入工艺。因此，第一掺杂部分410和第二掺杂部分412的每个均由伪栅极层406的材料形成并且掺杂有一种掺杂剂，从而使得在蚀刻伪栅极层406的操作期间，第一掺杂部分410可以具有相对于第二掺杂部分412的蚀刻选择性。例如，第一掺杂部分410和第二掺杂部分412可以并排布置在伪栅极层406中。
如图4E至图4G所示，分别在部分硬掩模层408上形成各个蚀刻掩模414。在一些实例中，通过使用诸如自对准双重图案化工艺和光刻蚀刻光刻蚀刻工艺的双重图案化工艺实施形成蚀刻掩模414的操作。在一些示例性实例中，如图4E所示，通过使用沉积或涂布工艺以及光刻工艺分别在硬掩模层408的其它部分上形成各个芯轴416。芯轴416可以具有基本相同的宽度和相同的间距。
下一步，如图4F所示，间隔件材料层418形成在硬掩模层408上并且覆盖芯轴416。在一些实例中，间隔件材料层418形成为共形地覆盖硬掩模层408和芯轴416。例如，可以通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺实施形成间隔件材料层418的操作。间隔件材料层418的材料与芯轴416、硬掩模层408和伪栅极层406的材料不同。
如图4G所示，去除芯轴416和部分间隔件材料层418以在部分硬掩模层408上形成蚀刻掩模414。通过去除部分间隔件材料层418形成蚀刻掩模414，从而使得蚀刻掩模414由与间隔件材料层418相同的材料形成。在一些实例中，形成蚀刻掩模414的操作包括去除部分间隔件材料层418以暴露部分硬掩模层408和芯轴416的顶部，以形成用于蚀刻掩模414的各个间隔件(间隔件为部分间隔件材料层418)。分别在硬掩模层408上的每个芯轴416的两个相对侧面420上形成间隔件。例如，该间隔件可以形成为具有基本相同的宽度。之后，去除芯轴416并且留下间隔件以形成蚀刻掩模414，其中，如图4G所示，每个蚀刻掩模414包括一个间隔件。例如，可以通过使用回蚀刻工艺实施去除部分间隔件材料层418的操作。此外，可以通过使用诸如干蚀刻工艺和湿蚀刻工艺的蚀刻工艺实施去除芯轴416的操作。
再次参照图4G，在一些实例中，形成蚀刻掩模414的操作包括形成具有基本彼此相等的宽度W的每个蚀刻掩模414。此外，蚀刻掩模414形成为具有基本相同的间距P。因此，在这样的实例中，两个邻近的蚀刻掩模414之间的间隙G基本相同。当然，蚀刻掩模414的宽度W可以不同，并且两个邻近的蚀刻掩模414的间距P可以不同。
如图4G所示，通过利用硬掩模层408上的蚀刻掩模414的蚀刻工艺蚀刻硬掩模层408和伪栅极层406。如图4H所示，实施蚀刻硬掩模层408和伪栅极层406的操作以去除部分硬掩模层408和部分伪栅极层406，以分别将硬掩模层408、第一掺杂部分410和第二掺杂部分412图案化成各个硬掩模422、各个第一伪栅极424和各个第二伪栅极426。例如，第二伪栅极426可以邻近第一伪栅极424。在一些示例性实例中，首先蚀刻硬掩模层408以形成硬掩模422，并且在形成硬掩模422之后，去除蚀刻掩模414，并且之后，用伪栅极层406上的硬掩模422蚀刻伪栅极层406的第一掺杂部分410和第二掺杂部分412。例如，在完成蚀刻硬掩模层408的操作之后，硬掩模层422的宽度可以基本相同。
因为第一掺杂部分410具有相对于第二掺杂部分412的蚀刻选择性，所以在蚀刻硬掩模层408和伪栅极层406的操作期间，第一掺杂部分410的蚀刻量与第二掺杂部分412的蚀刻量不同，并且每个第一伪栅极424的宽度w2与每个第二伪栅极426的宽度w3不同。在一些实例中，第一掺杂部分410的蚀刻速率小于第二掺杂部分412的蚀刻速率，从而使得在完成蚀刻硬掩模层408和伪栅极层406的操作之后，每个第一伪栅极424的宽度w2大于每个第二伪栅极426的宽度w3。例如，每个硬掩模422的宽度w1基本等于每个第二伪栅极426的宽度w3，并且小于每个第一伪栅极424的宽度w2。因此，获得了具有不同宽度的第一伪栅极424和第二伪栅极426。
如图4I所示，去除硬掩模422，并且在衬底400、第一伪栅极424和第二伪栅极426上形成介电层428，以填充位于第一伪栅极424之间的间隙430、位于第二伪栅极426之间的间隙432以及位于彼此邻近的第一伪栅极424和第二伪栅极426之间的间隙434，从而外围包围每个第一伪栅极424和每个第二伪栅极426。例如，可以通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺实施形成介电层428的操作。在一些示例性实例中，介电层428由氧化硅、氮化硅或氮氧化硅形成。
之后，如图4I和图4J所示，分别用第一金属栅极436和第二金属栅极438替换第一伪栅极424和第二伪栅极426以完成半导体器件444。第一金属栅极436和第二金属栅极438可以由相同的金属材料形成，或可以由不同的金属材料形成。在一些实例中，替换第一伪栅极424和第二伪栅极426的操作包括对介电层428实施抛光工艺以去除部分介电层428并且暴露第一伪栅极424和第二伪栅极426的顶部。下一步，去除第一伪栅极424和第二伪栅极426以在介电层428中相应地形成第一孔洞440和第二孔洞442。形成金属层(第一金属栅极436和第二金属栅极438为部分金属层)以填充第一孔洞440和第二孔洞442并且覆盖介电层428。之后，抛光金属层以去除位于介电层428上方的部分金属层，以分别在第一孔洞440和第二孔洞442中形成第一金属栅极436和第二金属栅极438。因此，第一金属栅极436和第二金属栅极438由介电层428外围包围。
在一些示例性实例中，通过使用化学机械抛光技术实施介电层428的抛光工艺。可以使用干蚀刻技术或湿蚀刻技术实施去除第一伪栅极424和第二伪栅极426的操作。每个第一伪栅极424的宽度w2大于每个第二伪栅极426的宽度w3，从而使得每个第一孔洞440大于每个第二孔洞442。例如，可以通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺实施形成金属层的操作。可以通过使用化学机械抛光工艺实施抛光金属层的操作。在一些示例性实例中，在抛光金属层的操作期间，抛光部分介电层428。
再次参照图4J，每个第一孔洞440大于每个第二孔洞442，从而使得每个第一金属栅极436的宽度w4大于每个第二金属栅极438的宽度w5。在一些实例中，第一金属栅极436的间距p1与第二金属栅极438的间距p2基本相同。当然，间距p1可以与间距p2不同。在一些示例性实例中，第一金属栅极436是p-型金属栅极，第二金属栅极438是n-型金属栅极，并且每个第一金属栅极436的宽度w4大于每个第二金属栅极438的宽度w5。在这样的实例中，p-型的每个第一金属栅极436的宽度w4大于n-型的每个第二金属栅极438的宽度w5，从而满足半导体器件444的电子需求，因此增加了半导体器件444的性能。例如，每个第一金属栅极436的宽度w4的范围为从约3nm至约300nm。每个第二金属栅极438的宽度w5的范围为从约3nm至约300nm。
同时参照图4H和图4J，在蚀刻伪栅极层406的操作期间，第一掺杂部分410具有相对于第二掺杂部分412的蚀刻选择性，从而使得在完成蚀刻硬掩模层408和伪栅极层406的操作之后，每个第一伪栅极424的宽度w2与每个第二伪栅极426的宽度w3不同。因此，在完成栅极置换操作之后，替换第一伪栅极424的每个第一金属栅极436的宽度w4和替换第二伪栅极426的每个第二金属栅极438的宽度w5彼此不同。因此，随着本发明的实施例的双重图案化技术的施加，可以成功获得包括具有不同宽度的金属栅极的半导体器件444。
参照图5和图4A至图4J，图5是根据各个实施例的用于制造半导体器件的流程图。该方法开始于提供衬底400的操作500。在一些实例中，如图4A所示，可以通过使用例如光刻工艺和蚀刻工艺可选择地使衬底400凹进以在衬底400的表面404上形成至少一个鳍结构402。在使衬底400凹进的操作中，去除部分衬底400。在这样的实例中，鳍结构402由部分衬底400组成，从而使得鳍结构402由与衬底400相同的材料形成。在一些实例中，硅、锗或玻璃可以用作衬底400和鳍结构402的材料。
如图4B所示，在衬底400的表面404上形成伪栅极层406，其中，伪栅极层406设置在部分鳍结构402上。在一些实例中，通过使用沉积工艺和蚀刻工艺形成伪栅极层406。例如，该沉积工艺可以是化学汽相沉积工艺或等离子体增强化学汽相沉积工艺。在一些示例性实例中，伪栅极层406由多晶硅形成。
在操作502中，如图4C所示，通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺在伪栅极层406上形成硬掩模层408。例如，硬掩模层408可以由氮化硅形成。
在操作504中，如图4D所示，通过硬掩模层408在伪栅极层406中形成第一掺杂部分410和第二掺杂部分412。例如，每个第一掺杂部分410和每个第二掺杂部分412可以从伪栅极层406的顶部延伸至伪栅极层406的底部。在一些实例中，形成第一掺杂部分410和第二掺杂部分412的操作包括对伪栅极层406实施两个注入工艺。使用诸如硼和磷的至少一种掺杂剂实施每个注入工艺，其中，可以使用不同的掺杂剂实施注入工艺。因此，第一掺杂部分410和第二掺杂部分412的每个均由伪栅极层406的材料形成并且掺杂有一种掺杂剂，从而使得在蚀刻伪栅极层406的操作期间，第一掺杂部分410可以具有相对于第二掺杂部分412的蚀刻选择性。例如，第一掺杂部分410和第二掺杂部分412可以并排布置在伪栅极层406中。
首先参照图4G，分别在部分硬掩模层408上形成各个蚀刻掩模414。在一些实例中，通过使用诸如自对准双重图案化工艺和光刻蚀刻光刻蚀刻工艺的双重图案化工艺实施形成蚀刻掩模414的操作。在一些示例性实例中，在操作506中，如图4E所示，通过使用沉积或涂布工艺以及光刻工艺分别在硬掩模层408的其它部分上形成各个芯轴416。芯轴416可以具有基本相同的宽度和相同的间距。
在操作508中，如图4F所示，通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺在硬掩模层408上形成覆盖芯轴416的间隔件材料层418。在一些实例中，间隔件材料层418形成为共形地覆盖硬掩模层408和芯轴416。间隔件材料层418的材料与芯轴416、硬掩模层408和伪栅极层406的材料不同。之后，去除部分间隔件材料层418以暴露部分硬掩模层408和芯轴416的顶部，以形成用于蚀刻掩模414的各个间隔件(间隔件为部分间隔件材料层418)。例如，可以通过使用回蚀刻工艺实施去除部分间隔件材料层418的操作。分别在硬掩模层408上的每个芯轴416的两个相对侧面上形成间隔件。例如，间隔件可以形成为具有基本相同的宽度。
在操作510中，如图4G所示，去除芯轴416，并且留下间隔件以在部分硬掩模层408上形成蚀刻掩模414，其中，每个蚀刻掩模414包括一个间隔件。因此，蚀刻掩模414由与间隔件材料层418相同的材料形成。例如，可以通过使用诸如干蚀刻工艺和湿蚀刻工艺的蚀刻工艺实施去除芯轴416的操作。
再次参照图4G，在一些实例中，蚀刻掩模414形成为具有基本相同的宽度W。此外，蚀刻掩模414形成为具有基本相同的间距P。因此，在这样的实施例中，两个邻近的蚀刻掩模414之间的间隙G基本相同。当然，蚀刻掩模414的宽度W可以不同，并且两个邻近的蚀刻掩模414的间距P可以不同。
在操作512中，如图4G所示，用硬掩模层408上的蚀刻掩模414蚀刻硬掩模层408和伪栅极层406。如图4H所示，实施蚀刻硬掩模层408和伪栅极层406的操作以去除部分硬掩模层408和部分伪栅极层406，以分别将硬掩模层408、第一掺杂部分410和第二掺杂部分412图案化成各个硬掩模422、各个第一伪栅极424和各个第二伪栅极426。在一些示例性实例中，首先蚀刻硬掩模层408以形成硬掩模422，并且在形成硬掩模422之后，去除蚀刻掩模414，并且之后，用伪栅极层406上的硬掩模422蚀刻伪栅极层406的第一掺杂部分410和第二掺杂部分412。例如，在完成蚀刻硬掩模层408的操作之后，硬掩模层422的宽度可以基本相同。
在蚀刻硬掩模层408和伪栅极层406的操作期间，第一掺杂部分410具有相对于第二掺杂部分412的蚀刻选择性，从而使得每个第一伪栅极424的宽度w2与每个第二伪栅极426的宽度w3不同。在一些实例中，第一掺杂部分410的蚀刻速率小于第二掺杂部分412的蚀刻速率，从而使得在完成蚀刻硬掩模层408和伪栅极层406的操作之后，每个第一伪栅极424的宽度w2大于每个第二伪栅极426的宽度w3。例如，每个硬掩模422的宽度w1基本等于每个第二伪栅极426的宽度w3，并且小于每个第一伪栅极424的宽度w2。因此，获得了具有不同宽度的第一伪栅极424和第二伪栅极426。
在操作514中，如图4I所示，去除硬掩模422，并且在衬底400、第一伪栅极424和第二伪栅极426上形成介电层428，以填充位于第一伪栅极424之间的间隙430、位于第二伪栅极426之间的间隙432以及位于彼此邻近的第一伪栅极424和第二伪栅极426之间的间隙434，从而外围包围每个第一伪栅极424和每个第二伪栅极426。例如，可以通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺实施形成介电层428的操作。在一些示例性实例中，介电层428由氧化硅、氮化硅或氮氧化硅形成。
在操作516中，如图4I和图4J所示，分别用第一金属栅极436和第二金属栅极438替换第一伪栅极424和第二伪栅极426以完成半导体器件444。在一些实例中，替换第一伪栅极424和第二伪栅极426的操作包括通过使用化学机械抛光技术对介电层428实施抛光工艺以去除部分介电层428并且暴露第一伪栅极424和第二伪栅极426的顶部。下一步，通过使用干蚀刻技术或湿蚀刻技术去除第一伪栅极424和第二伪栅极426以在介电层428中相应地形成第一孔洞440和第二孔洞442。通过使用诸如化学汽相沉积工艺和物理汽相沉积工艺的沉积工艺形成金属层(第一金属栅极436和第二金属栅极438为部分金属层)以填充第一孔洞440和第二孔洞442并且覆盖介电层428。之后，通过使用化学机械抛光技术抛光金属层以去除位于介电层428上方的部分金属层，以分别在第一孔洞440和第二孔洞442中形成第一金属栅极436和第二金属栅极438。在一些示例性实例中，在抛光金属层的操作期间，抛光部分介电层428。每个第一伪栅极424的宽度w2大于每个第二伪栅极426的宽度w3，从而使得每个第一孔洞440大于每个第二孔洞442。
再次参照图4J，每个第一孔洞440大于每个第二孔洞442，从而使得每个第一金属栅极436的宽度w4大于每个第二金属栅极438的宽度w5。在一些实例中，第一金属栅极436的间距p1与第二金属栅极438的间距p2基本相同。当然，间距p1可以与间距p2不同。在一些示例性实例中，第一金属栅极436是p-型金属栅极，第二金属栅极438是n-型金属栅极，并且每个第一金属栅极436的宽度w4大于每个第二金属栅极438的宽度w5。
根据实施例，本发明公开了用于制造半导体器件的方法。在这个方法中，在衬底上形成伪栅极层。在伪栅极层上形成硬掩模层。在伪栅极层中形成第一掺杂部分，其中，第一掺杂部分形成为具有相对于伪栅极层的其它部分的蚀刻选择性。分别在部分硬掩模层上形成各个蚀刻掩模。蚀刻硬掩模层和伪栅极层以分别将伪栅极层的第一掺杂部分和其它部分图案化成各个第一伪栅极和各个第二伪栅极，其中，每个第一伪栅极的宽度与每个第二伪栅极的宽度不同。形成介电层以外围包围每个第一伪栅极和每个第二伪栅极。分别用各个第一金属栅极和各个第二金属栅极替换第一伪栅极和第二伪栅极。
在上述方法中，其中，所述伪栅极层由多晶硅形成。
在上述方法中，其中，形成所述第一掺杂部分的操作包括对所述伪栅极层实施注入操作。
在上述方法中，其中，形成所述第一掺杂部分的操作包括对所述伪栅极层实施注入操作，所述注入操作包括将所述伪栅极层的所述其它部分形成为第二掺杂部分。
在上述方法中，其中，形成所述第一掺杂部分的操作包括对所述伪栅极层实施注入操作，所述注入操作包括将所述伪栅极层的所述其它部分形成为第二掺杂部分，所述注入操作形成具有不同掺杂剂的所述第一掺杂部分和所述第二掺杂部分。
在上述方法中，其中，在形成所述硬掩模层的操作之前，实施形成所述第一掺杂部分的操作。
在上述方法中，其中，在形成所述硬掩模层的操作之后，实施形成所述第一掺杂部分的操作。
在上述方法中，其中，形成所述蚀刻掩模的操作包括形成具有相同的间距的蚀刻掩模。
在上述方法中，其中，形成所述蚀刻掩模的操作包括：在所述硬掩模层的所述其它部分上形成多个芯轴；分别在所述硬掩模层上的每个所述芯轴的两个相对侧面上形成多个间隔件；以及去除所述芯轴以形成所述蚀刻掩模，每个所述蚀刻掩模均包括一个所述间隔件。
在上述方法中，其中，用所述第一金属栅极和所述第二金属栅极替换所述第一伪栅极和所述第二伪栅极的操作包括：去除所述第一伪栅极和所述第二伪栅极以在所述介电层中相应地形成多个第一孔洞和多个第二孔洞；形成金属层以填充所述第一孔洞和所述第二孔洞并且覆盖所述介电层；以及抛光所述金属层以去除位于所述介电层上方的部分所述金属层。
根据另一实施例，本发明公开了用于制造半导体器件的方法。在这个方法中，在衬底上形成伪栅极层。在伪栅极层上形成硬掩模层。在伪栅极层中形成第一掺杂部分和第二掺杂部分，其中，第一掺杂部分形成为具有相对于第二掺杂部分的蚀刻选择性。在部分硬掩模层上形成各个芯轴。分别在硬掩模层上的每个芯轴的两个相对侧面上形成各个间隔件。去除芯轴。蚀刻硬掩模层和伪栅极层以分别将第一掺杂部分和第二掺杂部分图案化成各个第一伪栅极和各个第二伪栅极，其中，每个第一伪栅极的宽度与每个第二伪栅极的宽度不同。形成介电层以外围包围每个第一伪栅极和每个第二伪栅极。分别用各个第一金属栅极和各个第二金属栅极替换第一伪栅极和第二伪栅极。
在上述方法中，其中，形成所述第一掺杂部分和所述第二掺杂部分的操作包括对所述伪栅极层实施两个注入工艺。
在上述方法中，其中，形成所述第一掺杂部分和所述第二掺杂部分的操作形成具有不同掺杂剂的所述第一掺杂部分和所述第二掺杂部分。
在上述方法中，其中，在形成所述硬掩模层的操作之前，实施形成所述第一掺杂部分和所述第二掺杂部分的操作。
在上述方法中，其中，在形成所述硬掩模层的操作之后，实施形成所述第一掺杂部分和所述第二掺杂部分的操作。
在上述方法中，其中，形成所述间隔件的操作包括形成具有相同宽度的间隔件。
在上述方法中，其中，用所述第一金属栅极和所述第二金属栅极替换所述第一伪栅极和所述第二伪栅极的操作包括：去除所述第一伪栅极和所述第二伪栅极以在所述介电层中相应地形成多个第一孔洞和多个第二孔洞；形成金属层以填充所述第一孔洞和所述第二孔洞并且覆盖所述介电层；以及抛光所述金属层以去除位于所述介电层上方的部分所述金属层。
在上述方法中，其中，蚀刻所述硬掩模层和所述伪栅极层的操作包括去除部分所述硬掩模层以形成多个硬掩模，其中，所述硬掩模的宽度相同。
根据又一实施例，本发明公开了半导体器件。该半导体器件包括衬底、各个第一金属栅极、各个第二金属栅极和介电层。第一金属栅极设置在衬底上。第二金属栅极设置在衬底上，其中，每个第一金属栅极的宽度与每个第二金属栅极的宽度不同，并且第一金属栅极的间距与第二金属栅极的间距基本相同。介电层外围包围位于衬底上方的第一金属栅极和第二金属栅极。
在上述半导体器件中，其中，每个所述第二金属栅极的宽度大于每个所述第一金属栅极的宽度，并且所述第一金属栅极为n-型金属栅极，以及所述第二金属栅极为p-型金属栅极。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (18)

1.一种用于制造半导体器件的方法，所述方法包括：
在衬底上形成伪栅极层；
在所述伪栅极层上形成硬掩模层；
在所述伪栅极层中形成第一掺杂部分，其中，所述第一掺杂部分形成为具有相对于所述伪栅极层的其它部分的蚀刻选择性；
分别在部分所述硬掩模层上形成多个蚀刻掩模；
蚀刻所述硬掩模层和所述伪栅极层以分别将所述伪栅极层的所述第一掺杂部分和所述其它部分图案化成多个第一伪栅极和多个第二伪栅极，其中，每个所述第一伪栅极的宽度与每个所述第二伪栅极的宽度不同；
形成介电层以外围包围每个所述第一伪栅极和每个所述第二伪栅极；以及
分别用多个第一金属栅极和多个第二金属栅极替换所述第一伪栅极和所述第二伪栅极。
2.根据权利要求1所述的方法，其中，所述伪栅极层由多晶硅形成。
3.根据权利要求1所述的方法，其中，形成所述第一掺杂部分的操作包括对所述伪栅极层实施注入操作。
4.根据权利要求3所述的方法，其中，所述注入操作包括将所述伪栅极层的所述其它部分形成为第二掺杂部分。
5.根据权利要求4所述的方法，其中，所述注入操作形成具有不同掺杂剂的所述第一掺杂部分和所述第二掺杂部分。
6.根据权利要求1所述的方法，其中，在形成所述硬掩模层的操作之前，实施形成所述第一掺杂部分的操作。
7.根据权利要求1所述的方法，其中，在形成所述硬掩模层的操作之后，实施形成所述第一掺杂部分的操作。
8.根据权利要求1所述的方法，其中，形成所述蚀刻掩模的操作包括形成具有相同的间距的蚀刻掩模。
9.根据权利要求1所述的方法，其中，形成所述蚀刻掩模的操作包括：
在所述硬掩模层的所述其它部分上形成多个芯轴；
分别在所述硬掩模层上的每个所述芯轴的两个相对侧面上形成多个间隔件；以及
去除所述芯轴以形成所述蚀刻掩模，每个所述蚀刻掩模均包括一个所述间隔件。
10.根据权利要求1所述的方法，其中，用所述第一金属栅极和所述第二金属栅极替换所述第一伪栅极和所述第二伪栅极的操作包括：
去除所述第一伪栅极和所述第二伪栅极以在所述介电层中相应地形成多个第一孔洞和多个第二孔洞；
形成金属层以填充所述第一孔洞和所述第二孔洞并且覆盖所述介电层；以及
抛光所述金属层以去除位于所述介电层上方的部分所述金属层。
11.一种用于制造半导体器件的方法，所述方法包括：
在衬底上形成伪栅极层；
在所述伪栅极层上形成硬掩模层；
在所述伪栅极层中形成第一掺杂部分和第二掺杂部分，其中，所述第一掺杂部分形成为具有相对于所述第二掺杂部分的蚀刻选择性；
在部分所述硬掩模层上形成多个芯轴；
分别在所述硬掩模层上的每个所述芯轴的两个相对侧面上形成多个间隔件；
去除所述芯轴；
蚀刻所述硬掩模层和所述伪栅极层以分别将所述第一掺杂部分和所述第二掺杂部分图案化成多个第一伪栅极和多个第二伪栅极，其中，每个所述第一伪栅极的宽度与每个所述第二伪栅极的宽度不同；
形成介电层以外围包围每个所述第一伪栅极和每个所述第二伪栅极；以及
分别用多个第一金属栅极和多个第二金属栅极替换所述第一伪栅极和所述第二伪栅极。
12.根据权利要求11所述的方法，其中，形成所述第一掺杂部分和所述第二掺杂部分的操作包括对所述伪栅极层实施两个注入工艺。
13.根据权利要求11所述的方法，其中，形成所述第一掺杂部分和所述第二掺杂部分的操作形成具有不同掺杂剂的所述第一掺杂部分和所述第二掺杂部分。
14.根据权利要求11所述的方法，其中，在形成所述硬掩模层的操作之前，实施形成所述第一掺杂部分和所述第二掺杂部分的操作。
15.根据权利要求11所述的方法，其中，在形成所述硬掩模层的操作之后，实施形成所述第一掺杂部分和所述第二掺杂部分的操作。
16.根据权利要求11所述的方法，其中，形成所述间隔件的操作包括形成具有相同宽度的间隔件。
17.根据权利要求11所述的方法，其中，用所述第一金属栅极和所述第二金属栅极替换所述第一伪栅极和所述第二伪栅极的操作包括：
去除所述第一伪栅极和所述第二伪栅极以在所述介电层中相应地形成多个第一孔洞和多个第二孔洞；
形成金属层以填充所述第一孔洞和所述第二孔洞并且覆盖所述介电层；以及
抛光所述金属层以去除位于所述介电层上方的部分所述金属层。
18.根据权利要求11所述的方法，其中，蚀刻所述硬掩模层和所述伪栅极层的操作包括去除部分所述硬掩模层以形成多个硬掩模，其中，所述硬掩模的宽度相同。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10395937B2 (en) * 2017-08-29 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd Fin patterning for semiconductor devices
US10340180B1 (en) * 2018-01-16 2019-07-02 Globalfoundries Inc. Merge mandrel features
US10867804B2 (en) * 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
CN112053946B (zh) * 2019-06-06 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1661778A (zh) * 2004-02-09 2005-08-31 株式会社东芝 半导体器件的制造方法
US8530974B2 (en) * 2011-09-08 2013-09-10 International Business Machines Corporation CMOS structure having multiple threshold voltage devices
KR20140145419A (ko) * 2013-06-13 2014-12-23 삼성전자주식회사 반도체 소자 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4718908B2 (ja) * 2005-06-14 2011-07-06 株式会社東芝 半導体装置および半導体装置の製造方法
US8304840B2 (en) * 2010-07-29 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer structures of a semiconductor device
US9034723B1 (en) 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1661778A (zh) * 2004-02-09 2005-08-31 株式会社东芝 半导体器件的制造方法
US8530974B2 (en) * 2011-09-08 2013-09-10 International Business Machines Corporation CMOS structure having multiple threshold voltage devices
KR20140145419A (ko) * 2013-06-13 2014-12-23 삼성전자주식회사 반도체 소자 제조 방법

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