KR101599641B1 - Ｆｉｎｆｅｔ 디바이스 제조 방법 - Google Patents

Ｆｉｎｆｅｔ 디바이스 제조 방법 Download PDF

Info

Publication number
KR101599641B1
KR101599641B1 KR1020140165557A KR20140165557A KR101599641B1 KR 101599641 B1 KR101599641 B1 KR 101599641B1 KR 1020140165557 A KR1020140165557 A KR 1020140165557A KR 20140165557 A KR20140165557 A KR 20140165557A KR 101599641 B1 KR101599641 B1 KR 101599641B1
Authority
KR
South Korea
Prior art keywords
region
spacer
forming
dielectric
spacers
Prior art date
Application number
KR1020140165557A
Other languages
English (en)
Other versions
KR20150060589A (ko
Inventor
헝-창 시에
한-웨이 우
밍-펭 시에
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150060589A publication Critical patent/KR20150060589A/ko
Application granted granted Critical
Publication of KR101599641B1 publication Critical patent/KR101599641B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본원 발명에는, FinFET(fin-type field-effect transistor) 디바이스 제조 방법이 개시되어 있다. 복수의 맨드럴 피처가 기판에 형성된다. 맨드럴 피처의 측벽을 따라 제1 스페이서가 형성되고, 제1 스페이서의 측벽을 따라 제2 스페이서가 형성된다. 서로 등을 마주하며 이웃해 있는 2개의 제2 스페이서는 제1 영역에서 간극을 두고 이격되어 있고, 기판의 제2 영역에서는 함께 합쳐져 있다. 유전체 피처는 상기 간극에 형성되고, 유전체 메사는 기판의 제3 영역에 형성된다. 제1 스페이서의 제1 서브세트가 제1 커팅에서 제거된다. 제1 스페이서 및 유전체 피처를 에칭 마스크로서 사용하여 기판을 에칭함으로써, 핀과 트렌치가 형성된다.

Description

ＦＩＮＦＥＴ 디바이스 제조 방법{METHOD OF MAKING A FINFET DEVICE}
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. 집적 회로의 발전 과정에서, 기하학적 크기[즉, 제조 프로세스를 이용하여 형성될 수 있는 가장 작은 구성요소(또는 라인)]는 감소하고 있는 반면에, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가하고 있다. 이러한 크기 축소 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
또한, 이와 같은 크기 축소는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조 및 처리에서 유사한 개발이 필요하다. 예를 들어, FinFET(fin-type field-effect transistor) 등의 3차원 트랜지스터가 평면 트랜지스터를 대체하도록 도입되고 있다. 기존의 FinFET 디바이스 및 FinFET 디바이스 제조 방법은 일반적으로 그 의도된 목적에는 적절하지만, 모든 면에서 완전히 만족스러운 것은 아니다. 예를 들어, 핀(fin)과 격리 구조를 형성하기 위해서는 보다 유연한 통합이 요망된다.
본원은 첨부 도면과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 업계에서 일반적인 관례에 따라, 여러 피처(feature)는 축척에 맞춰 도시되어 있지 않고 단지 예시를 목적으로 이용되고 있다는 점을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본원의 여러 양태에 따라 반도체 디바이스를 제조하는 예제 방법의 흐름도이다.
도 2 내지 도 13은 도 1의 방법에 따라 구성된 제조 스테이지에서의 예제 반도체 디바이스의 단면도이다.
이하에 개시된 내용은 본 발명의 여러 피처를 구현하는 다수의 서로 다른 실시형태, 또는 예를 제공한다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 예가 이하에 설명되어 있다. 물론, 이러한 설명은 단지 예일 뿐 제한을 의도로 한 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시형태들을 또한 포함할 수 있다.
본원은 별다른 한정이 없는 한 FinFET 디바이스에 관한 것이다. FinFET 디바이스는, 예를 들어, P형 금속 산화막 반도체(PMOS) FinFET 디바이스 및 N형 금속 산화막 반도체(NMOS) FinFET 디바이스를 포함하는 상보형 금속 산화막 반도체(CMOS) 디바이스일 수 있다. 이하의 내용은 본 발명의 여러 실시형태를 예시하는 FinFET의 예로 들면서 이어질 것이다. 그러나, 본 출원은, 구체적으로 청구되어 있지 않다면, 특정 유형의 디바이스에 국한되어서는 안 되는 것으로 이해된다.
도 1은 본원에 따라 FinFET 디바이스를 제조하는 방법(100)의 흐름도이다. 부가적인 단계는 상기 방법 이전에, 도중에, 그리고 이후에 제공될 수 있고, 기술된 단계 중의 일부는 상기 방법의 다른 실시형태에서 대체되거나 삭제될 수 있다. 상기 방법(100)을, 도 2 내지 도 13에 예시를 목적으로 도시된 FinFET 디바이스(200)를 참조로 하여 이하에 상세히 기술한다. 본원에서는 여러 실시형태에서 도면 부호 및/또는 문자가 반복되어 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 이하에 기술된 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
도 1과 도 2를 참조해 보면, 상기 방법(100)은, 단계 102에서 기판(210) 상에 복수의 맨드럴 피처(mandrel feature; 220)를 형성함으로써 시작된다. 각 맨드럴 피처(220)는 더미 피처(dummy feature)이며, 이후의 제조 스테이지에서 제거될 것이다. 이하에서는 추가적인 참조 표시를 목적으로, 개개의 맨드럴 피처에 220A, 220B 등의 부호가 붙여질 것이다.
기판(210)은 실리콘 웨이퍼 등과 같은 반도체 기판을 포함한다. 별법으로서, 기판(210)은 게르마늄, 실리콘 게르마늄, 또는 그 밖의 적절한 반도체 재료를 포함한다. 일 실시형태에서, 기판(210)은 에피택시(또는 에피) 반도체층을 포함한다. 다른 실시형태에서, 기판(210)은, 주입된 산소에 의한 분리(SIMOX)라고 불리는 기술 등과 같은 적절한 기술에 의해 형성되는 격리용 매립 유전체 재료층을 포함한다. 몇몇 실시형태에서, 기판(210)은 SOI(silicon on insulator) 등과 같은 절연체 상의 반도체일 수 있다.
기판(210)은 당해 기술 분야에 공지된 설계 요건에 따라 여러 도핑 영역을 포함할 수 있다. 도핑 영역에는, 붕소 또는 BF2 등과 같은 p형 도펀트; 인 또는 비소 등과 같은 n형 도펀트; 또는 이들의 조합이 도핑될 수 있다. 도핑 영역은 기판(210)에 직접 형성되거나, P-웰 구조로 형성되거나, N-웰 구조로 형성되거나, 이중-웰 구조로 형성되거나, 또는 융기 구조를 이용하여 형성될 수 있다. 기판(210)은 여러 활성 영역, 예컨대 N형 금속 산화막 반도체 트랜지스터 디바이스용으로 구성된 영역 및 P형 금속 산화막 반도체 트랜지스터 디바이스용으로 구성된 영역을 더 포함할 수 있다.
일 실시형태에서는, 맨드럴 피처(220)를 형성하기 이전에, 후속 프로세스에서 핀(fin) 구조를 보호하기 위해, 기판(210) 위에 하드 마스크(215)를 형성한다. 하드 마스크(215)는 프로세스 유연성을 확보하도록 복수의 층을 포함할 수 있다. 예를 들어, 하드 마스크(215)는, 기판(210) 위에 증착된 제1 산화물층과, 제1 산화물층 위에 증착된 질화규소층 및 질화규소층 위에 증착된 제2 산화규소층을 포함한다. 이들 층 중의 하나 이상이, 열산화, 화학 증착(CVD) 프로세스, 플라즈마 강화 CVD(PECVD), 원자층 증착(ALD), 및/또는 당해 기술 분야에 공지된 그 밖의 방법을 비롯한 여러 방법에 의해 형성될 수 있다.
본 실시형태에서, 기판(210)은 3개의 영역: 제1 영역(230), 제2 영역(240) 및 제3 영역(250)을 갖는다. 이어서, 제1 영역과 제2 영역에서는 하드 마스크(215) 위에 맨드럴 피처(220)를 형성한다. 일 실시형태에서, 맨드럴 피처(220)는, 유전체 재료(예컨대, 산화규소, 질화규소) 등과 같은 맨드럴 재료층을 증착하는 단계; 패터닝된 포토레지스트층을 맨드럴 재료층 위에 형성하는 단계; 및 맨드럴 피처(220)를 형성하도록, 상기 패터닝된 포토레지스트층을 에칭 마스크로서 이용하여 맨드럴 재료층을 에칭하는 단계에 의해 형성된다. 다른 실시형태에서, 맨드럴 피처(220)는 레지스트 패턴이다.
맨드럴 피처(220)는 Y 방향으로 배향되어 있고, Y 방향에 수직한 X 방향으로 간격을 두고 있다. 맨드럴 피처(220)는 폭 W와 제1 간격 S로 특징지워진다. 폭 W와 제1 간격 S는 일정한 것일 수 있고, 또는 별법으로서 각 맨드럴 피처마다 달라지는 가변적인 것일 수 있다. 상기 방법(100)을 보다 잘 명확하게 설명하기 위해, 이제 제1 영역(230)과 제2 영역(240)의 맨드럴 피처(220)에는 각각 도면부호 220A와 220B를 붙인다.
본 실시형태에서, 이들 맨드럴 피처(220A 및 220B)는 동일한 폭인 제1 폭(W1)을 갖지만, 서로 다른 간격을 갖는다. 제1 영역에서, 맨드럴 피처(220A)는 제1 간격(S1)을 갖고, 제2 영역에서, 맨드럴 피처(220B)는 제2 간격(S2)을 갖는다. 핀 피처의 목표 폭에 관해서, 제1 간격(S1)은 (2×W1)+(3×A)이도록 되어 있는데, 여기서 A는 형성될 핀의 폭이며, 이 식에 대해서는 이하에 상세히 설명한다. 제2 간격(S2)은 (2×W1)+(2×A)보다는 작거나 같고 2×A보다는 크도록 되어 있는데, 이 식에 대해서도 이하에 상세히 설명한다.
도 1과 도 3을 참조해 보면, 상기 방법(100)은, 맨드럴 피처(220)의 측벽에 제1 스페이서(310)를 형성함으로써 단계 104로 진행된다. 일 실시형태에서, 이러한 제1 스페이서(310)의 형성 단계는, 제1 스페이서(310)를 형성하도록, 기판(210) 및 맨드럴 피처(220) 상에 제1 스페이서 재료층을 증착하는 단계와, 그 후에 상기 제1 스페이서 재료층에 제1 비등방성 에칭을 수행하는 딘계를 포함한다. 제1 스페이서 재료층은 유전체 재료(예컨대, 산화규소, 질화규소, 또는 탄화규소)를 포함할 수 있지만, 상기 제1 비등방성 에칭 과정에서 에칭 선택성이 얻어지도록 맨드럴 재료층과는 다르다. 제1 스페이서 재료층의 증착 단계는, 화학 증착(CVD) 등과 같은 적절한 기술을 포함한다. 제1 비등방성 에칭 단계는, 일례로 플라즈마 에칭을 포함할 수 있다. 제1 스페이서(310)는 Y 방향으로 배향되어 있고, X 방향으로 서로 간격을 두고 있다.
본 실시형태에서, 제1 스페이서(310)는 핀과 동일한 폭인 목표 폭 A를 갖게 형성되어 있다. 일 실시형태에서, 맨드럴 피처(220A, 220B)의 측벽을 따라서의 제1 스페이서 재료의 두께는 목표 폭 A와 동일한 값이 되도록 제어된다.
도 1과 도 4를 참조해 보면, 상기 방법(100)은, 제1 스페이서(310)의 측벽에 제2 스페이서(320)를 형성함으로써 단계 106으로 진행된다. 일 실시형태에서, 이러한 제2 스페이서(320)의 형성 단계는, 제2 스페이서(320)를 형성하도록, 기판(210) 및 제1 스페이서(310) 상에 제2 스페이서 재료층을 증착하는 단계와, 그 후에 상기 제2 스페이서 재료층에 제2 비등방성 에칭을 수행하는 딘계를 포함한다. 제2 스페이서 재료층은 유전체 재료(예컨대, 산화규소, 질화규소, 또는 탄화규소)를 포함할 수 있지만, 상기 제2 비등방성 에칭 과정에서 에칭 선택성이 얻어지도록 제1 스페이서 재료층과는 다르다. 일 실시형태에서, 제2 스페이서 재료층은 맨드럴 피처(220)와 동일한 재료의 층을 포함한다. 제2 스페이서 재료층의 증착 단계는, CVD 등과 같은 적절한 기술을 포함한다. 제2 비등방성 에칭 단계는, 일례로 플라즈마 에칭을 포함할 수 있다. 제2 스페이서(320)는 Y 방향으로 배향되어 있고, X 방향으로 서로 간격을 두고 있다.
본 실시형태에서, 제2 스페이서(320)는 제1 폭(W1)과 동일한 폭을 갖도록 형성되어 있다. 따라서, 제1 영역(230)에서는, 서로 등을 마주하고 있는 2개의 제2 스페이서(320)의 사이에 간극(325)이 남게 되고, 이 간극(325)의 폭이 대략 목표 폭(A)과 동일하다. 또한, 제2 영역(240)에서는, 서로 등을 마주하고 있는 2개의 제2 스페이서(320)가 중첩 공간(326)에서 서로 통합되어 있다.
도 1과 도 5를 참조해 보면, 상기 방법(100)은, 간극(325)을 완전히 충전하는 것을 포함하여, 기판(210) 상에 유전체층(410)을 형성함으로써 단계 108로 진행된다. 유전체층(410)은 산화규소, 질화규소, 탄화규소, 또는 다른 적절한 재료를 포함할 수 있다. 유전체층(410)은 CVD 및 ALD 등과 같은 적절한 기술에 의해 증착된다. 일 실시형태에서, 유전체층(410)은, 후속 에칭에서 에칭 선택성이 얻어지도록 제1 스페이서 재료와 동일한 유전체 재료를 가지며, 이에 대해서는 이하에 설명한다.
도 1과 도 6을 참조해 보면, 상기 방법(100)은, 제1 영역(230)과 제2 영역(240)에서 맨드럴 피처(220), 제1 스페이서(310) 및 제2 스페이서(320)의 상면을 노출시키도록 유전체층(410)에 에칭 백을 실시함으로써 단계 110으로 진행된다. 에칭 백 이후에는, 간극(325)에 충전된 유전체층(410)의 잔여 부분이 유전체 피처(415)를 형성하고, 유전체층(410)의 다른 잔여 부분이 제3 영역(250)도 덮고 있다. 일 실시형태에서는, 화학적 기계적 연마(CMP) 프로세스에 의해 유전체층(410)에 에칭 백이 행해진다.
도 1과 도 7을 참조해 보면, 상기 방법(100)은, 제1 개구(515) 내의 제1 스페이서(310)의 제1 서브세트가 덮여 있지 않도록, 제1 개구(515)를 갖는 제1 커팅 패턴(510)을 형성함으로써 단계 112로 진행된다. 제3 영역(250)에서도, 제1 커팅 패턴(510)은 메사 폭(W2)을 갖고서 유전체층(410)의 일부분을 덮는다. 메사 폭(W2)은 제1 간격(S1)보다 실질적으로 크다. 일 실시형태에서, 메사 폭(W2)은 넓은 활성 영역을 획정한다. 일 실시형태에서, 제2 스페이서(320)의 서브세트도 마찬가지로 제1 개구(515)에서 덮여 있지 않을 수 있다. 제1 커팅 패턴(510)은, 제1 스페이서(310)의 제1 서브세트를 선택적으로 제거하는 후속 에칭 프로세스 동안에 에칭 마스크로서 사용된다. 제1 커팅 패턴(510)은, 제2 리소그래피 프로세스에 의해 패터닝된 레지스트층을 포함할 수 있다. 별법으로서, 제1 커팅 패턴(510)은, 에칭 선택성이 얻어지도록 제1 스페이서 재료층 및 유전체층(410)과는 다른 하드 마스크 재료(산화규소 또는 질화규소 등과 같은 유전체 재료)를 포함하고, 유전체 재료층을 증착하는 단계와, 이 유전체 재료층 상에 레지스트 패턴을 형성하는 단계, 그리고 이 레지스트 패턴을 에칭 마스크로서 사용하여 상기 유전체 재료층을 에칭하는 단계를 포함하는 절차에 의해 패터닝된다.
도 1과 도 8을 참조해 보면, 상기 방법(100)은, 제1 커팅 패턴(510)을 통해, 제1 스페이서(310)의 제1 서브세트를 제거하고 제3 영역의 유전체층(410)을 에칭하여 유전체 메사(416)를 형성하도록 제1 커팅을 수행함으로써 단계 114로 진행된다. 제1 스페이서(310)의 제1 서브세트[유전체 피처(415) 포함]와 유전체층(410)은, 제1 스페이서 재료층과 유전체층(410)을 선택적으로 제거하지만 실질적으로 제1 커팅 패턴(510)을 에칭하지 않는 에칭 프로세스에 의해 제거된다. 일 실시형태에서, 에칭 프로세스는, 제1 커팅 패턴(510)을 통해 제1 스페이서(310)를 제거하는 동안에 제2 스페이서 재료층도 에칭하지 않도록 되어 있다. 그 후에, 제1 커팅 패턴(510)은 적절한 프로세스에 의해 제거된다. 제1 커팅 패턴(510)이 레지스트 패턴인 일례에서, 제1 커팅 패턴(510)은 습식 스트리핑 또는 플라즈마 애싱에 의해 제거된다. 제1 커팅 패턴(510)이 유전체 재료의 하드 마스크 패턴인 다른 예에서, 제1 커팅 패턴(510)은 하드 마스크 재료를 선택적으로 제거하는 습식 에칭 프로세스에 의해 제거될 수 있다.
도 1과 도 9를 참조해 보면, 상기 방법(100)은, 맨드럴 피처(220) 및 제2 스페이서(320)를 제거함으로써 단계 116으로 진행된다. 일 실시형태에서, 맨드럴 피처(220)와 제2 스페이서(320)는 선택적 에칭 프로세스에 의해 제거된다. 이 선택적 에칭 프로세스는, 맨드럴 피처(220)와 제2 스페이서(320)를 선택적으로 에칭하지만, 실질적으로 제1 스페이서(310), 유전체 피처(415) 및 유전체 메사(416)를 에칭하지 않는다. 에칭 프로세스는 건식 에칭, 습식 에칭, 및/또는 이들의 조합을 포함할 수 있다.
도 1과 도 10을 참조해 보면, 상기 방법(100)은, 핀(610), 기판 메사(620) 및 제1 트렌치(630)를 형성하도록 기판(210)을 에칭함으로써 단계 118로 진행된다. 일 실시형태에서는, 제1 스페이서(310), 유전체 피처(415) 및 유전체 메사(416)를 에칭 마스크로서 이용하여, 목표 폭(A)을 갖는 핀(610)과, 메사 폭(W2)을 갖는 기판 메사(620), 그리고 제1 트렌치(630)를 형성하도록 기판(210)의 일부분을 제거하는 선택적 에칭이 행해진다. 이 선택적 에칭 프로세스는 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 습식 에칭액은 수산화테트라메틸암모늄(TMAH), HF/HNO3/CH3COOH 용액, 또는 그 밖의 적절한 용액을 포함한다. 건식 에칭 프로세스는, 염소-기반 케미스트리를 이용하는 바이어스 플라즈마 에칭 프로세스를 포함한다. 다른 건식 에칭제 가스는 CF4, NF3, SF6 및 He를 포함한다. 에칭 프로세스는, 에칭 결과를 최적화하기 위해 복수의 에칭 단계를 포함할 수 있다. 다른 실시형태에서는, 핀(610)에 트리밍 가공을 더 행함으로써, 목표 폭(A)보다 작은 폭을 갖는 핀(610)을 형성한다.
도 1과 도 11을 참조해 보면, 상기 방법(100)은, 제2 개구(715) 내의 제1 스페이서(310)의 제2 서브세트(도시 생략)가 덮여 있지 않도록, 제2 개구(715)를 갖는 제2 커팅 패턴(710)을 형성함으로써 단계 120으로 진행된다. 제2 커팅 패턴(710)은 도 7과 관련하여 앞서 설명한 제1 커팅 패턴(510)과 많은 면에서 유사하게 형성될 수 있다. 일 실시형태에서, 제2 커팅 패턴(710)은, 제1 커팅 패턴(510)의 방향에 수직한 방향을 따르고 있다.
도 1과 도 12를 참조해 보면, 상기 방법(100)은, 제2 커팅 패턴(710)을 통해, 제1 스페이서(310)의 제2 서브세트와 기판(210)의 일부분을 제거하여 제2 트렌치(720)를 형성하도록 제2 커팅을 수행함으로써 단계 122로 진행된다. 일 실시형태에서, 제2 트렌치(720)는 제1 트렌치(630)보다 깊다. 제2 커팅은 습식 에칭, 건식 에칭, 또는 이들의 조합 등과 같은 적절한 에칭 프로세스에 의해 행해질 수 있다. 그 후에, 제2 커팅 패턴(710)은 적절한 프로세스에 의해 제거된다.
도 1과 도 13을 참조해 보면, 상기 방법(100)은, 제1 스페이서 폭(A)을 갖고 이제 도면부호 810이 붙여진 핀과, 메사 폭(W2)을 갖는 기판 메사(815)를 드러나게 하도록, 제1 스페이서(310), 유전체 피처(415) 및 유전체 메사(416)를 제거함으로써 단계 124로 진행된다. 제1 스페이서(310), 유전체 피처(415) 및 유전체 메사(416)는 선택적 습식 에칭, 선택적 건식 에칭, 또는 이들의 조합 등과 같은 적절한 에칭 프로세스에 의해 행해질 수 있다.
본 실시형태에서, 제1 영역(240)에서는, 제1 피치(P1)가 A+W1이고, 제2 영역(240)에서는, 제2 피치(P2)가 제2 간격(S2)과 같다. 피치는 어느 한 핀(810)의 에지로부터 이웃하는 핀(810)의 동일 에지까지의 치수이다. 입력/출력 부품, 논리 회로, 또는 정적 랜덤 액세스 메모리(SRAM) 등과 같은 여러 디바이스 부품마다 서로 다른 피치가 필요할 수 있다.
부가적인 단계는 상기 방법(100) 이전에, 도중에, 그리고 이후에 제공될 수 있고, 기술된 단계 중의 일부는 상기 방법의 다른 실시형태에서 대체되거나 삭제될 수 있다.
FinFET 디바이스(200)에는 다양한 피처 및 영역을 형성하도록 추가적인 CMOS 또는 MOS 기술 처리가 실시된다. FinFET 디바이스(200)는, 핀(810)이 게이트 채널 영역의 역할을 할 수 있는 게이트 영역에서 핀(810)의 일부분 상에 마련되는 래핑을 포함하는, 고유전상수(HK)/금속 게이트(MG)를 기판(210) 상에 포함할 수 있다. 게이트 최초 처리 방안에서는, HK/MG가 기능 게이트의 전부 또는 일부이다. 이와는 반대로, 게이트 최후 처리 방안에서는, 우선 더미 게이트를 형성하고 나서, 소스/드레인 형성 도중의 가열 처리 등과 같은 고온 가열 처리를 수행한 후, 더미 게이트를 HK/MG로 대체한다.
FinFET 디바이스(200)는, 제1 트렌치(630) 및 제2 트렌치(720)에 격리 유전체층을 충전함으로써 형성되는 격리 피처를 포함할 수 있다. 격리 유전체층은 산화규소, 질화규소, 산질화규소, 그 밖의 적합한 재료, 또는 이들의 조합을 포함할 수 있다. 일부 예에서, 격리 유전체층은 다층 구조를 갖는다.
또한, FinFET 디바이스(200)는 핀(810)의 다른 부분을 비롯한 기판(210)의 소스/드레인 영역에 소스/드레인 피처를 포함할 수 있다. 예로서, 소스/드레인 영역에 있어서 핀(810)의 일부분에 먼저 리세스를 형성한다. 그 후에, 핀(810)에 있어서 리세스가 형성된 부분에 반도체 재료를 에피택셜 성장시켜 소스/드레인 피처를 형성한다. 상기 반도체 재료는 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, 또는 그 밖의 적절한 재료를 포함한다.
또한, FinFET 디바이스(200)는 기판(210) 상에서 HK/MG 사이에 형성된 층간 유전체(ILD)층을 포함할 수 있다. ILD층은 산화규소, 산질화물, 또는 다른 적합한 재료를 포함한다. ILD층은 단일 층 또는 복수 층을 포함한다.
또한, FinFET 디바이스(200)는 기판(210) 상에 다양한 다층 상호접속 피처(예컨대, 금속층 및 층간 유전체)와 접점/비아/라인을 포함할 수 있다. 예를 들어, 다층 상호접속부는, 종래의 비아 또는 접점 등과 같은 수직 상호접속부와, 금속 라인과 같은 수평 상호접속부를 포함한다. 다양한 상호접속 피처는 구리, 텅스텐, 및/또는 실리사이드를 포함하는 다양한 도전성 재료로 구현될 수 있다. 일례에서, 다마신(damascene) 및/또는 듀얼 다마신 프로세스가 구리 관련 다층 상호접속 구조를 형성하는데 이용된다.
상기한 내용에 기초하여, 본원은 FinFET 디바이스 제조 방법을 제공한다. 이 방법에서는, 피치가 서로 다르게 형성되도록, 맨드럴 피처, 제1 스페이서 및 제2 스페이서를 형성하는 방안이 채용되어 있다. 또한 상기 방법은, 추가적인 핀이 얻어지도록, 핀과 동일한 폭을 갖는 유전체 피처를 형성하는 것을 채용한다. 또한 상기 방법은, 제1 커팅을 행하는 도중에 광폭의 기판 메사를 형성하는 것을 이용한다. 상기 방법은, 핀과 피치의 형성의 통합에 큰 유연성을 제공한다.
본원은, 기존의 기법에 대하여 하나 이상의 개선점을 제공하는 반도체 디바이스 제조 방법의 매우 다양한 실시형태를 제공한다. 일 실시형태에서, 집적 회로 제조 방법은, 제1 영역, 제2 영역 및 제3 영역과 목표 폭(A)을 갖는 기판을 제공하는 단계를 포함한다. 또한 상기 방법은, 제1 영역 및 제2 영역에 복수의 맨드럴 피처를 형성하는 단계를 포함한다. 제1 영역에서는, 맨드럴 피처가 제1 폭(W1)을 갖고 이웃하는 2개의 맨드럴 피처 사이에 제1 간격(S1)을 갖도록, 맨드럴 피처가 형성되어 있다. 제1 간격(S1)은 (2×W1)+(3×A)이도록 설정되어 있으며, 제2 영역에서는, 맨드럴 피처가 제1 폭(W1)을 갖고 이웃하는 2개의 맨드럴 피처 사이에 제2 간격(S2)을 가지는데, S2는 (2×W1)+(2×A)보다는 작고 (2×A)보다는 크도록 설정되어 있다. 또한 상기 방법은, 맨드럴 피처의 측벽을 따라 제1 스페이서를 형성하는 단계와, 제1 스페이서의 측벽을 따라 제2 스페이서를 형성하는 단계를 포함한다. 서로 등을 마주하며 이웃해 있는 2개의 제2 스페이서는 제1 영역에서 간극을 두고 떨어져 있고, 제2 영역에서는 함께 합쳐져 있다. 또한 상기 방법은, 기판 상에 맨드럴 피처, 제1 스페이서 및 제2 스페이서를 포함하여 유전체층을 증착하는 단계와, 간극에 유전체 피처를 형성하는 단계와, 제1 스페이서의 제1 서브세트를 제거하도록 제1 커팅을 행하는 단계, 그리고 이와 동시에 제3 영역에 유전체 메사를 형성하는 단계를 포함한다. 또한 상기 방법은, 맨드럴 피처 및 제2 스페이서를 제거하는 단계와, 제1 스페이서, 유전체 피처 및 유전체 메사를 에칭 마스크로서 사용하여 기판을 에칭하는 단계를 포함한다.
다른 실시형태에서, FinFET 디바이스 제조 방법은, 제1 영역, 제2 영역 및 제3 영역을 갖고 만들어질 핀의 목표 폭(A)을 갖는 기판을 제공하는 단계를 포함한다. 또한 상기 방법은, 제1 영역 및 제2 영역에 복수의 맨드럴 피처를 형성하는 단계를 포함한다. 제1 영역에서는, 맨드럴 피처가 제1 폭(W1)을 갖고 이웃하는 2개의 맨드럴 피처 사이에 제1 간격(S1)을 갖도록, 맨드럴 피처가 형성되어 있다. S1은 (2×W1)+(3×A)이도록 설정되어 있으며, 제2 영역에서는, 맨드럴 피처가 제1 폭(W1)을 갖고 이웃하는 2개의 맨드럴 피처 사이에 제2 간격(S2)을 갖는다. S2는 (2×W1)+(2×A)보다는 작고 (2×A)보다는 크도록 설정되어 있다. 또한 상기 방법은, 맨드럴 피처의 측벽을 따라 목표 폭(A)을 갖는 제1 스페이서를 형성하는 단계와, 제1 영역에서는, 서로 등을 마주하고 있는 2개의 제2 스페이서 사이에 상기 목표 폭(A)을 갖는 간극이 남게 되고, 제2 영역에서는, 서로 등을 마주하고 있는 2개의 제2 스페이서가 함께 합쳐지도록, 제1 스페이서의 측벽을 따라 제2 스페이서를 형성하는 단계를 포함한다. 또한 상기 방법은, 기판 상에 유전체층을 증착하는 단계로서, 간극을 완전히 충전하는 것을 포함하는 증착 단계와, 간극에 유전체 피처를 형성하도록 유전체층에 리세스를 형성하는 단계를 포함한다. 유전체 피처는 목표 폭(A)과 동일한 폭을 갖게 형성된다. 또한 상기 방법은, 제1 스페이서의 제1 서브세트를 제거하도록 제1 커팅을 행하는 단계와, 제1 스페이서의 제1 서브세트를 제거하는 것과 동시에, 유전체 메사를 제3 영역에 형성하는 단계를 포함한다. 유전체 메사는 제2 폭(W2)을 갖고, 이 제2 폭은 제1 폭(W1)보다 실질적으로 크다. 또한 상기 방법은, 맨드럴 피처 및 제2 스페이서를 제거하는 단계와, 핀을 형성하도록 제1 스페이서와 유전체 피처를 에칭 마스크로서 사용하여 기판을 에칭하는 단계와, 핀을 형성하도록 기판을 에칭하는 것과 동시에, 기판 메사를 형성하도록 유전체 메사를 에칭 마스크로서 사용하여 기판을 에칭하는 단계, 그리고 격리 트렌치를 형성하도록 핀의 서브세트를 제거하는 제2 커팅을 행하는 단계를 포함한다.
또 다른 실시형태에서, 집적 회로 제조 방법은, 제1 영역 및 제2 영역을 갖는 기판을 제공하는 단계, 제1 영역에 맨드럴 피처를 형성하는 단계, 맨드럴 피처의 측벽에 제1 스페이서를 형성하는 단계, 이웃하는 2개의 제2 스페이서가 제1 스페이서와 동일한 폭을 갖는 간극을 두고 이격되어 있도록 제1 스페이서의 측벽에 제2 스페이서를 형성하는 단계, 기판 상에 유전체층을 증착하는 단계로서, 상기 간극을 완전히 충전하는 것을 포함하는 증착 단계, 상기 간극에 유전체 피처를 형성하도록 유전체층에 리세스를 형성하는 단계, 제1 스페이서의 서브세트를 노출시키고 제2 영역에서 유전체층의 일부분을 노출시키도록 패턴 레지스트층을 형성하는 단계, 제1 스페이서의 서브세트를 제거하고 제3 영역에 유전체 메사를 형성하도록 상기 패턴 레지스트층을 통해 에칭을 행하는 단계, 맨드럴 피처 및 제2 스페이서를 제거하는 단계, 및 제1 스페이서, 유전체 피처 및 유전체 메사를 에칭 마스크로서 사용하여 기판을 에칭하는 단계를 포함한다.
당업자가 본원의 양태를 더욱 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 주목해야 할 필요가 있다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않고, 본원의 사상 및 범위에서부터 벗어나지 않고 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (20)

  1. 집적 회로(IC) 제조 방법으로서,
    제1 영역, 제2 영역 및 제3 영역을 갖는 기판을 제공하는 단계;
    제1 영역에서는 제1 간격을 갖고 제2 영역에서는 제2 간격을 갖는 복수의 맨드럴 피처를 형성하는 단계;
    상기 맨드럴 피처의 측벽을 따라 목표 폭(A)을 갖는 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서의 측벽을 따라 제1 폭(W1)을 갖는 제2 스페이서를 형성하는 단계로서, 서로 등을 마주하며 이웃해 있는 2개의 제2 스페이서는 제1 영역에서 간극을 두고 이격되어 있고 제2 영역에서는 함께 합쳐져 있는 것인 제2 스페이서 형성 단계;
    상기 간극에 유전체 피처를 형성하는 유전체 피처 형성 단계;
    상기 제1 스페이서의 제1 서브세트를 제거하도록 제1 커팅을 행하는 제1 커팅 수행 단계;
    제1 스페이서의 제1 서브세트를 제거함과 동시에, 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 유전체 메사를 제3 영역에 형성하는 단계;
    상기 맨드럴 피처 및 상기 제2 스페이서를 제거하는 단계; 및
    상기 제1 스페이서, 상기 유전체 피처 및 상기 유전체 메사를 에칭 마스크로서 이용하여 기판을 에칭하는 단계
    를 포함하는 집적 회로 제조 방법.
  2. 제1항에 있어서, 상기 맨드럴 피처는,
    제1 영역에서, 맨드럴 피처가 제1 폭(W1)을 갖고 이웃하는 2개의 맨드럴 피처 사이에 제1 간격(S1)을 가지며[여기서, S1은 (2×W1)+(3×A)이도록 설정되어 있음],
    제2 영역에서, 맨드럴 피처가 제1 폭(W1)을 갖고 이웃하는 2개의 맨드럴 피처 사이에 제2 간격(S2)을 갖도록[여기서, S2는 (2×W1)+(2×A)보다는 작고 (2×A)보다는 크도록 설정되어 있음], 형성되어 있는 것인 집적 회로 제조 방법.
  3. 제1항에 있어서, 상기 유전체 피처 형성 단계는,
    상기 간극에 유전체층을 충전하는 단계; 및
    화학적 기계적 연마(CMP) 프로세스에 의해 상기 유전체층에 리세스를 형성하는 단계를 포함하는 것인 집적 회로 제조 방법.
  4. 제1항에 있어서, 상기 제1 커팅 수행 단계는,
    상기 맨드럴 피처와, 상기 제1 및 제2 스페이서 위에 패터닝된 레지스트층을 형성하는 단계로서, 상기 패터닝된 레지스트층은 상기 제1 스페이서의 제1 서브세트를 노출시키는 개구를 갖는 것인 레지스트층 형성 단계;
    상기 제1 스페이서의 제1 서브세트를 제거하는 단계; 및
    상기 패터닝된 레지스트층을 제거하는 단계를 포함하는 것인 집적 회로 제조 방법.
  5. 제4항에 있어서, 상기 유전체 메사를 제3 영역에 형성하는 단계는,
    상기 패터닝된 레지스트층에 의해 제3 영역에서 유전체층의 일부분을 덮는 단계; 및
    제1 스페이서의 제1 서브세트를 제거함과 동시에, 제3 영역에서 유전체층의 덮여 있지 않은 부분을 제거하는 단계를 포함하는 것인 집적 회로 제조 방법.
  6. 제1항에 있어서, 기판을 에칭하는 단계 이후에, 제1 스페이서 및 유전체 피처 위에, 제1 스페이서의 제2 서브세트를 노출시키는 개구를 갖는 제2 커팅 레지스트층을 형성하는 단계; 및
    기판에 격리 트렌치를 형성하도록 제1 스페이서의 제2 서브세트를 제거하는 제2 커팅을 수행하는 단계를 더 포함하는 집적 회로 제조 방법.
  7. FinFET(fin-type field-effect transistor) 디바이스 제조 방법으로서,
    제1 영역, 제2 영역 및 제3 영역을 갖는 기판을 제공하는 단계;
    제1 영역에서는 제1 간격을 갖고 제2 영역에서는 제2 간격을 갖는 복수의 맨드럴 피처를 형성하는 단계;
    상기 맨드럴 피처의 측벽을 따라 목표 폭(A)을 갖는 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서의 측벽을 따라 제1 폭(W1)을 갖는 제2 스페이서를 형성하는 단계로서, 서로 등을 마주하며 이웃해 있는 2개의 제2 스페이서는 제1 영역에서 간극을 두고 이격되어 있고 제2 영역에서는 함께 합쳐져 있는 것인 제2 스페이서 형성 단계;
    상기 간극에 유전체 피처를 형성하는 유전체 피처 형성 단계;
    상기 제1 스페이서의 제1 서브세트를 제거하도록 제1 커팅을 행하는 제1 커팅 수행 단계;
    제1 스페이서의 제1 서브세트를 제거함과 동시에, 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 유전체 메사를 제3 영역에 형성하는 단계;
    상기 맨드럴 피처 및 상기 제2 스페이서를 제거하는 단계;
    핀(fin)을 형성하도록 상기 제1 스페이서와 상기 유전체 피처를 에칭 마스크로서 이용하여 기판을 에칭하는 단계;
    핀을 형성하도록 기판을 에칭함과 동시에, 기판 메사를 형성하도록 상기 유전체 메사를 에칭 마스크로서 이용하여 기판을 에칭하는 단계; 및
    격리 트렌치를 형성하도록 핀의 서브세트를 제거하는 제2 커팅을 수행하는 단계
    를 포함하는 FinFET 디바이스 제조 방법.
  8. 제7항에 있어서, 상기 제1 커팅 수행 단계는,
    상기 맨드럴 피처와, 상기 제1 스페이서, 그리고 상기 제2 스페이서 위에 패터닝된 레지스트층을 형성하는 단계로서, 상기 패터닝된 레지스트층은 상기 제1 스페이서의 제1 서브세트를 노출시키는 개구를 갖는 것인 레지스트층 형성 단계;
    상기 제1 스페이서의 제1 서브세트를 제거하는 단계; 및
    상기 패터닝된 레지스트층을 제거하는 단계를 포함하는 것인 FinFET 디바이스 제조 방법.
  9. 제8항에 있어서, 상기 유전체 메사를 제3 영역에 형성하는 단계는,
    상기 패터닝된 레지스트층에 의해 제3 영역에서 유전체층의 일부분을 덮는 단계; 및
    제1 스페이서의 제1 서브세트를 제거함과 동시에, 제3 영역에서 유전체층의 덮여 있지 않은 부분을 제거하는 단계를 포함하는 것인 FinFET 디바이스 제조 방법.
  10. 집적 회로(IC) 제조 방법으로서,
    제1 영역 및 제2 영역을 갖는 기판을 제공하는 단계;
    제1 영역에 맨드럴 피처를 형성하는 단계;
    맨드럴 피처의 측벽에 제1 스페이서를 형성하는 단계;
    이웃하는 2개의 제2 스페이서가 제1 스페이서와 동일한 폭을 갖는 간극을 두고 이격되어 있도록 제1 스페이서의 측벽에 제2 스페이서를 형성하는 단계;
    기판 위에 유전체층을 성막하는 단계로서, 상기 간극을 완전히 충전하는 것을 포함하는 성막 단계;
    상기 간극에 유전체 피처를 형성하도록 유전체층에 리세스를 형성하는 단계;
    제1 스페이서의 서브세트를 노출시키고 제2 영역에서 유전체층의 일부분을 노출시키도록 패턴 레지스트층을 형성하는 단계;
    제1 스페이서의 서브세트를 제거하고 제3 영역에 유전체 메사를 형성하도록 상기 패턴 레지스트층을 통해 에칭을 행하는 단계;
    상기 맨드럴 피처 및 상기 제2 스페이서를 제거하는 단계; 및
    상기 제1 스페이서, 상기 유전체 피처 및 상기 유전체 메사를 에칭 마스크로서 사용하여 기판을 에칭하는 단계
    를 포함하는 집적 회로 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020140165557A 2013-11-25 2014-11-25 Ｆｉｎｆｅｔ 디바이스 제조 방법 KR101599641B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/088,861 US9034723B1 (en) 2013-11-25 2013-11-25 Method of making a FinFET device
US14/088,861 2013-11-25

Publications (2)

Publication Number Publication Date
KR20150060589A KR20150060589A (ko) 2015-06-03
KR101599641B1 true KR101599641B1 (ko) 2016-03-03

Family

ID=53054602

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140165557A KR101599641B1 (ko) 2013-11-25 2014-11-25 Ｆｉｎｆｅｔ 디바이스 제조 방법

Country Status (3)

Country Link
US (2) US9034723B1 (ko)
KR (1) KR101599641B1 (ko)
CN (1) CN104658971B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236474B2 (en) 2014-02-21 2016-01-12 Stmicroelectronics, Inc. Method to form strained channel in thin box SOI structures by elastic strain relaxation of the substrate
US9660080B2 (en) 2014-02-28 2017-05-23 Stmicroelectronics, Inc. Multi-layer strained channel FinFET
US9530777B2 (en) * 2014-03-04 2016-12-27 Stmicroelectronics, Inc. FinFETs of different compositions formed on a same substrate
US9281303B2 (en) 2014-05-28 2016-03-08 International Business Machines Corporation Electrostatic discharge devices and methods of manufacture
US9269628B1 (en) * 2014-12-04 2016-02-23 Globalfoundries Inc. Methods of removing portions of at least one fin structure so as to form isolation regions when forming FinFET semiconductor devices
US9490136B1 (en) * 2015-08-31 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trench cut
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9934985B2 (en) * 2015-11-30 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Critical dimension control for double patterning process
KR102413610B1 (ko) 2016-03-02 2022-06-24 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법
US9852917B2 (en) 2016-03-22 2017-12-26 International Business Machines Corporation Methods of fabricating semiconductor fins by double sidewall image transfer patterning through localized oxidation enhancement of sacrificial mandrel sidewalls
US9793271B1 (en) * 2016-04-29 2017-10-17 International Business Machines Corporation Semiconductor device with different fin pitches
US9728635B1 (en) * 2016-10-13 2017-08-08 International Business Machines Corporation Uniform gate length in vertical field effect transistors
US10388644B2 (en) * 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
KR102544153B1 (ko) 2017-12-18 2023-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11227767B2 (en) * 2018-05-03 2022-01-18 Tokyo Electron Limited Critical dimension trimming method designed to minimize line width roughness and line edge roughness
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
US10930767B2 (en) 2018-07-16 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
CN111627801B (zh) * 2019-02-28 2023-08-01 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
KR20200132183A (ko) 2019-05-16 2020-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN112053946B (zh) * 2019-06-06 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US20210265350A1 (en) * 2020-02-26 2021-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN111312806B (zh) * 2020-03-04 2021-07-02 中国科学院金属研究所 一种单层原子沟道鳍式场效应晶体管的制备方法及产品
US11742426B2 (en) * 2021-05-11 2023-08-29 International Business Machines Corporation Forming crossbar and non-crossbar transistors on the same substrate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070249170A1 (en) 2006-04-25 2007-10-25 David Kewley Process for improving critical dimension uniformity of integrated circuit arrays
US20110127610A1 (en) 2009-12-02 2011-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-Gate Semiconductor Device and Method
US20130196508A1 (en) 2012-01-26 2013-08-01 Globalfoundries Inc. Methods of Forming SRAM Devices Using Sidewall Image Transfer Techniques

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
US7994020B2 (en) * 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8633076B2 (en) * 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8557675B2 (en) * 2011-11-28 2013-10-15 Globalfoundries Inc. Methods of patterning features in a structure using multiple sidewall image transfer technique
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US8906807B2 (en) * 2012-10-10 2014-12-09 International Business Machines Corporation Single fin cut employing angled processing methods
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US8932957B2 (en) * 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070249170A1 (en) 2006-04-25 2007-10-25 David Kewley Process for improving critical dimension uniformity of integrated circuit arrays
US20110127610A1 (en) 2009-12-02 2011-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-Gate Semiconductor Device and Method
US20130196508A1 (en) 2012-01-26 2013-08-01 Globalfoundries Inc. Methods of Forming SRAM Devices Using Sidewall Image Transfer Techniques

Also Published As

Publication number Publication date
US20150147867A1 (en) 2015-05-28
US9034723B1 (en) 2015-05-19
CN104658971B (zh) 2017-10-20
US20150249039A1 (en) 2015-09-03
CN104658971A (zh) 2015-05-27
US9443768B2 (en) 2016-09-13
KR20150060589A (ko) 2015-06-03

Similar Documents

Publication Publication Date Title
KR101599641B1 (ko) Ｆｉｎｆｅｔ 디바이스 제조 방법
US11081394B2 (en) Method of making a FinFET device
US8975129B1 (en) Method of making a FinFET device
US10546786B2 (en) Method of fabricating a FinFET device
US11749720B2 (en) Integrated circuit structure and method with solid phase diffusion
US9196543B2 (en) Structure and method for finFET device
US9305918B2 (en) Method for FinFET integrated with capacitor
KR101438290B1 (ko) 반도체 소자를 위한 소스/드레인 스택 스트레서
US8603893B1 (en) Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US8878308B2 (en) Multi-fin device by self-aligned castle fin formation
US9129986B2 (en) Spacer chamfering for a replacement metal gate device
KR101412906B1 (ko) 전계 효과 트랜지스터를 위한 구조 및 방법
US8932936B2 (en) Method of forming a FinFET device
US10418252B2 (en) Fin-like field effect transistor patterning methods for increasing process margins
US9929153B2 (en) Method of making a FinFET device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190212

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20200214

Year of fee payment: 5