KR20200132183A - 반도체 장치 및 그 제조 방법 - Google Patents

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권태용
김병기
이기환
이정한
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Abstract

동작 성능이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에, 제1 방향을 따라 배열되는 복수의 제1 핀 그룹으로, 각각의 제1 핀 그룹은 서로 인접하며 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 및 제2 핀을 포함하는 복수의 제1 핀 그룹, 및 제2 영역 상에, 제3 방향을 따라 차례로 배열되고, 서로 인접하며 제3 방향과 교차하는 제4 방향으로 각각 연장되는 제3 내지 제5 핀을 포함하고, 제3 및 제4 핀과 제4 및 제5 핀은 각각 제1 핀 피치로 배치되고, 제1 및 제2 핀은 제1 핀 피치와 동일하거나 그보다 작은 제2 핀 피치로 배치되고, 각각의 제1 핀 그룹은, 제1 핀 피치의 3배보다 크고 제1 핀 피치의 4배보다 작은 제1 그룹 피치로 배치되고, 각각의 제1 및 제2 핀의 폭은 제3 핀의 폭과 동일하다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 동작 성능이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에, 제1 방향을 따라 배열되는 복수의 제1 핀 그룹으로, 각각의 제1 핀 그룹은 서로 인접하며 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 및 제2 핀을 포함하는 복수의 제1 핀 그룹, 및 제2 영역 상에, 제3 방향을 따라 차례로 배열되고, 서로 인접하며 제3 방향과 교차하는 제4 방향으로 각각 연장되는 제3 내지 제5 핀을 포함하고, 제3 및 제4 핀과 제4 및 제5 핀은 각각 제1 핀 피치로 배치되고, 제1 및 제2 핀은 제1 핀 피치와 동일하거나 그보다 작은 제2 핀 피치로 배치되고, 각각의 제1 핀 그룹은, 제1 핀 피치의 3배보다 크고 제1 핀 피치의 4배보다 작은 제1 그룹 피치로 배치되고, 각각의 제1 및 제2 핀의 폭은 제3 핀의 폭과 동일하다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에, 제1 방향을 따라 배열되는 복수의 제1 핀 그룹으로, 각각의 제1 핀 그룹은 서로 인접하며 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 및 제2 핀을 포함하는 복수의 제1 핀 그룹, 및 제2 영역 상에, 제3 방향을 따라 배열되는 복수의 제2 핀 그룹으로, 각각의 제2 핀 그룹은 서로 인접하며 제3 방향과 교차하는 제4 방향으로 각각 연장되는 제3 내지 제5 핀을 포함하는 복수의 제2 핀 그룹을 포함하고, 제3 및 제4 핀과 제4 및 제5 핀은 각각 제1 핀 피치로 배치되고, 각각의 제2 핀 그룹은, 제1 핀 피치의 m배(여기서, m은 4 이상의 자연수)인 제1 그룹 피치로 배치되고, 각각의 제1 핀 그룹은, 제1 핀 피치의 3배보다 크고 제1 핀 피치의 4배보다 작은 제2 그룹 피치로 배치되고, 각각의 제1 및 제2 핀의 폭은 제3 핀의 폭과 동일하다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에, 제1 방향을 따라 차례로 배열되고, 서로 인접하며 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 내지 제3 핀, 및 제2 영역 상에, 제3 방향을 따라 차례로 배열되고, 서로 인접하며 제3 방향과 교차하는 제4 방향으로 각각 연장되는 제4 내지 제6 핀을 포함하고, 제4 및 제5 핀은 제1 핀 피치로 배치되고, 제5 및 제6 핀은 제1 핀 피치의 n배(여기서, n은 2 이상의 자연수)인 제2 핀 피치로 배치되고, 제1 및 제2 핀은 제1 핀 피치와 동일하거나 그보다 작은 제3 핀 피치로 배치되고, 제2 및 제3 핀은 제1 핀 피치의 2배보다 크고 제1 핀 피치의 3배보다 작은 제4 핀 피치로 배치되고, 각각의 제1 내지 제3 핀의 폭은 제4 핀의 폭과 동일하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 복수의 제1 맨드릴 패턴을 형성하고, 제1 맨드릴 패턴의 양 측벽 상에 상부 스페이서를 형성하고, 상부 스페이서가 전사된 패턴의 양 측벽 상에 하부 스페이서를 형성하고, 하부 스페이서를 이용하여 기판을 패터닝함으로써, 제1 방향을 따라 번갈아 배열되는 제1 핀 그룹 및 제1 더미 핀 그룹을 형성하고, 제1 더미 핀 그룹을 제거하는 것을 포함하고, 제1 핀 그룹은, 제1 방향을 따라 배열되고, 서로 인접하며 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 및 제2 핀을 포함하고, 제1 더미 핀 그룹은, 제1 방향을 따라 배열되고, 서로 인접하며 제2 방향으로 각각 연장되는 제1 및 제2 더미 핀을 포함하고, 제1 및 제2 핀은 제1 핀 피치로 배치되고, 제2 핀 및 제1 더미 핀은 제1 핀 피치로 배치되고, 제1 및 제2 더미 핀은 제1 핀 피치와 다른 제2 핀 피치로 배치되고, 제2 더미 핀 및 제1 핀은 제1 핀 피치로 배치된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 기판을 제공하고, 기판의 제1 영역 상에, 제1 맨드릴 피치로 배치되는 복수의 제1 맨드릴 패턴을 형성하고, 기판의 제2 영역 상에, 제2 맨드릴 피치로 배치되는 복수의 제2 맨드릴 패턴을 형성하되, 제1 맨드릴 피치는 제2 맨드릴 피치보다 작고, 제1 및 제2 맨드릴 패턴을 이용하는 SAQP(Self-Aligned Quadruple Patterning) 공정을 수행하여, 제1 영역 상에 복수의 제1 핀 그룹을 형성하며 제2 영역 상에 복수의 제2 핀 그룹을 형성하는 것을 포함하고, 각각의 제1 핀 그룹은 서로 인접하며 나란히 연장되는 제1 및 제2 핀을 포함하고, 각각의 제2 핀 그룹은 서로 인접하며 나란히 연장되는 제3 내지 제5 핀을 포함하고, 제3 및 제4 핀과 제4 및 제5 핀은 각각 제1 핀 피치로 배치되고, 제2 맨드릴 피치는 제1 핀 피치의 4배이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A1-A1 및 A2-A2를 따라서 절단한 단면도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 4는 도 3의 B1-B1 및 B2-B2를 따라서 절단한 단면도이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 6은 도 5의 C1-C1 및 C2-C2를 따라서 절단한 단면도이다.
도 7은 도 5의 D1-D1 및 D2-D2를 따라서 절단한 단면도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 개념도이다.
도 9 내지 도 17은 도 8에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 개념도이다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 개념도이다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 개념도이다.
이하에서, 도 1 내지 도 7을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A1-A1 및 A2-A2를 따라서 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 기판(100), 복수의 핀들(F1~F13), 제1 필드 절연막(110) 및 제2 필드 절연막(115)을 포함한다.
기판(100)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 에피층없이 베이스 기판만 포함할 수 있다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
각각의 핀들(F1~F13)은 기판(100)으로부터 돌출되어 길게 연장될 수 있다. 각각의 핀들(F1~F13)은 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)일 수도 있다.
제1 영역(I) 상에 형성되는 각각의 핀들(F1~F6)은 서로 나란히 연장될 수 있고, 제2 영역(II) 상에 형성되는 각각의 핀들(F7~F13)은 서로 나란히 연장될 수 있다. 예를 들어, 제1 내지 제6 핀(F1~F6)은 제1 방향(X1)을 따라 차례로 배열되고, 제1 방향(X1)과 교차하는 제2 방향(Y1)으로 각각 연장될 수 있다. 또한, 예를 들어, 제7 내지 제13 핀(F7~F13)은 제3 방향(X2)을 따라 차례로 배열되고, 제3 방향(X2)과 교차하는 제4 방향(Y2)으로 각각 연장될 수 있다.
도 1 및 도 2에서, 제1 방향(X1) 및 제3 방향(X2)은 서로 동일한 방향인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 방향(X1) 및 제3 방향(X2)은 서로 다른 방향일 수도 있음은 물론이다.
몇몇 실시예에서, 제1 영역(I) 상에 형성되는 핀들의 폭은 서로 동일할 수 있다. 예를 들어, 각각의 제1 내지 제3 핀(F1~F3)의 폭(W1~W3)은 서로 동일할 수 있다. 여기서, 폭이란, 제1 방향(X1)으로의 폭을 의미한다. 몇몇 실시예에서, 각각의 제1 내지 제3 핀(F1~F3)의 폭(W1~W3)은 10 nm 이하일 수 있다.
한편, 본 명세서에서 "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 예를 들어, 핀들 사이의 피치(pitch)가 30 nm 이하인 미세 공정에서, ±1 nm의 오차 범위는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 동일 범위로 여겨질 수 있다. 일례로, 7 nm의 폭을 갖는 핀과 동일한 폭을 갖는 핀이란, 6 nm 내지 8 nm의 폭을 갖는 핀을 의미할 수 있다.
몇몇 실시예에서, 제2 영역(II) 상에 형성되는 핀들의 폭은 서로 동일할 수 있다. 예를 들어, 각각의 제7 내지 제10 핀(F7~F10)의 폭(W7~W10)은 서로 동일할 수 있다. 여기서, 폭이란, 제3 방향(X2)으로의 폭을 의미한다. 몇몇 실시예에서, 각각의 제7 내지 제10 핀(F7~F10)의 폭(W7~W10)은 10 nm 이하일 수 있다.
몇몇 실시예에서, 제1 영역(I) 상에 형성되는 핀들의 폭과 제2 영역(II) 상에 형성되는 핀들의 폭은 서로 동일할 수 있다. 예를 들어, 각각의 제1 내지 제3 핀(F1~F3)의 폭(W1~W3)은 제7 핀(F7)의 폭(W7)과 동일할 수 있다.
몇몇 실시예에서, 복수의 핀들(F1~F13)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다.
복수의 핀들(F1~F13)은 복수의 제1 핀 그룹(FG1) 및 복수의 제2 핀 그룹(FG2)을 구성할 수 있다. 복수의 제1 핀 그룹(FG1)은 기판(100)의 제1 영역(I) 상에 형성될 수 있고, 제1 방향(X1)을 따라 배열될 수 있다. 복수의 제2 핀 그룹(FG2)은 기판(100)의 제2 영역(II) 상에 형성될 수 있고, 제3 방향(X2)을 따라 배열될 수 있다.
각각의 제1 핀 그룹(FG1)은 복수 개의 핀들로 구성될 수 있다. 몇몇 실시예에서, 각각의 제1 핀 그룹(FG1)은 2개의 핀들을 포함할 수 있다. 예를 들어, 하나의 제1 핀 그룹(FG1)은 제1 및 제2 핀(F1, F2)을 포함할 수 있고, 다른 하나의 제1 핀 그룹(FG1)은 제3 및 제4 핀(F3, F4)을 포함할 수 있고, 또 다른 하나의 제1 핀 그룹(FG1)은 제5 및 제6 핀(F5, 6)을 포함할 수 있다.
각각의 제2 핀 그룹(FG2)은 복수 개의 핀들로 구성될 수 있다. 몇몇 실시예에서, 각각의 제2 핀 그룹(FG2)은 3개 이상의 핀들을 포함할 수 있다. 예를 들어, 하나의 제2 핀 그룹(FG2)은 제7 내지 제9 핀(F7~F9)을 포함할 수 있고, 다른 하나의 제2 핀 그룹(FG2)은 제10 내지 제12 핀(F10~F12)을 포함할 수 있다.
제2 핀 그룹(FG2) 내의 각각의 핀들은 서로 동일한 피치(pitch)로 배치될 수 있다. 예를 들어, 제7 및 제8 핀(F7, F8)은 제1 핀 피치(FP1)로 배치될 수 있고, 제8 및 제9 핀(F8, F9) 또한 제1 핀 피치(FP1)로 배치될 수 있다. 몇몇 실시예에서, 제1 핀 피치(FP1)는 30 nm 이하일 수 있다. 상술한 것처럼, 본 명세서에서 "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
각각의 제2 핀 그룹(FG2)은 제1 핀 피치(FP1)의 정수 배인 피치로 배치될 수 있다. 예를 들어, 각각의 제2 핀 그룹(FG2)은 제1 핀 피치(FP1)의 m배(여기서, m은 4 이상의 자연수)인 제1 그룹 피치(GP1)로 배치될 수 있다. 예를 들어, 제9 및 제10 핀(F9, F10)은 제1 핀 피치(FP1)의 n배(여기서, n은 2 이상의 자연수)인 제2 핀 피치(FP2)로 배치될 수 있다.
몇몇 실시예에서, 도시된 것처럼, 제1 그룹 피치(GP1)는 제1 핀 피치(FP1)의 5배이고, 제2 핀 피치(FP2)는 제1 핀 피치(FP1)의 3배일 수 있다.
몇몇 실시예에서, 제1 핀 그룹(FG1) 내의 핀들은 제1 핀 피치(FP1)와 동일하거나 그보다 작은 피치로 배치될 수 있다. 예를 들어, 도시된 것처럼, 제1 및 제2 핀(F1, F2)은 제1 핀 피치(FP1)와 동일한 제3 핀 피치(FP3)로 배치될 수 있다.
각각의 제1 핀 그룹(FG1)은 제1 핀 피치(FP1)의 4배보다 작은 피치로 배치될 수 있다. 몇몇 실시예에서, 각각의 제1 핀 그룹(FG1)은 제1 핀 피치(FP1)의 3배보다 크고 제1 핀 피치(FP1)의 4배보다 작은 피치로 제2 그룹 피치(GP2)로 배치될 수 있다. 예를 들어, 제2 및 제3 핀(F2, F3)은 제1 핀 피치(FP1)의 2배보다 크고 제1 핀 피치(FP1)의 3배보다 작은 제4 핀 피치(FP4)로 배치될 수 있다.
제1 필드 절연막(110)은 기판(100)의 제1 영역(I) 상에 형성될 수 있다. 제1 필드 절연막(110)은 제1 내지 제6 핀(F1~F6)의 측벽의 적어도 일부를 덮을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 각각의 제1 내지 제6 핀(F1~F6)의 측벽의 일부는 제1 필드 절연막(110)에 의해 정의될 수 있다. 또한, 제1 필드 절연막(110)은 각각의 제1 핀 그룹(FG1)을 분리할 수 있다.
제2 필드 절연막(115)은 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 제2 필드 절연막(115)은 제7 내지 제13 핀(F7~F13)의 측벽의 적어도 일부를 덮을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 각각의 제7 내지 제13 핀(F7~F13)의 측벽의 일부는 제2 필드 절연막(115)에 의해 정의될 수 있다. 또한, 제2 필드 절연막(115)은 각각의 제2 핀 그룹(FG2)을 분리할 수 있다.
몇몇 실시예에서, 각각의 제1 핀 그룹(FG1)을 분리하는 제1 필드 절연막(110)의 폭(FW1)은, 각각의 제2 핀 그룹(FG2)을 분리하는 제2 필드 절연막(115)의 폭(FW2)보다 작을 수 있다. 예를 들어, 제2 및 제3 핀(F2, F3)은 제1 핀 피치(FP1)의 3배보다 작은 제4 핀 피치(FP4)로 배치될 수 있고, 제9 및 제10 핀(F9, F10)은 제1 핀 피치(FP1)의 3배인 제2 핀 피치(FP2)로 배치될 수 있다. 제2 핀(F2)의 폭(W2)은 제9 핀(F9)의 폭(W9)과 동일할 수 있으므로, 제2 핀(F2)과 제3 핀(F3)을 분리하는 제1 필드 절연막(110)의 폭(FW1)은 제9 핀(F9)과 제10 핀(F10)을 분리하는 제2 필드 절연막(115)의 폭(FW2)보다 작을 수 있다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 4는 도 3의 B1-B1 및 B2-B2를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3 및 도 4를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치에서, 제1 핀 그룹(FG1) 내의 핀들은 제1 핀 피치(FP1)보다 작은 피치로 배치된다. 예를 들어, 제1 및 제2 핀(F1, F2)은 제1 핀 피치(FP1)보다 작은 제3 핀 피치(FP3)로 배치될 수 있다.
몇몇 실시예에서, 각각의 제1 핀 그룹(FG1)은 제1 핀 피치(FP1)의 3배보다 크고 제1 핀 피치(FP1)의 4배보다 작은 피치로 제2 그룹 피치(GP2)로 배치될 수 있다. 예를 들어, 도 3의 제2 그룹 피치(GP2)는 도 1의 제2 그룹 피치(GP2)와 동일할 수 있다. 이러한 경우에, 도 3의 제3 핀 피치(FP3)는 도 1의 제3 핀 피치(FP3)보다 작을 수 있고, 도 3의 제4 핀 피치(FP4)는 도 1의 제4 핀 피치(FP4)보다 클 수 있다.
몇몇 실시예에서, 각각의 제1 핀 그룹(FG1)을 분리하는 도 3의 제1 필드 절연막(110)의 폭(FW1)은, 각각의 제1 핀 그룹(FG1)을 분리하는 도 1의 제1 필드 절연막(110)의 폭(FW1)보다 클 수 있다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 6은 도 5의 C1-C1 및 C2-C2를 따라서 절단한 단면도이다. 도 7은 도 5의 D1-D1 및 D2-D2를 따라서 절단한 단면도이다. 도 1 및 도 2를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5 내지 도 7을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 제1 게이트 전극(130), 제1 게이트 유전막(120), 제1 게이트 스페이서(135), 제1 소오스/드레인 영역(140), 제1 층간 절연막(150), 제2 게이트 전극(230), 제2 게이트 유전막(220), 제2 게이트 스페이서(235), 제2 소오스/드레인 영역(240) 및 제2 층간 절연막(250)을 더 포함한다.
제1 게이트 전극(130)은 제1 내지 제6 핀(F1~F6) 상에 형성될 수 있다. 제1 게이트 전극(130)은 제1 내지 제6 핀(F1~F6)과 교차하는 방향으로 길게 연장될 수 있다. 예를 들어, 제1 게이트 전극(130)은 제1 방향(X1)으로 연장될 수 있다.
제2 게이트 전극(230)은 제7 내지 제13 핀(F7~F13) 상에 형성될 수 있다. 제2 게이트 전극(230)은 제7 내지 제13 핀(F7~F13)과 교차하는 방향으로 길게 연장될 수 있다. 예를 들어, 제2 게이트 전극(230)은 제3 방향(X2)으로 연장될 수 있다.
제1 게이트 전극(130) 및 제2 게이트 전극(230)은 도전성 물질을 포함할 수 있다.
몇몇 실시예에서, 제1 게이트 전극(130)과 제2 게이트 전극(230)은 동일 레벨에서 형성될 수 있다. 예를 들어, 제1 게이트 전극(130)과 제2 게이트 전극(230)은 동일한 물질 구성을 가질 수 있다.
제1 게이트 유전막(120)은 제1 내지 제6 핀(F1~F6)과 제1 게이트 전극(130) 사이에 개재될 수 있다. 예를 들어, 제1 게이트 유전막(120)은 각각의 제1 내지 제6 핀(F1~F6)의 측벽 및 상면을 따라 연장될 수 있다. 몇몇 실시예에서, 제1 게이트 유전막(120)은 제1 필드 절연막(110)과 제1 게이트 전극(130) 사이에도 개재될 수 있다. 예를 들어, 제1 게이트 유전막(120)은 제1 필드 절연막(110)의 상면을 따라 더 연장될 수 있다.
제2 게이트 유전막(220)은 제7 내지 제13 핀(F7~F13)과 제2 게이트 전극(230) 사이에 개재될 수 있다. 예를 들어, 제1 게이트 유전막(120)은 각각의 제7 내지 제13 핀(F7~F13)의 측벽 및 상면을 따라 연장될 수 있다. 몇몇 실시예에서, 제2 게이트 유전막(220)은 제2 필드 절연막(115)과 제2 게이트 전극(230) 사이에도 개재될 수 있다. 예를 들어, 제2 게이트 유전막(220)은 제2 필드 절연막(115)의 상면을 따라 더 연장될 수 있다.
제1 게이트 유전막(120) 및 제2 게이트 유전막(220)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에 따른 반도체 장치는 제1 계면막(125) 및 제2 계면막(225)을 더 포함할 수 있다. 제1 계면막(125)은 제1 내지 제6 핀(F1~F6)과 제1 게이트 유전막(120) 사이에 개재될 수 있고, 제2 계면막(225)은 제7 내지 제13 핀(F7~F13)과 제2 게이트 유전막(220) 사이에 개재될 수 있다.
제1 게이트 스페이서(135)는 제1 게이트 전극(130)의 양 측벽을 따라 연장될 수 있다. 제2 게이트 스페이서(235)는 제2 게이트 전극(230)의 양 측벽을 따라 연장될 수 있다.
제1 소오스/드레인 영역(140)은 제1 내지 제6 핀(F1~F6) 내에 형성될 수 있다. 제2 소오스/드레인 영역(240)은 제7 내지 제13 핀(F7~F13) 내에 형성될 수 있다.
제1 층간 절연막(150)은 기판(100)의 제1 영역(I) 상에 형성될 수 있다. 구체적으로 도시되지 않았으나, 제1 층간 절연막(150)은 제1 필드 절연막(110), 제1 소오스/드레인 영역(140), 제1 게이트 스페이서(135)를 덮을 수 있다.
제2 층간 절연막(250)은 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 구체적으로 도시되지 않았으나, 제2 층간 절연막(250)은 제2 필드 절연막(115), 제2 소오스/드레인 영역(240), 제2 게이트 스페이서(235)를 덮을 수 있다.
이하에서, 도 1 내지 도 20을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 개념도이다. 도 9 내지 도 17은 도 8에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8 내지 도 17을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 및 제2 맨드릴 패턴(300, 400)을 이용하여 SAQP(Self-Aligned Quadruple Patterning) 공정을 수행하는 것을 포함한다.
예를 들어, 제1 및 제2 맨드릴 패턴(300, 400)을 이용하여 제1 및 제2 상부 스페이서(310, 410)를 형성하고, 제1 및 제2 상부 스페이서(310, 410)를 이용하여 제1 및 제2 하부 스페이서(320, 420)를 형성하고, 제1 및 제2 하부 스페이서(320, 420)를 이용하여 복수의 제1 핀 그룹(FG1) 및 복수의 제2 핀 그룹(FG2)을 형성할 수 있다.
구체적으로, 도 8 및 도 9를 참조하면, 기판(100) 상에 하드 마스크막(500) 및 희생막(510)을 차례로 형성할 수 있다. 이어서, 제1 영역(I) 상에 복수의 제1 맨드릴 패턴(300)을 형성할 수 있고, 제2 영역(II) 상에 복수의 제2 맨드릴 패턴(400)을 형성할 수 있다. 제1 및 제2 맨드릴 패턴(300, 400)은 예를 들어, 희생막(510) 상에 형성될 수 있다.
하드 마스크막(500)은 예를 들어, 상기 복수의 층은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 다니다.
몇몇 실시예에서, 하드 마스크막(500)은 다중막으로 형성될 수도 있다. 예를 들어, 상기 다중막의 아래층은 실리콘 질화물층으로 이루어질 수 있고, 중간층은 실리콘 산화물로 이루어질 수 있고, 위층은 다결정질 실리콘으로 이루어질 수 있다. 상기 아래층은 예를 들어, 상기 실리콘 질화물의 하부에 얇은 실리콘 산화물을 더 포함할 수도 있다. 그러나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 제한되는 것은 아니다.
희생막(510)은 예를 들어, 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 맨드릴 패턴(300) 및 제2 맨드릴 패턴(400)을 형성하는 것은, 예를 들어, 포토리소그래피(photolithography) 공정에 의해 수행될 수 있다. 도시되지 않았으나, 예를 들어, 제1 맨드릴 패턴(300) 및 제2 맨드릴 패턴(400)은 포토레지스트(photoresist)가 전사된 패턴일 수 있다.
몇몇 실시예에서, 제1 맨드릴 패턴(300)들 사이의 피치는 제2 맨드릴 패턴(400)들 사이의 피치보다 작을 수 있다. 예를 들어, 각각의 제2 맨드릴 패턴(400)들은 제1 맨드릴 피치(MP1)로 배치될 수 있고, 각각의 제1 맨드릴 패턴(300)들은 제1 맨드릴 피치(MP1)보다 작은 제2 맨드릴 피치(MP2)로 배치될 수 있다.
몇몇 실시예에서, 도 8에 도시된 것처럼, 제1 맨드릴 피치(MP1)는 제1 핀 피치(FP1)의 4배가 되도록 결정될 수 있고, 제2 맨드릴 피치(MP2)는 제1 핀 피치(FP1)의 4배보다 작도록 결정될 수 있다. 예를 들어, 제2 맨드릴 피치(MP2)는 제1 핀 피치(FP1)의 3배보다 크고 제1 핀 피치(FP1)의 4배보다 작도록 결정될 수 있다.
몇몇 실시예에서, 제1 맨드릴 피치(MP1)의 폭(AW1)은 제2 맨드릴 피치(MP2)의 폭(AW2)과 동일할 수 있다.
도 8 및 도 10을 참조하면, 제1 맨드릴 피치(MP1)의 양 측벽 상에 제1 상부 스페이서(310)를 형성하고, 제2 맨드릴 피치(MP2)의 양 측벽 상에 제2 상부 스페이서(410)를 형성할 수 있다.
예를 들어, 제1 맨드릴 패턴(300)의 측벽 및 상면, 제2 맨드릴 패턴(400)의 측벽 및 상면, 및 희생막(510)의 상면을 따라 연장되는 제1 스페이서막이 형성될 수 있다. 상기 제1 스페이서막은 예를 들어, 원자층 증착법(ALD), 화학 기상 증착법(CVD) 등에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다. 이어서, 이방성 식각 공정이 수행될 수 있다. 이에 따라, 제1 맨드릴 패턴(300)의 양 측벽 상에 제1 상부 스페이서(310)가 형성될 수 있고, 제2 맨드릴 패턴(400)의 양 측벽 상에 제2 상부 스페이서(410)가 형성될 수 있다.
제1 상부 스페이서(310) 및 제2 상부 스페이서(410)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 상부 스페이서(310)의 폭(BW1)은 제1 핀 그룹(FG1) 및 제1 더미 핀 그룹(DFG1)을 형성하기 위해 적절히 조절될 수 있다. 마찬가지로, 제2 상부 스페이서(410)의 폭(BW2)은 제2 핀 그룹(FG2) 및 제2 더미 핀 그룹(DFG2)을 형성하기 위해 적절히 조절될 수 있다. 몇몇 실시예에서, 제1 상부 스페이서(310)의 폭(BW1)은 제2 상부 스페이서(410)의 폭(BW2)과 동일할 수 있다.
이어서, 도 11을 참조하면, 희생막(510) 상의 제1 맨드릴 패턴(300) 및 제2 맨드릴 패턴(400)은 제거될 수 있다.
도 8 및 도 12를 참조하면, 제1 상부 스페이서(310) 및 제2 상부 스페이서(410)를 식각 마스크로 이용하여, 희생막(510)을 패터닝할 수 있다.
이에 따라, 제1 영역(I)의 하드 마스크막(500) 상에 제1 희생 패턴(510P1)이 형성될 수 있고, 제2 영역(II)의 하드 마스크막(500) 상에 제2 희생 패턴(510P2)이 형성될 수 있다. 즉, 제1 희생 패턴(510P1)은 제1 상부 스페이서(310)가 전사된 패턴일 수 있고, 제2 희생 패턴(510P2)은 제2 상부 스페이서(410)가 전사된 패턴일 수 있다.
제1 희생 패턴(510P1) 및 제2 희생 패턴(510P2)이 형성된 후에, 제1 상부 스페이서(310) 및 제2 상부 스페이서(410)는 제거될 수 있다.
도 8 및 도 13을 참조하면, 제1 희생 패턴(510P1)의 양 측벽 상에 제1 하부 스페이서(320)를 형성하고, 제2 희생 패턴(510P2)의 양 측벽 상에 제2 하부 스페이서(420)를 형성할 수 있다.
예를 들어, 제1 희생 패턴(510P1)의 측벽 및 상면, 제2 희생 패턴(510P2)의 측벽 및 상면, 및 희생막(510)의 상면을 따라 연장되는 제2 스페이서막이 형성될 수 있다. 이어서, 이방성 식각 공정이 수행될 수 있다. 이에 따라, 제1 희생 패턴(510P1)의 양 측벽 상에 제1 하부 스페이서(320)가 형성될 수 있고, 제2 희생 패턴(510P2)의 양 측벽 상에 제2 하부 스페이서(420)가 형성될 수 있다.
제1 하부 스페이서(320) 및 제2 하부 스페이서(420)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 하부 스페이서(320)의 폭(CW1)은 제1 핀 그룹(FG1) 및 제1 더미 핀 그룹(DFG1)을 형성하기 위해 적절히 조절될 수 있다. 마찬가지로, 제2 하부 스페이서(420)의 폭(CW2)은 제2 핀 그룹(FG2) 및 제2 더미 핀 그룹(DFG2)을 형성하기 위해 적절히 조절될 수 있다. 몇몇 실시예에서, 제1 하부 스페이서(320)의 폭(CW1)은 제2 하부 스페이서(420)의 폭(CW2)과 동일할 수 있다.
이어서, 도 14를 참조하면, 하드 마스크막(500) 상의 제1 희생 패턴(510P1) 및 제2 희생 패턴(510P2)은 제거될 수 있다.
이어서, 도 15를 참조하면, 제1 희생 패턴(510P1) 및 제2 희생 패턴(510P2)을 식각 마스크로 이용하여, 하드 마스크막(500)을 패터닝할 수 있다.
이에 따라, 제1 영역(I)의 기판(100) 상에 제1 하드 마스크 패턴(500P1)이 형성될 수 있고, 제2 영역(II)의 기판(100) 상에 제2 하드 마스크 패턴(500P2)이 형성될 수 있다.
제1 하드 마스크 패턴(500P1) 및 제2 하드 마스크 패턴(500P2)이 형성된 후에, 제1 하부 스페이서(320) 및 제2 하부 스페이서(420)는 제거될 수 있다.
도 8 및 도 16을 참조하면, 제1 하드 마스크 패턴(500P1) 및 제2 하드 마스크 패턴(500P2)을 식각 마스크로 이용하여, 기판(100)을 패터닝할 수 있다. 이에 따라, 기판(100) 상에 복수의 핀들(F1~F13, DF1~DF4)이 형성될 수 있다.
몇몇 실시예에서, 기판(100)의 제1 영역(I) 상에 형성되는 복수의 핀들(F1~F6, DF1, DF2)은 복수의 제1 핀 그룹(FG1) 및 복수의 제1 더미 핀 그룹(DFG1)으로 나뉘어질 수 있다.
각각의 제1 핀 그룹(FG1)은 복수 개의 핀들로 구성될 수 있다. 몇몇 실시예에서, 각각의 제1 핀 그룹(FG1)은 2개의 핀들을 포함할 수 있다. 몇몇 실시예에서, 도 8에 도시된 것처럼, 제1 핀 그룹(FG1)은 제1 맨드릴 패턴(300)과 중첩되는 영역에 형성될 수 있다.
몇몇 실시예에서, 제1 핀 그룹(FG1)은 인접하는 양 측의 핀들과 피치가 동일한 핀들의 집합일 수 있다. 예를 들어, 도시된 것처럼, 제1 핀 그룹(FG1)을 구성하는 제1 핀(F1)은, 인접하는 제2 더미 핀(DF2) 및 제2 핀(F2)과 모두 제3 핀 피치(FP3)로 배치될 수 있다. 또한, 예를 들어, 도시된 것처럼, 제1 핀 그룹(FG1)을 구성하는 제2 핀(F2)은, 인접하는 제1 핀(F1) 및 제1 더미 핀(DF1)과 모두 제3 핀 피치(FP3)로 배치될 수 있다.
각각의 제1 더미 핀 그룹(DFG1)은 각각의 제1 핀 그룹(FG1) 사이에 개재될 수 있다. 에를 들어, 복수의 제1 핀 그룹(FG1) 및 복수의 제1 더미 핀 그룹(DFG1)은 제1 방향(X1)을 따라 번갈아 배열될 수 있다. 몇몇 실시예에서, 도 8에 도시된 것처럼, 제1 더미 핀 그룹(DFG1)은 제1 맨드릴 패턴(300)과 중첩되지 않는 영역에 형성될 수 있다.
몇몇 실시예에서, 제1 더미 핀 그룹(DFG1)은 인접하는 양 측의 핀들과 피치가 다른 핀들의 집합일 수 있다. 예를 들어, 도시된 것처럼, 제1 더미 핀 그룹(DFG1)을 구성하는 제1 더미 핀(DF1)은, 일측에 인접하는 제2 핀(F2)과 제3 핀 피치(FP3)로 배치될 수 있고, 타측에 인접하는 제2 더미 핀(DF2)과 제3 핀 피치(FP3)보다 작은 제5 핀 피치(FP5)로 배치될 수 있다. 또한, 예를 들어, 도시된 것처럼, 제1 더미 핀 그룹(DFG1)을 구성하는 제2 더미 핀(DF2)은, 일측에 인접하는 제1 더미 핀(DF1)과 제5 핀 피치(FP5)로 배치될 수 있고, 타측에 인접하는 제3 핀(F3)과 제3 핀 피치(FP3)로 배치될 수 있다.
제1 더미 핀 그룹(DFG1)을 구성하는 각각의 핀들(DF1, DF2)은 그 양 측의 핀들과 피치가 다르므로, 제1 하부 스페이서(320)로부터 전사되는 과정에서 로딩 효과(loading effect)가 발생할 수 있다. 이와 달리, 제1 핀 그룹(FG1)을 구성하는 각각의 핀들(F1~F6)은 그 양 측의 핀들과 피치가 동일하므로, 제1 하부 스페이서(320)로부터 전사되는 과정에서 로딩 효과가 발생되지 않을 수 있다.
기판(100)의 제2 영역(II) 상에 형성되는 복수의 핀들(F7~F13, DF3, DF4)은 복수의 제2 핀 그룹(FG2) 및 복수의 제2 더미 핀 그룹(DFG2)으로 나뉘어질 수 있다.
각각의 제2 핀 그룹(FG2)은 복수 개의 핀들로 구성될 수 있다. 몇몇 실시예에서, 각각의 제2 핀 그룹(FG2)은 3개 이상의 핀들을 포함할 수 있다.
각각의 제2 더미 핀 그룹(DFG2)은 각각의 제2 핀 그룹(FG2) 사이에 개재될 수 있다. 에를 들어, 복수의 제2 핀 그룹(FG2) 및 복수의 제2 더미 핀 그룹(DFG2)은 제3 방향(X2)을 따라 번갈아 배열될 수 있다.
기판(100)의 제2 영역(II) 상에 형성되는 복수의 핀들(F7~F13, DF3, DF4)은 서로 동일한 피치로 배치될 수 있다. 예를 들어, 도시된 것처럼, 제7 내지 제9 핀(F7~F9), 제3 더미 핀(DF3), 제4 더미 핀(DF4), 제10 핀(F10)은 모두 제1 핀 피치(FP1)로 배치될 수 있다.
기판(100)의 제2 영역(II) 상에 형성되는 각각의 핀들(F7~F13, DF3, DF4)은 그 양 측의 핀들과 피치가 동일하므로, 제2 하부 스페이서(420)로부터 전사되는 과정에서 로딩 효과가 발생되지 않을 수 있다.
몇몇 실시예에서, 제1 핀 그룹(FG1) 내의 핀들은 제1 핀 피치(FP1)와 동일하거나 그보다 작은 피치로 배치될 수 있다. 예를 들어, 도시된 것처럼, 제3 핀 피치(FP3)는 제1 핀 피치(FP1)와 동일할 수 있다.
복수의 핀들(F1~F13, DF1~DF4)이 형성된 후에, 제1 하드 마스크 패턴(500P1) 및 제2 하드 마스크 패턴(500P2)은 제거될 수 있다.
도 8 및 도 17을 참조하면, 제1 더미 핀 그룹(DFG1) 및 제2 더미 핀 그룹(DFG2)을 제거할 수 있다.
제1 더미 핀 그룹(DFG1) 및 제2 더미 핀 그룹(DFG2)을 제거하는 것은, 예를 들어, 핀 컷(fin-cut) 공정에 의해 수행될 수 있다.
상술한 것처럼, 제1 핀 그룹(FG1)은 제1 하부 스페이서(320)로부터 전사되는 과정에서 로딩 효과가 발생되지 않을 수 있으므로, 제1 영역(I) 상에 형성되는 핀들의 폭은 서로 동일할 수 있다. 예를 들어, 각각의 제1 내지 제3 핀(F1~F3)의 폭(W1~W3)은 서로 동일할 수 있다.
또한, 상술한 것처럼, 제2 핀 그룹(FG2)은 제2 하부 스페이서(420)로부터 전사되는 과정에서 로딩 효과가 발생되지 않을 수 있으므로, 제2 영역(II) 상에 형성되는 핀들의 폭은 서로 동일할 수 있다. 예를 들어, 각각의 제7 내지 제10 핀(F7~F10)의 폭(W7~W10)은 서로 동일할 수 있다.
또한, 몇몇 실시예에서, 제1 하부 스페이서(320)의 폭(CW1)은 제2 하부 스페이서(420)의 폭(CW2)과 동일할 수 있으므로, 제1 영역(I) 상에 형성되는 핀들의 폭과 제2 영역(II) 상에 형성되는 핀들의 폭은 서로 동일할 수 있다. 예를 들어, 각각의 제1 내지 제3 핀(F1~F3)의 폭(W1~W3)은 제7 핀(F7)의 폭(W7)과 동일할 수 있다.
이어서, 도 1를 참조하면, 기판(100) 상에 제1 필드 절연막(110) 및 제2 필드 절연막(115)을 형성할 수 있다.
예를 들어, 기판(100)의 제1 영역(I) 상에 제1 내지 제6 핀(F1~F6)의 측면을 덮도록 제1 필드 절연막(110)을 형성할 수 있고, 기판(100)의 제2 영역(II) 상에 제7 내지 제13 핀(F7~F13)의 측면을 덮도록 제2 필드 절연막(115)을 형성할 수 있다.
이어서, 제1 필드 절연막(110)의 상부 및 제2 필드 절연막(115)의 상부에 대한 리세스 공정을 수행하여, 제1 내지 제6 핀(F1~F6)의 상부 및 제7 내지 제13 핀(F7~F13)의 상부를 노출시킬 수 있다. 상기 리세스 공정은 예를 들어, 선택적 식각 공정을 포함할 수 있다. 이에 따라, 제1 필드 절연막(110)은 제1 내지 제6 핀(F1~F6)의 측벽의 적어도 일부를 덮을 수 있다. 또한, 제2 필드 절연막(115)은 제7 내지 제13 핀(F7~F13)의 측벽의 적어도 일부를 덮을 수 있다.
몇몇 실시예에 따른 반도체 장치의 제조 방법은, 로딩 효과의 영향 없이 셀 크기가 감소된 반도체 장치를 제공할 수 있다. 예를 들어, 기판(100)의 제1 영역(I) 상에 형성되는 제1 핀 그룹(FG1)은 제1 핀 피치(FP1)의 4배보다 감소된 제1 그룹 피치(GP1)를 가질 수 있다. 이에 따라, 제1 핀 그룹(FG1)을 포함하는 셀의 크기가 감소될 수 있다. 또한, 제1 핀 그룹(FG1)을 구성하는 핀들(예를 들어, 제1 및 제2 핀(F1, F2))은 로딩 효과의 영향 없이 제조될 수 있으므로, 로딩 효과에 의해 핀의 CD(critical dimension; 예를 들어, W1 및 W2)가 증가되는 것이 방지될 수 있다. 예를 들어, 제1 및 제2 핀(F1, F2)의 폭(W1, W2)은 제7 핀(F7)의 폭(W7)과 동일할 수 있다. 이에 따라, 제1 핀 그룹(FG1)을 포함하는 셀의 SCE(short channel effect)가 효과적으로 억제될 수 있고, 동작 성능이 향상된 반도체 장치가 제공될 수 있다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 개념도이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 핀 그룹(FG1)은 제1 맨드릴 패턴(300)과 중첩되지 않는 영역에 형성될 수 있고, 제1 더미 핀 그룹(DFG1)은 제1 맨드릴 패턴(300)과 중첩되는 영역에 형성될 수 있다.
몇몇 실시예에서, 제1 맨드릴 피치(MP1)의 폭(AW3)은 제2 맨드릴 피치(MP2)의 폭(AW3)보다 작을 수 있다. 이에 따라, 제1 더미 핀(DF1)은 일측에 인접하는 제2 핀(F2)과 제3 핀 피치(FP3)로 배치될 수 있고, 타측에 인접하는 제2 더미 핀(DF2)과 제3 핀 피치(FP3)보다 작은 제5 핀 피치(FP5)로 배치될 수 있다. 또한, 제2 더미 핀(DF2)은, 일측에 인접하는 제1 더미 핀(DF1)과 제5 핀 피치(FP5)로 배치될 수 있고, 타측에 인접하는 제3 핀(F3)과 제3 핀 피치(FP3)로 배치될 수 있다.
그러나, 몇몇 실시예에서, 제1 핀 그룹(FG1)은 인접하는 양 측의 핀들과 피치가 동일한 핀들로 구성될 수 있다. 예를 들어, 제1 핀(F1)은 인접하는 제2 더미 핀(DF2) 및 제2 핀(F2)과 모두 제3 핀 피치(FP3)로 배치될 수 있다. 또한, 예를 들어, 제2 핀(F2)은 인접하는 제1 핀(F1) 및 제1 더미 핀(DF1)과 모두 제3 핀 피치(FP3)로 배치될 수 있다.
몇몇 실시예에서, 제3 핀 피치(FP3)는 제1 핀 피치(FP1)와 동일할 수 있다. 몇몇 실시예에서, 제1 상부 스페이서(310)의 폭(BW3)은 제2 상부 스페이서(410)의 폭(BW2)과 동일할 수 있다. 몇몇 실시예에서, 제1 하부 스페이서(320)의 폭(CW3)은 제2 하부 스페이서(420)의 폭(CW2)과 동일할 수 있다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 개념도이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19를 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 맨드릴 피치(MP1)의 폭(AW4)은 제2 맨드릴 피치(MP2)의 폭(AW2)보다 작을 수 있다.
몇몇 실시예에서, 제1 상부 스페이서(310)의 폭(BW4)은 제1 핀 그룹(FG1) 및 제1 더미 핀 그룹(DFG1)을 형성하기 위해 적절히 조절될 수 있다. 예를 들어, 제1 상부 스페이서(310)의 폭(BW4)은 제2 상부 스페이서(410)의 폭(BW2)보다 작을 수 있다.
이에 따라, 제1 핀 그룹(FG1)은 인접하는 양 측의 핀들과 피치가 동일한 핀들로 구성될 수 있다. 예를 들어, 제1 핀(F1)은 인접하는 제2 더미 핀(DF2) 및 제2 핀(F2)과 모두 제6 핀 피치(FP6)로 배치될 수 있다. 또한, 예를 들어, 제2 핀(F2)은 인접하는 제1 핀(F1) 및 제1 더미 핀(DF1)과 모두 제6 핀 피치(FP6)로 배치될 수 있다.
그러나, 제1 더미 핀 그룹(DFG1)은 인접하는 양 측의 핀들과 피치가 다른 핀들로 구성될 수 있다. 예를 들어, 제1 더미 핀(DF1)은 제2 핀(F2)과 제6 핀 피치(FP6)로 배치될 수 있고, 제2 더미 핀(DF2)과 제6 핀 피치(FP6)보다 큰 제7 핀 피치(FP7)로 배치될 수 있다. 또한, 예를 들어, 제2 더미 핀(DF2)은 제1 더미 핀(DF1)과 제7 핀 피치(FP7)로 배치될 수 있고, 제3 핀(F3)과 제6 핀 피치(FP6)로 배치될 수 있다.
몇몇 실시예에서, 제6 핀 피치(FP6)는 제1 핀 피치(FP1)보다 작을 수 있다. 이에 따라, 핀 피치가 보다 감소된 핀들을 포함하는 반도체 장치가 제공될 수 있다. 몇몇 실시예에서, 제1 하부 스페이서(320)의 폭(CW4)은 제2 하부 스페이서(420)의 폭(CW2)과 동일할 수 있다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 개념도이다. 설명의 편의를 위해, 도 1 내지 도 18을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 20을 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 맨드릴 피치(MP1)의 폭(AW5)은 제2 맨드릴 피치(MP2)의 폭(AW2)보다 클 수 있다.
몇몇 실시예에서, 제1 핀 그룹(FG1)은 제1 맨드릴 패턴(300)과 중첩되지 않는 영역에 형성될 수 있고, 제1 더미 핀 그룹(DFG1)은 제1 맨드릴 패턴(300)과 중첩되는 영역에 형성될 수 있다.
몇몇 실시예에서, 제1 상부 스페이서(310)의 폭(BW5)은 제1 핀 그룹(FG1) 및 제1 더미 핀 그룹(DFG1)을 형성하기 위해 적절히 조절될 수 있다. 예를 들어, 제1 상부 스페이서(310)의 폭(BW5)은 제2 상부 스페이서(410)의 폭(BW2)보다 작을 수 있다.
이에 따라, 제1 핀 그룹(FG1)은 인접하는 양 측의 핀들과 피치가 동일한 핀들로 구성될 수 있다. 예를 들어, 제1 핀(F1)은 인접하는 제2 더미 핀(DF2) 및 제2 핀(F2)과 모두 제8 핀 피치(FP8)로 배치될 수 있다. 또한, 예를 들어, 제2 핀(F2)은 인접하는 제1 핀(F1) 및 제1 더미 핀(DF1)과 모두 제8 핀 피치(FP8)로 배치될 수 있다.
그러나, 제1 더미 핀 그룹(DFG1)은 인접하는 양 측의 핀들과 피치가 다른 핀들로 구성될 수 있다. 예를 들어, 제1 더미 핀(DF1)은 제2 핀(F2)과 제8 핀 피치(FP8)로 배치될 수 있고, 제2 더미 핀(DF2)과 제8 핀 피치(FP8)보다 큰 제9 핀 피치(FP9)로 배치될 수 있다. 또한, 예를 들어, 제2 더미 핀(DF2)은 제1 더미 핀(DF1)과 제9 핀 피치(FP9)로 배치될 수 있고, 제3 핀(F3)과 제8 핀 피치(FP8)로 배치될 수 있다.
몇몇 실시예에서, 제8 핀 피치(FP8)는 제1 핀 피치(FP1)보다 작을 수 있다. 이에 따라, 핀 피치가 보다 감소된 핀들을 포함하는 반도체 장치가 제공될 수 있다. 몇몇 실시예에서, 제1 하부 스페이서(320)의 폭(CW5)은 제2 하부 스페이서(420)의 폭(CW2)과 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 115: 필드 절연막
120, 220: 게이트 유전막 125, 225: 계면막
130, 230: 게이트 전극 135, 235: 게이트 스페이서
140, 240: 소오스/드레인 영역 300, 400: 맨드릴 패턴
310, 410: 상부 스페이서 320, 420: 하부 스페이서
500: 하드 마스크막 500P1, 500P2: 하드 마스크 패턴
510: 희생막 510P1, 510P2: 희생 패턴
DF1~DF4: 더미 핀 DFG1, DFG2: 더미 핀 그룹
F1~F13: 핀 FG1, FG2: 핀 그룹

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에, 제1 방향을 따라 배열되는 복수의 제1 핀 그룹으로, 각각의 상기 제1 핀 그룹은 서로 인접하며 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 및 제2 핀을 포함하는 복수의 제1 핀 그룹; 및
    상기 제2 영역 상에, 제3 방향을 따라 차례로 배열되고, 서로 인접하며 상기 제3 방향과 교차하는 제4 방향으로 각각 연장되는 제3 내지 제5 핀을 포함하고,
    상기 제3 및 제4 핀과 상기 제4 및 제5 핀은 각각 제1 핀 피치로 배치되고,
    상기 제1 및 제2 핀은 상기 제1 핀 피치와 동일하거나 그보다 작은 제2 핀 피치로 배치되고,
    각각의 상기 제1 핀 그룹은, 상기 제1 핀 피치의 3배보다 크고 상기 제1 핀 피치의 4배보다 작은 제1 그룹 피치로 배치되고,
    각각의 상기 제1 및 제2 핀의 폭은 상기 제3 핀의 폭과 동일한 반도체 장치.
  2. 제 1항에 있어서,
    각각의 상기 제3 내지 제5 핀의 폭은 서로 동일한 반도체 장치.
  3. 제 1항에 있어서,
    상기 제2 영역 상에, 상기 제3 방향에서 상기 제5 핀과 인접하며, 상기 제4 방향으로 연장되는 제6 핀을 더 포함하고,
    상기 제5 및 제6 핀은 상기 제1 핀 피치의 n배(여기서, n은 2 이상의 자연수)인 제3 핀 피치로 배치되는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제3 핀 피치는 상기 제1 핀 피치의 3배인 반도체 장치.
  5. 제 1항에 있어서,
    상기 제3 내지 제5 핀은 상기 제3 방향을 따라 배열되는 제2 핀 그룹을 구성하고,
    복수의 상기 제2 핀 그룹이 상기 제3 방향을 따라 배열되는 반도체 장치.
  6. 제 5항에 있어서,
    각각의 상기 제2 핀 그룹은, 상기 제1 핀 피치의 m배(여기서, m은 4 이상의 자연수)인 제2 그룹 피치로 배치되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 영역 상에, 각각의 상기 제1 및 제2 핀의 측벽의 적어도 일부를 덮는 제1 필드 절연막과,
    상기 제2 영역 상에, 각각의 상기 제3 내지 제5 핀의 측벽의 적어도 일부를 덮는 제2 필드 절연막을 더 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 및 제2 핀 상에, 상기 제1 방향으로 연장되는 제1 게이트 전극과,
    상기 제3 내지 제5 핀 상에, 상기 제3 방향으로 연장되는 제2 게이트 전극을 더 포함하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 핀 피치는 30 nm 이하인 반도체 장치.
  10. 제 1항에 있어서,
    상기 제3 핀의 폭은 10 nm 이하인 반도체 장치.
  11. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에, 제1 방향을 따라 배열되는 복수의 제1 핀 그룹으로, 각각의 상기 제1 핀 그룹은 서로 인접하며 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 및 제2 핀을 포함하는 복수의 제1 핀 그룹; 및
    상기 제2 영역 상에, 제3 방향을 따라 배열되는 복수의 제2 핀 그룹으로, 각각의 상기 제2 핀 그룹은 서로 인접하며 상기 제3 방향과 교차하는 제4 방향으로 각각 연장되는 제3 내지 제5 핀을 포함하는 복수의 제2 핀 그룹을 포함하고,
    상기 제3 및 제4 핀과 상기 제4 및 제5 핀은 각각 제1 핀 피치로 배치되고,
    각각의 상기 제2 핀 그룹은, 상기 제1 핀 피치의 m배(여기서, m은 4 이상의 자연수)인 제1 그룹 피치로 배치되고,
    각각의 상기 제1 핀 그룹은, 상기 제1 핀 피치의 3배보다 크고 상기 제1 핀 피치의 4배보다 작은 제2 그룹 피치로 배치되고,
    각각의 상기 제1 및 제2 핀의 폭은 상기 제3 핀의 폭과 동일한 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 영역 상에, 각각의 상기 제1 핀 그룹을 분리하는 제1 필드 절연막과,
    상기 제2 영역 상에, 각각의 상기 제2 핀 그룹을 분리하는 제2 필드 절연막을 더 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제1 및 제2 핀과 상기 제1 필드 절연막 상에, 상기 제1 방향으로 연장되는 제1 게이트 전극과,
    상기 제3 내지 제5 핀과 상기 제2 필드 절연막 상에, 상기 제3 방향으로 연장되는 제2 게이트 전극을 더 포함하는 반도체 장치.
  14. 제 12항에 있어서,
    상기 제1 및 제2 핀은 상기 제1 핀 피치와 동일한 제2 핀 피치로 배치되고,
    각각의 상기 제1 핀 그룹 사이의 상기 제1 필드 절연막의 폭은, 각각의 상기 제2 핀 그룹 사이의 상기 제2 필드 절연막의 폭보다 작은 반도체 장치.
  15. 제 11항에 있어서,
    상기 제1 및 제2 핀은 상기 제1 핀 피치보다 작은 제2 핀 피치로 배치되는 반도체 장치.
  16. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에, 제1 방향을 따라 차례로 배열되고, 서로 인접하며 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 내지 제3 핀; 및
    상기 제2 영역 상에, 제3 방향을 따라 차례로 배열되고, 서로 인접하며 상기 제3 방향과 교차하는 제4 방향으로 각각 연장되는 제4 내지 제6 핀을 포함하고,
    상기 제4 및 제5 핀은 제1 핀 피치로 배치되고,
    상기 제5 및 제6 핀은 상기 제1 핀 피치의 n배(여기서, n은 2 이상의 자연수)인 제2 핀 피치로 배치되고,
    상기 제1 및 제2 핀은 상기 제1 핀 피치와 동일하거나 그보다 작은 제3 핀 피치로 배치되고,
    상기 제2 및 제3 핀은 상기 제1 핀 피치의 2배보다 크고 상기 제1 핀 피치의 3배보다 작은 제4 핀 피치로 배치되고,
    각각의 상기 제1 내지 제3 핀의 폭은 상기 제4 핀의 폭과 동일한 반도체 장치.
  17. 제 16항에 있어서,
    상기 제4 핀 피치는 상기 제2 핀 피치보다 작은 반도체 장치.
  18. 제 17항에 있어서,
    상기 제3 핀 피치는 상기 제1 핀 피치와 동일한 반도체 장치.
  19. 기판 상에, 복수의 제1 맨드릴 패턴을 형성하고,
    상기 제1 맨드릴 패턴의 양 측벽 상에 상부 스페이서를 형성하고,
    상기 상부 스페이서가 전사된 패턴의 양 측벽 상에 하부 스페이서를 형성하고,
    상기 하부 스페이서를 이용하여 상기 기판을 패터닝함으로써, 제1 방향을 따라 번갈아 배열되는 제1 핀 그룹 및 제1 더미 핀 그룹을 형성하고,
    상기 제1 더미 핀 그룹을 제거하는 것을 포함하고,
    상기 제1 핀 그룹은, 상기 제1 방향을 따라 배열되고, 서로 인접하며 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 및 제2 핀을 포함하고,
    상기 제1 더미 핀 그룹은, 상기 제1 방향을 따라 배열되고, 서로 인접하며 상기 제2 방향으로 각각 연장되는 제1 및 제2 더미 핀을 포함하고,
    상기 제1 및 제2 핀은 제1 핀 피치로 배치되고,
    상기 제2 핀 및 상기 제1 더미 핀은 상기 제1 핀 피치로 배치되고,
    상기 제1 및 제2 더미 핀은 상기 제1 핀 피치와 다른 제2 핀 피치로 배치되고,
    상기 제2 더미 핀 및 상기 제1 핀은 상기 제1 핀 피치로 배치되는 반도체 장치의 제조 방법.
  20. 제1 영역 및 제2 영역을 포함하는 기판을 제공하고,
    상기 기판의 제1 영역 상에, 제1 맨드릴 피치로 배치되는 복수의 제1 맨드릴 패턴을 형성하고,
    상기 기판의 제2 영역 상에, 제2 맨드릴 피치로 배치되는 복수의 제2 맨드릴 패턴을 형성하되, 상기 제1 맨드릴 피치는 상기 제2 맨드릴 피치보다 작고,
    상기 제1 및 제2 맨드릴 패턴을 이용하는 SAQP(Self-Aligned Quadruple Patterning) 공정을 수행하여, 상기 제1 영역 상에 복수의 제1 핀 그룹을 형성하며 상기 제2 영역 상에 복수의 제2 핀 그룹을 형성하는 것을 포함하고,
    각각의 상기 제1 핀 그룹은 서로 인접하며 나란히 연장되는 제1 및 제2 핀을 포함하고,
    각각의 상기 제2 핀 그룹은 서로 인접하며 나란히 연장되는 제3 내지 제5 핀을 포함하고,
    상기 제3 및 제4 핀과 상기 제4 및 제5 핀은 각각 제1 핀 피치로 배치되고,
    상기 제2 맨드릴 피치는 상기 제1 핀 피치의 4배인 반도체 장치의 제조 방법.
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