JP2022552850A - 選択的なエピタキシ再成長によるゲートオールアラウンドｉ／ｏ形成のための方法 - Google Patents

選択的なエピタキシ再成長によるゲートオールアラウンドｉ／ｏ形成のための方法 Download PDF

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マティアス バウアー，
ナヴェド アハメド スィディキ，
フィリップ スタウト，
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Abstract

ゲートオールアラウンドの非I／OデバイスとI／Oデバイス用のフィン状構造とを持つ電子デバイス、及び該電子デバイスを形成する方法が説明される。複数のダミーゲートがエッチングされて、第１の材料と第２の材料との交互層を含むフィンが露出される。第２の材料層は、開口部を形成するために除去され、残っている第１の材料層は、フィン状構造を形成するためにエピタキシャル成長される。【選択図】図１３

Description

[0001] 本開示の実施形態は、広くは、半導体デバイスに関し、特に、水平ゲートオールアラウンドデバイス構造、並びに、水平ゲートオールアラウンドデバイス構造を形成するための方法及び装置に関する。
[0002] トランジスタは、ほとんどの集積回路の主要な構成要素である。トランジスタの駆動電流、したがって速度は、トランジスタのゲート幅に比例するので、より速いトランジスタは、一般に、より大きなゲート幅を必要とする。したがって、トランジスタのサイズと速度の間にはトレードオフがあり、最大駆動電流と最小サイズとを有するトランジスタの対立する目標に対処するために、「フィン」電界効果トランジスタ（finFET）が開発されている。FinFETは、トランジスタの設置面積を大幅に増加させることなく、トランジスタのサイズを大幅に増加させるフィン形状のチャネル領域を特徴とし、現在多くの集積回路で利用されている。しかし、finFETは、それ自体の欠点を有する。
[0003] トランジスタデバイスの特徴サイズが、より大きな回路密度及びより高い性能を実現するために縮小し続けるにつれて、静電結合を改善し、寄生容量やオフ状態漏れ（off-state leakage）などのような悪影響を低減させるために、トランジスタデバイス構造を改良する必要がある。トランジスタデバイス構造の例としては、平面構造、フィン電界効果トランジスタ（FinFET）構造、及び水平ゲートオールアラウンド（hGAA）構造が挙げられる。hGAAデバイス構造は、積層構成内で懸架され、ソース／ドレイン領域によって接続された幾つかの格子整合チャネルを含む。hGAA構造は、良好な静電制御を提供し、相補型金属酸化物半導体（CMOS）ウエハ製造における幅広い採用を見出すことができると信じられている。
[0004] 論理ゲート性能は、構造層の厚さや面積のみならず、使用される材料の特性に関連している。しかし、デバイスのスケーリングに対応するために、幾つかのゲート特性が調整されるので課題が生じる。更に、水平ゲートオールアラウンド（hGAA）デバイス上のピラー間の空間制約は、I／Oトランジスタ用のゲート誘電体材料の厚さを制限する。
[0005] hGAA構造のためのプロセスフローの自然な過程において、I／Oデバイスは、より高い駆動電流を必要とし、通常のプロセスフローにおけるように、Si／SiGeのシーケンスを有することは、特にNMOSデバイスの場合に、Ｉ／Ｏ性能に有害であることが分かった。GAA構造は、I／Oデバイス向けにも不適切である。したがって、フィン状構造の形成を可能にする水平ゲートオールアラウンドデバイスを形成するための改善された方法が必要とされている。
[0006] 本開示の１以上の実施形態は、半導体デバイスを形成する方法を対象とする。複数のダミーゲートが、複数のフィンにわたり基板表面からエッチングされる。複数のフィンは、第１の方向に沿って延在し、ダミーゲートは、第１の方向と交差する第２の方向に沿って延在する。複数のダミーゲートをエッチングすることにより、複数のフィンの一部が露出される。それによって、基板表面上の複数のフィンの一部がダミーゲートによって覆われ、複数のフィンの一部が露出される。フィンは、第１の材料と第２の材料との交互層を含む。ゲート酸化物は、ダミーゲートをエッチングすることによって形成されたトレンチを通して除去される。第２の材料の層は、複数のフィンからトレンチを通してエッチングされる。それによって、第１の材料層と開口部とが交互に存在する。第１の材料は、トレンチを通してエピタキシャル成長し、第１の材料の層を第１の材料と接触するように融合させる。
[0007] 本開示の更なる実施形態は、非I／Oゲート領域、I／Oゲート領域、ソースドレイン非I／O領域、pFET領域、及びnFET領域を含む半導体デバイスを対象とする。
[0008] 本開示の更なる実施形態は、ゲートオールアラウンド構造及び非I／Oゲート接点を有する非I／Oゲート領域を含む半導体デバイスを対象とする。ゲートオールアラウンド構造は、複数の離隔したナノシートを含む。該デバイスは、finFET及びI／O接点を含むI／Oゲート領域と、ソース接点及びドレイン接点を含むソースドレイン非I／O領域と、エピタキシャル成長した第１の材料及びpFET接点を含むpFET領域とを含む。エピタキシャル成長した第１の材料は、長さ、幅、及び高さを有する。幅は、複数の離隔したナノシートと整列した複数の離隔した突起を有する。デバイスは、エピタキシャル成長した第２の材料とnFET接点とを含むnFET領域を更に含む。
[0009] 本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、その幾つかを添付の図面に示す。しかし、添付の図面は、本開示の典型的な実施形態のみを示し、したがって、本開示は、他の等しく有効な実施形態を認めることができるので、本開示の範囲を限定すると見なされるべきではないことに留意されたい。
[0010] 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 図１～図１１Ｆは、本開示の１以上の実施形態による電子デバイスの製造段階を示す。 [0011] 図１２Ａ～図１２Ｆは、本開示の１以上の実施形態による電子デバイスを示す。 図１２Ａ～図１２Ｆは、本開示の１以上の実施形態による電子デバイスを示す。 図１２Ａ～図１２Ｆは、本開示の１以上の実施形態による電子デバイスを示す。 図１２Ａ～図１２Ｆは、本開示の１以上の実施形態による電子デバイスを示す。 図１２Ａ～図１２Ｆは、本開示の１以上の実施形態による電子デバイスを示す。 図１２Ａ～図１２Ｆは、本開示の１以上の実施形態による電子デバイスを示す。 [0012] 図１２Ｅで示されている領域XIIIの拡大図を示す。
[0013] 理解を容易にするために、図に共通する同一の要素を指し示すために、可能な場合には、同一の参照番号を使用した。図は縮尺どおりではなく、分かりやすくするために簡略化されていることがある。一実施形態の要素及び特徴は、更なる記述がなくても、他の実施形態に有益に組み込まれ得ると想定されている。
[0014] 本開示の幾つかの例示的な実施形態を説明する前に、本開示が以下の説明で提示される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行することができる。
［0015］ 本明細書及び添付の特許請求の範囲において使用される「基板」という用語は、処理が作用する表面又は表面の一部分を表している。これも当業者には当然のことであるが、基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部分のみを指す場合がある。更に、基板上への堆積に対して言及がなされるとき、それは、ベア基板と、１以上の膜又は特徴が堆積又は形成された基板と、の両方を意味し得る。
[0016] 本明細書で使用される際に、「基板」とは、その上で製造プロセス中に膜処理が実行されるところの、任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理が実行され得る基板表面には、用途に応じて、シリコン、酸化ケイ素、歪みシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電材料などの任意の他の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されるわけではない。基板表面を、研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、及び／又はベークするために、基板に前処理プロセスを受けさせてよい。基板自体の表面上で直接フィルム処理することに加えて、本開示では、開示される任意のフィルム処理ステップが、以下でより詳細に開示されるように基板上に形成された下層上で実行されてもよい。「基板表面」という用語は、文脈が示すように、そのような下層を含むことが意図されている。したがって、例えば、フィルム／層又は部分的なフィルム／層が、基板表面上に堆積された場合、新しく堆積されたフィルム／層の露出面が、基板表面となる。
[0017] 本明細書及び添付の特許請求の範囲で使用される際に、「前駆体」、「反応物質」、「反応ガス」などの用語は、基板表面と反応することができる任意のガス種を指すために、相互交換可能に使用される。
[0018] 本明細書で使用されるときに、「ゲートオールアラウンド（GAA）」という用語は、電子デバイス、例えば、トランジスタを指すために使用され、その場合、ゲート材料は、全ての側面のチャネル領域を取り囲んでいる。GAAトランジスタのチャネル領域は、ナノワイヤ若しくはナノスラブ、バー形状チャネル、又は当業者に知られている他の適切なチャネル構成を含んでよい。１以上の実施形態では、GAAデバイスのチャネル領域が、垂直方向に離隔した複数の水平ナノワイヤ又は水平バーを有し、GAAトランジスタを、積層水平ゲートオールアラウンド（hGAA）トランジスタとする。
[0019] 本開示の１以上の実施形態は、ロジック内のI／Oデバイス用の従来のフィン状構造を形成するための方法を対象とする。幾つかの実施形態は、有利なことに、ポストフィンFET技術向けのナノシート／ナノスラブとして、非I／Oデバイスを維持する。本開示の幾つかの実施形態は、有利なことに、ゲート酸化物層がエッチングされた後で、従来のhGAAプロセスフローに更なるプロセスを提供し、GAA仕事関数金属堆積のためにSiGeスラブが除去される。幾つかの実施形態では、SiGe除去に続いてODL（又はSOH）堆積が行われ、その後、非I／O領域がマスクオフされる。露出されたI／O領域では、ODLが除去され、ナノスラブの間及び上でエピタキシを使用して、それらがピンチオフされるまでシリコンが再成長する。シリコンが十分に成長すると、エッチバックプロセス（例えば、HClを使用して）が行われて、ナノスラブの側壁を凹ませ、側壁を垂直にし、その結果、I／Oデバイス用の結晶シリコンで作製されたフィン状構造が生じる。幾つかの実施形態では、ハードマスク及びODLが、非I／Oデバイスから除去され、仕事関数金属が、非I／O側及びI／Oデバイス上の再成長フィンの外側表面上にGAAとして堆積される。
[0020] 本開示の１以上の実施形態は、図面を参照して説明される。図１は、本開示の１以上の実施形態による電子デバイス１００を示している。電子デバイス１００は、基板表面１０２上に複数のフィン１１０を含む。各図は、トレンチ１１１によって分割された３つのフィン１１０を有する一実施形態を示しているが、当業者であれば、３つより多い又は少ないフィン１１０が存在し得ることを理解するであろう。フィン１１０は、第１の方向１９１（X方向とも称される）に沿って延びる長さと、第２の方向１９２（Y方向とも称される）に沿って延びる幅と、第３の方向１９３（Z方向とも称される）に沿って延びる高さとを有する。用語「水平」の使用は、第１の方向１９１及び第２の方向１９２によって形成される平面（X‐Y平面とも称される）を指す。用語「垂直」の使用は、第３の方向１９３に沿っていることを意味する。用語「水平」及び「垂直」は、相対的な方向性を示すために使用され、重力引っ張りに対する任意の特定の関係として解釈されるべきではない。幾つかの実施形態では、フィン１１０の数が３の倍数である。
[0021] フィン１１０は、第１の材料１１２と第２の材料１１４との交互層を含む。幾つかの実施形態の第１の材料１１２と第２の材料１１４とは、異なる材料である。幾つかの実施形態では、第１の材料１１２が、少なくとも１つのIII‐V材料を含み、第１の材料１１２と第２の材料１１４とが、異なる材料を含むように、第２の材料１１４が、少なくとも１つのIII‐V材料を含む。幾つかの実施形態では、第１の材料１１２がシリコン（Si）を含む。幾つかの実施形態では、第２の材料１１４が、シリコンゲルマニウム（SiGe）を含む。第１の材料１１２及び第２の材料１１４は、任意の適切な厚さであってよく、当業者に知られている任意の適切な技法によって堆積され得る。第１の材料１１２及び第２の材料１１４の層は、ナノシートとも称される。
[0022] フィン１１０は、複数の材料を含む基板１０１上に形成される。本明細書に記載された材料が、可能な材料の単なる代表例であり、それらの材料に限定されるべきではないことを、当業者は認識するであろう。図示されている一実施形態では、p型ドープシリコン１１７上に２つのフィン１１０が形成され、n型ドープシリコン１１８上に１つのフィン１１０が形成されている。p型ドープシリコン１１７とn型ドープシリコン１１８との間には、シャロートレンチアイソレーション（STI）酸化物１１９がある。
[0023] ゲート酸化物１２０が、基板１０１の表面１０２上に形成され、複数のフィン１１０を覆っている。ゲート酸化物１２０は、当業者に知られている任意の適切な技法によって堆積された任意の適切な材料であり得る。幾つかの実施形態では、ゲート酸化物１２０が、原子層堆積（ALD）プロセスによって共形層として堆積される。幾つかの実施形態では、ゲート酸化物１２０が、熱成長酸化物である。１以上の実施形態では、ゲート酸化物が酸化ケイ素を含む。
[0024] 図２は、複数のダミーゲート２００のパターニング後且つ露出したゲート酸化物１２０の除去後の図１の実施形態を示している。ダミーゲート２００は、第２の方向１９２に沿って延在し、第１の方向１９１をある角度で横切る。幾つかの実施形態の角度は、３０度から１５０度の範囲内、若しくは４５度から１３５度の範囲内、若しくは６０度から１２０度の範囲内、若しくは７５度から１０５度の範囲内、又は８０度から１００度の範囲内である。幾つかの実施形態では、角度が、第１の方向１９１と第２の方向１９２との交差によって形成され、９０度である。複数のダミーゲート２００は、複数のフィン１１０の一部２１０がダミーゲート２００によって覆われ、複数のフィン１１０の一部２２０がダミーゲート２００間の間隙２１５内で露出されるように、複数のフィン１１０上に形成される。幾つかの実施形態のダミーゲート２００は、任意の適切な技法によって堆積され、パターニング用にマスクされ、エッチングされる。幾つかの実施形態では、ダミーゲート２００をエッチングすることにより、トレンチ２１５を形成し、ゲート酸化物１２０を有する複数のフィン１１０の一部２２０を露出させる。図示されている一実施形態では、ダミーゲート２００が、上部にハードマスク２０４を有するダミーゲート材料２０２と共に示されている。ダミーゲート材料２０２は、当業者に知られている任意の適切な材料であってよい。幾つかの実施形態では、ダミーゲート材料２０２が、アモルファスシリコンを含む。ハードマスク２０４は、任意の適切な技法によって堆積され、任意の適切な技法（例えば、リソグラフィ）によってパターニングされた任意の適切な材料であってよい。幾つかの実施形態では、ハードマスクが窒化ケイ素を含む。
[0025] 幾つかの実施形態では、図２で示されているように、ゲート酸化物１２０が、トレンチ２１５内で露出されたフィン１１０の上部からエッチングされる。ゲート酸化物１２０は、当業者に知られている任意の適切な技法によってエッチングされてよい。幾つかの実施形態では、ゲート酸化物１２０が、異方性エッチングプロセスを使用してエッチングされる。幾つかの実施形態では、ゲート酸化物１２０が、反応性イオンエッチング（RIE）プロセスを使用してエッチングされる。
[0026] 図３は、ダミーゲート２００の下にない第１の材料１１２及び第２の材料１１４のエッチング後、且つ、内部スペーサ１１６の形成後の図２と同様な一実施形態を示している。露出した第１の材料１１２及び第２の材料１１４（ダミーゲートの下にないスラブ又はナノシートの部分）は、当業者に知られている任意の適切な技法によってエッチングされる。幾つかの実施形態では、第１の材料１１２及び第２の材料１１４が、異方性エッチングプロセスによってエッチングされる。幾つかの実施形態では、第１の材料１１２及び第２の材料１１４が、ゲート酸化物１２０と同時にエッチングされる。幾つかの実施形態では、第１の材料１１２及び第２の材料１１４が、ゲート酸化物１２０とは別個にエッチングされる。
[0027] 第２の材料１１４は、ダミーゲート２００の下の凹部距離だけトレンチ２１５を通して凹んでいる。凹部距離は、任意の適切な距離であってよい。幾つかの実施形態では、凹部距離が、１から１０nmの範囲内、若しくは２から８nmの範囲内、若しくは３から７nmの範囲内、又は４から５nmの範囲内である。第２の材料１１４は、当業者に知られている任意の適切な技法によって凹まされてよい。
[0028] 幾つか実施形態では、内部スペーサ１１６が、凹んだ第２の材料１１４、第１の材料１１２、並びに、ダミーゲート２００及びSTI酸化物１１９の露出された部分を覆う共形膜として、原子層堆積によって堆積される。共形堆積の後に、異方性エッチングプロセス（例えば、RIE）を使用して、ダミーゲート２００の上部、下部、及び側壁から内部スペーサ１１６を洗浄し、第２の材料１１４を凹ませることによって残された凹部領域内に内部スペーサ１１６を残す。幾つかの実施形態では、内部スペーサ１１６が、ダミーゲートの上面及び下面から除去され、側壁スペーサ３０２としてダミーゲートの側壁上に残される（図4で示されているように）。側壁スペーサ３０２は、内部スペーサ１１６と同じ材料又は異なる材料３０２のいずれかから別個に形成され得る。
[0029] 図４は、側壁スペーサ３０２及びハードマスク３００を堆積させ、マスキングし、パターニングした後の図３と同様な一実施形態を示している。パターニング後に、ハードマスク３００を介して露出された第２の材料１１４をエピタキシャル成長させて、ソースドレイン非I／O領域にpFETを形成する。ハードマスク３００は、基板上に形成され、パターニングされて、電子デバイスのソースドレイン非I／O領域上に開口部３０１を形成する。幾つかの実施形態の開口部を通してアクセス可能なフィン１１０は、ダミーゲート２００の間でエッチングされて、フィン１１０から第１の材料１１２を除去する。エッチング後に、第２の材料１１４をエピタキシャル成長させて、ソースドレイン非I／O領域３１０のpFET３２０を形成する。
[0030] 図示されている実施形態は、pFETがnFETの前に形成されるプロセスを示している。しかし、当業者は、nFETがpFETの前に形成され得ることを認識し、そのような実施形態に適応するように図面を再配置することを理解するであろう。
[0031] 幾つか実施形態では、側壁スペーサ３０２が、共形膜として内部スペーサ１１６とは別個に堆積され、水平面からエッチングされ、側壁スペーサ３０２で覆われたダミーゲート２００の側壁を残す。幾つかの実施形態では、側壁スペーサ３０２が、ハードマスク３００とダミーゲート材料２０２との間の直接的な接触を防止する。側壁スペーサ３０２は、当業者に知られている任意の適切な（１以上の）技法によって堆積及び／又はエッチングされ得る。側壁スペーサ３０２は、当業者に知られている任意の適切な材料であってよい。幾つかの実施形態では、側壁スペーサ３０２が、低誘電率誘電体を含む。ハードマスク３００は、当業者に知られている任意の適切な技法によって堆積された任意の適切なハードマスクであってよい。
[0032] 図５は、ハードマスク３００を除去し、新しいハードマスク４００を形成し、ハードマスク４００をマスキングし、パターニングした後で、nFET領域４１０内でnFET４２０をエピタキシャル成長させた後の図４の一実施形態を示している。ハードマスク３００は、当業者に知られている任意の適切な技法によって除去され得る。幾つかの実施形態では、ハードマスク３００が、エッチングプロセスによって除去される。第２のハードマスク４００は、nFET領域４１０上に開口部４０１を形成するために、当業者に知られている任意の適切な技法によって形成され、パターニングされる。幾つかの実施形態では、nFETが、pFETの形成前に形成される。当業者は、過度の実験を行うことなく、nFET、次いでpFETをどのように形成するかを認識し、理解するであろう。
[0033] 図６は、任意選択的なゲートカットピラー５０２（図７で視認可能）を形成した後の図５の実施形態を示している。ハードマスク２０４及びハードマスク４００は、当業者に知られている任意の適切な技法によって除去される。酸化物層５００が、ダミーゲート２００の間の空間を埋めるために堆積される。酸化物層５００は、流動性化学気相堆積（FCVD）を含むがこれに限定されない、当業者に知られている任意の適切な技法によって堆積される。幾つかの実施形態では、酸化物層５００が、ブランケット堆積プロセスによって堆積され、それに続き、適切な平坦化プロセス（例えば、化学機械的平坦化）を経て、酸化物層５００を通ってダミーゲート２００の上部２０８を露出させる酸化ケイ素である。
[0034] 幾つかの実施形態では、ライナ５１０が、酸化物層５００の堆積前に、ハードマスク２０４及びハードマスク４００の除去後に露出表面上に堆積される。ライナ５１０は、コンタクトエッチング停止層（CESL）とも称される。幾つかの実施形態のライナ５１０は、窒化ケイ素を含む。幾つかの実施形態のライナ５１０は、原子層堆積によって共形層として堆積される。幾つかの実施形態では、ゲートカットピラー５０２を形成することが、開口部５２５を形成するためにハードマスク５２０を堆積及びパターニングすることを含み、アモルファスシリコン層５００の上部５０１、側壁スペーサ３０２の上部３０３、及びライナ５１０の上部５１２を露出させる。ゲートカットピラー５０２は、窒化物を含むがこれに限定されない任意の適切な材料であってよい。幾つかの実施形態では、ゲートカットピラー５０２の形成が省略され、それによって、電子デバイス内にゲートカットピラーが存在しない。図７は、ダミーゲート材料２０２（例えば、アモルファスシリコンゲート）を除去するために、幾つかのプロセスが実施された後の図６の一実施形態を示している。ゲートカットピラー５０２が形成される実施形態では、ハードマスク５２０を除去して、側壁スペーサ３０２の上部３０３、ライナ５１０の上部５１２、及び酸化物層５００の上部５０１を露出させる。
[0035] ダミーゲート２００（任意選択的に、ダミーゲート材料２０２を含む）を除去すると、トレンチ６００が形成される。ダミーゲート２００及びダミーゲート材料２０２は、当業者に知られている任意の適切な技法によって除去され得る。幾つかの実施形態では、酸化物層５００が、反応性イオンエッチング（RIE）によって除去される。ダミーゲート材料２０２は、当業者に知られている任意の適切な技法によって除去され得る。幾つかの実施形態では、ダミーゲート２００が、酸化物層５００及びダミーゲート材料２０２に対して選択的なプロセスでハードマスク２０４を除去することによって除去され、次いで、ダミーゲート材料２０２が、酸化物層５００に対して選択的なプロセスで除去される。幾つかの実施形態では、ダミーゲート材料２０２の除去が、酸化物層５００の５０％未満を除去する。
[0036] 第２の材料１１４の層（ナノシート）は、トレンチ６００を通して除去される。図示されているように、これらの層は、マスクされて、I／O領域をオープンしながら、非I／O領域を保護して、I／O領域の準備を可能にする。複数のフィン１１０からトレンチ６００を通して第２の材料１１４の層をエッチングすることによって、内部スペーサ１１６によって第１の方向１９１に沿って両側に境界付けられた交互の第１の材料１１２層と開口部６１０とが生成される。第２の材料１１４は、当業者に知られている任意の適切な技法によって除去され得る。幾つかの実施形態では、第２の材料１１４が、第１の材料１１２に対して選択的にエッチングされる。第２の材料１１４を除去することにより、ナノシート間の間隙を充填することが可能になる。幾つかの実施形態では、第２の材料１１４の除去が、純粋なシリコンデバイスの形成を可能にする。幾つかの実施形態では、第１の材料が結晶シリコン（Si）を含み、第２の材料がシリコンゲルマニウム（SiGe）を含み、SiGeの除去が、結晶Siに選択的なエッチングプロセスを使用して行われる。
[0037] 図８～図１１の各々は、６つのビューの同様のパターンに従う電子デバイスを示している。各図の「A」ビューは、本開示の１以上の実施形態による電子デバイスの等角図を示している。「Ｂ」から「Ｆ」の図は、図８Ａで示されている線に沿った「Ａ」ビューで示されている電子デバイスのスライスを示している。各図において、「Ｂ」ビューは、「Ａ」ビューの電子デバイスのスライスを示し、非I／Oゲートが示されている。各図において、「Ｃ」ビューは、「Ａ」ビューの電子デバイスのスライスを示し、I／Oゲートが示されている。各図において、「Ｄ」ビューは、「Ａ」ビューの電子デバイスのスライスを示し、ソースドレイン非I／Oが示されている。各図において、「Ｅ」ビューは、「Ａ」ビューの電子デバイスのスライスを示し、pFETが示されている。各図において、「Ｆ」ビューは、「A」ビューの電子デバイスのスライスを示し、nFETが示されている。見易くするために、「Ｂ」から「Ｆ」のスライスを表す線は、図８Ａにのみ示されているが、当業者であれば、図８から図１１のそれぞれにおけるこれらのビューを認識するであろう。以下の文字を含まない図番号を参照すると、示された図の６つのビューすべてが参照され、例えば、図８を参照すると、図８Ａから８Ｆのすべてが参照される。
[0038] 図８Ａは、スピンオンハードマスク（SOH）７００及びハードマスク層７１０の堆積後の図７の実施形態を示している。SOH７００は、任意の適切な技法によって堆積された任意の適切なハードマスクであってよい。幾つかの実施形態では、SOH７００が、スピンオンカーボン（SOC）を含むか又は本質的にそれからなる。ハードマスク層７１０は、酸窒化ケイ素（SiON）を含むがこれに限定されない任意の適切な材料であってよく、当業者に知られている任意の適切な技法によって堆積させることができる。
[0039] ハードマスク層７１０及びSOH７００を貫通して開口部７２０が形成される。開口部は、トランジスタゲートを保護しながら、電子デバイスのI／O領域を露出させる。開口部７２０は、当業者に知られている任意の適切な技法によって形成され得る。幾つかの実施形態では、更なるハードマスクがレジスト上に堆積され、パターニングされる。更なるハードマスクに開口部を形成する。次いで、開口部をハードマスク層７１０及びSOH７００に転写する。幾つかの実施形態では、開口部７２０が、更なるマスクの開口部を通してハードマスク層７１０及びSOH７００をマスキング及びエッチングすることによって形成される。幾つかの実施形態では、ハードマスク層７１０とSOH７００とが、同時にエッチングされる。幾つかの実施形態では、ハードマスク層７１０とSOH７００とが、異なるプロセスを使用してエッチングされる。幾つかの実施形態の開口部７２０は、図８Ｅと図８Ｆでそれぞれ示されているように、電子デバイスのpFET領域及びnFET領域上に形成される。
[0040] 図９は、ハードマスク層７１０を除去し、開口部６００を通る第１の材料１１２上にエピタキシャル再成長プロセスを実行した後の図８の一実施形態を示している。幾つかの実施形態のエピタキシャル再成長プロセスは、選択的エピタキシプロセスである。幾つかの実施形態では、選択的エピタキシプロセスが、開口部６００（トレンチとも称される）を通して第１の材料１１２層をエピタキシャル成長させる。幾つかの実施形態のエピタキシャル成長は、第１の材料１１２層を第１の材料１１２の接点８００に融合させる。幾つかの実施形態では、第１の材料１１２がシリコンを含み、エピタキシによって、第１の材料１１２のナノスラブは、融合して開口部６１０からピンチオフする。幾つかの実施形態では、エピタキシプロセスが、Si<100>の成長を引き起こす。幾つかの実施形態では、エピタキシプロセスが、Si<110>の成長を引き起こす。幾つかの実施形態では、エピタキシプロセスにより、接点８００が、（図９Ｃで示されているような）円錐形状又は（図９Ｅで示されているような）平坦な上部の円錐台形状を有する。
[0041] 図１０は、フィン（接点８００）をトリミングするためのエッチングプロセス後、且つ、トレンチ９１０を通してハードマスク層７１０をストリップした後の図９の一実施形態を示している。幾つかの実施形態では、エッチングプロセスが、周期的エピタキシャル成長エッチングプロセスを通してI／Oデバイスを成形した後に行われる。幾つかの実施形態では、エッチングプロセスが、HClエッチバックプロセスを含む。幾つかの実施形態では、エッチバックプロセスが、側壁の垂直性を高める。幾つかの実施形態では、エッチバックプロセスが、ナノスラブを再成形して、接点８００の上部に形成されたポイントの度合いを低減させて、I／Oデバイス用の結晶シリコンで作製されるフィン状構造（finFET）を形成する。幾つかの実施形態では、接点８００が、開口部９１０を形成するためにSOH７００の除去が後に続く、繰り返される連続的な成長及びエッチングプロセスによって再成形される。
[0042] 図１１は、幾つかのプロセス後の図１０の一実施形態を示している。層間誘電体１３００が、露出された表面上に形成される。幾つかの実施形態の層間誘電体１３００は、原子層堆積によって堆積された共形膜である。層間誘電体１３００は、当業者に知られている任意の適切な材料であってよい。
[0043] 層間誘電体１３００の形成後に、層間誘電体１３００上に高誘電率誘電体１３１０が形成される。高誘電率誘電体１３１０は、当業者に知られている任意の適切な材料であってよい。幾つかの実施形態では、高誘電率誘電体１３１０が、酸化ハフニウムを含むか又は本質的に酸化ハフニウムからなる。幾つかの実施形態では、高誘電率誘電体が、原子層堆積によって堆積された共形膜である。
[0044] 任意選択的な仕事関数金属（WFM）１３２０が、高誘電率誘電体１３１０上に形成される。任意選択的な仕事関数金属１３２０は、任意の適切な技法によって堆積された、当業者に知られている任意の適切な材料であってよい。幾つかの実施形態では、仕事関数金属１３２０が、原子層堆積又は物理的気相堆積によって堆積された共形膜である。
[0045] ゲート金属１３３０が、任意選択的な仕事関数金属１３２０上に形成される。ゲート金属は、任意の適切な技法によって堆積された任意の適切な材料であってよい。幾つかの実施形態では、ゲート金属１３３０が、コバルト、タングステン、銅、モリブデン、又はルテニウムのうちの１以上を含む。幾つかの実施形態では、ゲート金属１３３０が、ブランケット堆積プロセスによって堆積される。幾つかの実施形態では、ゲート金属１３３０が、原子層堆積、化学気相堆積、又は物理的気相堆積うちの1つ以上によって堆積される。
[0046] ゲート金属１３３０の形成後に、電子デバイスを平坦化して、ゲート金属１３３０の表面１３３２を下げ、アモルファスシリコン層５００の上面５０１を露出させる。幾つかの実施形態では、平坦化が、エッチング又は化学機械平坦化（CMP）によって行われる。
[0047] 図１２は、様々な接点を形成した後の図１１の一実施形態を示している。当業者であれば、様々な接点をパターニング及び形成するためのプロセスを理解するであろう。簡単に言えば、幾つかの実施形態では、ハードマスク層及びレジストが、任意の適切な（１以上の）技法によって形成され、パターニングされる。
[0048] パターニングされたマスクの開口部を通してエッチングすると、接点用の孔が開く。幾つかの実施形態では、エッチングプロセスが、異方性エッチングプロセスを含む。幾つかの実施形態では、エッチングプロセスが、開口部を生成し、pFET及びnFETに対して選択的である。
[0049] 層間誘電体１３００が除去され、金属層が堆積され、平坦化される。層間誘電体１３００は、当業者に知られている任意の適切な技法によって除去され得る。幾つかの実施形態では、金属層１７００が、ゲート金属１３３０と同じ材料を含む。幾つかの実施形態では、金属層１７００が、コバルト、タングステン、銅、又はルテニウムのうちの１以上を含む。金属層１７００の堆積後に、電子デバイスは、金属層１７００の表面１７０２を下げるように平坦化されて、アモルファスシリコン層５００の上面５０１を露出させる。幾つかの実施形態では、平坦化が、エッチング又は化学機械平坦化（CMP）によって行われる。
[0050] 図１２Ａから図１２Ｆで示されているように、本開示の幾つかの実施形態は、非I／Oゲート領域１１１０（図１２Ｂ）、I／Oゲート領域１１２０（図１２Ｃ）、ソースドレイン非I／O領域１１３０（図１２Ｄ）、pFET領域１１４０（図１２Ｅ）、及びnFET領域１１５０（図１２Ｆ）を含む、半導体デバイス１１００を対象とする。
[0051] 電子デバイス１１００の幾つかの実施形態は、ゲートオールアラウンド構造１１１２を備える非I／Oゲート領域１１１０を有する。幾つかの実施形態では、ゲートオールアラウンド構造１１１２が、第１の材料１１２で作製されたナノシート１１１１コアを有し、層間誘電体１３００が第１の材料１１２と接触している。幾つかの実施形態では、高誘電率誘電体１３１０が、第１の材料１１２とは反対側の層間誘電体１３００と接触している。幾つかの実施形態では、仕事関数金属１３２０が、層間誘電体１３１０とは反対側の高誘電率誘電体１３１０と接触している。
[0052] 幾つかの実施形態では、第１の材料１１２で作製されたナノシート１１１１の各々が、p型ドープシリコン１１７から第３の方向１９３に沿って距離を空けて配置されている。例えば、図１２Ｂは、図の右側にナノシート１１１１の２つの列を示し、各列は、p型ドープシリコン１１７材料から距離を空けて配置されている。幾つかの実施形態では、第１の材料１１２で作製されたナノシート１１１１の各々が、第３の方向１９３に沿って、n型ドープシリコン１１８から距離を空けて配置されている。例えば、図１２Ｂは、図の左側にナノシート１１１１の１つの列を示しており、列は、n型ドープシリコン１１８材料から距離を空けて配置されている。幾つかの実施形態では、各ナノシート１１１１が、ゲート金属１３３０の領域が各ゲートオールアラウンド構造１１１２の間にあるように、第３の方向１９３に沿って隣接するナノシート１１１１から距離を空けて配置されている。
[0053] ナノシート１１１１及び／又はゲートオールアラウンド構造１１１２の数は変化し得る。幾つかの実施形態では、２つから７つの範囲内のナノシート１１１１、若しくは２つから５つの範囲内のナノシート、若しくは３つから４つの範囲内のナノシート、又は３つのナノシートが存在する。
[0054] 幾つかの実施形態は、非I／Oゲート領域１１１０（図１２Ｂ）又はI／Oゲート領域１１２０（図１２Ｃ）のうちの１以上に、任意選択的なゲートカットピラー５０２を更に含む。
[0055] 幾つかの実施形態では、図１２Ｃで示されているように、電子デバイス１１００が、finFET１１２２を有するI／Oゲート領域１１２０を含む。幾つかの実施形態のfinFET１１２２は、第１の材料１１２で作製された接点８００を含む。幾つかの実施形態では、I／Oゲート領域１１２０のfinFET１１２２が、円錐台形状の上部を有する。
[0056] 幾つかの実施形態では、pFET領域１１４０（図１２Ｅ）又はnFET領域１１５０（図１２Ｆ）のうちの１以上が、pFET３２０及び／又はnFET４２０としてエピタキシャル成長した第１の材料１１２を含む。図示されている一実施形態では、pFET領域１１４０（図１２Ｅ）が、pFET３２０としてエピタキシャル成長した第２の材料１１４を有し、nFET領域１１５０（図１２Ｆ）が、nFET４２０としてエピタキシャル成長した第１の材料１１２を有する。
[0057] 図１２Ｅ及び図１３を参照すると、pFET３２０を形成するエピタキシャル成長した第１の材料１１２が、第２の方向１９２に沿って延在する長さを有する。図１２Ｅ及び図１２Ｆは、第１の方向１９１及び第３の方向１９３によって形成される平面、すなわちX‐Z平面で第２の方向１９２に沿って見た電子デバイスを示している。エピタキシャル成長した第１の材料１１２は、第１の方向１９１に沿って延在する幅Wと、第３の方向１９３に沿って延在する高さHとを有する。接点８００を形成するエピタキシャル成長した第１の材料１１２の幅Wは、高さHに沿って変化する。幾つかの実施形態では、エピタキシャル成長した第１の材料１１２が、複数の離隔した突起を備えた幅を有する。
[0058] 前記エピタキシャル成長した第１の材料は、長さ、幅、及び高さを有し、該幅は、複数の離隔した突起１１５を有する。突起１１５の各々は、内部スペーサ１１６（内部スペーサ誘電体とも称される）によって隣接する突起１１５から分離されている。幾つかの実施形態では、離隔した突起のそれぞれが、図１２Ｅの右側で示されているトランジスタのゲートオールアラウンド構造１１１２のナノシート１１１１と整列している。幾つかの実施形態では、内部スペーサが、１から１０nmの範囲内、若しくは２から８nmの範囲内、若しくは３から７nmの範囲内、又は４から５nmの範囲内の幅を有する。
[0059] 幾つかの実施形態は、非I／Oゲート領域１１１０と電気的に通じている非I／Oゲート接点１１１５と、I／Oゲート領域１１２０と電気的に通じているI／Oゲート接点１１２５と、ソースドレイン非I／O領域１１３０のソース（pFET３２０又はnFET４２０のうちの一方）と電気的に通じているソース接点１１３５と、ソースドレイン非I／O領域１１３０のドレイン（pFET３２０又はnFET４２０のうちの一方）と電気的に通じているドレイン接点１１３５と、pFET領域１１４０と電気的に通じているpFET接点１１４５と、nFET領域１１５０と電気的に通じているnFET接点１１５５と、のうちの１以上を更に含む。幾つかの実施形態では、I／Oデバイスの幅（図１１Ｅ及び図１１Ｆの左側に示されている）は、トランジスタゲートの幅（図１１Ｅ及び図１１Ｆの右側に示されている）よりも広い。I／Oデバイスのゲートが広いほど、より高い電圧及び／又はより大きな電流が印加されることが可能になる。幾つかの実施形態では、I／Oゲートが、非I／Oゲートの幅の１．５x、２x、４x、７x、又は１０xよりも大きい。
[0060] この明細書全体を通じて、「一実施形態（one embodiment）」、「特定の実施形態（certain embodiments）」、「１以上の実施形態（one or more embodiments）」、又は「実施形態（an embodiment）」に対する言及は、実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。故に、この明細書全体の様々な箇所での「１以上の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」などの表現は、必ずしも、本開示の同一の実施形態に言及するものではない。更に、特定の特徴、構造、材料、又は特質は、１以上の実施形態において、任意の適切なやり方で組み合わされ得る。
[0061] 本明細書の開示は特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び用途の例示にすぎないことを理解されたい。本開示の精神及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な改変及び変形を行い得ることが、当業者には明らかになろう。ゆえに、本発明は、付随する特許請求の範囲及びその均等物に含まれる改変例及び変形例を含むことが意図されている。

Claims (20)

  1. 半導体デバイスを形成する方法であって、
    第１の方向に沿って延在する複数のフィンにわたり基板表面から複数のダミーゲートをエッチングすることであって、前記基板表面上の前記複数のフィンの一部が前記複数のダミーゲートによって覆われ、前記複数のフィンの一部が露出されるように、前記第１の方向と交差する第２の方向に沿って延在する複数のトレンチを設けて、前記複数のフィンの一部を露出させ、前記複数のフィンは第１の材料と第２の材料との交互層を含む、複数のダミーゲートをエッチングすること、
    前記トレンチを通して露出されるゲート酸化物を除去すること、
    交互に第１の材料層と開口部とが存在するように、前記トレンチを通して前記複数のフィンから第２の材料の層をエッチングすること、及び
    前記第１の材料の層を第１の材料の接点と融合させるために、前記トレンチを通して前記第１の材料層をエピタキシャル成長させることを含む、方法。
  2. 前記基板表面上に複数のフィンをパターニングすることを更に含む、請求項１に記載の方法。
  3. 前記複数のフィンを覆う前記基板表面上のゲート酸化物を形成することを更に含み、前記トレンチは、前記複数のダミーゲートをエッチングして、上に前記ゲート酸化物を有する前記複数のフィンの一部を露出させることによって形成される、請求項１に記載の方法。
  4. 前記複数のフィンの一部が前記複数のダミーゲートによって覆われ、前記複数のフィンの一部が露出されるように、前記複数のフィンにわたり前記第２の方向に沿って延在する前記複数のダミーゲートを形成することを更に含む、請求項１に記載の方法。
  5. 前記複数のダミーゲート間で露出された前記複数のフィンの一部をエッチングすることを更に含む、請求項４に記載の方法。
  6. 前記複数のダミーゲート上に酸化物層を堆積させ、前記複数のダミーゲート間で前記基板表面を露出させることを更に含む、請求項５に記載の方法。
  7. 前記基板表面上にアモルファスシリコン層を堆積させることを更に含み、前記アモルファスシリコン層は、前記複数のダミーゲートの上部が露出されることを可能にする、請求項６に記載の方法。
  8. 前記アモルファスシリコン層を形成することは、ブランケット堆積プロセスと、それに続く化学機械的平坦化とを含み、前記複数のダミーゲートの前記上部を露出させる、請求項７に記載の方法。
  9. 前記第１の材料は、少なくとも１つのIII‐V材料を含み、前記第２の材料は、少なくとも1つのIII‐V材料を含み、前記第１の材料と前記第２の材料とは異なる材料を含む、請求項１に記載の方法。
  10. 前記第１の材料がシリコン（Si）を含み、前記第２の材料がシリコンゲルマニウム（SiGe）を含む、請求項９に記載の方法。
  11. 非I／Oゲート領域、I／Oゲート領域、ソースドレイン非I／O領域、pFET領域、及びnFET領域を含む、半導体デバイス。
  12. 前記非I／Oゲート領域はゲートオールアラウンド構造を含む、請求項１１に記載の半導体デバイス。
  13. 前記I／Oゲート領域はfinFETを含む、請求項１２に記載の半導体デバイス。
  14. 前記pFET領域又は前記nFET領域のうちの１以上が、エピタキシャル成長した第１の材料を含む、請求項１３に記載の半導体デバイス。
  15. 前記エピタキシャル成長した第１の材料は、長さ、幅、及び高さを有し、前記幅は、複数の離隔した突起を有する、請求項１４に記載の半導体デバイス。
  16. 前記離隔した突起は、前記ゲートオールアラウンド構造のナノシートと整列している、請求項１５に記載の半導体デバイス。
  17. ２つから７つの範囲内のナノシートが存在する、請求項１６に記載の半導体デバイス。
  18. 前記非I／Oゲート領域又は前記I／Oゲート領域のうちの１以上にゲートカットピラーを更に含む、請求項１７に記載の半導体デバイス。
  19. 前記非I／Oゲート領域と電気的に通じている非I／Oゲート接点、前記I／Oゲート領域と電気的に通じているI／Oゲート接点、前記ソースドレイン非I／O領域のソースと電気的に通じているソース接点、前記ソースドレイン非I／O領域のドレインと電気的に通じているドレイン接点、前記pFET領域と電気的に通じているpFET接点、及び前記nFET領域と電気的に通じているnFET接点を更に含む、請求項１１に記載の半導体デバイス。
  20. ゲートオールアラウンド構造及び非I／Oゲート接点を有する非I／Oゲート領域であって、前記ゲートオールアラウンド構造は、複数の離隔したナノシートを含む、非I／Oゲート領域、
    finFET及びI／O接点を含むI／Oゲート領域、
    ソース接点及びドレイン接点を含むソースドレイン非I／O領域、
    エピタキシャル成長した第１の材料及びpFET接点を含むpFET領域であって、前記エピタキシャル成長した第1の材料は、長さ、幅、及び高さを有し、前記幅は、複数の離隔した突起を有し、前記突起は、前記離隔したナノシートと整列している、pFET領域、並びに
    エピタキシャル成長した第２の材料及びnFET接点を含むnFET領域を含む、半導体デバイス。
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