CN111952372A - 半导体器件 - Google Patents

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权兑勇
金并基
李基焕
李正韩
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Abstract

一种半导体器件包括：具有第一区域和第二区域的衬底；在所述第一区域上沿第一方向间隔开的第一鳍组，每个所述第一鳍组包括在与所述第一方向相交的第二方向上纵长地延伸的相邻的第一鳍和第二鳍；以及在所述第二区域上沿第三方向间隔开的第三鳍至第五鳍，所述第三鳍至所述第五鳍在与所述第三方向相交的第四方向上纵长地延伸。所述第三鳍至所述第五鳍具有第一节距，所述第一鳍和所述第二鳍具有等于或小于所述第一节距的第二节距，相邻的所述第一鳍组具有大于所述第一节距的三倍且小于所述第一节距的四倍的第一组节距，并且所述第一鳍的宽度和所述第二鳍的宽度与所述第三鳍的宽度相同。

Description

半导体器件
相关申请的交叉引用
通过引用的方式将于2019年5月16日在韩国知识产权局提交的题为“Semiconductor Device and Method for Fabricating The Same”(半导体器件及其制造方法)的韩国专利申请No.10-2019-0057279的全部内容合并与此。
技术领域
本公开涉及一种半导体器件及其制造方法。更具体地，本公开涉及一种具有改善的操作性能的半导体器件及其制造方法。
背景技术
作为用于增加半导体器件的密度的缩放技术之一，已经提出了一种多栅极晶体管，在该多栅极晶体管中，具有鳍形或纳米线形的硅体形成在衬底上并且栅极形成在硅体的表面上。由于这种多栅极晶体管利用三维沟道，因此易于缩放。另外，即使不增加多栅极晶体管的栅极长度，也可以改善电流控制能力。此外，可以有效地抑制沟道区的电势受漏极电压影响的短沟道效应(SCE)。
发明内容
根据本公开的一方面，提供了一种半导体器件，其包括：具有第一区域和第二区域的衬底；在所述第一区域上沿第一方向布置的多个第一鳍组，每个所述第一鳍组具有彼此相邻并且均在与所述第一方向相交的第二方向上延伸的第一鳍和第二鳍；以及在所述第二区域上沿第三方向顺序布置的、彼此相邻的并且均在与所述第三方向相交的第四方向上延伸的第三鳍、第四鳍和第五鳍，其中，所述第三鳍与所述第四鳍并且所述第四鳍与所述第五鳍分别以第一鳍节距设置，所述第一鳍与所述第二鳍以等于或小于所述第一鳍节距的第二鳍节距设置，相邻的所述第一鳍组以第一组节距设置，所述第一组节距大于所述第一鳍节距的三倍且小于所述第一鳍节距的四倍，并且所述第一鳍和所述第二鳍中的每一者的宽度与所述第三鳍的宽度相同。
根据本公开的一方面，提供了一种半导体器件，其包括：具有第一区域和第二区域的衬底；在所述第一区域上沿第一方向布置的多个第一鳍组，每个所述第一鳍组具有彼此相邻并且均在与所述第一方向相交的第二方向上延伸的第一鳍和第二鳍；以及在所述第二区域上沿第三方向布置的多个第二鳍组，每个所述第二鳍组包括彼此相邻并且在与所述第三方向相交的第四方向上延伸的第三鳍、第四鳍和第五鳍，其中，所述第三鳍与所述第四鳍并且所述第四鳍与所述第五鳍分别以第一鳍节距设置，相邻的所述第二鳍组以第一组节距设置，所述第一组节距是所述第一鳍节距的m倍，其中，m是等于或大于4的自然数，相邻的所述第一鳍组以第二组节距设置，所述第二组节距大于所述第一鳍节距的三倍且小于所述第一鳍节距的四倍，并且所述第一鳍和所述第二鳍中的每一者的宽度与所述第三鳍的宽度相同。
根据本公开的一方面，提供了一种半导体器件，其包括：具有第一区域和第二区域的衬底；在所述第一区域上沿第一方向顺序布置的、彼此相邻的并且在与所述第一方向相交的第二方向上延伸的第一鳍、第二鳍和第三鳍；以及在所述第二区域上沿第三方向顺序布置的、彼此相邻的并且在与所述第三方向相交的第四方向上延伸的第四鳍、第五鳍和第六鳍，其中，所述第四鳍与所述第五鳍以第一鳍节距设置，所述第五鳍与所述第六鳍以第二鳍节距设置，所述第二鳍节距是所述第一鳍节距的n倍，其中，n是等于或大于2的自然数，所述第一鳍与所述第二鳍以等于或小于所述第一鳍节距的第三鳍节距设置，所述第二鳍与所述第三鳍以大于所述第一鳍节距的两倍并且小于所述第一鳍节距的三倍的第四鳍节距设置，并且所述第一鳍、所述第二鳍和所述第三鳍中的每一者的宽度与所述第四鳍的宽度相同。
根据本公开的一方面，提供了一种用于制造半导体器件的方法，其包括：在衬底上形成多个第一芯模图案；在所述第一芯模图案的两个侧壁上形成上部间隔物；在其上转印有所述上部间隔物的图案的两个侧壁上形成下部间隔物；使用所述下部间隔物将所述衬底图案化，以形成沿第一方向交替布置的第一鳍组和第一虚设鳍组；以及去除所述第一虚设鳍组，其中，所述第一鳍组包括沿所述第一方向布置的、彼此相邻的并且分别在与所述第一方向相交的第二方向上延伸的第一鳍和第二鳍，所述第一虚设鳍组包括沿所述第一方向布置的、彼此相邻的并且分别在所述第二方向上延伸的第一虚设鳍和第二虚设鳍，所述第一鳍与所述第二鳍以第一鳍节距布置，所述第二鳍与所述第一虚设鳍以所述第一鳍节距设置，所述第一虚设鳍和所述第二虚设鳍以与所述第一鳍节距不同的第二鳍节距设置，所述第二虚设鳍与所述第一鳍以所述第一鳍节距设置。
根据本公开的一方面，提供了一种用于制造半导体器件的方法，其包括：提供包括第一区域和第二区域的衬底；在所述衬底的所述第一区域上形成以第一芯模节距设置的多个第一芯模图案；在所述衬底的所述第二区域上形成以第二芯模节距设置的多个第二芯模图案，所述第一芯模节距小于所述第二芯模节距；以及使用所述第一芯模图案和所述第二芯模图案执行自对准四重图案化(SAQP)工艺，以在所述第一区域上形成多个第一鳍组以及在所述第二区域上形成多个第二鳍组，其中，每个所述第一鳍组包括彼此相邻且并排延伸的第一鳍和第二鳍，每个所述第二鳍组包括彼此相邻且并排延伸的第三鳍、第四鳍和第五鳍，所述第三鳍与所述第四鳍并且第四鳍与第五鳍分别以第一鳍节距设置，并且所述第二芯模节距是所述第一鳍节距的四倍。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，其中：
图1示出了根据一些实施例的半导体器件的布局图。
图2示出了沿图1的线A1-A1和线A2-A2的截面图。
图3示出了根据一些实施例的半导体器件的布局图。
图4示出了沿图3的线B1-B1和线B2-B2的截面图。
图5示出了根据一些实施例的半导体器件的布局图。
图6示出了沿图5的线C1-C1和线C2-C2的截面图。
图7示出了沿图5的线D1-D1和线D2-D2的截面图。
图8示出了根据一些实施例的用于制造半导体器件的方法的概念图。
图9至图17示出了根据一些实施例的用于制造半导体器件的方法中的各阶段。
图18示出了根据一些实施例的用于制造半导体器件的方法的概念图。
图19示出了根据一些实施例的用于制造半导体器件的方法的概念图。
图20示出了根据一些实施例的用于制造半导体器件的方法的概念图。
具体实施方式
在下文中，将参照图1和图2描述根据一些实施例的半导体器件。
图1是用于说明根据一些实施例的半导体器件的布局图。图2是沿图1的线A1-A1和线A2-A2的截面图。
参照图1和图2，根据一些实施例的半导体器件可以包括衬底100、多个鳍(例如，第一鳍F1至第十三鳍F13)、第一场绝缘膜110和第二场绝缘膜115。衬底100可以包括第一区域I和第二区域II，因此第一场绝缘膜110和第二场绝缘膜115可以分别位于第一区域I和第二区域II中。
衬底100可以包括例如基体衬底和在基体衬底上生长的外延层。例如，衬底100可以仅包括没有外延层的基体衬底。例如，衬底100可以是硅衬底、砷化镓衬底、硅锗衬底、陶瓷衬底、石英衬底、用于显示器的玻璃衬底等，并且可以是SOI(绝缘体上半导体)衬底。
衬底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是彼此分隔开的区域或者可以是彼此连接的区域。多个鳍中的一部分鳍可以在第一区域I上从衬底100突出，而多个鳍中的其余部分的鳍可以在第二区域II上从衬底上突出。
例如，如图2所示，多个鳍(例如，第一鳍F1至第十三鳍F13)可以从衬底100向上突出。多个鳍(例如，第一鳍F1至第十三鳍F13)均可以通过蚀刻衬底100的一部分形成，或者可以是从衬底100生长的外延层。
例如，多个鳍中的第一部分鳍(例如，第一鳍F1至第六鳍F6中的每一个)可以形成在第一区域I上以并排延伸，并且多个鳍中的第二部分鳍(例如，第七鳍F7至第十三鳍F13中的每一个)可以形成在第二区域II上以并排延伸。例如，第一鳍F1至第六鳍F6可以顺序地布置成沿第一方向X1彼此间隔开，并且可以分别在与第一方向X1相交的第二方向Y1上纵长地延伸。另外，例如，第七鳍F7至第十三鳍F13可以顺序地布置成沿第三方向X2彼此间隔开，并且可以分别在与第三方向X2相交的第四方向Y2上纵长地延伸。
在图1和图2中，第一方向X1和第三方向X2被示出为彼此相同的方向，但这仅是为了便于说明，并且本公开不限于此。例如，第一方向X1和第三方向X2可以彼此不同。
在一些实施例中，形成在第一区域I上的鳍的宽度可以彼此相同。例如，第一鳍F1的宽度W1、第二鳍F1的宽度W2和第三鳍F3的宽度W3均可以彼此相同。在此，宽度是指在第一方向X1上的宽度。在一些实施例中，第一鳍F1的宽度W1、第二鳍F1的宽度W2和第三鳍F3的宽度W3均可以为10nm或更小。
然而，应注意，在本说明书中，术语“相同”不仅指完全相同的事物，而且还指由于工艺裕度等可能出现的细微差异。例如，在鳍之间的节距为30nm或更小的精细工艺中，对于本领域技术人员而言，±1nm的误差范围可以被认为是相同的范围。作为示例，具有与宽度为7nm的鳍相同宽度的鳍可以指宽度为6nm至8nm的鳍。
在一些实施例中，形成在第二区域II上的鳍的宽度可以彼此相同。例如，第七鳍F7的宽度W7、第八鳍F8的宽度W8、第九鳍F9的宽度W9和第十鳍F10的宽度W10均可以彼此相同。在此，宽度是指第三方向X2上的宽度。在一些实施例中，第七鳍F7的宽度W7、第八鳍F8的宽度W8、第九鳍F9的宽度W9和第十鳍F10的宽度W10均可以为10nm或更小。
在一些实施例中，形成在第一区域I上的鳍的宽度可以与形成在第二区域II上的鳍的宽度相同。例如，第一鳍F1的宽度W1、第二鳍F1的宽度W2和第三鳍F3的宽度W3中的每一个可以与第七鳍F7的宽度W7相同。
在一些实施例中，多个鳍(例如，第一鳍F1至第十三鳍F13)可以以相同层级(level)形成。如本文所使用的，术语“相同层级”是指通过相同制造工艺形成的层级。
多个鳍(例如，第一鳍F1至第十三鳍F13)可以构成多个第一鳍组FG1和多个第二鳍组FG2。多个第一鳍组FG1可以形成在衬底100的第一区域I上，并且可以沿第一方向X1布置。多个第二鳍组FG2可以形成在衬底100的第二区域II上，并且可以沿第三方向X2布置。
每个第一鳍组FGl可以包括多个鳍。在一些实施例中，每个第一鳍组FG1可以包括两个鳍。例如，一个第一鳍组FG1可以包括第一鳍F1和第二鳍F2，另一个第一鳍组FG1可以包括第三鳍F3和第四鳍F4，又一个第一鳍组FG1可以包括第五鳍F5和第六鳍F6。
每个第二鳍组FG2可以包括多个鳍。在一些实施例中，每个第二鳍组FG2可以包括三个以上的鳍。例如，一个第二鳍组FG2可以包括第七鳍F7至第九鳍F9，而另一个第二鳍组FG2可以包括第十鳍F10至第十二鳍F12。
每个第二鳍组FG2中的各个鳍可以以相同的节距设置。例如，第七鳍F7与第八鳍F8可以以第一鳍节距FP1设置，并且第八鳍F8与第九鳍F9也可以以第一鳍节距FP1设置。在一些实施例中，第一鳍节距FP1可以是30nm或更小。如上所述，在本说明书中，术语“相同”不仅指完全相同的事物，而且还指由于工艺裕度等可能出现的细微差异。
相邻的第二鳍组FG2可以以第一鳍节距FP1的整数倍的节距设置。例如，如图2所示，相邻的第二鳍组FG2可以相对于彼此以第一组节距GP1设置，例如，可以将第一组节距GP1测量为相邻的第二鳍组FG2中的各个第一鳍之间的距离。例如，相邻的第二鳍组FG2可以第一组节距GP1设置，第一组节距GP1为第一鳍节距FP1的m倍(这里，m是4或更大的自然数)，例如GP1＝m·FP1(其中“m”为4或更大)。这样，如图2所示，相邻的第二鳍组FG2的最外面的面对的鳍之间的节距(即，第二鳍节距FP2)可以大于第一鳍节距FP1。例如，第九鳍F9和第十鳍F10(即，相邻的第二鳍组FG2的最外面的面对的鳍)可以以第二鳍节距FP2设置，第二鳍节距FP2为第一鳍节距FP1的n倍(这里，n是2或更大的自然数)，例如，FP2＝n·FP1(“n”为2或更大)。例如，在一些实施例中，第一组节距GP1可以是第一鳍节距FP1的五倍，第二鳍节距FP2可以是第一鳍节距FP1的三倍。
每个第一鳍组FG1中的各个鳍可以以相同的节距设置。例如，第一鳍F1和第二鳍F2可以以第三鳍节距FP3设置，第三鳍F3和第四鳍F4可以以第三鳍节距FP3设置。第一鳍组FG1中的鳍可以以等于或小于第一鳍节距FP1的节距设置。例如，如图1所示，第一鳍F1和第二鳍F2可以以等于第一鳍节距FP1的第三鳍节距FP3设置。
例如，如图2所示，相邻的第一鳍组FG1可以相对于彼此以第二组节距GP2设置。每个第一鳍组FG1可以以小于第一鳍节距FP1的四倍的第二组节距GP2设置，例如3·FP1＜GP2＜4·FP1。这样，如图2所示，相邻的第一鳍组FG1的最外面的面对的鳍之间的节距(即，第四鳍节距FP4)可以大于第一鳍节距FP1。例如，第二鳍F2和第三鳍F3(即，相邻的第一鳍组FG1的最外面的面对的鳍)可以以第四鳍节距FP4设置，第四鳍节距FP4大于第一鳍节距FP1的两倍且小于第一鳍节距FP1的三倍，例如，2·FP1＜FP4＜3·FP1。
第一场绝缘膜110可以形成在衬底100的第一区域I上。第一场绝缘膜110可以覆盖多个鳍中的位于第一区域I上的部分鳍的至少一些侧壁(即，第一鳍F1至第六鳍F6的至少一些侧壁)。例如，如图2所示，第一鳍F1至第六鳍F6中的每个鳍的一些侧壁可以由第一场绝缘膜110限定。另外，第一场绝缘膜110可以将各个第一鳍组FG1分隔开。
第二场绝缘膜115可以形成在衬底100的第二区域II上。第二场绝缘膜115可以覆盖多个鳍中的位于第二区域II上的部分鳍的至少一些侧壁(即，第七鳍F7至第十三鳍F13的至少一些侧壁)。例如，如图2所示，第七鳍F7至第十三鳍F13中的每个鳍的一些侧壁可以由第二场绝缘膜115限定。另外，第二场绝缘膜115可以将各个第二鳍组FG2分隔开。
在一些实施例中，分隔各个第一鳍组FG1的第一场绝缘膜110的宽度FW1可以小于分隔各个第二鳍组FG2的第二场绝缘膜115的宽度FW2。例如，第二鳍F2和第三鳍F3可以以小于第一鳍节距FP1的三倍的第四鳍节距FP4设置，第九鳍F9和第十鳍F10可以以第二鳍节距FP2设置，第二鳍节距FP2是第一鳍节距FP1的三倍。由于第二鳍F2的宽度W2可以与第九鳍F9的宽度W9相同，因此分隔第二鳍F2和第三鳍F3的第一场绝缘膜110的宽度FW1可以小于分隔第九鳍F9和第十鳍F10的第二场绝缘膜115的宽度FW2。
图3是根据一些实施例的半导体器件的布局图。图4是沿图3的线B1-B1和线B2-B2截取的截面图。为了便于描述，将仅简要描述或省略上面已经针对图1至图2描述的部分。
参照图3和图4，在根据一些实施例的半导体器件中，第一鳍组FG1中的鳍以小于第一鳍节距FP1的节距设置。例如，第一鳍F1和第二鳍F2可以以小于第一鳍节距FP1的第三鳍节距FP3设置。
在一些实施例中，每个第一鳍组FG1可以以第二组节距GP2设置，第二组节距GP2大于第一鳍节距FP1的三倍并且小于第一鳍节距FP1的四倍。例如，图3的第二组节距GP2可以与图1的第二组节距GP2相同。在这种情况下，图3的第三鳍节距FP3可以小于图1的第一鳍节距FP3，图3的第四鳍节距FP4可以大于图1的第四鳍节距FP4。
在一些实施例中，图3中的分隔各个第一鳍组FG1的第一场绝缘膜110的宽度FW1可以大于图1中的分隔各个第一鳍组FG1的第一场绝缘膜110的宽度FW1。
图5是根据一些实施例的半导体器件的布局图。图6是沿图5的线C1-C1和线C2-C2截取的截面图。图7是沿图5的线D1-D1和线D2-D2截取的截面图。为了便于描述，将仅简要描述或省略上面已经针对图1和图2描述的部分。
参照图5至图7，根据一些实施例的半导体器件还可以包括第一栅电极130、第一栅极介电膜120、第一栅极间隔物135、第一源极/漏极区140、第一层间绝缘膜150、第二栅电极230、第二栅极介电膜220、第二栅极间隔物235、第二源极/漏极区240和第二层间绝缘膜250。
第一栅电极130可以形成在第一鳍F1至第六鳍F6上。第一栅电极130可以在与第一鳍F1至第六鳍F6相交的方向上延长。例如，第一栅电极130可以沿第一方向X1延伸。
第二栅电极230可以形成在第七鳍F7至第十三鳍F13上。第二栅电极230可以在与第七鳍F7至第十三鳍F13相交的方向上延长。例如，第二栅电极230可以沿第三方向X2延伸。
第一栅电极130和第二栅电极230可以包括导电材料。在一些实施例中，第一栅电极130和第二栅电极230可以以相同层级形成。例如，第一栅电极130和第二栅电极230可以具有相同的材料构造。
第一栅极介电膜120可以布置在第一鳍F1至第六鳍F6与第一栅电极130之间。例如，第一栅极介电膜120可以沿着第一鳍F1至第六鳍F6中的每个鳍的侧壁和上表面延伸。在一些实施例中，第一栅极介电膜120也可以布置在第一场绝缘膜110与第一栅电极130之间。例如，第一栅极介电膜120可以进一步沿着第一场绝缘膜110的上表面延伸。
第二栅极介电膜220可以布置在第七鳍F7至第十三鳍F13与第二栅电极230之间。例如，第二栅极介电膜220可以沿着相应的第七鳍F7至第十三鳍F13的侧壁和上表面延伸。在一些实施例中，第二栅极介电膜220也可以布置在第二场绝缘膜115与第二栅电极230之间。例如，第二栅极介电膜220可以进一步沿着第二场绝缘膜115的上表面延伸。
第一栅极介电膜120和第二栅极介电膜220可以包括例如氧化硅、氮氧化硅、氮化硅和介电常数高于氧化硅的介电常数的高k材料中的至少一种。
根据一些实施例的半导体器件还可以包括第一界面膜125和第二界面膜225。第一界面膜125可以布置在第一鳍Fl至第六鳍F6与第一栅极介电膜120之间，第二界面膜225可以布置在第七鳍F7至第十三鳍F13与第二栅极介电膜220之间。
第一栅极间隔物135可以沿着第一栅电极130的两个侧壁延伸。第二栅极间隔物235可以沿着第二栅电极230的两个侧壁延伸。
第一源极/漏极区140可以形成在第一鳍F1至第六鳍F6中。第二源极/漏极区240可以形成在第七鳍F7至第十三鳍F13中。
第一层间绝缘膜150可以形成在衬底100的第一区域I上。第一层间绝缘膜150可以覆盖第一场绝缘膜110、第一源极/漏极区140和第一栅极间隔物135。
第二层间绝缘膜250可以形成在衬底100的第二区域II上。第二层间绝缘膜250可以覆盖第二场绝缘膜115、第二源极/漏极区240和第二栅极间隔物235。
在下文中，将参照图8至图17描述根据一些实施例的半导体器件。图8是示出根据一些实施例的用于制造半导体器件的方法的概念图。图9至图17是根据图8的用于制造半导体器件的方法的中间阶段图。为了便于描述，将仅简要描述或省略上面已经相对于图1和图2描述的部分。
如图8至图17所示，根据一些实施例的用于制造半导体器件的方法可以包括使用第一芯模(mandrel)图案300和第二芯模图案400执行自对准四重图案化(SAQP)工艺。例如，可以使用第一芯模图案300和第二芯模图案400形成第一上部间隔物310和第二上部间隔物410；可以使用第一上部间隔物310和第二上部间隔物410形成第一下部间隔物320和第二下部间隔物420；可以使用第一下部间隔物320和第二下部间隔物420形成多个第一鳍组FG1和多个第二鳍组FG2。
详细地，参照图8和图9，可以在衬底100上顺序地形成硬掩模膜500和牺牲膜510。随后，可以在第一区域I上形成多个第一芯模图案300，并且可以在第二区域II上形成多个第二芯模图案400。第一芯模图案300和第二芯模图案400可以形成在例如牺牲膜510上。
例如，硬掩模膜500的多个层可以包括含硅材料(例如，氧化硅、氮氧化硅、氮化硅、TEOS(四乙基原硅酸酯)或多晶硅)、含碳材料(例如，ACL(非晶碳层)或SOH(旋涂硬掩模))或金属中的至少一种。
在一些实施例中，硬掩模膜500可以由多层膜形成。例如，多层膜的下层可以由氮化硅层形成，其中间层可以由氧化硅形成，其上层可以由多晶硅形成。下层可以进一步包括例如氮化硅下方的薄氧化硅。然而，这仅是示例，并且本公开的技术概念不限于此。
牺牲膜510可以包括例如多晶硅、非晶碳层(ACL)或旋涂硬掩模(SOH)。
第一芯模图案300和第二芯模图案400的形成可以通过例如光刻工艺来执行。例如，第一芯模图案300和第二芯模图案400可以是其上转印有光刻胶的图案。
在一些实施例中，第一芯模图案300之间的节距可以小于第二芯模图案400之间的节距。例如，第二芯模图案400可以以第一芯模节距MP1设置，第一芯模图案300可以以小于第一芯模节距MP1的第二芯模节距MP2设置。
在一些实施例中，如图8所示，可以将第一芯模节距MP1确定为第一鳍节距FP1的四倍，并且可以将第二芯模节距MP2确定为小于第一鳍节距FP1的四倍。例如，第二芯模节距MP2可以被确定为大于第一鳍节距FP1的三倍并且小于第一鳍节距FP1的四倍。
在一些实施例中，第一芯模图案300的宽度AW1可以与第二芯模图案400的宽度AW2相同。
参照图8和图10，可以在第一芯模图案300的两个侧壁上形成第一上部间隔物310，并且可以在第二芯模图案400的两个侧壁上形成第二上部间隔物410。
例如，可以形成沿第一芯模图案300的侧壁和上表面、第二芯模图案400的侧壁和上表面以及牺牲膜510的上表面延伸的第一间隔物膜。可以通过例如原子层沉积(ALD)、化学气相沉积(CVD)等形成第一间隔物膜。随后，可以执行各向异性蚀刻工艺。因此，可以在第一芯模图案300的两个侧壁上形成第一上部间隔物310，并且可以在第二芯模图案400的两个侧壁上形成第二上部间隔物410。第一上部间隔物310和第二上部间隔物410可以包括例如氧化硅、氮化硅、氮氧化硅及它们的组合中的至少一种。
可以适当地调节第一上部间隔物310的宽度BW1以形成第一鳍组FG1和第一虚设鳍组DFG1。类似地，可以适当地调节第二上部间隔物410的宽度BW2以形成第二鳍组FG2和第二虚设鳍组DFG2。在一些实施例中，第一上部间隔物310的宽度BW1可以与第二上部间隔物410的宽度BW2相同。
随后，参照图11，可以去除牺牲膜510上的第一芯模图案300和第二芯模图案400。
参照图8和图12，可以使用第一上部间隔物310和第二上部间隔物410作为蚀刻掩模来图案化牺牲膜510。因此，可以在第一区域I的硬掩模膜500上形成第一牺牲图案510P1，并且可以在第二区域II的硬掩模膜500上形成第二牺牲图案510P2。即，第一牺牲图案510P1可以是其上转印有第一上部间隔物310的图案，第二牺牲图案510P2可以其上转印有第二上部间隔物410的图案。在形成第一牺牲图案510P1和第二牺牲图案510P2之后，可以去除第一上部间隔物310和第二上部间隔物410。
参照图8和图13，可以在第一牺牲图案510P1的两个侧壁上形成第一下部间隔物320，并可以在第二牺牲图案510P2的两个侧壁上形成第二下部间隔物420。
例如，可以形成沿第一牺牲图案510P1的侧壁和上表面、第二牺牲图案510P2的侧壁和上表面以及牺牲膜510的上表面延伸的第二间隔物膜。随后，可以执行各向异性蚀刻工艺。因此，可以在第一牺牲图案510P1的两个侧壁上形成第一下部间隔物320，并可以在第二牺牲图案510P2的两个侧壁上形成第二下部间隔物420。第一下部间隔物320和第二下部间隔物420可以包括例如氧化硅、氮化硅、氮氧化硅和它们的组合中的至少一种。
可以适当地调节第一下部间隔物320的宽度CW1以形成第一鳍组FG1和第一虚设鳍组DFG1。类似地，可以适当地调节第二下部间隔物420的宽度CW2以形成第二鳍组FG2和第二虚设鳍组DFG2。在一些实施例中，第一下部间隔物320的宽度CW1可以与第二下部间隔物420的宽度CW2相同。
随后，参照图14，可以去除硬掩模膜500上的第一牺牲图案510P1和第二牺牲图案510P2。
随后，参照图15，可以使用第一牺牲图案510P1和第二牺牲图案510P2作为蚀刻掩模来图案化硬掩模膜500。因此，可以在第一区域I的衬底100上形成第一硬掩模图案500P1，并且可以在第二区域II的衬底100上形成第二硬掩模图案500P2。
在形成第一硬掩模图案500Pl和第二硬掩模图案500P2之后，可以去除第一下部间隔物320和第二下部间隔物420。
参照图8和图16，可以使用第一硬掩模图案500P1和第二硬掩模图案500P2作为蚀刻掩模来图案化衬底100。因此，可以在衬底100上形成多个鳍F1至F13以及DF1至DF4。
在一些实施例中，形成在衬底100的第一区域I上的多个鳍F1至F6和DF1、DF2可以分为多个第一鳍组FG1和多个第一虚设鳍组DFG1。每个第一鳍组FG1可以由多个鳍组成。在一些实施例中，每个第一鳍组FG1可以包括两个鳍。在一些实施例中，如图8所示，第一鳍组FG1可以形成在与第一芯模图案300交叠的区域中。
在一些实施例中，第一鳍组FGl可以是节距与相邻于其两侧的鳍的节距相同的一组鳍。例如，第一鳍组FG1中的第一鳍F1可以设置成与和其相邻的第二虚设鳍DF2和第二鳍F2两者都相距第三鳍节距FP3。另外，例如，如图所示，第一鳍组FG1中的第二鳍F2可以设置成与和其相邻的第一鳍F1和第一虚设鳍DF1两者都相距第三鳍节距FP3。
每个第一虚设鳍组DFG1可以布置在相应的第一鳍组FG1之间。例如，多个第一鳍组FG1和多个第一虚设鳍组DFG1可以沿第一方向X1交替地布置。在一些实施例中，如图8所示，第一虚设鳍组DFG1可以形成在不与第一芯模图案300交叠的区域中。
在一些实施例中，第一虚设鳍组DFG1可以是节距不同于与其相邻的两侧的鳍的节距的一组鳍。例如，如图16所示，第一虚设鳍组DFG1中的第一虚设鳍DF1可以设置成与和其一侧相邻的第二鳍F2相距第三鳍节距FP3，并且可以设置成与和其另一侧相邻的第二虚设鳍F2相距第五鳍节距FP5，第五鳍节距FP5小于第三鳍节距FP3。另外，例如，如图所示，第一虚设鳍组DFG1中的第二虚设鳍DF2可以设置成与和其一侧相邻的第一虚设鳍DF1相距第五鳍节距FP5，并且可以设置成与和其另一侧相邻的第三鳍F3相距第三鳍节距FP3。
由于构成第一虚设鳍组DFG1的各个鳍DF1和DF2与其两侧的鳍的节距不同，因此在从第一下部间隔物320转印的工艺期间可能发生负载效应。与此不同，由于构成第一鳍组FG1的各个鳍F1至F6与其两侧的鳍的节距相同，因此在从第一下部间隔物320转印的工艺中不会发生负载效应。
可以将形成在衬底100的第二区域II上的多个鳍F7至F13、DF3和DF4分为多个第二鳍组FG2和多个第二虚设鳍组DFG2。每个第二鳍组FG2可以由多个鳍组成。在一些实施例中，每个第二鳍组FG2可以包括三个以上的鳍。每个第二虚设鳍组DFG2可以布置在相应的第二鳍组FG2之间。例如，多个第二鳍组FG2和多个第二虚设鳍组DFG2可以沿第三方向X2交替地布置。
形成在衬底100的第二区域II上的多个鳍F7至F13、DF3和DF4可以以相同的节距设置。例如，如图16所示，第七至第九鳍F7至F9、第三虚设鳍DF3、第四虚设鳍DF4和第十鳍F10都可以以第一鳍节距FP1设置。由于形成在衬底100的第二区域II上的各个鳍F7至F13、DF3和DF4与其两侧的鳍具有相同的节距，因此在从第二下部间隔物420转印的工艺中不会发生负载效应。
在一些实施例中，第一鳍组FG1中的鳍可以以等于或小于第一鳍节距FP1的节距设置。例如，如图所示，第三鳍节距FP3可以与第一鳍节距FP1相同。
在形成多个鳍F1至F13和DF1至DF4之后，可以去除第一硬掩模图案500P1和第二硬掩模图案500P2。
参照图8和图17，可以去除第一虚设鳍组DFG1和第二虚设鳍组DFG2。可以通过例如鳍切割工艺来去除第一虚设鳍组DFG1和第二虚设鳍组DFG2。
如上所述，由于在从第一下部间隔物320转印第一鳍组FGl的工艺中不会发生负载效应，所以形成在第一区域I上的鳍的宽度可以彼此相同。例如，第一鳍F1至第三鳍F3各自的宽度W1至W3可以彼此相同。
另外，如上所述，由于在从第二下部间隔物420转印第二鳍组FG2的工艺中不会发生负载效应，所以形成在第二区域II上的鳍的宽度可以彼此相同。例如，第七鳍F7、第八鳍F8、第九鳍F9和第十鳍F10各自的宽度W7、宽度W8、宽度W9和宽度W10可以彼此相同。
另外，在一些实施例中，由于第一下部间隔物320的宽度CW1可以与第二下部间隔物420的宽度CW2相同，因此形成在第一区域I上的鳍的宽度可以与形成在第二区域II上的鳍的宽度。例如，第一鳍F1、第二鳍F2和第三鳍F3各自的宽度W1、宽度W2和宽度W3可以与第七鳍F7的宽度W7相同。
随后，参照图1，可以在衬底100上形成第一场绝缘膜110和第二场绝缘膜115。例如，第一场绝缘膜110可以形成在衬底100的第一区域I上以覆盖第一鳍F1至第六鳍F6的侧表面，第二场绝缘膜115可以形成在衬底100的第二区域II上以覆盖第七鳍F7至第十三鳍F13的侧表面。
随后，执行对第一场绝缘膜110的上部和第二场绝缘膜115的上部的凹陷工艺，并且可以暴露第一鳍F1至第六鳍F6的上部以及第七鳍F7至第十三鳍F13的上部。凹陷工艺可以包括例如选择性蚀刻工艺。因此，第一场绝缘膜110可以覆盖第一鳍F1至第六鳍F6的至少一些侧壁。另外，第二场绝缘膜115可以覆盖第七鳍F7至第十三鳍F13的至少一些侧壁。
根据一些实施例的用于制造半导体器件的方法可以提供具有减小的单元尺寸而不受负载效应影响的半导体器件。例如，形成在衬底100的第一区域I上的第一鳍组FG1的第一组节距GP1的第一鳍节距FP1可以减小四倍。因此，可以减小包括第一鳍组FG1的单元的尺寸。另外，由于构成第一鳍组FG1的鳍(例如，第一鳍F1和第二鳍F2)可以在不受负载效应影响的情况下制造，因此能够防止由于负载效应导致的CD(临界尺寸；例如，W1和W2)的增加。例如，第一鳍F1的宽度W1和第二鳍F2的宽度W2可以与第七鳍F7的宽度W7相同。结果，可以有效地抑制包括第一鳍组FG1的单元的短沟道效应(SCE)，并且可以提供具有改善的操作性能的半导体器件。
图18是示出根据一些实施例的用于制造半导体器件的方法的概念图。为了便于描述，将仅简要描述或省略已经参照图1至图17描述的部分。
参照图18，在根据一些实施例的制造半导体器件的方法中，第一鳍组FG1可以形成在不与第一芯模图案300交叠的区域中，并且第一虚设鳍组DFG1可以形成在与第一芯模图案300交叠的区域中。
在一些实施例中，第一芯模图案300的宽度AW3可以小于第二芯模图案400的宽度AW3。因此，第一虚设鳍DF1可以设置成与和其一侧相邻的第二鳍F2相距第三鳍节距FP3，并且可以设置成与和其另一侧相邻的第二虚设鳍DF2相距第五鳍节距FP5，第五鳍节距FP5小于第三鳍节距FP3。另外，第二虚设鳍DF2可以设置成和与其一侧相邻的第一虚设鳍DF1相距第五鳍节距FP5，并且可以设置成与和其另一侧相邻的第三鳍F3相距第三鳍节距FP3。
然而，在一些实施例中，第一鳍组FG1可以由与和其相邻的两侧的鳍具有相同节距的鳍构成。例如，第一鳍F1可以设置成与和其相邻的第二虚设鳍DF2和第二鳍F2两者都相距第三鳍节距FP3。另外，例如，第二鳍F2可以设置成与和其相邻的第一鳍F1和第一虚设鳍DF1两者都相距第三鳍节距FP3。
在一些实施例中，第三鳍节距FP3可以与第一鳍节距FP1相同。在一些实施例中，第一上部间隔物310的宽度BW3可以与第二上部间隔物410的宽度BW2相同。在一些实施例中，第一下部间隔物320的宽度CW3可以与第二下部间隔物420的宽度CW2相同。
图19是示出根据一些实施例的用于制造半导体器件的方法的概念图。为了便于描述，将仅简要描述或省略已经参照图1至图17描述的部分。
参照图19，在根据一些实施例的制造半导体器件的方法中，第一芯模图案300的宽度AW4可以小于第二芯模图案400的宽度AW2。
在一些实施例中，可以适当地调节第一上部间隔物310的宽度BW4以形成第一鳍组FG1和第一虚设鳍组DFG1。例如，第一上部间隔物310的宽度BW4可以小于第二上部间隔物410的宽度BW2。
结果，第一鳍组FG1可以由与和其相邻的两侧的鳍具有相同节距的鳍构成。例如，第一鳍F1可以设置成与和其相邻的第二虚设鳍DF2和第二鳍F2两者都相距第六鳍节距FP6。另外，例如，第二鳍F2可以设置成与和其相邻的第一鳍F1和第一虚设鳍DF1两者都相距第六鳍节距FP6。
然而，第一虚设鳍组DFG1可以由与和其相邻的两侧的鳍具有不同节距的鳍构成。例如，第一虚设鳍DF1可以设置成与第二鳍F2相距第六鳍节距FP6，并且可以设置成与第二虚设鳍DF2相距第七鳍节距FP7，第七鳍节距FP7大于第六鳍节距FP6。另外，例如，第二虚设鳍DF2可以设置成与第一虚设鳍DF1相距第七鳍节距FP7，并且可以设置成与第三鳍F3相距第六鳍节距FP6。
在一些实施例中，第六鳍节距FP6可以小于第一鳍节距FP1。因此，可以提供包括具有进一步减小的鳍节距的鳍的半导体器件。在一些实施例中，第一下部间隔物320的宽度CW4可以与第二下部间隔物420的宽度CW2相同。
图20是示出根据一些实施例的用于制造半导体器件的方法的概念图。为了便于描述，将仅简要描述或省略已经参照图1至图18描述的部分。
参照图20，在根据一些实施例的制造半导体器件的方法中，第一芯模图案300的宽度AW5可以大于第二芯模图案400的宽度AW2。
在一些实施例中，第一鳍组FG1可以形成在不与第一芯模图案300交叠的区域中，并且第一虚设鳍组DFG1可以形成在与第一芯模图案300交叠的区域中。
在一些实施例中，可以适当地调节第一上部间隔物310的宽度BW5以形成第一鳍组FG1和第一虚设鳍组DFG1。例如，第一上部间隔物310的宽度BW5可以小于第二上部间隔物410的宽度BW2。
结果，第一鳍组FG1可以由与和其相邻的两侧的鳍具有相同节距的鳍构成。例如，第一鳍F1可以设置成与和其相邻的第二虚设鳍DF2和第二鳍F2两者都相距第八鳍节距FP8。另外，例如，第二鳍F2可以设置成和与其相邻的第一鳍F1和第一虚设鳍DF1两者都相距第八鳍节距FP8。
然而，第一虚设鳍组DFG1可以由与其相邻的两侧的鳍具有不同节距的鳍构成。例如，第一虚设鳍DF1可以设置成与第二鳍F2相距第八鳍节距FP8，并且可以设置成与第二虚设鳍DF2相距第九鳍节距FP9，第九鳍节距FP9大于第八鳍节距FP8。另外，例如，第二虚设鳍DF2可以设置成与第一虚设鳍DF1相距第九鳍节距FP9，并且可以设置成与第三鳍F3相距第八鳍节距FP8。
在一些实施例中，第八鳍节距FP8可以小于第一鳍节距FP1。因此，可以提供包括具有进一步减小的鳍节距的鳍的半导体器件。在一些实施例中，第一下部间隔物320的宽度CW5可以与第二下部间隔物420的宽度CW2相同。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是仅在一般和描述性意义上使用和解释它们，而不是出于限制的目的。在某些情况下，在提交本申请之时，对于本领域普通技术人员而言显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离如所附权利要求书中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括第一区域和第二区域；
多个第一鳍组，所述多个第一鳍组在所述第一区域上沿第一方向彼此间隔开，所述多个第一鳍组中的每个第一鳍组包括彼此相邻并且在与所述第一方向相交的第二方向上纵长地延伸的第一鳍和第二鳍；以及
第三鳍、第四鳍和第五鳍，所述第三鳍、所述第四鳍和所述第五鳍在所述第二区域上沿第三方向彼此间隔开，所述第三鳍、所述第四鳍和所述第五鳍在与所述第三方向相交的第四方向上纵长地延伸，
其中，所述第三鳍与所述第四鳍并且所述第四鳍与所述第五鳍分别以第一鳍节距定位，
其中，所述第一鳍与所述第二鳍以等于或小于所述第一鳍节距的第二鳍节距定位，
其中，所述多个第一鳍组中的相邻的第一鳍组以第一组节距定位，所述第一组节距大于所述第一鳍节距的三倍且小于所述第一鳍节距的四倍，并且
其中，所述第一鳍和所述第二鳍中的每一者的宽度与所述第三鳍的宽度相同。
2.根据权利要求1所述的半导体器件，其中，所述第三鳍、所述第四鳍和所述第五鳍具有相同的宽度。
3.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述第二区域上的第六鳍，所述第六鳍沿所述第三方向与所述第五鳍相邻并沿所述第四方向纵长地延伸，所述第五鳍与所述第六鳍以第三鳍节距定位，所述第三鳍节距是所述第一鳍节距的n倍，其中，n是等于或大于2的自然数。
4.根据权利要求3所述的半导体器件，其中，所述第三鳍节距是所述第一鳍节距的三倍。
5.根据权利要求1所述的半导体器件，其中，所述第三鳍、所述第四鳍和所述第五鳍构成沿所述第三方向布置的第二鳍组，并且多个所述第二鳍组沿所述第三方向布置。
6.根据权利要求5所述的半导体器件，其中，所述多个第二鳍组中的相邻的第二鳍组以第二组节距定位，所述第二组节距是所述第一鳍节距的m倍，其中，m是等于或大于4的自然数。
7.根据权利要求1所述的半导体器件，所述半导体器件还包括：
位于所述第一区域上的第一场绝缘膜，所述第一场绝缘膜覆盖所述第一鳍和所述第二鳍中的每个鳍的侧壁的至少一部分；以及
位于所述第二区域上的第二场绝缘膜，所述第二场绝缘膜覆盖所述第三鳍、所述第四鳍和所述第五鳍中的每个鳍的侧壁的至少一部分。
8.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第一栅电极，所述第一栅电极在所述第一鳍和所述第二鳍上沿所述第一方向延伸；以及
第二栅电极，所述第二栅电极在所述第三鳍、所述第四鳍和所述第五鳍上沿所述第三方向延伸。
9.根据权利要求1所述的半导体器件，其中，所述第一鳍节距是30nm或更小。
10.根据权利要求1所述的半导体器件，其中，所述第三鳍的宽度是10nm或更小。
11.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括第一区域和第二区域；
多个第一鳍组，所述多个第一鳍组在所述第一区域上沿第一方向彼此间隔开，所述多个第一鳍组中的每个第一鳍组包括彼此相邻并且在与所述第一方向相交的第二方向上纵长地延伸的第一鳍和第二鳍；以及
多个第二鳍组，所述多个第二鳍组在所述第二区域上沿第三方向彼此间隔开，所述多个第二鳍组中的每个第二鳍组包括彼此相邻并且在与所述第三方向相交的第四方向上纵长地延伸的第三鳍、第四鳍和第五鳍；
其中，所述第三鳍与所述第四鳍并且所述第四鳍与所述第五鳍分别以第一鳍节距定位，
其中，所述多个第二鳍组中的相邻的第二鳍组以第一组节距定位，所述第一组节距是所述第一鳍节距的m倍，其中，m是大于或等于4的自然数，
其中，所述多个第一鳍组中的相邻的第一鳍组以第二组节距定位，所述第二组节距大于所述第一鳍节距的三倍且小于所述第一鳍节距的四倍，并且
其中，所述第一鳍和所述第二鳍中的每一者的宽度与所述第三鳍的宽度相同。
12.根据权利要求11所述的半导体器件，所述半导体器件还包括：
位于所述第一区域上的第一场绝缘膜，所述第一场绝缘膜将所述多个第一鳍组中的相邻的第一鳍组分隔开；以及
位于所述第二区域上的第二场绝缘膜，所述第二场绝缘膜将所述多个第二鳍组中的相邻的第二鳍组分隔开。
13.根据权利要求12所述的半导体器件，所述半导体器件还包括：
第一栅电极，所述第一栅电极在所述第一鳍和所述第二鳍以及所述第一场绝缘膜上沿所述第一方向延伸；以及
第二栅电极，所述第二栅电极在所述第三鳍、所述第四鳍、所述第五鳍和所述第二场绝缘膜上沿所述第三方向延伸。
14.根据权利要求12所述的半导体器件，其中，所述第一鳍与所述第二鳍以等于所述第一鳍节距的第二鳍节距定位，所述多个第一鳍组中相邻的第一鳍组之间的所述第一场绝缘膜的宽度小于所述多个第二鳍组中的相邻的第二鳍组之间的所述第二场绝缘膜的宽度。
15.根据权利要求11所述的半导体器件，其中，所述第一鳍与所述第二鳍以小于所述第一鳍节距的第二鳍节距设置。
16.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括第一区域和第二区域；
第一鳍、第二鳍和第三鳍，所述第一鳍、所述第二鳍和所述第三鳍在所述第一区域上沿第一方向彼此间隔开，所述第一鳍、所述第二鳍和所述第三鳍在与所述第一方向相交的第二方向上纵长地延伸；以及
第四鳍、第五鳍和第六鳍，所述第四鳍、所述第五鳍和所述第六鳍在所述第二区域上沿第三方向彼此间隔开，所述第四鳍、所述第五鳍和所述第六鳍在与所述第三方向相交的第四方向上纵长地延伸，
其中，所述第四鳍与所述第五鳍以第一鳍节距定位，
其中，所述第五鳍与所述第六鳍以第二鳍节距定位，所述第二鳍节距是所述第一鳍节距的n倍，其中，n是等于或大于2的自然数，
其中，所述第一鳍与所述第二鳍以等于或小于所述第一鳍节距的第三鳍节距定位，
其中，所述第二鳍与所述第三鳍以大于所述第一鳍节距的两倍并且小于所述第一鳍节距的三倍的第四鳍节距定位，并且
其中，所述第一鳍、所述第二鳍和所述第三鳍中的每一者的宽度与所述第四鳍的宽度相同。
17.根据权利要求16所述的半导体器件，所述第四鳍、所述第五鳍和所述第六鳍均具有相同的宽度。
18.根据权利要求16所述的半导体器件，其中，所述第四鳍节距小于所述第二鳍节距。
19.根据权利要求18所述的半导体器件，其中，所述第三鳍节距与所述第一鳍节距相同。
20.根据权利要求18所述的半导体器件，其中，所述第二鳍节距是所述第一鳍节距的三倍。
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