KR100745881B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 3차원 리세스 채널 구조를 매립하는 하부 게이트 전극을 제 1 하부 게이트 도전층, 제 1 하부 게이트 도전층을 지지하는 백본(Backbone) 절연막 및 제 2 하부 게이트 도전층의 적층 구조로 형성하도록 반도체 소자를 설계함으로써, 3차원 리세스 채널 구조의 토폴러지 특성(Topological characteristic)에 의해 리세스 채널 구조 내에 생기는 심(Seam)과 후속 열 처리 공정으로 심의 이동현상을 최소화하여 소자의 동작 특성을 향상시킬 수 있는 기술이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 단면 사진.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도.
도 4a 내지 4f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
210, 410, 410: 반도체 기판
220, 420, 420: 소자 분리 구조
425: 제 2 리세스
240, 440, 440: 리세스 채널 구조
260, 360, 460: 게이트 절연막
263, 463, 463: 제 1 하부 게이트 도전층
250, 450, 450: 절연막
267, 467, 467: 제 2 하부 게이트 도전층
470: 하부 게이트 도전층
375, 475, 475: 하부 게이트 전극
480: 상부 게이트 도전층
385, 485, 485: 상부 게이트 전극
293, 493, 493: 게이트 전극
490: 게이트 하드 마스크층
295, 495, 495: 게이트 하드 마스크층 패턴
397, 397, 497: 게이트 구조물
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 3차원 리세스 채널 구조를 매립하는 하부 게이트 전극을 제 1 하부 게이트 도전층, 제 1 하부 게이트 도전층을 지지하는 백본(Backbone) 절연막 및 제 2 하부 게이트 도전층의 적층 구조로 형성하도록 반도체 소자를 설계함으로써, 3차원 리세스 채널 구조의 토폴러지 특성(Topological characteristic)에 의해 리세스 채널 구조 내에 생기는 심(Seam)과 후속 열 처리 공정으로 심의 이동현상을 최소화하여 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 디자인 룰의 감소로 인한 단 채널 효과(Short channel effect)에 관한 문제는 점차 극복하기 어려워졌다. 따라서, 셀 트랜지스터의 채널 길이를 늘이기 위하여 핀 형 트랜지스터와 3차원 리세스 트랜지스터와 같은 다중 채널 필 드 효과 트랜지스터(Multi-channel Field Effect Transistor 이하 "McFET"이라 함)가 제안되었다.
도 1은 3차원 리세스 채널 구조를 갖는 반도체 소자의 단면 사진을 도시한다. 여기서, 3차원 리세스 채널 구조 내에 발생 된 심(Seam)을 확인할 수 있다. 특히, 3차원 리세스 채널 구조 상부에 게이트 도전층을 형성할 때, 3차원 리세스 채널 구조의 토폴러지 특성(Topological characteristic)에 의해 리세스 채널 구조 내에 심(Seam)이 발생한다.
그러나, 이러한 심은 후속 열처리 공정 시 보이드(Void)로 변환되고 게이트 절연막으로 이동하여 게이트 절연막이 두꺼워지는 효과와, 보이드 끝 부분의 뾰족한 결정 경계(Grain boundary)에 의해 스트레스 유도 누설 전류(Stress induced leakage current)와 전기장 집중(Electric field crowding)과 같은 원하지 효과를 발생시킨다. 결국, 3차원 리세스 채널 구조에서는 소자의 채널 기능이 상실되거나 문턱 전압이 바뀌는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 3차원 리세스 채널 구조를 매립하는 하부 게이트 전극을 제 1 하부 게이트 도전층, 제 1 하부 게이트 도전층을 지지하는 백본(Backbone) 절연막 및 제 2 하부 게이트 도전층의 적층 구조로 형성하도록 반도체 소자를 설계하여 3차원 리세스 채널 구조의 토폴러지 특성(Topological characteristic)에 의해 리세스 채널 구조 내에 생기는 심(Seam)과 후속 열 처리 공정으로 심의 이동현상을 최소화하여 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 제 1 실시 예에 따른 반도체 소자는,
반도체 기판 내에 형성되며, 활성 영역을 정의하는 소자 분리 구조와, 활성 영역의 반도체 기판 내에 위치한 리세스 채널 구조와, 리세스 채널 구조를 포함한 활성 영역 상부에 위치한 게이트 절연막과, 리세스 채널 구조를 매립하며, 게이트 영역의 게이트 절연막 상부에 위치한 제 1 하부 게이트 도전층, 상기 제 1 하부 게이트 도전층을 지지하는 백본(Backbone) 절연막 및 제 2 하부 게이트 도전층의 적층 구조인 하부 게이트 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 제 2 실시 예에 따른 반도체 소자는,
엔모오스(NMOS) 영역과 피모오스(PMOS) 반도체 기판 내에 형성되며, 활성 영역을 정의하는 소자 분리 구조와, 활성 영역의 반도체 기판 내에 위치한 벌브 형(Bulb type) 리세스 채널 구조와, 벌브 형 리세스 채널 구조를 포함한 활성 영역 상부에 위치한 게이트 절연막과, 벌브 형 리세스 채널 구조를 매립하며, 게이트 영역의 게이트 절연막 상부에 위치한 하부 게이트 전극을 포함하되, 하부 게이트 전극은 불순물이 도핑된 폴리실리콘층으로 형성된 제 1 하부 게이트 도전층과, 제 1 하부 게이트 도전층을 지지하는 백본(Backbone) 절연막과, 피모오스 영역과 엔모오스 영역에 각각 다른 불순물이 도핑된 폴리실리콘층으로 형성된 제 2 하부 게이트 도전층의 적층 구조인 것을 특징으로 한다.
그리고, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
활성 영역을 정의하는 소자 분리 구조가 구비된 반도체 기판에 리세스 채널 구조를 형성하는 단계와, 리세스 채널 구조를 포함한 반도체 기판과 소자 분리 구조 상부에 하부 게이트 도전층을 형성하되, 하부 게이트 도전층은 제 1 하부 게이트 도전층, 백본(Backbone) 절연막 및 제 2 하부 게이트 도전층의 적층 구조로 형성하는 단계와, 하부 게이트 도전층 상부에 상부 게이트 도전층 및 게이트 하드 마스크층을 형성하는 단계와, 게이트 마스크로 게이트 하드 마스크층, 상부 게이트 도전츰 및 하부 게이트 도전층을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 단면도이다. 소자 분리 구조(220)는 반도체 기판(210) 내에 형성되어 활성 영역을 정의한다. 3차원 리세스 채널 구조(240)는 활성 영역의 반도체 기판(210) 내에 위치하고, 게이트 절연막(260)은 3차원 리세스 채널 구조(240)를 포함한 활성 영역 상부에 위치하며, 하부 게이트 전극(275)은 3차원 리세스 채널 구조(240)를 매립하며 게이트 영역의 게이트 절연막(260) 상부에 위치한다. 이때, 하부 게이트 전극(275)은 제 1 하부 게이트 도전층(263), 제 1 하부 게이트 도전층(263)을 지지하는 백본(Backbone) 절연막(250) 및 제 2 하부 게이트 도전층(267)의 적층 구조로 이루어진다. 여기서, 제 1 하부 게이트 도전층(263)은 불순물이 도핑된 폴리실리콘층으로 형성하는 것이 바람직하다. 본 발명의 일 실시 예에 따르면, 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것이 바람직하다. 또한, 백본 절연막(250)은 산화막으로 형성하는 것이 바람직하다. 한편, 제 2 하부 게이트 도전층(267)은 불순물이 도핑된 폴리실리콘층으로 형성하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 2 하부 게이트 도전층(267)에 도핑된 불순물은 보론(B) 또는 인(P)이며, 그 농도는 각각 5.0E15 ions/cm3 내지 5.0E16 ions/cm3과 1.0E15 ions/cm3 내지 7.0E15 ions/cm3인 것이 바람직하다. 게이트 구조물(297)은 게이트 하드 마스크층 패턴(295)과 게이트 전극(293)의 적층 구조로 게이트 영역의 3차원 리세스 채널 구조(240) 상부에 위치한다. 여기서, 게이트 전극(293)은 하부 게이트 전극(275)과 상부 게이트 전극(285)의 적층 구조인 것이 바람직하다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자를 도시한 단면도이다. 여기서, 도 3(i)은 엔모오스(NMOS) 영역의 반도체 소자를 도시한 단면도이고, 도 3(ii)은 피모오스(PMOS) 영역의 반도체 소자를 도시한 단면도이다. 소자 분리 구조(320)는 엔모오스(NMOS) 영역과 피모오스(PMOS) 영역을 포함한 반도체 기판(310) 내에 형성되어 활성 영역을 정의한다. 벌브 형(Bulb type) 리세스 채널 구조(340)는 활성 영역의 반도체 기판(310) 내에 위치하고, 게이트 절연막(360)은 벌브 형 리세스 채널 구조(340)를 포함한 활성 영역 상부에 위치하며, 하부 게이트 전극(375)은 벌브 형 리세스 채널 구조(340)를 매립하며 게이트 영역의 게이트 절연막(360) 상부에 위치한다. 이때, 하부 게이트 전극(375)은 불순물이 도핑된 폴리실 리콘층으로 형성된 제 1 하부 게이트 도전층(363)과, 제 1 하부 게이트 도전층(363)을 지지하는 백본(Backbone) 절연막(350)과, 엔모오스 영역과 피모오스 영역에 각각 다른 불순물이 도핑된 폴리실리콘층으로 형성된 제 2 하부 게이트 도전층(367)의 적층 구조로 이루어진다. 여기서, 제 1 하부 게이트 도전층(363)에 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것이 바람직하다. 또한, 백본 절연막(350)은 산화막으로 형성하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 피모오스 영역의 제 2 하부 게이트 도전층(367)에 도핑된 불순물은 보론(B)이며, 그 농도는 각각 5.0E15 ions/cm3 내지 5.0E16 ions/cm3인 것이 바람직하다. 또한, 엔모오스 영역의 제 2 하부 게이트 도전층(367)에 도핑된 불순물은 인(P)이며, 그 농도는 1.0E15 ions/cm3 내지 7.0E15 ions/cm3인 것이 바람직하다. 게이트 구조물(397)은 게이트 하드 마스크층 패턴(395)과 게이트 전극(393)의 적층 구조로 게이트 영역의 벌브 형 리세스 채널 구조(340) 상부에 위치한다. 여기서, 게이트 전극(393)은 하부 게이트 전극(375)과 상부 게이트 전극(385)의 적층 구조인 것이 바람직하다.
도 4a 내지 4f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 여기서, 도 4a(i) 내지 4f(i)는 엔모오스(NMOS) 영역에서 반도체 소자의 제조 방법을 도시한 단면도들이고, 도 4a(ii) 내지 4f(ii)는 피모오스(PMOS) 영역에서 반도체 소자의 제조 방법을 도시한 단면도들이다. 활성 영역을 정의하는 소자 분리 구조(420)가 구비된 반도체 기판(410) 상부에 하드 마스크층(미도시)을 형성한다. 다음으로, 하드 마스크층 상부에 감광막(미도시)을 형성한 후, 이를 리세스 게이트 마스크(미도시)로 노광 및 현상하여 리세스 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 식각 마스크로 하드 마스크층을 식각하여 리세스 영역 하부의 반도체 기판(410)을 노출하는 리세스 영역(미도시)을 형성한다. 그 다음, 감광막 패턴을 제거한 후, 리세스 영역 하부에 노출된 반도체 기판(410)을 소정 두께 식각하여 제 1 리세스(미도시)를 형성한다. 다음으로, 제 1 리세스의 측벽에 측벽 스페이서(미도시)를 형성한 후, 측벽 스페이서와 하드 마스크층을 식각 마스크로 제 1 리세스 하부에 노출된 반도체 기판(410)을 소정 두께 식각하여 제 2 리세스(425)를 형성한다. 이때, 제 1 및 제 2 리세스(425) 내에 리세스 채널 구조(440)가 형성되며, 리세스 채널 구조(440)는 하부 리세스 채널 구조의 폭이 상부 리세스 채널 구조보다 같거나 큰 것이 바람직하다. 이후, 측벽 스페이서와 하드 마스크층을 제거하여 반도체 기판(410)을 노출한 후, 노출된 반도체 기판(410) 상부에 게이트 절연막(460)을 형성한다. 본 발명의 일 실시 예에 따르면, 리세스 채널 구조(440)를 형성하기 위한 제 1 리세스 하부에 노출된 반도체 기판(410)에 대한 식각 공정은 등방성 식각 공정으로 수행되는 것이 바람직하다.
도 4b 및 4c를 참조하면, 도 4a의 리세스 게이트 구조(440)를 포함하는 반도체 기판(410)과 소자 분리 구조(420) 상부에 제 1 하부 게이트 도전층(463)을 형성한다. 이후, 소자 분리 구조(420)와 반도체 기판(410) 상부에 제 1 및 제 2 리세 스(425)를 매립하는 백본(Backbone) 절연막(450)을 형성한다. 본 발명의 일 실시 예에 따르면, 제 1 하부 게이트 도전층(463)의 두께는 상부 리세스 채널 구조의 폭 D보다 작은 것이 바람직하다. 또한, 백본 절연막(450)은 산화막으로 형성하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 1 하부 게이트 도전층(463)은 불순물이 도핑된 폴리실리콘층으로 형성하는 것이 바람직하다. 이때, 제 1 하부 게이트 도전층(463)은 폴리실리콘층을 형성하고, 폴리실리콘층에 불순물 이온을 주입하여 형성하거나, 인-시튜(In-situ) 방법으로 Si 소스 가스와 불순물 소스 가스를 이용하여 형성한다. 또한, 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것이 바람직하다. 한편, 백본 절연막(450)은 제 1 하부 게이트 도전층(463) 형성시 발생한 제 2 리세스(425) 내에 생긴 심(Seam)의 이동을 억제할 수 있는 지지층으로 사용된다.
도 4d 내지 4f를 참조하면, 제 1 하부 게이트 도전층(463)을 노출할 때까지 백본 절연막(450)을 평탄화 식각한 후, 제 1 하부 게이트 도전층(463)과 절연막(450) 상부에 제 2 하부 게이트 도전층(467)을 형성하여 하부 게이트 도전층(470)을 형성한다. 여기서, 백본 절연막(450)에 대한 평탄화 식각 공정은 CMP 방법 또는 에치-백(Etch-back) 방법으로 수행된다. 본 발명의 일 실시 예에 따르면, 제 2 하부 게이트 도전층(467)은 불순물이 도핑된 폴리실리콘층으로 형성하는 것이 바람직하다. 즉, 제 2 하부 게이트 도전층(467)은 폴리실리콘층을 형성하고, 폴리실리콘층에 불순물 이온을 주입하여 형성하거나, 인-시튜(In-situ) 방법으로 Si 소 스 가스와 불순물 소스 가스를 이용하여 형성한다. 이때, 도핑된 불순물은 보론(B) 또는 인(P)이다. 한편, 피모오스(PMOS) 영역에서는 보론(B)을 도핑하며, 도핑된 불순물의 농도는 5.0E15 ions/cm3 내지 5.0E16 ions/cm3이다. 엔모오스(NMOS) 영역에서는 인(P)을 도핑하며, 도핑된 불순물의 농도는 1.0E15 ions/cm3 내지 7.0E15 ions/cm3이다. 다음으로, 도핑된 불순물을 폴리실리콘층으로 확산시키기 위한 급속 열처리 공정(RTA)을 수행한다. 다음으로, 하부 게이트 도전층(470) 상부에 상부 게이트 도전층(480)과 게이트 하드 마스크층(490)을 형성한 후, 게이트 마스크(미도시)를 식각 마스크로 게이트 하드 마스크층(490), 상부 게이트 도전층(480) 및 하부 게이트 도전층(470)을 패터닝하여 게이트 하드 마스크층 패턴(495)과 게이트 전극(493)의 적층 구조로 이루어진 게이트 구조물(497)을 형성한다. 본 발명의 일 실시 예에 따르면, 게이트 전극(493)은 상부 게이트 전극(485)과 하부 게이트 전극(475)의 적층 구조로 이루어진다. 이때, 상부 게이트 도전층(480)은 티타늄 질화막, 텅스텐 질화막, 텅스텐 폴리실사이드층, 티타늄 폴리사이드층, 티타늄층, 텅스텐층 또는 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 3차원 리세스 채널 구조의 토폴러지 특성(Topological characteristic)에 의해 게이트 도전층 형성 시 발생 된 심(Seam)의 이동을 억제하여 트랜지스터의 동작 특성을 향상시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (33)
- 활성 영역을 정의하는 소자 분리 구조가 구비된 반도체 기판에 리세스 채널 구조를 형성하는 단계;상기 리세스 채널 구조를 포함한 상기 반도체 기판과 상기 소자 분리 구조 상부에 하부 게이트 도전층을 형성하되, 상기 하부 게이트 도전층은 제 1 하부 게이트 도전층, 백본(Backbone) 절연막 및 제 2 하부 게이트 도전층의 적층 구조로 형성하는 단계;상기 하부 게이트 도전층 상부에 상부 게이트 도전층 및 게이트 하드 마스크층을 형성하는 단계; 및게이트 마스크로 상기 게이트 하드 마스크층, 상부 게이트 도전층 및 하부 게이트 도전층을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 리세스 채널 구조는 상부 리세스 채널 구조와 하부 리세스 채널 구조를 포함하되, 상기 하부 리세스 채널 구조의 폭이 상기 상부 리세스 채널 구조보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 리세스 채널 구조를 형성하는 단계는상기 활성 영역의 소정 부분을 식각하여 제 1 리세스를 형성하는 단계;상기 제 1 리세스의 측벽에 측벽 스페이서를 형성하는 단계;상기 측벽 스페이서를 식각 마스크로 상기 제 1 리세스 하부에 노출된 상기 반도체 기판을 식각하여 제 2 리세스를 형성하는 단계; 및상기 측벽 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3항에 있어서,상기 제 2 리세스 형성을 위한 상기 반도체 기판에 대한 식각 공정은 등방성 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 하부 게이트 도전층을 형성하는 단계는상기 리세스 채널 구조를 포함한 상기 반도체 기판 상부에 상기 제 1 하부 게이트 도전층을 형성하는 단계;상기 제 1 하부 게이트 도전층 상부에 상기 리세스 채널 구조를 매립하는 상기 백본 절연막을 형성하는 단계;상기 백본 절연막을 평탄화 식각하여 상기 제 1 하부 게이트 도전층을 노출하는 단계; 및상기 제 1 하부 게이트 도전층과 상기 백본 절연막 상부에 상기 제 2 하부 게이트 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 1 하부 게이트 도전층은 불순물이 도핑된 폴리실리콘층으로 형성하는 것을 특징으로 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 1 하부 게이트 도전층을 형성하는 단계는상기 리세스 채널 구조를 포함한 상기 반도체 기판 상부에 폴리실리콘층을 형성하는 단계; 및상기 폴리실리콘층에 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 1 하부 게이트 도전층을 형성하는 단계는 실리콘(Si) 소스 가스와 불순물 소스 가스를 이용하여 불순물이 도핑된 폴리실리콘층으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서,상기 불순물이 도핑된 폴리실리콘층 형성 공정은 인-시튜(In-situ) 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 1 하부 게이트 도전층의 두께는 상기 상부 리세스 채널 구조의 폭보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 백본 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 백본 절연막에 대한 상기 평탄화 식각 공정은 CMP 방법 또는 에치-백(Etch-back)방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 2 하부 게이트 도전층은 불순물이 도핑된 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14항에 있어서,상기 도핑된 불순물은 보론(B) 또는 인(P)이며, 그 농도는 각각 5.0E15 ions/cm3 내지 5.0E16 ions/cm3과 1.0E15 ions/cm3 내지 7.0E15 ions/cm3인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 15항에 있어서,피모오스(PMOS) 영역의 상기 제 2 하부 게이트 도전층은 보론(B)이 도핑된 상기 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 15항에 있어서,엔모오스(NMOS) 영역의 상기 제 2 하부 게이트 도전층은 인(P)이 도핑된 상기 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 2 하부 게이트 도전층을 형성하는 단계는상기 제 1 하부 게이트 도전층과 상기 백본 절연막 상부에 폴리실리콘층을 형성하는 단계; 및상기 폴리실리콘층에 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 2 하부 게이트 도전층을 형성하는 단계는 실리콘(Si) 소스 가스와 불순물 소스 가스를 이용하여 불순물이 도핑된 폴리실리콘층으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 19항에 있어서,상기 불순물이 도핑된 폴리실리콘층 형성 공정은 인-시튜(In-situ) 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 리세스 채널 구조를 포함한 상기 활성 영역 상부에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 하부 게이트 도전층에 급속 열처리 공정(RTA)을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 내에 형성되며, 활성 영역을 정의하는 소자 분리 구조;상기 활성 영역의 상기 반도체 기판 내에 위치한 리세스 채널 구조;상기 리세스 채널 구조를 포함한 상기 활성 영역 상부에 위치한 게이트 절연막; 및상기 리세스 채널 구조를 매립하며, 게이트 영역의 상기 게이트 절연막 상부에 위치한 제 1 하부 게이트 도전층, 상기 제 1 하부 게이트 도전층을 지지하는 백본(Backbone) 절연막 및 제 2 하부 게이트 도전층의 적층 구조인 하부 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 23항에 있어서,상기 리세스 채널 구조는 하부 리세스 채널 구조의 폭이 상부 리세스 구조보다 더 넓은 것을 특징으로 하는 반도체 소자.
- 제 23항에 있어서,상기 제 1 하부 게이트 도전층은 불순물이 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
- 제 25항에 있어서,상기 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것을 특징으로 하는 반도체 소자.
- 제 23항에 있어서,상기 백본 절연막은 산화막인 것을 특징으로 하는 반도체 소자.
- 제 23항에 있어서,상기 제 2 하부 게이트 도전층은 불순물이 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
- 제 28항에 있어서,상기 도핑된 불순물은 보론(B) 또는 인(P)이며, 그 농도는 각각 5.0E15 ions/cm3 내지 5.0E16 ions/cm3과 1.0E15 ions/cm3 내지 7.0E15 ions/cm3인 것을 특징으로 하는 반도체 소자.
- 제 29항에 있어서,피모오스(PMOS) 영역의 상기 제 2 하부 게이트 도전층은 상기 보론(B)이 도핑된 상기 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
- 제 29항에 있어서,엔모오스(NMOS) 영역의 상기 제 2 하부 게이트 도전층은 상기 인(P)이 도핑된 상기 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
- 제 23항에 있어서,상기 하부 게이트 전극 상부에 위치한 상부 게이트 전극과 게이트 하드 마스크층으로 이루어진 게이트 구조물을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 엔모오스(NMOS) 영역과 피모오스(PMOS) 반도체 기판 내에 형성되며, 활성 영역을 정의하는 소자 분리 구조;상기 활성 영역의 상기 반도체 기판 내에 위치한 벌브 형(Bulb type) 리세스 채널 구조;상기 벌브 형 리세스 채널 구조를 포함한 상기 활성 영역 상부에 위치한 게이트 절연막; 및상기 벌브 형 리세스 채널 구조를 매립하며, 게이트 영역의 상기 게이트 절연막 상부에 위치한 하부 게이트 전극을 포함하되,상기 하부 게이트 전극은 불순물이 도핑된 폴리실리콘층으로 형성된 제 1 하부 게이트 도전층과, 상기 제 1 하부 게이트 도전층을 지지하는 백본(Backbone) 절연막과, 피모오스 영역과 엔모오스 영역에 각각 다른 불순물이 도핑된 폴리실리콘 층으로 형성된 제 2 하부 게이트 도전층의 적층 구조인 것을 특징으로 하는 반도체 소자.
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