CN102386230A - 半导体组件及形成多位鳍状场效晶体管组件的方法 - Google Patents

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Abstract

本发明是有关于一种半导体组件及形成多位鳍状场效晶体管组件的方法。所述半导体组件包括多个组件内绝缘区以及多个半导体鳍部，其中前述组件内绝缘区具有第一高度，前述组件内绝缘区是将前述半导体鳍部沿着水平方向各自分开设置。半导体鳍部的一部分是设于前述组件内绝缘区上。此半导体组件还包括第一组件间绝缘区以及第二组件间绝缘区，且前述半导体鳍部是设于第一组件间绝缘区以及第二组件间绝缘区之间。第一组件间绝缘区以及第二组件间绝缘区的第二高度大于第一高度。

Description

半导体组件及形成多位鳍状场效晶体管组件的方法
技术领域
本发明是有关于一种半导体组件及其制造方法，特别是有关于一种鳍状场效晶体管及其制造方法。
背景技术
随着集成电路的尺寸不断缩减，不断增加对集成电路速度的要求，晶体管的尺寸必须缩小，具备的驱动电流必须更高。因此，发展出鳍状场效晶体管(Finfield-effect transistors；FinFET)。鳍状场效晶体管提高通道宽度，其通道包括形成在鳍部(fin)侧壁上的通道，以及形成在鳍部上表面上的通道。由于晶体管的驱动电流与通道宽度是成比例的，因此鳍状场效晶体管的驱动电流也会提高。
为了增大鳍状场效晶体管的通道宽度，鳍状场效晶体管可以包括多个鳍部，鳍部的末端连接至同一源极与同一漏极。在已知工艺中，多鳍状场效晶体管(multi-fin FinFET)可包括形成互为平行的多个鳍部，形成一栅极堆于前述鳍部上，以及互相连接前述鳍部的末端，以形成源极区与漏极区。之后可进行磊晶步骤以成长出半导体材料，使前述鳍部的末端互相合并为块状(block)源极与漏极区。然后，形成源极与漏极接触插塞，以连接至块状源极与漏极区。然而，此方法会遇到沟填的问题。举例而言，属于同一鳍状场效晶体管的鳍部之间的距离一般都非常小。因此，要进行沟填(gap-filling)，以将介电材料填满鳍部之间的空隙，是相当困难的。
发明内容
本发明的目的在于提供一种半导体组件及形成多位鳍状场效晶体管组件(multi-digit FinFET)的方法。
根据本发明的观点，本发明是提供一种半导体组件。此半导体组件包括多个组件内绝缘区以及多个半导体鳍部，其中前述组件内绝缘区具有第一高度，前述组件内绝缘区是将前述半导体鳍部沿着水平方向各自分开设置。半导体鳍部的一部分是设于前述组件内绝缘区上。此半导体组件还包括第一组件间绝缘区以及第二组件间绝缘区，且前述半导体鳍部是设于第一组件间绝缘区以及第二组件间绝缘区之间。第一组件间绝缘区以及第二组件间绝缘区的第二高度是大于第一高度。
根据本发明的观点，本发明还提供一种半导体组件，其至少包含：多个组件内绝缘区，其中该些组件内绝缘区具有一第一高度；多个半导体鳍部设于该些组件内绝缘区上，且该些组件内绝缘区是将该些半导体鳍部沿着水平方向各自分开设置；以及一第一组件间绝缘区以及一第二组件间绝缘区，该些半导体鳍部是设于该第一组件间绝缘区以及该第二组件间绝缘区之间，其中该些组件内绝缘区的多个第一底面是高于该第一组件间绝缘区与该第二组件间绝缘区的多个第二底面。
根据本发明的观点，本发明再提供一种半导体组件，其至少包含：多个组件内浅沟渠隔离区，其中该些组件内浅沟渠隔离区具有一第一高度；以及一鳍状场效晶体管，至少包含：一冠状主动区，至少包含：多个半导体鳍部设于该些组件内浅沟渠隔离区上，且该些组件内浅沟渠隔离区是将该些半导体鳍部沿着水平方向各自分开设置；以及一连续半导体区设于该些半导体鳍部与该些组件内浅沟渠隔离区的正下方且接触该些半导体鳍部与该些组件内浅沟渠隔离区，其中该连续半导体区是由与该些半导体鳍部相同的一材料形成；一栅极介电层设于该些半导体鳍部的多个上表面以及多个侧壁上；一栅电极设于该栅极介电层上；以及一源极/漏极区设于该栅极介电层的一侧，其中该些组件内浅沟渠隔离区至少包含多个部分，该些部分是设于该栅电极的正下方，且其中该些组件内浅沟渠隔离区并不延伸至该半导体压力源内亦不延伸到该源极/漏极区的正下方。
本发明另提供一种半导体组件的制造方法。此方法包括提供一半导体基材。接着，蚀刻前述半导体基材，以同时形成多个组件内开口、第一组件间开口以及第二组件间开口于半导体基材中，其中前述组件内开口的第一深度是小于第一组件间开口与第二组件间开口的第二深度。然后，填满上述组件内开口、第一组件间开口以及第二组件间开口，以分别形成多个组件内绝缘区、第一组件间绝缘区与第二组件间绝缘区，其中填满上述组件内开口的步骤以及填满第一组件间开口以及第二组件间开口的步骤是同时进行，且其中上述组件内绝缘区是设于第一组件间绝缘区以及第二组件间绝缘区之间。之后，回蚀刻上述组件内绝缘区、第一组件间绝缘区以及第二组件间绝缘区，其中第一组件间绝缘区以及第二组件间绝缘区的多个上表面上方的半导体基材具有多个剩余部分，且前述剩余部分形成多个半导体鳍部。而后，形成栅极介电层于上述半导体鳍部的多个上表面以及多个侧壁上。此后，形成栅电极于栅极介电层上，其中栅极介电层与栅电极是覆盖于每一半导体鳍部的中间部上。
应用本发明的半导体组件及其制造方法，其是使用深度较小的组件内浅沟渠隔离开口，可改善多鳍状场效晶体管的鳍部之间的沟填，其中此组件内浅沟渠隔离开口提供良好的沟填效果，后续进行沟填时，更消除或降低组件内浅沟渠隔离区出现空泡的可能性，进而改善场效晶体管的驱动电流。
附图说明
为了完整了解上述实施例及其优点，请参阅以上说明书并配合以下附图，其中：本发明的详细说明配合所附附图能更明显易懂。但须强调的是，根据常理，附图的各种特征不需依比例绘制。反之，为了清楚起见，上述各种特征的尺寸可任意缩放。在整份说明书与附图中，类似的图号表示类似的特征。
图1A至图1C是绘示根据一实施例的场效晶体管的透视图与剖面图；
图2至图15是绘示制造半导体鳍部、组件间浅沟渠隔离区与组件内浅沟渠隔离区的制造过程中间阶段的剖面图；以及
图16至图19说明根据各种实施例的半导体鳍部、组件间浅沟渠隔离区与组件内浅沟渠隔离区的制造过程中间阶段的剖面图。
【主要组件符号说明】
10：场效晶体管                54/62/72：底层
20：半导体基材                56/64/74：中间层
24A：组件间浅沟渠隔离区       58/66/76：光阻
24B：组件内浅沟渠隔离区       60/68：微影罩幕
24’/24B’/30’/30”：侧壁    70：开口
26：栅电极                    80A：组件间浅沟渠隔离开口
27：栅极介电层                80B：组件内浅沟渠隔离开口
28：栅间隙壁                 81：冠状OD
30：鳍部                     1B-1B/1C-1C：剖面线
32：源极/漏极区              ΔD：垂直距离
42：垫氧化层                 D1/D2/D3：深度
44：硬掩模层                 H1：第一高度
46/50：等离子加强型氧化层    H2：第二高度
48：灰化可去除的介电层       T1/T2：高度
52：氮氧化硅层
具体实施方式
以下是叙述本发明的实施例的制造及使用。然而，可以理解的是，这些实施例提供许多可应用的发明概念，可以具体实现于各种特定情况中。所讨论的特定实施例仅为说明之用，而非用以限制本发明的范围。
根据不同实施例，本发明是提供一种形成多个半导体鳍部的方法，可用于形成场效晶体管(fin field-effect transistors；FinFETs)以及浅沟渠隔离(shallowtrench isolation；STI)区，并说明制造中间阶段的各种实施例。全篇各种观点以及说明的实施例中，类似的图号是代表类似的组件。
图1A至图1C说明场效晶体管10的透视图与剖面图，其中场效晶体管10为多鳍状场效晶体管(multi-fin FinFET)，其至少包含多个鳍部30(图1A未绘示，请参阅图1B)。场效晶体管10是形成于半导体基材20上，其中这些鳍部30可由半导体基材20而形成。栅电极26是形成于前述多个鳍部30上。场效晶体管10还包括源极/漏极区32以及多个栅间隙壁(gate spacers)28(图1A)。绝缘区24A可以如图1A所示的多个浅沟渠隔离(STI)区，而以下是指组件间(inter-device)浅沟渠隔离(STI)区24A。
图1B是说明图1A所示的场效晶体管10的剖面图，其中图1B的剖面图是沿着图1A的剖面线1B-1B的平面而绘制，而此平面是穿过栅电极26以及栅极介电层(gate dielectric)27。如图1B的所示，栅电极26以及栅极介电层27是形成于上述鳍部30的上表面与侧壁上。组件内(intra-device)浅沟渠隔离(STI)区24B是形成于上述鳍部30之间，而形成的组件间浅沟渠隔离区24A是将场效晶体管10与其它场效晶体管(图未绘示)分开。组件间浅沟渠隔离区24A的高度T1是大于组件内浅沟渠隔离区24B之高度T2。高度T1与高度T2的比值可大于1.2、大于约1.5或甚至大于约4.0。再者，组件间浅沟渠隔离区24A的多个上表面与组件内浅沟渠隔离区24B的多个上表面可实质成水平，例如其高度差距小于高度T2的10百分比。另一方面，组件内浅沟渠隔离区24B的多个底面与组件间浅沟渠隔离区24A的多个底面的垂直距离ΔD可大于约10nm或甚至大于约550nm。在一实施例中，组件间浅沟渠隔离区24A与组件内浅沟渠隔离区24B可利用氧化硅或其它已知介电材料形成。可以观察到，上述鳍部30以及半导体基材20位于鳍部30下方的部分，结合成一冠状，因此各个主动区(或称为OD)亦称为冠状OD。
图1C是说明场效晶体管10的剖面图，其中图1C的剖面图是沿着图1A的剖面线1C-1C的平面而绘制，而此平面是穿过源极/漏极区32。在一实施例中，图1C所示平面的鳍部30被移除，而例如硅锗(SiGe)、碳化硅(SiC)或三-五(III-V)族化合物半导体等的源极/漏极区压力源(stressors)，则可再经历成长(re-grown)而形成源极/漏极区32。同理，图1C所示平面的件内浅沟渠隔离区24B也被移除，即便它们在被移除之前是形成于此平面中。故此，形成块状源极/漏极区32。利用块状源极/漏极区32的形成，可改善场效晶体管10的通道区(channel region)的应力(stress)，进而增加驱动电流。
图2至图15说明场效晶体管10的制造过程中间阶段的剖面图。图2至图6说明双重图案化(double-patterning)的图案的形成，其中图2以及图3说明利用双重图案化罩幕组(mask set)的第一微影光罩(lithography mask)形成(并移除)光阻58，而图4至图6则说明利用同样的双重图案化罩幕组的第二微影光罩形成(并移除)光阻66。请参阅图2，提供一基材20。基材20一般可利用例如硅、硅锗等半导体材料而形成。在一实施例中，垫氧化层(pad oxide layer)42是形成于基材20上。硬罩幕层(hard mask layer)44(可以是氮化硅层)是形成于垫氧化层42上。等离子加强型(plasma enhanced；PE)氧化层46可以是氧化硅层并形成于硬罩幕层44上，其是利用等离子加强型化学气相沉积(plasmaenhanced chemical vapor deposition；PECVD)法形成。灰化可去除的介电(ashingremovable dielectric；ARD)层48可由例如碳氢化合物而形成于PE氧化层46上。此外，可依序形成PE氧化层50、氮氧化硅层52、底层54以及中间层56。底层54以及中间层56可利用例如碳掺杂聚乙酰胺(carbon-doped polyimide)而形成。可涂布光阻58并利用微影罩幕60以图案化前述光阻58，其中光阻58为双重图案化罩幕组的第一微影光罩。
接着，如图3所示，中间层56、底层54以及氮氧化硅层52进行图案化，然后移除光阻58、中间层56以及底层54。在图4中，形成底层62以及中间层64，其中底层62以及中间层64，实质上是由与底层54以及中间层56分别相同的材料所形成。可涂布光阻66并利用微影罩幕68以图案化前述光阻58。微影罩幕60(图2)与微影罩幕68光阻58为相同的双重图案化罩幕组的罩幕。在图案化前述底层62以及中间层64之后，移除光阻66，并接着移除中间层64，如图5的所示。利用双重图案化技术，图1B显示所得鳍部30的间距(pitch)可以减少。
在图6中，之前的处理步骤中界定的图案是转移至ARD层48、PE氧化层46以及硬罩幕层44。然后，移除上方的PE氧化层50、氮氧化硅层52以及底层62。之后，移除ARD层48的剩余部分，而所得的结构如图7所示。开口70是伸入硬罩幕层44达深度D1。因此，硬罩幕层44包括多个第一部分以及多个第二部分，其中第一部分具有第一高度H1，而第二部分具有第二高度H2。以下将详细讨论，可以通过调整深度D1，以调整高度T1与高度T2的比值(请参阅图1B)。
接下来，如图8所示，形成底层72以及中间层74，而后形成并图案化光阻76。随后图案化上述中间层74以及底层72，接着移除中间层74，而所得的结构是如图9所示。之后，以底层72为罩幕，以蚀刻硬罩幕层44与垫氧化层42的暴露出的部分，而硬罩幕层44被底层72覆盖的部分则受到保护。图10说明在移除底层72之后的结构。
图11说明利用例如非等向性蚀刻法(anisotropic etching method)，像是干蚀刻法，以蚀刻基材20。然后，形成组件间浅沟渠隔离(STI)开口80A以及组件内浅沟渠隔离开口80B。在蚀刻步骤中，基材20的第一部分未被硬罩幕层44覆盖，因此被蚀刻达深度D2，而形成组件间浅沟渠隔离开口80A。基材20的第二部分被硬罩幕层44与PE氧化层46覆盖而不被蚀刻。基材20的第三部分被硬罩幕层44覆盖，但未被PE氧化层46覆盖，因此被蚀刻达深度D3，而形成组件内浅沟渠隔离开口80B，其中深度D3是小于深度D2。而后，形成冠状OD 81。在一例示实施例中，深度D2是大于约20nm，又可介于约20nm至约700nm之间，而深度D3是小于约10nm，又可介于约10nm至约150nm之间。
图12说明利用例如氧化物的介电材料填满，以形成组件间浅沟渠隔离区24A与组件内浅沟渠隔离区24B。接着，移除硬罩幕层44与垫氧化层42，然后回蚀刻组件间浅沟渠隔离区24A与组件内浅沟渠隔离区24B，使基材20在组件间浅沟渠隔离区24A与组件内浅沟渠隔离区24B上方的多个剩余部分形成多个鳍部30。所得的结构是如图13所示。可以观察到，鳍部30中的二者，例如鳍部30A，该鳍部具有多个侧壁30’，而侧壁30’是垂直对准于组件间浅沟渠隔离区24A的多个侧壁24A’，而侧壁30”则垂直对准于组件内浅沟渠隔离区24B的多个侧壁24B’。图13所示的结构相当于图1B所示的结构，除了尚未形成栅极介电层27以及栅电极26之外。在后续的处理步骤中，形成栅极介电层27以及栅电极26，而形成是如图1B所示的结构。
图14及图15说明源极/漏极区32的形成。图14及图15所示的剖面图是沿着图1A的剖面线1C-1C的面而得。请参阅图14，蚀刻上述鳍部30以及组件内浅沟渠隔离区24B。注意的是，在此蚀刻步骤中，鳍部30只有未被栅电极26以及栅极介电层27(图1B)保护的部分才会被蚀刻，而鳍部30位于栅电极26以及栅极介电层27正下方的部分则不被蚀刻。接下来，由半导体基材20的表面10a磊晶成长出源极/漏极(压力源)区32。在一例示实施例中，源极/漏极区32是由硅锗(SiGe；p型场效晶体管)或碳化硅(SiC；n型场效晶体管)。可以观察到的是，在图14所示的步骤中，既然移除组件内浅沟渠隔离区24B，因此组件内浅沟渠隔离区24B并不延伸至源极/漏极(压力源)区32内亦不延伸到源极/漏极(压力源)区32的正下方。
图16至图19说明根据另一实施例的鳍部与浅沟渠隔离区的制造过程中间阶段的剖面图。除非特别指明，此实施例的材料与形成方法的类似组件基本相同，且使用与上述图2至图15实施例类似的图号。此实施例的开始步骤基本上与图2至图7相同，除了垫氧化层42可被部分图案化达一深度之外，其中此深度介于垫氧化层42的上表面与底面之间。接着，如图16所示，形成底层72、中间层74以及光阻76，随后图案化上述中间层74以及光阻76。在第17图中，未被光阻76覆盖的硬罩幕层44、PE氧化层46以及底层72被蚀刻。故此，开口70是伸入基材20的上表面。在图18中，移除底层72、中间层74以及光阻76。
在图19中，垫氧化层42、硬罩幕层44、PE氧化层46的剩余部分是作为罩幕，以形成组件间浅沟渠隔离开口80A以及组件内浅沟渠隔离开口80B，其分别具有不同的深度D2与深度D3。在后续步骤(图未绘示)中，组件间浅沟渠隔离开口80A是被填满以形成组件间浅沟渠隔离区24A，而组件内浅沟渠隔离开口80B则被填满以形成组件内浅沟渠隔离区24B。后续的处理步骤基本上与图12至图15相同，故在此不另赘述。
在实施例中，组件内浅沟渠隔离开口80B的深度较小。因此，组件内浅沟渠隔离开口80B的沟填(gap-filling)较为容易，因此组件内浅沟渠隔离区24B(图1B)中也几乎不太可能会出现空泡。再者，利用深度较小的组件内浅沟渠隔离区24B(图13)，可以在以磊晶成长出源极/漏极压力源之前，较易移除组件内浅沟渠隔离区24B。据此，可形成块状源极/漏极压力源，其尺寸能横跨多个鳍部，这表示可对各个场效晶体管的通道区施加较大的压力(stress)，而改善场效晶体管的驱动电流。
虽然以上已详述实施例及其优点，然而可以理解的是，在不脱离本发明权利要求界定的实施例的精神及范围内，当可思及各种变化、置换与更动。其次，本发明的范围不限于说明书所举的特定实施例的工艺、机器、制品、物的组成物、手段、方法及步骤。本发明所属技术领域的技术人员可轻易从本揭露内容理解到，不论是现有或之后即将发展的工艺、机器、制品、物的组成物、手段、方法或步骤，均可利用此处所述的相对应的实施例，而作出实质相同功能或达到实质相同结果。因此，本权利要求的范围旨在包括上述工艺、机器、制品、物的组成物、手段、方法或步骤。此外，每个权利要求构成一个别的实施例，且本发明的范围涵盖各种权利要求与实施例的组合。

Claims (16)

1.一种半导体组件，其特征在于，至少包含：
多个组件内绝缘区，其中该些组件内绝缘区具有一第一高度；
多个半导体鳍部，该些组件内绝缘区是将该些半导体鳍部沿着水平方向各自分开设置，其中该些半导体鳍部的一部分是设于该些组件内绝缘区上；以及
一第一组件间绝缘区以及一第二组件间绝缘区，该些半导体鳍部是设于该第一组件间绝缘区以及该第二组件间绝缘区之间，其中该第一组件间绝缘区与该第二组件间绝缘区的一第二高度大于该第一高度。
2.根据权利要求1所述的半导体组件，其特征在于，该第二高度与该第一高度的一比值大于1.2。
3.根据权利要求1所述的半导体组件，其特征在于，该些半导体鳍部的一者至少包含一第一侧壁以及一第二侧壁，该第一侧壁是垂直对准于该些组件内绝缘区的一者的一侧壁，而该第二侧壁是垂直对准于该第一组件间绝缘区的一侧壁。
4.根据权利要求1所述的半导体组件，其特征在于，还至少包含一半导体基材，该半导体基材至少包含一部分，该部分是设于该些半导体鳍部的正下方与该些组件内绝缘区，且接触该些半导体鳍部与该些组件内绝缘区，其中该半导体基材的该部分是由与该些半导体鳍部相同的一材料形成。
5.根据权利要求1所述的半导体组件，其特征在于，该些组件内绝缘区的多个上表面是与该第一组件间绝缘区与该第二组件间绝缘区的多个上表面成水平，且其中该些组件内绝缘区的多个底面是高于该第一组件间绝缘区与该第二组件间绝缘区的多个底面。
6.根据权利要求1所述的半导体组件，其特征在于，至少包含：
一栅极介电层设于该些半导体鳍部的多个上表面以及多个侧壁上；以及
一栅电极设于该些半导体鳍部的正上方且接触该栅极介电层。
7.一种半导体组件，其特征在于，至少包含：
多个组件内绝缘区，其中该些组件内绝缘区具有一第一高度；
多个半导体鳍部设于该些组件内绝缘区上，且该些组件内绝缘区是将该些半导体鳍部沿着水平方向各自分开设置；以及
一第一组件间绝缘区以及一第二组件间绝缘区，该些半导体鳍部是设于该第一组件间绝缘区以及该第二组件间绝缘区之间，其中该些组件内绝缘区的多个第一底面是高于该第一组件间绝缘区与该第二组件间绝缘区的多个第二底面。
8.根据权利要求7所述的半导体组件，其特征在于，该些半导体鳍部至少包含一鳍部，该鳍部具有一第一侧壁以及一第二侧壁，该第一侧壁是垂直对准于该些组件内绝缘区的一侧壁，而该第二侧壁是垂直对准于该第一组件间绝缘区的一侧壁。
9.根据权利要求7所述的半导体组件，其特征在于，该第一组件间绝缘区与该第二组件间绝缘区具有一第二高度，该第二高度是高于该第一高度，且其中该些组件内绝缘区的多个上表面是与该第一组件间绝缘区与该第二组件间绝缘区的多个上表面成水平。
10.根据权利要求7所述的半导体组件，其特征在于，还至少包含：
一栅极介电层设于该些半导体鳍部的多个上表面以及多个侧壁上；
一栅电极设于该些半导体鳍部的正上方且接触该栅极介电层；以及
一半导体压力源，该半导体压力源是毗邻于该些半导体鳍部且由与该些半导体鳍部的一相异材料形成，其中该些组件内绝缘区至少包含多个部分，该些部分是设于该栅电极的正下方，而且其中该些组件内绝缘区并不延伸至该半导体压力源内亦不延伸到该半导体压力源的正下方。
11.一种半导体组件，其特征在于，至少包含：
多个组件内浅沟渠隔离区，其中该些组件内浅沟渠隔离区具有一第一高度；以及
一鳍状场效晶体管，至少包含：
一冠状主动区，至少包含：
多个半导体鳍部设于该些组件内浅沟渠隔离区上，且该些组件内浅沟渠隔离区是将该些半导体鳍部沿着水平方向各自分开设置；以及
一连续半导体区设于该些半导体鳍部与该些组件内浅沟渠隔离区的正下方且接触该些半导体鳍部与该些组件内浅沟渠隔离区，其中该连续半导体区是由与该些半导体鳍部相同的一材料形成；
一栅极介电层设于该些半导体鳍部的多个上表面以及多个侧壁上；
一栅电极设于该栅极介电层上；以及
一源极/漏极区设于该栅极介电层的一侧，其中该些组件内浅沟渠隔离区至少包含多个部分，该些部分是设于该栅电极的正下方，且其中该些组件内浅沟渠隔离区并不延伸至该半导体压力源内亦不延伸到该源极/漏极区的正下方。
12.根据权利要求11所述的半导体组件，其特征在于，至少包含一第一组件间绝缘区以及一第二组件间绝缘区，其中该第一组件间绝缘区与该第二组件间绝缘区、该些半导体鳍部、以及该连续半导体区是设于该第一组件间绝缘区以及该第二组件间绝缘区之间，且该连续半导体区是与该第一组件间绝缘区与该第二组件间绝缘区成水平。
13.根据权利要求11所述的半导体组件，其特征在于，该些组件内浅沟渠隔离区的多个上表面是与该第一组件间绝缘区与该第二组件间绝缘区的多个上表面成水平，且其中该些组件内浅沟渠隔离区的多个底面是高于该第一组件间绝缘区与该第二组件间绝缘区的多个底面。
14.根据权利要求11所述的半导体组件，其特征在于，该些组件内浅沟渠隔离区的一第一高度是小于该第一组件间绝缘区与该第二组件间绝缘区的一第二高度。
15.一种形成多位鳍状场效晶体管组件的方法，其特征在于，至少包含：
提供一半导体基材；
蚀刻该半导体基材，以同时形成多个组件内开口、一第一组件间开口以及一第二组件间开口于该半导体基材中，其中该些组件内开口的一第一深度是小于该第一组件间开口与该第二组件间开口的一第二深度；
填满该些组件内开口、该第一组件间开口以及该第二组件间开口，以分别形成多个组件内绝缘区、一第一组件间绝缘区与一第二组件间绝缘区，其中填满该些组件内开口的步骤以及填满该第一组件间开口以及该第二组件间开口的步骤是同时进行，且其中该些组件内绝缘区是设于该第一组件间绝缘区以及该第二组件间绝缘区之间；
回蚀刻该些组件内绝缘区、该第一组件间绝缘区以及该第二组件间绝缘区，其中该第一组件间绝缘区以及该第二组件间绝缘区的多个上表面上方的该半导体基材具有多个剩余部分，且该些剩余部分形成多个半导体鳍部；
形成一栅极介电层于该些半导体鳍部的多个上表面以及多个侧壁上；以及
形成一栅电极于该栅极介电层上，其中该栅极介电层与该栅电极是覆盖于每一该些半导体鳍部的一中间部上。
16.根据权利要求15所述的形成多位鳍状场效晶体管组件的方法，其特征在于，还至少包含一光罩覆盖于该半导体基材上，其中该光罩至少包含多个第一部分以及多个第二部分，该些第一部分具有一第一高度，该些第二部分具有一第二高度，且该第二高度大于该第一高度，其中在蚀刻该半导体基材的步骤后，该光罩的该些第一部分的正下方的该半导体基材的多个第一部分被蚀刻而形成该第一组件间开口以及该第二组件间开口，且该光罩的该些第二部分的正下方的该半导体基材的多个第二部分被蚀刻而形成该些组件内开口。
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