KR20170001529A - 반도체 장치의 제조 방법 - Google Patents

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KR20170001529A
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김동권
서강일
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삼성전자주식회사
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Abstract

반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은 제1 방향으로 연장되되, 상기 제1 방향으로 연장되는 프리 핀(pre-fin)을 형성하되, 상기 프리 핀은 제1 영역, 제2 영역 및 상기 제1 및 제2 영역을 분리하는 제3 영역을 포함하고, 상기 프리 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 상기 제1 방향으로 이격되는 제1 및 제2 게이트를 형성하되, 상기 제1 및 제2 게이트는 각각 상기 제1 및 제2 영역에 오버랩되고, 상기 제1 및 제2 영역 상에 각각 제1 및 제2 더미 스페이서를 형성하되, 상기 제3 영역이 노출되도록 상기 제3 영역에 제1 트렌치를 형성하고, 상기 제1 및 제2 더미 스페이서를 마스크로 상기 노출된 제3 영역을 식각하여 제2 트렌치를 형성함으로써, 상기 프리 핀을 상기 제1 및 제2 영역에 대응하는 제1 및 제2 액티브 핀으로 분리하고, 상기 제1 및 제2 트렌치를 메우는 더미 게이트를 형성하고, 상기 제1 및 제2 더미 스페이서를 제거하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
기존의 트랜지스터 공정에서는 소스(Source) 나 드레인(drain)을 공유하지 않는 인접한 트랜지스터 사이를 절연체로 고립(isolation)시키기 위해 STI(shallow trench isolation)공정이 진행되고 있다. 핀(fin) 기술이 소개되면서 이러한 고립을 시켜주기 위한 핀 컷(fin cut)공정이 도입되었다. 이때 커팅된 STI의 임계치수(critical dimension; CD)가 게이트(Gate)의 임계치수보다 작으면 양쪽 트랜지스터의 핀의 단부가 하나의 게이트 아래에서 턱(tuck)되어, 싱글 디퓨전 브레이크(single diffusion break)의 구현이 가능하다.
기존의 공정에서는 상기 핀 컷을 핀 마스크 패터닝(fin mask patterning) 후 또는 핀 형성 후에 진행하는 방법으로 무리없이 싱글 디퓨전 브레이크의 구현이 가능하였으나, 집적도가 더 향상되는 공정에서는 핀 컷과 게이트 간의 정렬 마진(align margin)이 더 줄어들게 되어 잘려진 핀의 양 단부가 하나의 게이트에 턱(tuck)되기가 공정적으로 매우 힘들어진다.
본 발명이 해결하려는 다른 과제는, 셀 사이즈(cell size)를 줄일 수 있는 반도체 장치를 제공하는 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 방향으로 연장되되, 상기 제1 방향으로 연장되는 프리 핀(pre-fin)을 형성하되, 상기 프리 핀은 제1 영역, 제2 영역 및 상기 제1 및 제2 영역을 분리하는 제3 영역을 포함하고, 상기 프리 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 상기 제1 방향으로 이격되는 제1 및 제2 게이트를 형성하되, 상기 제1 및 제2 게이트는 각각 상기 제1 및 제2 영역에 오버랩되고, 상기 제1 및 제2 영역 상에 각각 제1 및 제2 더미 스페이서를 형성하되, 상기 제3 영역이 노출되도록 상기 제3 영역에 제1 트렌치를 형성하고, 상기 제1 및 제2 더미 스페이서를 마스크로 상기 노출된 제3 영역을 식각하여 제2 트렌치를 형성함으로써, 상기 프리 핀을 상기 제1 및 제2 영역에 대응하는 제1 및 제2 액티브 핀으로 분리하고, 상기 제1 및 제2 트렌치를 메우는 더미 게이트를 형성하고, 상기 제1 및 제2 더미 스페이서를 제거하는 것을 포함한다.
여기서, 상기 제1 및 제2 게이트의 측면에 각각 제1 및 제2 스페이서를 형성함과 동시에 상기 더미 스페이서의 제3 스페이서를 형성하는 것을 더 포함할 수 있다.
상기 프리 핀을 형성한 후에, 상기 프리 핀을 둘러싸는 필드 절연막을 형성하는 것을 더 포함하고, 상기 필드 절연막의 상면은 상기 더미 게이트의 상면보다 낮을 수 있다.
상기 제1 및 제2 게이트를 형성하는 것은, 게이트층을 형성하고, 상기 게이트층 상에 패턴막을 형성하고, 상기 패턴막을 마스크로 상기 게이트층을 패터닝하는 것을 포함할 수 있다.
상기 제1 및 제2 더미 스페이서를 제거하는 것은 습식 식각(wet etch)을 이용하는 것을 포함할 수 있다.
상기 패턴막과 상기 제1 및 제2 더미 스페이서는 선택 식각비를 가지고, 상기 제1 및 제2 더미 스페이서를 제거하는 것은 상기 패턴막을 마스크로 상기 제1 및 제2 더미 스페이서를 제거하는 것을 포함할 수 있다.
상기 제1 및 제2 게이트를 형성하는 것은, 상기 제1 액티브 핀 상에 상기 제2 방향으로 연장되고, 상기 제1 게이트와 상기 제1 방향으로 이격되는 제3 게이트와, 상기 제2 액티브 핀 상에 상기 제2 방향으로 연장되고, 상기 제2 게이트와 상기 제1 방향으로 이격되는 제4 게이트를 형성하는 것을 더 포함하고, 상기 제1 및 제2 게이트는 상기 제3 및 제4 게이트 사이에 위치할 수 있다.
상기 프리 핀을 형성한 후에, 상기 프리 핀을 둘러싸는 필드 절연막을 형성하는 것을 더 포함하고, 상기 제3 게이트의 상기 제1 방향의 폭 중 일부는 상기 제1 액티브 핀과 오버랩되고, 상기 제1 방향의 폭 중 나머지 일부는 상기 필드 절연막과 오버랩될 수 있다.
상기 더미 게이트는 산화막 및 질화막 중 적어도 하나를 포함할 수 있다.
제1 게이트의 측면에 제1 상승된 소오스/드레인과, 상기 제2 게이트의 측면에 제2 상승된 소오스/드레인을 형성하는 것을 더 포함하되, 상기 제1 상승된 소오스/드레인의 상면과 상기 제2 상승된 소오스/드레인의 상면은 동일 평면에 위치할 수 있다.
상기 제1 및 제2 게이트의 상기 제1 방향 폭과 상기 제3 영역의 상기 제1 방향 폭은 동일할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 프리 핀을 형성하고, 상기 프리 핀과 교차하고 나란히 연장된 제1 및 제2 게이트를 형성하고, 상기 제1 및 제2 게이트 사이에 상기 프리 핀을 노출시키는 제1 트렌치 포함하되, 상기 프리 핀을 덮는 더미 스페이서를 형성하고, 상기 제1 트렌치를 제2 트렌치로 확장하여 상기 프리 핀을 제1 및 제2 액티브 핀으로 분리하고, 상기 제2 트렌치에 절연 물질을 포함하는 더미 게이트를 형성하고, 상기 더미 스페이서를 제거하는 것을 포함한다.
상기 더미 게이트의 상면은 상기 제1 및 제2 게이트의 상면보다 낮을 수 있다.
상기 제1 트렌치를 상기 제2 트렌치로 확장하는 것은, 상기 더미 스페이서를 마스크로 하여 상기 프리 핀의 일부를 식각하여 제2 트렌치를 형성하되, 상기 제2 트렌치가 상기 제1 트렌치에 정렬되게 형성하는 것을 포함할 수 있다.
상기 더미 게이트의 높이는 상기 제1 및 제2 게이트보다 낮거나 같을 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 서로 이격되어 나란하게 배열된 복수의 핀을 형성하고, 상기 복수의 핀 사이에 필드 절연막을 제1 높이로 형성하고, 상기 복수의 핀 상에 상기 복수의 핀을 교차하고, 서로 이격되어 나란하게 배열된 복수의 게이트를 형성하고, 상기 복수의 핀 상에 형성되되 상기 복수의 핀의 일부 및 상기 필드 절연막의 일부를 노출시키는 제1 트렌치를 포함하는 더미 스페이서를 형성하되, 상기 제1 트렌치는 상기 복수의 게이트와 이격되어 나란하게 배열되고, 상기 복수의 게이트 중 어느 2개의 게이트 사이에 형성되고, 상기 더미 스페이서를 마스크로, 노출된 상기 복수의 핀의 일부 및 노출된 상기 필드 절연막의 일부를 식각하여 제2 트렌치를 형성하고, 상기 제2 트렌치를 메우는 더미 게이트를 제2 높이로 형성하되, 상기 제2 높이는 상기 제1 높이보다 높고, 상기 더미 스페이서를 제거하는 것을 포함한다.
상기 제2 트렌치를 형성하는 것은, 상기 복수의 핀을 각각 2개로 분리하는 것을 포함할 수 있다.
상기 제2 트렌치는 상기 더미 스페이서에 의해 상기 제1 트렌치와 정렬될 수 있다.
상기 복수의 게이트의 상면은 제3 높이를 가지고, 상기 제3 높이는 상기 제2 높이보다 높거나 같을 수 있다.
상기 더미 게이트와, 상기 더미 게이트의 양 측에 위치한 상기 게이트들과의 간격은 일정할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위해 도 1의 A-A를 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위해 도 1의 B-B를 따라 절단한 단면도이다.
도 4 내지 도 16은 도 1의 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 18은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위해 도 17의 C-C를 따라 절단한 단면도이다.
도 19는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 20은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 22 및 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위해 도 1의 A-A를 따라 절단한 단면도이다. 도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위해 도 1의 B-B를 따라 절단한 단면도이다.
도 1 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 복수의 액티브 영역(ACT1, ACT2), 복수의 액티브 핀(F1~F6), 더미 게이트(DG) 및 복수의 게이트(G1, G2) 등을 포함할 수 있다.
복수의 액티브 영역(ACT1, ACT2)은 도시된 것과 같이, 매트릭스 형태로 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 액티브 영역(ACT1)은 제2 방향(Y1)으로 제2 액티브 영역(ACT2)과 인접할 수도 있다. 복수의 액티브 영역(ACT1, ACT2)은 더미 게이트(DG) 및 필드 절연막(105)에 의해서 정의될 수 있다.
각 액티브 영역(ACT1, ACT2) 내에는, 적어도 하나의 액티브 핀(F1 ~ F6)이 배치될 수 있다. 예를 들어, 제1 액티브 영역(ACT1) 내에는 복수의 액티브 핀(F1, F3, F5)이 배치되고, 제2 액티브 영역(ACT2) 내에는 복수의 액티브 핀(F2, F4, F6)이 배치될 수 있다.
복수의 액티브 핀(F1~F6)은 제1 방향(X1)으로 연장되어 형성될 수 있다.
일부의 액티브 핀(예를 들어, F1, F2)은 길이 방향으로(제1 방향(X1)으로) 서로 나란하고, 이격되어 배치될 수 있다. 또한, 일부의 액티브 핀(예를 들어, F1, F3, F5)은 폭 방향으로(제2 방향(Y1)으로) 서로 인접하여 배치될 수 있다.
복수의 액티브 핀(F1~F6)은 길이 방향, 즉 제1 방향(X1)을 따라서 길게 연장될 수 있다. 복수의 액티브 핀(F1~F6)은 각각 장변과 단변을 가질 수 있으며, 도 1에서는 장변 방향이 제1 방향(X1)으로, 단변 방향이 제2 방향(Y1)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 복수의 액티브 핀(F1~F6)은 장변 방향이 제2 방향(Y1), 단변 방향이 제1 방향(X1)일 수 있다. 복수의 액티브 핀(F1~F6)은 제3 방향(Z1)으로 기판(50) 상에서 돌출되는 형상을 가질 수 있다.
제1 및 제2 액티브 핀(F1, F2)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 및 제2 액티브 핀(F1, F2)은 기판(50)의 일부일 수도 있고, 기판(50)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
도면에서는, 예시적으로 제1 및 제2 액티브 핀(F1, F2)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 제1 및 제2 액티브 핀(F1, F2)은 모따기된 형상일 수 있다. 즉, 모서리 부분이 둥글게 된 형상일 수도 있다.
제1 및 제2 액티브 핀(F1, F2)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 제1 및 제2 액티브 핀(F1, F2)의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 제1 및 제2 액티브 핀(F1, F2)의 서로 마주보는 2면에 채널이 형성될 수도 있다.
제1 및 제2 게이트 전극(G1, G2)는 서로 이격되어 배치된다. 제1 및 제2 게이트 전극(G1, G2)는 복수의 액티브 핀(F1~F6) 상에 배치되고, 각각이 복수의 액티브 핀(F1~F6)과 교차할 수 있다. 구체적으로, 도 1에서 도시된 것과 같이 제1 게이트 전극(G1)는 복수의 액티브 핀(F1~F6) 중에 제1, 제3 및 제5 액티브 핀(F1, F3, F5) 상에 배치되고, 제2 게이트 전극(G2)는 복수의 액티브 핀(F1~F6) 중에 제2, 제4 및 제6 액티브 핀(F2, F4, F6) 상에 배치될 수 있다.
도 1 에서는 제1 및 제2 게이트 전극(G1, G2)가 제2 방향(Y1)으로 연장되는 것으로 도시되어 있으나 이에 제한되는 것은 아니며, 제1 및 제2 게이트 전극(G1, G2)는 복수의 액티브 핀(F1~F6)과 예각 또는 둔각을 이루면서 제1 및 제2 액티브 핀(F1, F2)과 교차할 수 있다.
제1 및 제2 게이트 전극(G1, G2)는 각각 대응되는 제1 및 제2 액티브 핀(F1, F2) 상에, 대응되는 제1 및 제2 액티브 핀(F1, F2)과 교차하도록 형성될 수 있다. 예를 들어, 제1 액티브 핀(F1) 상에는 제1 게이트 전극(G1)이 형성되고, 제2 액티브 핀(F2) 상에는 제2 게이트 전극(G2)이 형성될 수 있다.
더미 게이트(DG)는 제1 방향(X1)과 교차하는 제2 방향(Y1)으로 길게 연장되어 형성될 수 있고, 제1 및 제2 게이트 전극(G1, G2)은 더미 게이트(DG)로부터 분리되어, 제2 방향(Y1)으로 길게 연장되어 형성될 수 있다. 본 발명에서, 게이트(G1, G2)는 2개만 도시되어 있지만, 이에 한정되는 것은 아니다.
구체적으로, 더미 게이트(DG)와 제1 게이트 전극(G1) 사이의 간격(w)과 더미 게이트(DG)와 제2 게이트 전극(G2) 사이의 간격(w)은 동일할 수 있다. 즉, 제1 게이트 전극(G1), 더미 게이트(DG) 및 제2 게이트 전극(G2)은 일정한 간격으로 나란하게 배치될 수 있다. 이 때, "동일" 또는 "일정"은 미세한 차이를 포함하는 개념이다.
더미 게이트(DG)는 제1 액티브 핀(F1)과 제2 액티브 핀(F2)을 분리할 수 있다. 더미 게이트(DG)는 제1 액티브 핀(F1)의 일 단면과 접할 수 있다. 더미 게이트(DG)는 제2 액티브 핀(F2)의 일 단면과 접할 수 있다. 즉, 도시되었듯이, 더미 게이트(DG)는 제1 액티브 핀(F1)과 제2 액티브 핀(F2)의 서로 마주보는 일 단면과 접할 수 있다.
더미 게이트(DG)는 제2 방향(Y1)으로 연장될 수 있다. 더미 게이트(DG)는 제2 방향(Y1)으로 연장되면서 복수의 액티브 핀(F1~F6)을 서로 이격시키고, 절연시키는 역할을 할 수 있다. 구체적으로, 더미 게이트(DG)는 제1 액티브 핀(F1)과 제2 액티브 핀, 제3 액티브 핀(F3)과 제4 액티브 핀(F4) 및 제5 액티브 핀(F5)과 제6 액티브 핀(F6)을 서로 이격시키고, 절연시킬 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 기판(50), 제1 액티브 핀(F1), 제2 액티브 핀(F2), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 더미 게이트(DG), 제1 스페이서(120), 제2 스페이서(220), 제1 게이트 절연막(110), 제2 게이트 절연막(210), 복수의 소오스/드레인 영역(130, 140, 230, 240) 등을 포함한다.
구체적으로, 기판(50)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 즉, 기판(50)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이드(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
제1 및 제2 게이트 전극(G1, G2) 각각은 복수의 금속층을 포함할 수 있다. 제1 및 제2 게이트 전극(G1, G2) 각각은 2층 이상의 금속층이 적층될 수 있다. 예를 들어, 제1 및 제2 게이트 전극(G1, G2)에 포함되는 금속층 중 어느 하나는 TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제1 및 제2 게이트 전극(G1, G2)에 포함되는 금속층 중 다른 하나는 W 또는 Al을 포함할 수 있다. 또는, 제1 및 제2 게이트 전극(G1, G2)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
제1 및 제2 게이트 절연막(110, 210) 각각은 제1 및 제2 액티브 핀(F1, F2)과 제1 및 제2 게이트 전극(G1, G2) 사이에 형성될 수 있다. 도 3에 도시된 것과 같이, 제1 및 제2 게이트 절연막(110, 210) 각각은 제1 및 제2 액티브 핀(F1, F2) 상에 형성될 수 있다. 이러한 제1 및 제2 게이트 절연막(110, 210)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(110, 210)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
제1 및 제2 스페이서(120, 220)는 제1 및 제2 게이트 전극(G1, G2)의 측벽 상에 형성될 수 있다. 구체적으로, 제1 게이트 전극(G1)의 측벽 상에 제1 스페이서(120)가, 제2 게이트 전극(G2)의 측벽 상에 제2 스페이서(220)가 배치될 수 있다.
제1 및 제2 스페이서(120, 220)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있으며, 도면에 도시된 바와 달리 단층이 아닌 복수층으로 형성될 수도 있다.
제1 및 제2 소오스/드레인 영역(230, 240)은 제1 및 제2 게이트 전극(G1, G2)의 측면에 배치될 수 있다. 다시 말해서, 제1 소오스/드레인 영역(130, 140)은 제1 게이트 전극(G1)의 양 측면에 위치할 수 있고, 제2 소오스/드레인 영역(230, 240)은 제2 게이트 전극(G2)의 양 측면에 위치할 수 있다. 제1 소오스/드레인 영역(130, 140) 중 어느 하나는 제1 게이트 전극(G1)과 더미 게이트(DG)의 사이에 형성될 수 있다. 제2 소오스/드레인 영역(230, 240) 중 어느 하나는 제2 게이트 전극(G2)과 더미 게이트(DG)의 사이에 형성될 수 있다.
반도체 장치(1)가 PMOS 트랜지스터인 경우, 제1 및 제2 소오스/드레인 영역(130, 140, 230, 240)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 게이트 전극(G1, G2) 하부의 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 및 제2 소오스/드레인 영역(130, 140, 230, 240)은 인장 스트레스 물질을 포함할 수 있다. 제1 및 제2 소오스/드레인 영역(130, 140, 230, 240)은 기판(50)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(50)이 Si일 때, 제1 및 제2 소오스/드레인 영역(130, 140, 230, 240)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다.
제1 및 제2 소오스/드레인 영역(130, 140, 230, 240)은 에피택셜 성장(epitaxial growth)시켜 형성할 수 있다.
제1 및 제2 소오스/드레인 영역(230, 240)은 제1 및 제2 액티브 핀(F1, F2)보다 돌출되도록 형성된 상승된(elevated) 소오스/드레인 형태일 수 있다.
제1 게이트 전극(G1)의 측면에 배치된 제1 소오스/드레인 영역(130, 140)의 상면과, 제2 게이트 전극(G2)의 측면에 배치된 제2 소오스/드레인 영역(230, 240)의 상면은 동일 평면에 위치할 수 있다. 여기서, 상기 상면이 동일 평면에 위치한다는 것은, 공정에 의해서 약간의 오차가 발생하는 것을 포함하는 개념이다. 즉, 제1 및 제2 소오스/드레인 영역(230, 240)은 충분한 시간동안 성장하여 형성될 수 있다.
도시된 것과 달리, 제1 및 제2 소오스/드레인 영역(230, 240)은 제1 및 제2 액티브 핀(F1, F2)에 불순물을 도핑하여 형성될 수도 있다.
제1 게이트 전극(G1), 제1 게이트 절연막(110), 제1 스페이서(120) 및 제1 소오스/드레인 영역(130, 140)은 제1 액티브 핀(F1) 상에 형성될 수 있다. 이에 대응하여, 제2 게이트 전극(G2), 제2 게이트 절연막(210), 제2 스페이서(220) 및 제2 소오스/드레인 영역(230, 240)은 제2 액티브 핀(F2) 상에 형성될 수 있다.
더미 게이트(DG)는 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 사이에 위치할 수 있다. 더미 게이트(DG)는 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)의 상면보다 돌출되게 형성될 수 있다. 즉, 더미 게이트(DG)의 상면의 높이(H2)는 제1 및 제2 액티브 핀(F1, F2)의 상면보다 높을 수 있다. 단, 더미 게이트(DG)의 상면의 높이(H2)는 제1 및 제2 게이트 전극(G1, G2)의 상면의 높이(H1)보다는 낮을 수 있다. 이에 따라, 도시되었듯이, 제3 스페이서(320)도 제1 및 제2 스페이서(120, 220)보다 낮게 형성될 수 있다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2)의 제1 방향(X1)의 폭과 더미 게이트(DG)의 제1 방향(X1)의 폭은 동일할 수 있다. 즉, 제1 게이트 전극(G1), 제2 게이트 전극(G2) 및 더미 게이트(DG)의 치수는 동일하되 내부에 포함되는 물질이 다를 수 있다.
제3 스페이서(320)는 더미 게이트(DG)의 측면에 형성될 수 있다. 제3 스페이서(320)는 제1 및 제2 스페이서(120, 220)와 동시에 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 제3 스페이서(320)는 제1 및 제2 스페이서(120, 220)와 동일한 물질을 포함할 수 있다. 즉, 제3 스페이서(320)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있으며, 도면에 도시된 바와 달리 단층이 아닌 복수층으로 형성될 수도 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 필드 절연막(105)을 포함한다.
필드 절연막(105)은 기판(50) 상에 형성되고, 복수의 액티브 핀(F1~F6)의 적어도 일부를 둘러싸도록 형성될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 필드 절연막(105)은 더미 게이트(DG)와 동일한 물질로 형성될 수 있다.
필드 절연막(105)은 복수의 액티브 핀(F1~F6)의 단변과 장변에 접하도록 형성될 수 있다. 구체적으로, 제1 액티브 핀(F1)과 제2 액티브 핀(F2)의 서로 마주보는 단변에는 더미 게이트(DG)가 접할 수 있다. 제3 액티브 핀(F3)과 제4 액티브 핀(F4)의 서로 마주보는 단변에는 더미 게이트(DG)가 접할 수 있다. 제5 액티브 핀(F5)과 제6 액티브 핀(F6)의 서로 마주보는 단변에는 더미 게이트(DG)가 접할 수 있다. 그 이외에의 복수의 액티브 핀(F1~F6)의 장변과 단변에는 모두 필드 절연막(105)이 접하도록 형성될 수 있다.
이 때, 필드 절연막(105)의 상면의 높이는 복수의 액티브 핀(F1~F6)의 상면의 높이보다 낮을 수 있다. 단, 이에 제한되는 것은 아니고, 복수의 액티브 핀(F1~F6)의 상면과 필드 절연막(105)의 상면은 동일한 평면에 위치할 수도 있다. 필드 절연막(105)의 상면은 더미 게이트(DG)의 상면보다 낮을 수 있다. 따라서, 복수의 액티브 핀(F1~F6)은 하나의 단면만 높은 더미 게이트(DG)와 접하고, 나머지 단변과 장변은 필드 절연막(105)과 접할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)는 점점 세밀해지고, 집적도가 높아지는 반도체 장치에 있어서 손쉽게 핀 소자를 커팅하여 셀 사이즈를 줄일 수 있다.
구체적으로, 하나의 핀을 분리하여 여러 개의 소자로 사용하는 방법을 통해 반도체 장치의 집적도를 높일 수 있고, 이로 인해, 반도체 소자의 용량, 효율 및 속도를 개선할 수 있다.
다만, 이러한 목적을 위해서 핀을 분리하는 간격을 일정한 간격으로 형성되는 게이트 전극의 간격만큼 이격되게 하는 더블 디퓨전 브레이크(double diffusion break)보다는 하나의 게이트 전극 내의 폭 안에서 이격되게 하는 싱글 디퓨전 브레이크(single diffusion break)가 공간 마진(space margin)의 측면에서 유리할 수 있고, 같은 공간에 더 많은 소자를 구현할 수 있다.
그러나, 이러한 싱글 디퓨전 브레이크를 구현하는 것은 반도체 장치의 전체적인 스케일이 작아짐에 따라 공정상의 어려움을 불러올 수 있다. 예를 들어, 핀과 맨드렐 마스크의 정렬 오차가 발생할 수 있고, 분리된 핀 상에 게이트 구조를 형성하기 어려운 문제를 야기할 수 있다.
그러나, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 핀의 커팅 부분을 실제 게이트 전극 대신 더미 게이트 전극을 사용하여 싱글 디퓨전 브레이크의 구조와 동일한 스케일의 핀 커팅 효과를 획득하면서, 상기 공정 상의 문제를 회피할 수 있다. 나아가, 핀의 커팅을 위한 트렌치가 자가 정렬(self-align)될 수 있어 공정의 신뢰성 또한 높일 수 있다.
이하에서, 도 1 내지 도 16을 이용하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 4 내지 도 16은 도 1의 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 4 내지 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16은 A-A을 따라 절단한 단면도이고, 도 7, 도 9, 도 11 및 도 13은 평면도이다.
도 4를 참조하면, 기판(50) 상에 프리 핀(PF)을 형성한다. 프리 핀(PF)은 추후에 제1 액티브 핀(F1)과 제2 액티브 핀(F2)으로 분리될 수 있다. 프리 핀(PF)은 기판(50) 상에 제3 방향(Z1)으로 돌출되도록 형성될 수 있다. 프리 핀(PF)은 기판(50)의 일부일 수도 있고, 기판(50)으로부터 성장된 에피층을 포함할 수 있다.
프리 핀(PF)은 제1 방향(X1)으로 연장되어 형성될 수 있다. 프리 핀(PF)은 커팅 되기 전의 복수의 액티브 핀(F1~F6)일 수 있다. 프리 핀(PF)은 복수일 수 있고, 각각 2부분으로 나누어질 수 있다. 구체적으로, 프리 핀(PF)은 제1 및 제2 액티브 핀(F1, F2)으로 나누어질 수 있다.
프리 핀(PF)은 각각 장변과 단변을 가질 수 있다. 프리 핀(PF)의 장변은 제1 방향(X1)으로 연장될 수 있고, 프리 핀(PF)의 단변은 제2 방향(Y1)으로 연장될 수 있으나 이에 제한되는 것은 아니다.
도 4에는 도시되지 않았지만, 돌출된 프리 핀(PF)의 사이에는 필드 절연막(105)이 형성될 수 있다. 필드 절연막(105)은 기판(50) 상에 형성되고, 복수의 액티브 핀(F1~F6)의 적어도 일부를 둘러싸도록 형성될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다
도 3 및 도 5를 참조하면, 프리 핀(PF) 및 필드 절연막(105) 상에 게이트 절연막층(10) 및 게이트층(G)을 순차적으로 형성한다. 여기에서, 도 5에는 도시되어 있지 않지만, 도 3을 참조하면, 필드 절연막(105) 상에도 게이트 절연막층(10) 및 게이트층(G)이 순차적으로 형성될 수 있다.
게이트 절연막층(10)은 후술하는 식각공정을 통해 도 8에 도시된 제1 및 제2 게이트 절연막(110, 210)이 될 수 있다. 또한 게이트층(G)도 후술하는 식각공정을 통해 도 8에 도시된 제1 및 제2 게이트 전극(G1, G2)이 될 수 있다.
도 6을 참조하면 게이트층(G) 상에 제1 및 제2 패턴막(M1, M2)을 형성할 수 있다. 제1 및 제2 패턴막(M1, M2)은 마스크의 역할을 할 수 있다. 즉, 제1 및 제2 패턴막(M1, M2)은 각각 제1 및 제2 게이트 전극(G1, G2)과 제1 및 제2 게이트 절연막(110, 210)을 형성하기 위한 마스크일 수 있다.
즉, 제1 패턴막(M1)은 제1 게이트 전극(G1) 및 제1 게이트 절연막(110)을 형성하기 위한 위치에 형성될 수 있다. 이에 대응하여, 제2 패턴막(M2)은 제2 게이트 전극(G2) 및 제2 게이트 절연막(210)을 형성하기 위한 위치에 형성될 수 있다.
상기 제1 패턴막(M1) 및 상기 제2 패턴막(M2)은 제1 방향(X1)으로 일정한 폭을 가질 수 있다. 이에 따라 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)도 동일한 폭을 가질 수 있다. 상기 "동일한"은 공정 상의 원인으로 인한 미세한 차이를 포함하는 개념이다.
도시되지 않았지만, 게이트층(G) 상에 맨드렐층이 먼저 형성되고 그 위에 마스크를 위한 패턴막이 형성될 수 있다. 즉, 게이트층(G)과 게이트 절연막층(10)을 선택적으로 식각하기 위한 방법이라면 가능할 수 있다.
도 7 및 도 8을 참조하면, 프리 핀(PF)은 제1 내지 제3 영역(Ⅰ~Ⅲ)을 포함할 수 있다.
제1 영역(Ⅰ)은 추후에 제1 액티브 핀(F1)이 형성되는 영역일 수 있다. 제2 영역(Ⅱ)은 추후에 제2 액티브 핀(F2)이 형성되는 영역일 수 있다. 제3 영역(Ⅲ)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 사이에 위치할 수 있다. 제3 영역(Ⅲ)에는 추후에 더미 게이트(DG)가 형성될 수 있다.
즉, 제3 영역(Ⅲ)에 형성되는 더미 게이트(DG)에 의해 프리 핀(PF)이 제1 영역(Ⅰ)의 제1 액티브 핀(F1)과 제2 영역(Ⅱ)의 제2 액티브 핀(F2)으로 분리될 수 있다.
제1 패턴막(M1)은 프리 핀(PF)의 제1 영역(Ⅰ) 상에 제2 방향(Y1)으로 연장되어 배치될 수 있다. 제1 패턴막(M1)은 제1 게이트 전극(G1)의 형상과 동일하게 형성되어 제1 게이트 전극(G1)이 식각 공정에의해 형성될 수 있도록 마스크의 역할을 할 수 있다.
제2 패턴막(M2)은 프리 핀(PF)의 제2 영역(Ⅱ) 상에 제2 방향(Y1)으로 연장되어 배치될 수 있다. 제2 패턴막(M2)은 제2 게이트 전극(G2)의 형상과 동일하게 형성되어 제2 게이트 전극(G2)이 식각 공정에의해 형성될 수 있도록 마스크의 역할을 할 수 있다.
앞서 설명했듯이, 필드 절연막(105)은 프리 핀(PF)의 사이사이에 형성될 수 있다. 이 때, 필드 절연막(105)의 상면의 높이는 필드 절연막(105)의 상면의 높이보다 낮을 수 있다.
게이트층(G) 및 게이트 절연막층(10)은 제1 및 제2 패턴막(M1, M2)을 마스크로하여 선택적으로 식각될 수 있다. 따라서, 게이트층(G) 및 게이트 절연막층(10)은 제1 및 제2 패턴막(M1, M2)과 같은 형상이 될 수 있다. 구체적으로, 게이트층(G)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)으로 분리되어 형성될 수 있다. 또한 게이트 절연막층(10)은 제1 게이트 절연막(110) 및 제2 게이트 절연막(210)으로 분리되어 형성될 수 있다.
즉, 도 8에 도시되어 있듯이, 프리 핀(PF) 상에 제1 게이트 절연막(110) 상에 제1 게이트 전극(G1)이 형성되고, 제1 게이트 전극(G1) 상에 제1 패턴막(M1)이 형성될 수 있다. 이러한 적층 구조는 도 7의 제1 영역(Ⅰ)에 형성될 수 있다.
프리 핀(PF) 상에 제2 게이트 절연막(210) 상에 제2 게이트 전극(G2)이 형성되고, 제2 게이트 전극(G2) 상에 제2 패턴막(M2)이 형성될 수 있다. 이러한 적층 구조는 도 7의 제2 영역(Ⅱ)에 형성될 수 있다.
도 9 및 도 10을 참조하면, 더미 스페이서(400)를 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 형성할 수 있다. 구체적으로, 제1 영역(Ⅰ)에는 제1 더미 스페이서(410)를 형성하고, 제2 영역(Ⅱ)에는 제2 더미 스페이서(420)를 형성할 수 있다. 제3 영역(Ⅲ)은 더미 스페이서(400)를 형성하지 않을 수 있다. 즉, 제3 영역(Ⅲ)은 프리 핀(PF)과 필드 절연막(105)의 상면이 그대로 노출될 수 있다.
제3 영역(Ⅲ)의 제1 방향(X1)의 폭은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)의 제1 방향(X1)의 폭과 동일할 수 있다. 이에 따라, 제3 영역(Ⅲ)에 형성되는 더미 게이트(DG)의 제1 방향(X1)의 폭은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)의 제1 방향(X1)의 폭과 실질적으로 동일할 수 있다.
더미 스페이서(400)의 상면의 높이는 제1 및 제2 패턴막(M1, M2)의 상면의 높이와 실질적으로 동일할 수 있다. 즉, 더미 스페이서(400)를 충분히 증착한 뒤에, 제1 및 제2 패턴막(M1, M2)의 상면이 노출될 수 있도록 CMP(chemical mechanical polish) 공정 등의 평탄화 공정을 거칠 수 있다.
이 때, 제3 영역(Ⅲ)으로부터 제1 게이트 전극(G1)의 거리(w)는 제3 영역(Ⅲ)으로부터 제2 게이트 전극(G2)의 거리(w)와 실질적으로 동일할 수 있다. 상기 "동일"은 공정상의 미세한 차이를 포함하는 개념이다.
이 때, 형성되는 더미 스페이서(400)는 SiN, SiBCN 및 SiOCN 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 더미 스페이서(400)는 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자층 증착(atomic layer deposition, ALD)을 통해 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
더미 스페이서(400)는 제3 영역(Ⅲ)에 형성되는 제1 트렌치(500)를 형성할 수 있다. 즉, 제1 트렌치(500)의 제1 더미 스페이서(410)와 제1 더미 스페이서(410)일 수 있다.
제1 트렌치(500)의 바닥면은 필드 절연막(105)의 일부 및 제3 영역(Ⅲ) 상의 프리 핀(PF)의 상면일 수 있다. 프리 핀(PF)의 상면과 필드 절연막(105)의 상면의 높이가 다르므로 제1 트렌치(500)의 바닥면은 돌출된 부분을 포함할 수 있다. 제1 트렌치(500)는 제2 방향(Y1)으로 제1 및 제2 게이트 전극(G1, G2)과 나란하게 연장될 수 있다.
도 11 및 도 12를 참조하면, 프리 핀(PF)의 제3 영역(Ⅲ)을 제거하여 제2 트렌치(600)를 형성할 수 있다. 제2 트렌치(600)는 제1 더미 스페이서(410) 및 제2 더미 스페이서(420)에 의해서 자가 정렬(self-align)되어 형성될 수 있다. 즉, 제2 트렌치(600)는 제1 트렌치(500)의 바닥면이 더 깊게 제거됨에 따라 형성될 수 있다. 제2 트렌치(600)는 프리 핀(PF)이 에치 백(etch back)되는 공정에 의해서 형성될 수 있다. 이에 따라, 제1 트렌치(500) 및 제2 트렌치(600)의 제1 방향(X1)의 폭은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)의 폭과 동일할 수 있다.
제2 트렌치(600)가 형성됨에 따라 프리 핀(PF)은 제1 액티브 핀(F1)과 제2 액티브 핀(F2)으로 분리될 수 있다. 제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 서로 다른 반도체 소자로서 동작할 수 있다. 이를 통해서, 반도체 장치의 집적도와 성능을 더욱 향상시킬 수 있다.
기존의 싱글 디퓨전 브레이크(single diffusion break) 공정에서는 핀을 커팅하고 그 위에 게이트를 형성할 때의 미스 얼라인(mis-align)이 문제가 될 수 있다. 그러나, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 따르면, 더미 스페이서(400)에 의해서 자가 정렬되어 프리 핀(PF)이 커팅됨에 따라서, 스케일이 매우 작은 반도체 장치에서도 복수의 핀의 커팅의 정렬이 용이하게 수행될 수 있다. 이에 따라, 신뢰도가 높고 집적도가 높아 성능이 향상된 반도체 장치를 제조할 수 있다.
도 13 및 도 14를 참조하면, 제2 트렌치(600)를 메워 더미 게이트(DG)를 형성할 수 있다. 이 때, 더미 게이트(DG)는 필드 절연막(105)과 동일한 물질로 형성될 수 있다. 즉, 제2 트렌치(600)에 남아있는 필드 절연막(105)과 동일한 물질로 더미 게이트(DG)가 형성될 수 있다. 즉, 더미 게이트(DG)는 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
더미 게이트(DG)의 높이(H2)는 제1 및 제2 게이트 전극(G1, G2)의 높이(H1)보다 낮을 수 있다. 이는 더미 스페이서(400)에 의해서 형성된 제1 트렌치(500)의 수직한 높이가 제1 및 제2 게이트 전극(G1, G2)의 높이에 비해 낮을 수 있기 때문이다. 단, 이에 제한되는 것은 아니다. 더미 게이트(DG)의 상면의 높이는 제1 및 제2 액티브 핀(F1, F2)의 상면의 높이보다 높을 수 있다.
더미 게이트(DG)는 제2 트렌치(600)를 메우므로, 제2 방향(Y1)으로 연장될 수 있다. 더미 게이트(DG)는 제1 게이트 전극(G1)과 제2 게이트 전극(G2)의 사이에 위치할 수 있다. 또한, 더미 게이트(DG)는 제1 게이트 전극(G1)과의 거리(w)와 제2 게이트 전극(G2)과의 거리(w)가 동일한 위치에 배치될 수 있다. 이는, 싱글 디퓨전 브레이크(single diffusion break)를 대체하기 위해, 기존의 반도체 장치에서 게이트 전극이 형성되는 자리에 더미 게이트를 대신 형성하였기 때문이다.
도 15 및 도 16을 참조하면, 더미 스페이서(400)를 제거할 수 있다. 이 때, 제1 및 제2 게이트 전극(G1, G2)과 제1 및 제2 게이트 절연막(110, 210)을 보호하기 위해 제1 및 제2 패턴막(M1, M2)과 더미 스페이서(400)는 식각 선택비를 가질 수 있다. 즉, 더미 스페이서(400)를 제거하는 식각 공정에서 제1 및 제2 패턴막(M1, M2)이 마스크의 역할을 할 수 있다.
따라서, 제1 더미 스페이서(410)와 제2 더미 스페이서(420)가 식각되는 동안 제1 및 제2 패턴막(M1, M2)이 제1 및 제2 게이트 전극(G1, G2)과 제1 및 제2 게이트 절연막(110, 210)이 식각되지 않도록 버틸 수 있다.
도 1 내지 도 3을 참조하면, 제1 게이트 전극(G1) 상에 형성된 제1 패턴막(M1)은 제거될 수 있다. 이에 대응하여, 제2 게이트 전극(G2) 상에 형성된 제2 패턴막(M2)도 제거될 수 있다.
이어서, 제1 게이트 전극(G1) 및 제1 게이트 절연막(110)의 측면에 제1 스페이서(120)가 형성될 수 있다. 마찬가지로, 제2 게이트 전극(G2) 및 제2 게이트 절연막(210)의 측면에 제2 스페이서(220)가 형성될 수 있다. 또한, 이에 대응하여 더미 게이트(DG)의 측면에도 제3 스페이서(320)가 형성될 수 있다.
더미 게이트(DG)의 상면의 높이는 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)의 상면의 높이보다 낮으므로, 제3 스페이서(320)의 높이는 제1 및 제2 스페이서(120, 220)보다 낮을 수 있다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2)의 측면에 제1 및 제2 소오스/드레인 영역(230, 240)을 형성할 수 있다. 제1 및 제2 소오스/드레인 영역(230, 240)은 제1 및 제2 게이트 전극(G1, G2)의 측면에 리세스를 형성하여 상기 리세스를 메우면서 형성될 수 있다. 예를 들어, 제1 및 제2 소오스/드레인 영역(230, 240)은 상승된 소오스/드레인의 형태를 가질 수 있다. 이 때, 제1 및 제2 소오스/드레인 영역(230, 240)의 상면은 동일 평면에 위치할 수 있다. 즉, 제1 및 제2 소오스/드레인 영역(230, 240)은 동일한 공정 시간동안 성장되어 형성될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)의 제조 방법은 기존의 싱글 디퓨전 브레이크를 형성하는 방법과 달리 핀의 커팅을 자가 정렬을 이용한 에치 백 공정을 사용하므로, 매우 작은 크기의 장치에서도 신뢰성 높은 반도체 장치를 구현할 수 있다.
나아가 싱글 디퓨전 브레이크 공정에서는 핀의 커팅된 부분 상에 더미 게이트를 형성하여야 하지만, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법은 핀의 커팅된 부분이 아니라 커팅된 핀의 사이에 도전체가 아닌 절연체로 형성된 더미 게이트(DG)를 형성하므로써, 공정의 난이도를 낮추고, 수율을 높일 수 있다.
이하, 도 17 및 도 18을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치(2)를 설명한다. 상술한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 동일한 구성요소는 동일한 도면 부호를 사용하고, 중복되는 설명은 생략하거나 간략히 한다.
도 17은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 18은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위해 도 17의 C-C를 따라 절단한 단면도이다.
도 17 및 도 18을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 제3 게이트 전극(G3) 및 제4 게이트 전극(G4)를 포함한다.
제3 게이트 전극(G3)은 제1 게이트 전극(G1), 제2 게이트 전극(G2) 및 더미 게이트(DG)와 나란하게 정렬될 수 있다. 제3 게이트 전극(G3)은 제2 방향(Y1)으로 연장될 수 있다. 제3 게이트 전극(G3)은 제1 방향(X1)으로 제1 게이트 전극(G1)과 이격될 수 있다. 제3 게이트 전극(G3)은 제1 게이트 전극(G1)과 인접할 수 있다. 즉, 제1 게이트 전극(G1)은 더미 게이트(DG)와 제3 게이트 전극(G3) 사이에 위치할 수 있다.
제4 게이트 전극(G4)은 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3) 및 더미 게이트(DG)와 나란하게 정렬될 수 있다. 제4 게이트 전극(G4)은 제2 방향(Y1)으로 연장될 수 있다. 제4 게이트 전극(G4)은 제1 방향(X1)으로 제2 게이트 전극(G2)과 이격될 수 있다. 제4 게이트 전극(G4)은 제2 게이트 전극(G2)과 인접할 수 있다. 즉, 제2 게이트 전극(G2)은 더미 게이트(DG)와 제4 게이트 전극(G4) 사이에 위치할 수 있다.
제3 게이트 전극(G3)은 제1 액티브 핀(F1)의 단부와 오버랩될 수 있다. 즉, 도시되었듯이, 제1 액티브 핀(F1)의 일 단부는 더미 게이트(DG)와 접하고, 타 단부는 제3 게이트 전극(G3)과 오버랩될 수 있다. 제3 게이트 전극(G3)은 제3 액티브 핀(F3)의 타 단부와 제5 액티브 핀(F5)의 타 단부와도 오버랩될 수 있다.
제4 게이트 전극(G4)은 제2 액티브 핀(F2)의 단부와 오버랩될 수 있다. 즉, 도시되었듯이, 제2 액티브 핀(F2)의 일 단부는 더미 게이트(DG)와 접하고, 타 단부는 제4 게이트 전극(G4)과 오버랩될 수 있다. 제4 게이트 전극(G4)은 제4 액티브 핀(F4)의 타 단부와 제6 액티브 핀(F6)의 타 단부와도 오버랩될 수 있다.
제3 게이트 전극(G3)과 제1 게이트 전극(G1)의 간격(w)은 제1 게이트 전극(G1)과 더미 게이트(DG)와의 간격(w)과 동일할 수 있다. 마찬가지로, 제4 게이트 전극(G4)과 제2 게이트 전극(G2)의 간격(w)도 제2 게이트 전극(G2)과 더미 게이트(DG)와의 간격(w)과 동일할 수 있다. 즉, 제1 내지 제4 게이트 전극(G1~G4) 및 더미 게이트(DG)의 간격은 모두 동일할 수 있다.
제3 게이트 전극(G3) 및 제4 게이트 전극(G4)은 필드 절연막(105)과도 오버랩될 수 있다. 제1 액티브 핀(F1) 및 필드 절연막(105)과 제3 게이트 전극(G3) 사이에는 제3 게이트 절연막(710)이 형성될 수 있다. 제3 게이트 전극(G3)과 제3 게이트 절연막(710)의 측면에는 제4 스페이서(720)가 형성될 수 있다. 마찬가지로, 제2 액티브 핀(F2) 및 필드 절연막(105)과 제4 게이트 전극(G4) 사이에는 제4 게이트 절연막(810)이 형성될 수 있다. 제4 게이트 전극(G4)과 제4 게이트 절연막(810)의 측면에는 제5 스페이서(820)가 형성될 수 있다.
제3 게이트 전극(G3) 및 제3 게이트 절연막(710)은 실제로 작동하지 않는 더미 게이트 구조체일 수 있다. 마찬가지로, 제4 게이트 전극(G4) 및 제4 게이트 절연막(810)은 실제로 작동하지 않는 더미 게이트 구조체일 수 있다. 즉, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 제1 및 제2 액티브 핀(F1, F2)의 각각의 타 단부에서 더블 디퓨전 브레이크(double diffusion break)를 구성할 수도 있다. 즉, 제1 및 제2 액티브 핀(F1, F2)의 타 단부에서 게이트 피치만큼 이격되어 새로운 액티브 핀을 포함하는 구조를 포함할 수도 있다.
이하, 도 19를 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치(3)를 설명한다. 상술한 본 발명의 제1 실시예 및 제2 실시예에 따른 반도체 장치(1, 2)와 동일한 구성요소는 동일한 도면 부호를 사용하고, 중복되는 설명은 생략하거나 간략히 한다.
도 19를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 제7 내지 제9 액티브 핀(F7~F9)을 더 포함한다.
제7 액티브 핀(F7)은 제1 방향으로 연장될 수 있다. 제7 액티브 핀(F7)은 제1 액티브 핀(F1)과 제1 방향(X1)으로 이격되어 배치될 수 있다. 제8 액티브 핀(F8)은 제1 방향(X1)으로 연장될 수 있다. 제8 액티브 핀(F8)은 제4 액티브 핀(F4)과 제1 방향(X1)으로 이격되어 배치될 수 있다. 제9 액티브 핀(F9)은 제1 방향(X1)으로 연장될 수 있다. 제9 액티브 핀(F9)은 제6 액티브 핀(F6)과 제1 방향(X1)으로 이격되어 배치될 수 있다.
제7 내지 제9 액티브 핀(F7~F9)은 제2 방향으로 서로 이격되어 나란히 배치될 수 있다. 제7 내지 제9 액티브 핀(F7~F9)는 사이에 필드 절연막(105)이 형성되어 있을 수 있다.
제3 게이트 전극(G3)은 제7 내지 제9 액티브 핀(F7~F9)의 단부와 오버랩될 수 있다. 즉, 도시되었듯이, 제1, 제3 및 제5 액티브 핀(F1, F3, F5)의 일 단부는 더미 게이트(DG)와 접하고, 타 단부는 제7 내지 제9 액티브 핀(F7~F9)의 일 단 부와 마주보도록 배치될 수 있다. 즉, 본 발명의 제3 실시예에 따른 반도체 장치(2)는 제1, 제3 및 제5 액티브 핀(F5)의 각각의 타 단부에서 싱글 디퓨전 브레이크(single diffusion break)를 구성할 수도 있다. 이러한 경우에는 제1, 제3 및 제5 액티브 핀(F1, F3, F5)은 제2, 제4 및 제6 액티브 핀(F2, F4, F6)와는 더미 게이트(DG)의 폭만큼 이격될 수 있고, 제7 내지 제9 액티브 핀(F7~F9)와는 제3 게이트 전극(G3)의 폭보다 작은 간격으로 이격될 수 있어, 반도체 장치의 집적도 및 성능을 향상시킬 수 있다.
이하, 도 20을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치(4)를 설명한다. 상술한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 동일한 구성요소는 동일한 도면 부호를 사용하고, 중복되는 설명은 생략하거나 간략히 한다.
도 20은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(4)에서, 복수의 게이트(G1, G2)는 2층 이상의 금속층(MG1, MG2)을 포함할 수 있다. 복수의 게이트(G1, G2)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 이러한 게이트(G1, G2)는 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
이하에서, 도 2, 도 4 내지 도 16 및 도 20을 참조하여 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4 내지 도 18은 본 발명의 제1 실시예에 따른 반도체 장치(1)의 제조 방법과 동일한 바, 실질적으로 동일한 내용은 생략하고, 도 2 및 도 20을 설명하도록 한다.
도 2 및 도 20을 참조하면, 도 2에서의 제1 및 제2 게이트 전극(도 2의 G1, G2)을 제거하고, 제1 및 제2 게이트 절연막(도 2의 110, 210)을 제거한다. 이후에 제1 및 제2 게이트 전극(도 2의 G1, G2)과 제1 및 제2 게이트 절연막(도 2의 110, 210)이 제거된 자리에 제1 및 제2 게이트 절연막(도 20의 110, 210) 및 2층 이상의 금속층(MG1, MG2)를 적층함으로써 본 발명의 제4 실시예에 따른 반도체 장치(4)를 완성할 수 있다.
다음 도 21을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
본 발명의 실시예들에 따른 반도체 장치(1, 2, 3)는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22 및 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다. 도 21은 태블릿 PC이고, 도 22는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1, 2, 3) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
50: 기판
ACT1: 제1 액티브 영역
ACT2: 제2 액티브 영역
F1: 제1 액티브 핀
F2: 제2 액티브 핀
DG: 더미 게이트
G1: 제1 게이트 전극
G2: 제2 게이트 전극
105: 필드 절연막

Claims (10)

  1. 제1 방향으로 연장되되, 상기 제1 방향으로 연장되는 프리 핀(pre-fin)을 형성하되, 상기 프리 핀은 제1 영역, 제2 영역 및 상기 제1 및 제2 영역을 분리하는 제3 영역을 포함하고,
    상기 프리 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 상기 제1 방향으로 이격되는 제1 및 제2 게이트를 형성하되, 상기 제1 및 제2 게이트는 각각 상기 제1 및 제2 영역에 오버랩되고,
    상기 제1 및 제2 영역 상에 각각 제1 및 제2 더미 스페이서를 형성하되, 상기 제3 영역이 노출되도록 상기 제3 영역에 제1 트렌치를 형성하고,
    상기 제1 및 제2 더미 스페이서를 마스크로 상기 노출된 제3 영역을 식각하여 제2 트렌치를 형성함으로써, 상기 프리 핀을 상기 제1 및 제2 영역에 대응하는 제1 및 제2 액티브 핀으로 분리하고,
    상기 제1 및 제2 트렌치를 메우는 더미 게이트를 형성하고,
    상기 제1 및 제2 더미 스페이서를 제거하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 및 제2 게이트의 측면에 각각 제1 및 제2 스페이서를 형성함과 동시에 상기 더미 스페이서의 제3 스페이서를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 프리 핀을 형성한 후에, 상기 프리 핀을 둘러싸는 필드 절연막을 형성하는 것을 더 포함하고,
    상기 필드 절연막의 상면은 상기 더미 게이트의 상면보다 낮은 반도체 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 및 제2 게이트를 형성하는 것은,
    게이트층을 형성하고,
    상기 게이트층 상에 패턴막을 형성하고,
    상기 패턴막을 마스크로 상기 게이트층을 패터닝하는 것을 포함하는 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 및 제2 게이트를 형성하는 것은,
    상기 제1 액티브 핀 상에 상기 제2 방향으로 연장되고, 상기 제1 게이트와 상기 제1 방향으로 이격되는 제3 게이트와,
    상기 제2 액티브 핀 상에 상기 제2 방향으로 연장되고, 상기 제2 게이트와 상기 제1 방향으로 이격되는 제4 게이트를 형성하는 것을 더 포함하고,
    상기 제1 및 제2 게이트는 상기 제3 및 제4 게이트 사이에 위치하는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 프리 핀을 형성한 후에, 상기 프리 핀을 둘러싸는 필드 절연막을 형성하는 것을 더 포함하고,
    상기 제3 게이트의 상기 제1 방향의 폭 중 일부는 상기 제1 액티브 핀과 오버랩되고, 상기 제1 방향의 폭 중 나머지 일부는 상기 필드 절연막과 오버랩되는 반도체 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 더미 게이트는 산화막 및 질화막 중 적어도 하나를 포함하는 반도체 장치 제조 방법.
  8. 제 1항에 있어서,
    제1 게이트의 측면에 제1 상승된 소오스/드레인과, 상기 제2 게이트의 측면에 제2 상승된 소오스/드레인을 형성하는 것을 더 포함하되,
    상기 제1 상승된 소오스/드레인의 상면과 상기 제2 상승된 소오스/드레인의 상면은 동일 평면에 위치하는 반도체 장치 제조 방법.
  9. 프리 핀을 형성하고,
    상기 프리 핀과 교차하고 나란히 연장된 제1 및 제2 게이트를 형성하고,
    상기 제1 및 제2 게이트 사이에 상기 프리 핀을 노출시키는 제1 트렌치 포함하되, 상기 프리 핀을 덮는 더미 스페이서를 형성하고,
    상기 제1 트렌치를 제2 트렌치로 확장하여 상기 프리 핀을 제1 및 제2 액티브 핀으로 분리하고,
    상기 제2 트렌치에 절연 물질을 포함하는 더미 게이트를 형성하고,
    상기 더미 스페이서를 제거하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    상기 더미 게이트의 상면은 상기 제1 및 제2 게이트의 상면보다 낮은 반도체 장치 제조 방법.

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