KR20190118256A - 반도체 장치 - Google Patents

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KR20190118256A
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 제1 방향으로 연장되는 제1 다채널 활성 패턴, 제1 다채널 활성 패턴과 이격되고, 제1 방향으로 연장되는 제2 다채널 활성 패턴, 제1 다채널 활성 패턴 및 제2 다채널 활성 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 게이트 절연막을 포함하는 제1 게이트 구조체, 및 제1 다채널 활성 패턴 및 제2 다채널 활성 패턴 상에, 제2 방향으로 연장되고, 제1 게이트 구조체와 이격되고, 제2 게이트 절연막을 포함하는 제2 게이트 구조체를 포함하고, 제1 다채널 활성 패턴의 측벽은 제1 게이트 절연막과 접촉하는 제1 부분과, 제1 게이트 절연막과 비접촉하는 제2 부분을 포함하고, 제1 다채널 활성 패턴의 측벽은 제2 게이트 절연막과 접촉하는 제3 부분과, 제2 게이트 절연막과 비접촉하는 제4 부분을 포함하고, 제1 다채널 활성 패턴의 측벽의 제1 부분의 높이는 제1 다채널 활성 패턴의 측벽의 제3 부분의 높이보다 크다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 구체적으로, 서로 다른 채널 영역을 포함하는 다채널 활성 패턴을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 다양한 채널을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 제1 다채널 활성 패턴, 제1 다채널 활성 패턴과 이격되고, 제1 방향으로 연장되는 제2 다채널 활성 패턴, 제1 다채널 활성 패턴 및 제2 다채널 활성 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 게이트 절연막을 포함하는 제1 게이트 구조체, 및 제1 다채널 활성 패턴 및 제2 다채널 활성 패턴 상에, 제2 방향으로 연장되고, 제1 게이트 구조체와 이격되고, 제2 게이트 절연막을 포함하는 제2 게이트 구조체를 포함하고, 제1 다채널 활성 패턴의 측벽은 제1 게이트 절연막과 접촉하는 제1 부분과, 제1 게이트 절연막과 비접촉하는 제2 부분을 포함하고, 제1 다채널 활성 패턴의 측벽은 제2 게이트 절연막과 접촉하는 제3 부분과, 제2 게이트 절연막과 비접촉하는 제4 부분을 포함하고, 제1 다채널 활성 패턴의 측벽의 제1 부분의 높이는 제1 다채널 활성 패턴의 측벽의 제3 부분의 높이보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되고, 제1 영역 및 제2 영역을 포함하는 제1 핀형 패턴, 제1 핀형 패턴의 측벽의 일부 상에 배치되는 필드 절연막, 필드 절연막 상에, 제1 핀형 패턴의 제1 영역과 교차하는 제1 게이트 구조체, 및 필드 절연막 상에, 제1 핀형 패턴의 제2 영역과 교차하는 제2 게이트 구조체를 포함하고, 제1 핀형 패턴의 제1 영역이 필드 절연막의 상면보다 돌출된 높이는 제1 핀형 패턴의 제2 영역이 필드 절연막의 상면보다 돌출된 높이보다 높다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 제1 다채널 활성 패턴, 제1 다채널 활성 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체, 및 제1 다채널 활성 패턴 상에, 제2 방향으로 연장되고, 제1 게이트 구조체와 이격되는 제2 게이트 구조체를 포함하고, 제1 다채널 활성 패턴은 제1 게이트 구조체가 교차하는 제1 영역과 제2 게이트 구조체가 교차하는 제2 영역을 포함하고, 제1 다채널 활성 패턴의 제1 영역에서, 제1 다채널 활성 패턴은 제1 채널을 포함하고, 제1 다채널 활성 패턴의 제2 영역에서, 제1 다채널 활성 패턴은 제2 채널을 포함하고, 제1 채널의 유효 채널 폭(effective channel width)은 제2 채널의 유효 채널 폭보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2, 도 7, 및 도 9는 각각 도 1의 A-A를 따라 절단한 단면도이다.
도 3, 도 8, 도 10 내지 도 15는 각각 도 1의 B-B를 따라 절단한 단면도이다. 도 4는 도 1의 C-C를 따라 절단한 단면도이다.
도 5는 도 1의 D-D를 따라 절단한 단면도이다. 도 6은 도 1의 E-E를 따라 절단한 단면도이다.
도 16 내지 도 34는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 도면이다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2, 도 7, 및 도 9는 각각 도 1의 A-A를 따라 절단한 단면도이다. 도 3, 도 8, 도 10 내지 도 15는 각각 도 1의 B-B를 따라 절단한 단면도이다. 도 4는 도 1의 C-C를 따라 절단한 단면도이다. 도 5는 도 1의 D-D를 따라 절단한 단면도이다. 도 6은 도 1의 E-E를 따라 절단한 단면도이다.
설명의 편의상, 도 1 내지 도 15는 몇몇 실시예에 따른 반도체 장치의 일부 구성요소만 도시될 수 있다. 다시 말해서, 도 1 내지 도 15에는 반도체 장치의 몇몇 구성요소가 생략되어 도시될 수 있다. 예를 들어, 도 1은 필드 절연막과 층간 절연막 등이 생략되어 도시된다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 각각의 도면에서 어떠한 구성요소가 생략되었는지 이해할 수 있을 것이다.
도 1 내지 도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 복수의 다채널 활성 패턴(multi-channel active pattern, 110), 제1 게이트 구조체(120), 제2 게이트 구조체(130), 및 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)을 포함할 수 있다. 예를 들어, 반도체 장치는 트랜지스터(transistor)일 수 있다.
몇몇 실시예에서, 기판(100)은 예를 들어, 벌크 실리콘일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 저마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다.
몇몇 실시예에서, 다채널 활성 패턴(110)은 제1 다채널 활성 패턴(110_1)과 제2 다채널 활성 패턴(110_2)을 포함할 수 있다. 제1 다채널 활성 패턴(110_1)은 제1 방향(X)으로 연장될 수 있다. 제2 다채널 활성 패턴(110_2)은 제1 다채널 활성 패턴(110_1)과 제2 방향(Y)으로 이격될 수 있다. 제2 다채널 활성 패턴(110_2)은 제1 방향(X)으로 연장될 수 있다. 다시 말해서, 제1 다채널 활성 패턴(110_1)과 제2 다채널 활성 패턴(110_2)은 제2 방향(Y)으로 이격되어 서로 나란하게 연장될 수 있다.
몇몇 실시예에 따르면, 다채널 활성 패턴(110)은 핀형 구조(fin structure), 다채널 핀형 구조(multi-channel fin structure) 및 나노와이어 구조(nanowire structure) 중 어느 하나일 수 있으나, 실시예들이 이에 제한되지는 않는다.
다채널 활성 패턴(110)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 다채널 활성 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 다채널 활성 패턴(110)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, 다채널 활성 패턴(110)이 IV-IV족 화합물 반도체를 포함하는 경우, 다채널 활성 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 다른 예를 들어, 다채널 활성 패턴(110)이 III-V족 화합물 반도체를 포함하는 경우, 다채널 활성 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다. 몇몇 실시예에서, 다른 언급이 없는 한 다채널 활성 패턴(110)은 실리콘 패턴인 것으로 가정한다.
몇몇 실시예에 따르면, 제1 게이트 구조체(120)는 제2 방향(Y)으로 연장될 수 있다. 제2 게이트 구조체(130)는 제1 게이트 구조체(120)와 제1 방향(X)으로 이격될 수 있다. 또한 제2 게이트 구조체(130)는 제2 방향(Y)으로 연장될 수 있다. 다시 말해서, 제1 게이트 구조체(120)와 제2 게이트 구조체(130)는 제1 방향(X)으로 이격되어 서로 나란하게 연장될 수 있다. 몇몇 실시예에서, 제1 및 제2 게이트 구조체(120, 130)는 게이트 라스트 공정(gate last processing, 또는 리플레이스먼트(replacement) 공정)을 통해 형성될 수 있다.
설명의 편의를 위해, 몇몇 실시예에 따른 반도체 장치를 제1 영역(R1)과 제2 영역(R2)으로 구분한다. 몇몇 실시예에 따르면, 기판(100) 상에 다채널 활성 패턴(110)을 일부 감싸도록 필드 절연막(도 2의 210, 도 3의 310)이 형성된다. 이때, 제1 영역(R1)의 기판(100)과 제1 필드 절연막(210)이 적층되는 구조는 제2 영역(R2)의 기판(100)과 제2 필드 절연막(310)이 적층되는 구조와 서로 다른 구조 및 형상을 가질 수 있다. 다만, 반도체 장치를 제1 영역(R1) 및 제2 영역(R2)으로 구분하는 것은, 단지 설명의 편의를 위한 것이며 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 장치는 제1 영역(R1)에서, 기판(100), 제1 다채널 활성 패턴(110_1), 제2 다채널 활성 패턴(110_2), 제1 필드 절연막(210), 및 제1 게이트 구조체(120)를 포함할 수 있다. 이하에서는 다채널 활성 패턴(110)이 두개인 경우에 한해 설명하나, 실시예들이 이에 제한되지 않음은 물론이다.
몇몇 실시예에서, 제1 및 제2 다채널 활성 패턴(110_1, 110_2)은 제1 내지 제3 트렌치(TR_1~TR_3)에 의해 제1 방향(X)으로 정의될 수 있다. 예를 들어, 제1 트렌치(TR_1)는 제2 트렌치(TR_2)와 제2 방향(Y)으로 이격될 수 있다. 제1 트렌치(TR_1)와 제2 트렌치(TR_2)는 제1 방향(X)으로 연장되어, 제1 방향(X)으로 연장되는 제1 다채널 활성 패턴(110_1)을 정의할 수 있다. 또한, 제3 트렌치(TR_3)는 제2 트렌치(TR_2)와 제2 방향(Y)으로 이격될 수 있다. 제2 트렌치(TR_2)와 제3 트렌치(TR_3)는 제1 방향(X)으로 연장되어, 제1 방향(X)으로 연장되는 제2 다채널 활성 패턴(110_2)을 정의할 수 있다. 다시 말해서, 제1 다채널 활성 패턴(110_1)의 측벽을 따라 제1 트렌치(TR_1)가 형성될 수 있다. 또한, 제2 다채널 활성 패턴(110_2)의 측벽을 따라 제3 트렌치(TR_3)가 형성될 수 있다. 또한, 제1 다채널 활성 패턴(110_1)과 제2 다채널 활성 패턴(110_2)의 측벽을 따라 제2 트렌치(TR_2)가 형성될 수 있다.
몇몇 실시예에 따른 제1 필드 절연막(210)은 다채널 활성 패턴(110)의 측벽 및 기판(100) 상에 형성될 수 있다. 다시 말해서, 제1 필드 절연막(210)은 다채널 활성 패턴(110)의 측벽의 일부를 덮도록 기판(100) 상에 형성될 수 있다. 다시 말해서, 제1 필드 절연막(210)은 기판(100) 상에 형성되고, 제1 내지 제3 트렌치(TR_1~TR_3)를 일부 채울 수 있다.
제1 필드 절연막(210)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 제1 게이트 구조체(120)는 제1 게이트 절연막(122), 제1 게이트 전극(124), 및 제1 게이트 스페이서(126)를 포함할 수 있다.
제1 게이트 절연막(122)은 제1 필드 절연막(210) 상에 형성될 수 있다. 또한, 제1 게이트 절연막(122)은 다채널 활성 패턴(110)의 측벽의 일부 및 상면의 프로파일(profile)을 따라 형성될 수 있다. 다시 말해서, 제1 게이트 절연막(122)은 제1 필드 절연막(210)의 상면과 다채널 활성 패턴(110)의 경계면을 따라 컨포말하게(conformally) 형성될 수 있다.
제1 게이트 절연막(122)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 각각의 제1 게이트 절연막(122)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되지는 않는다.
제1 게이트 전극(124)은 제1 게이트 절연막(122) 상에 형성될 수 있다. 비록 도면상에는 제1 게이트 전극(124)이 단일층으로 형성되는 것으로 도시하였으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 게이트 전극(124)은 복수개의 일함수 금속 층의 다중층으로 형성될 수 있다.
제1 게이트 스페이서(126)는 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 스페이서(126)는 제1 게이트 전극(124)의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(126)는 단일막인 것으로 도시되었지만, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 스페이서(126)는 다중막으로 형성될 수도 있다. 제1 게이트 스페이서(126)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에 따른 반도체 장치는 제2 영역(R2)에서, 기판(100), 제1 다채널 활성 패턴(110_1), 제2 다채널 활성 패턴(110_2), 제2 필드 절연막(310), 및 제2 게이트 구조체(130)를 포함할 수 있다. 설명의 편의를 위해, 전술한 설명과 중복되는 부분은 생략하거나 간단히 설명한다.
몇몇 실시예에 따르면, 제2 필드 절연막(310)은 다채널 활성 패턴(110)의 측벽의 일부 상에 형성될 수 있다. 다시 말해서, 제2 필드 절연막(310)은 다채널 활성 패턴(110)의 측벽의 일부를 덮도록, 기판(100) 상에 형성될 수 있다. 즉, 제2 필드 절연막(310)은 기판(100) 상에 형성되고, 제1 내지 제3 트렌치(TR_1~TR_3)를 일부 채울 수 있다.
제2 필드 절연막(310)은 제1 필드 절연막(210)과 동일한 물질을 포함할 수 있다.
몇몇 실시예에 따르면, 제2 게이트 구조체(130)는 제2 게이트 절연막(132), 제2 게이트 전극(134), 및 제2 게이트 스페이서(미도시)를 포함할 수 있다.
제2 게이트 절연막(132)은 제2 필드 절연막(310) 상에 형성될 수 있다. 또한, 제2 게이트 절연막(132)은 다채널 활성 패턴(110)의 측벽의 일부 및 상면의 프로파일(profile)을 따라 형성될 수 있다. 다시 말해서, 제2 게이트 절연막(132)은 제2 필드 절연막(310)의 상면과 다채널 활성 패턴(110)의 경계면을 따라 컨포말하게(conformally) 형성될 수 있다.
제2 게이트 전극(134)은 제2 게이트 절연막(132) 상에 형성될 수 있다.
제2 게이트 스페이서(미도시)는 제2 방향(Y)으로 연장될 수 있다. 제2 게이트 스페이서(미도시)는 제2 게이트 전극(134)의 측벽 상에 형성될 수 있다.
몇몇 실시예에서, 제2 게이트 구조체(130)는 제1 게이트 구조체(120)와 동일한 물질을 포함할 수 있다. 예를 들어, 제2 게이트 절연막(132)은 제1 게이트 절연막(122)과 동일한 물질을 포함할 수 있다. 또한, 제2 게이트 전극(134)은 제1 게이트 전극(124)과 동일한 물질을 포함할 수 있다. 또한, 제2 게이트 스페이서(미도시)는 제1 게이트 스페이서(126)와 동일한 물질을 포함할 수 있다.
몇몇 실시예에서, "동일한 물질을 포함"한다는 것은 동일한 공정에 의해 형성된다는 의미를 내포할 수 있다. 예를 들어, 제1 게이트 구조체(120)와 제2 게이트 구조체(130)는 동일한 공정에 의해 형성될 수 있다. 그러나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 각각의 구성요소들은 서로 다른 공정에 의해 형성될 수 있다.
몇몇 실시예에 따르면, 제1 다채널 활성 패턴(110_1)은 제1 영역(R1)에서, 제1 다채널 활성 패턴(110_1)의 측벽과 제1 게이트 절연막(122)이 접촉하는 제1 부분(P1)과, 제1 다채널 활성 패턴(110_1)의 측벽과 제1 게이트 절연막(122)이 비접촉하는 제2 부분(P2)을 포함할 수 있다. 또한, 제1 다채널 활성 패턴(110_1)은 제2 영역(R2)에서, 제1 다채널 활성 패턴(110_1)의 측벽과 제2 게이트 절연막(132)이 접촉하는 제3 부분(P3)과, 제1 다채널 활성 패턴(110_1)의 측벽과 제2 게이트 절연막(132)이 비접촉하는 제4 부분(P4)을 포함할 수 있다.
제2 다채널 활성 패턴(110_2)은 제1 영역(R1)에서, 제2 다채널 활성 패턴(110_2)의 측벽과 제1 게이트 절연막(122)이 접촉하는 제5 부분(P5)과, 제2 다채널 활성 패턴(110_2)의 측벽과 제1 게이트 절연막(122)이 비접촉하는 제6 부분(P6)을 포함할 수 있다. 또한, 제2 다채널 활성 패턴(110_2)은 제2 영역(R2)에서, 제2 다채널 활성 패턴(110_2)의 측벽과 제2 게이트 절연막(132)이 접촉하는 제7 부분(P7)과, 제2 다채널 활성 패턴(110_2)의 측벽과 제2 게이트 절연막(132)이 비접촉하는 제8 부분(P8)을 포함할 수 있다.
몇몇 실시예에서, 제1 구성요소와 제2 구성요소가 "접촉"한다는 것은, 제1 구성요소와 제2 구성요소 사이에, 상기 제1 및 제2 구성요소와 다른 제3 구성요소가 형성되지 않는 것을 의미한다. 예를 들어, 제1 다채널 활성 패턴(110_1)의 제1 부분(P1)에서, 제1 다채널 활성 패턴(110_1)의 측벽과 제1 게이트 절연막(122) 사이에는, 이와 다른 막이 형성되지 않는다.
몇몇 실시예에서, 제1 다채널 활성 패턴(110_1)의 제1 부분(P1)의 제1 높이(H1)는, 제1 다채널 활성 패턴(110_1)의 제3 부분(P3)의 제3 높이(H3) 보다 클 수 있다. 다시 말해서, 제1 다채널 활성 패턴(110_1)의 제2 부분(P2)의 제2 높이(H2)는, 제1 다채널 활성 패턴(110_1)의 제4 부분(P4)의 제4 높이(H4)보다 작을 수 있다. 다시 말해서, 제1 필드 절연막(210)의 상면을 기준으로 제1 다채널 활성 패턴(110_1)이 돌출한 제1 높이(H1)는, 제2 필드 절연막(310)의 상면을 기준으로 제1 다채널 활성 패턴(110_1)이 돌출한 제3 높이(H3)보다 클 수 있다.
몇몇 실시예에서, 제2 다채널 활성 패턴(110_2)의 제5 부분(P5)의 제5 높이(H5)는, 제2 다채널 활성 패턴(110_2)의 제7 부분(P7)의 제7 높이(H7) 보다 클 수 있다. 다시 말해서, 제2 다채널 활성 패턴(110_2)의 제6 부분(P6)의 제6 높이(H6)는, 제2 다채널 활성 패턴(110_2)의 제8 부분(P8)의 제8 높이(H8)보다 작을 수 있다.
몇몇 실시예에서, 제1 높이(H1)는 제5 높이(H5)와 동일할 수 있다. 또한 제3 높이(H3)는 제7 높이(H7)와 동일할 수 있다. 그러나, 실시예들이 이에 제한되지는 않는다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
다시 말해서, 제1 필드 절연막(210)의 상면을 기준으로 제2 다채널 활성 패턴(110_2)이 돌출한 제5 높이(H5)는, 제2 필드 절연막(310)의 상면을 기준으로 제2 다채널 활성 패턴(110_2)이 돌출한 제8 높이(H8)보다 클 수 있다. 여기에서, 제1 및 제2 필드 절연막(210, 310)의 상면은 제1 및 제2 필드 절연막(210, 310)의 상면 중 다채널 활성 패턴(110)에 접촉하는 부분으로 정의한다.
몇몇 실시예에 따르면, 제1 필드 절연막(210)의 제1 두께(T1)는, 제2 필드 절연막(310)의 제2 두께(T2)보다 작을 수 있다.
몇몇 실시예에 따르면, 제1 다채널 활성 패턴(110_1)은 제1 영역(R1)에서 제1 채널을 포함하고, 제2 영역(R2)에서 제2 채널을 포함할 수 있다. 또한 제2 다채널 활성 패턴(110_2)은 제1 영역(R1)에서 제3 채널을 포함하고, 제2 영역(R2)에서 제4 채널을 포함할 수 있다. 몇몇 실시예에서, 제1 채널의 유효 채널 폭(effective channel width)은 제2 채널의 유효 채널 폭보다 클 수 있다. 또한, 제3 채널의 유효 채널 폭은 제4 채널의 유효 채널 폭보다 클 수 있다.
구체적으로, 제1 내지 제4 채널의 너비(width)는 각각 제1 내지 제4 너비(W1~W4)일 수 있다. 몇몇 실시예에서, 제1 너비(W1)와 제2 너비(W2)는 서로 동일할 수 있다. 또한, 제3 너비(W3)와 제4 너비(W4)는 서로 동일할 수 있다. 몇몇 실시예에서, 제1 내지 제4 너비(W1~W4)는 서로 동일할 수 있다. 전술한 바와 같이, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
한편, 제1 내지 제4 채널의 높이(height)는 각각 제1 높이(H1), 제3 높이(H3), 제5 높이(H5), 및 제7 높이(H7)일 수 있다. 전술한 바와 같이, 제1 높이(H1)는 제3 높이(H3) 보다 클 수 있다. 또한, 제5 높이(H5)는 제7 높이(H7) 보다 클 수 있다. 즉, 제1 채널과 제2 채널은, 채널의 너비는 동일하나 높이가 다르므로, 서로 다른 유효 채널 폭을 가질 수 있다. 제3 채널과 제4 채널 역시 서로 다른 유효 채널 폭을 가질 수 있다. 다시 말해서, 제1 다채널 활성 패턴(110_1)은 서로 다른 유효 채널 폭의 제1 채널과 제2 채널을 포함할 수 있다. 또한, 제2 다채널 활성 패턴(110_2)은 서로 다른 유효 채널 폭의 제3 채널과 제4 채널을 포함할 수 있다.
몇몇 실시예에 따르면, 다채널 활성 패턴(110)은 제1 방향(X)으로 이격된 제4 트렌치(TR_4)와 제5 트렌치(TR_5)를 포함할 수 있다. 제4 트렌치(TR_4)와 제5 트렌치(TR_5)는 제2 방향(Y)으로 연장될 수 있다. 몇몇 실시예에서, 제1 에피택셜 패턴(410)은 제4 트렌치(TR_4)와 제5 트렌치(TR_5)를 채울 수 있다. 비록 도 4는 제1 에피택셜 패턴(410)의 최상면이 제1 게이트 구조체(120)의 최하면보다 높은 것으로 도시하였으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 에피택셜 패턴(410)의 최상면은 제1 게이트 구조체(120)의 최하면과 동일 평면상에 존재할 수 있다.
도 4는 제1 영역(R1)에서 제1 다채널 활성 패턴(110_1)과 제1 게이트 구조체(120)가 교차하는 부분을 제1 방향(X)으로 절단한 단면도를 도시하나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 영역(R1)에서 제2 다채널 활성 패턴(110_1)과 제1 게이트 구조체(120)가 교차하는 부분은 도 4와 유사한 구조를 가질 수 있다. 뿐만 아니라, 제2 영역(R2)에서 제1 및 제2 다채널 활성 패턴(110_1, 110_2)과 제2 게이트 구조체(130)가 교차하는 부분도 역시 도 4와 유사한 구조를 가질 수 있다.
몇몇 실시예에 따르면, 반도체 장치는 제1 영역(R1)에서 제1 및 제2 에피택셜 패턴(410, 412)을 포함할 수 있다. 또한, 반도체 장치는 제2 영역(R2)에서 제3 및 제4 에피택셜 패턴(610, 612)을 포함할 수 있다.
몇몇 실시예에서, 기판(100)의 상면으로부터 제1 및 제2 에피택셜 패턴(410, 412)의 하면까지의 제9 높이(H9)는 기판(100)의 상면으로부터 제3 및 제4 에피택셜 패턴(610, 612)의 하면까지의 제10 높이(H10) 보다 작을 수 있다.
몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 다채널 활성 패턴(110)이 Si인 경우에, 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)은 Si에 비해 격자 상수가 큰 물질을 포함할 수 있고, 예를 들어 SiGe를 포함할 수 있다. 압축 스트레스 물질은 다채널 활성 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와 달리, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)은 n형 불순물 도는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 다채널 활성 패턴(110)이 Si인 경우에, 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)은 Si에 비해 격자 상수가 작은 물질을 포함할 수 있고, 예를 들어 SiC를 포함할 수 있다. 인장 스트레스 물질은 다채널 활성 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
도 5 및 도 6에서, 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)은 오각형 형상을 갖는것으로 도시되었으나, 실시예들이 이에 제한되지는 않는다. 또한, 제1 에피택셜 패턴(410)은 제2 에피택셜 패턴(412)과 접촉하는 것으로 도시되었고, 제3 에피택셜 패턴(610)은 제5 에피택셜 패턴(612)과 접촉하는 것으로 도시되었으나, 실시예들이 이에 제한되지는 않는다. 또한, 제1 내지 제4 에피택셜 패턴(410, 412, 610, 612)은 단일층인 것으로 도시하였으나, 실시예들이 이에 제한되지 않는다.
도 7 및 도 8을 참조하여 설명한다. 설명의 편의를 위해, 중복되는 내용은 생략하거나 간단히 설명한다. 몇몇 실시예에서, 제1 트렌치(TR_1)의 깊이(D1)는 제2 트렌치(TR_2)의 깊이(D2)보다 클 수 있다. 또한, 제3 트렌치(TR_3)의 깊이(D3)는 제2 트렌치(TR_2)의 깊이보다 클 수 있다.
몇몇 실시예에서, 제1 영역(R1)의 제1 트렌치(TR_1)에 채워진 제1 필드 절연막(210)의 제1 두께(T1)는 제2 영역(R2)의 제1 트렌치(TR_1)에 채워진 제2 필드 절연막(310)의 제2 두께(T2)보다 작을 수 있다. 또한, 제1 영역(R1)의 제2 트렌치(TR_2)에 채워진 제1 필드 절연막(210)의 제3 두께(T3)는 제2 영역(R2)의 제2 트렌치(TR_2)에 채워진 제2 필드 절연막(310)의 제4 두께(T4)보다 작을 수 있다.
도 1, 도 9 및 도 10을 참조하여, 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해 중복되거나 유사한 내용은, 생략하거나 간단히 설명한다.
도 1, 도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 영역(R1)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제1 절연 라이너(212), 제1 필링 절연막(214), 및 제1 게이트 구조체(120)를 포함할 수 있다. 또한, 반도체 장치는 제2 영역(R2)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제2 필드 절연막(310), 및 제2 게이트 구조체(130)를 포함할 수 있다.
몇몇 실시예에서, 제1 필드 절연막(210)은 다중막일 수 있다. 예를 들어, 제1 필드 절연막(210)은 제1 절연 라이너(212)와 제1 필링 절연막(214)을 포함할 수 있다. 제1 절연 라이너(212)는 기판(100) 상에 형성될 수 있다. 또한, 제1 절연 라이너(212)는 제1 및 제2 다채널 활성 패턴(110_1, 110_2)의 측벽의 일부 상에 형성될 수 있다. 다시 말해서, 제1 절연 라이너(212)는 기판(100)의 상면을 따라 형성되고, 제1 및 제2 다채널 활성 패턴(110_1, 110_2)의 측벽의 일부를 감싸도록 형성될 수 있다. 즉, 제1 절연 라이너(212)는 제1 영역(R1)에서 제1 내지 제3 트렌치(TR_1~TR_3)의 일부를 채울 수 있다.
제1 필링 절연막(214)은 제1 절연 라이너(212) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 필링 절연막(214)은 제1 절연 라이너(212)의 최상면보다 돌출된 부분을 포함할 수 있다. 다시 말해서, 제1 영역(R1)에서 반도체 장치는 다채널 활성 패턴(110)의 측벽과 제1 필링 절연막(214) 사이에 제1 절연 라이너(212)가 부존재하는 부분을 포함할 수 있다. 즉, 제1 영역(R1)에서 반도체 장치는 다채널 활성 패턴(110)의 측벽과 제1 필링 절연막(214) 사이에 제1 게이트 구조체(120)가 배치되는 부분을 포함할 수 있다.
몇몇 실시예에서, 제1 절연 라이너(212)는 절연 물질을 포함할 수 있다. 또한, 제1 절연 라이너(212)는 제1 필링 절연막(214)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 다시 말해서, 제1 필드 절연막(210)을 식각할 때, 제1 절연 라이너(212)가 식각되는 속도와 제1 필링 절연막(214)이 식각되는 속도는 서로 다를 수 있다. 예를 들어, 제1 필드 절연막(210)을 식각할 때, 제1 절연 라이너(212)가 제1 필링 절연막(214) 보다 더 빨리 식각될 수 있다.
다채널 활성 패턴(110)의 측벽 상 및 제1 필드 절연막(210) 상에 제1 게이트 구조체(120)가 형성될 수 있다. 구체적으로, 제1 필드 절연막(210)과 다채널 활성 패턴(110)의 측벽의 일부 및 상면의 프로파일을 따라 제1 게이트 절연막(122)이 형성될 수 있다. 제1 게이트 전극(124)은 제1 게이트 절연막(122) 상에 형성될 수 있다.
몇몇 실시예에서, 다채널 활성 패턴(110)의 제1 부분(P1)의 제1 높이(H1)는 다채널 활성 패턴(110)의 제3 부분(P3)의 제3 높이(H3)보다 클 수 있다. 다시 말해서, 다채널 활성 패턴(110)의 제2 부분(P2)의 제2 높이(H2)는 다채널 활성 패턴(110)의 제4 부분(P4)의 제4 높이(H4)보다 작을 수 있다. 다시 말해서, 제1 필드 절연막(210)의 상면(210a)에서 다채널 활성 패턴(110)의 상면까지의 제1 높이(H1)는 제2 필드 절연막(310)의 상면에서 다채널 활성 패턴(110)의 상면까지의 제3 높이(H3)보다 클 수 있다. 전술한 바와 같이, 제1 필드 절연막(210)의 상면(210a)은, 제1 필드 절연막(210)의 상면 중 다채널 활성 패턴(110)과 인접한 부분으로 정의한다.
비록 도면에 도시하지는 않았지만, 몇몇 실시예에서 제1 트렌치(TR_1)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다. 또한, 제3 트렌치(TR_3)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다.
도 1, 도 9 및 도 11을 참조하여, 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해 중복되거나 유사한 내용은, 생략하거나 간단히 설명한다.
몇몇 실시예에 따르면, 반도체 장치는 제1 영역(R1)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제1 절연 라이너(212), 제1 필링 절연막(214), 및 제1 게이트 구조체(120)를 포함할 수 있다. 또한, 반도체 장치는 제2 영역(R2)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제2 절연 라이너(312), 제2 필링 절연막(314), 및 제2 게이트 구조체(130)를 포함할 수 있다.
몇몇 실시예에서, 제2 필드 절연막(310)은 제2 절연 라이너(312) 및 제2 필링 절연막(314)을 포함할 수 있다. 제2 절연 라이너(312)는 다채널 활성 패턴(110)의 측벽의 일부 상에, 기판(100) 상에 형성될 수 있다. 다시 말해서, 제2 절연 라이너(312)는 기판(100)의 상면의 프로파일과, 다채널 활성 패턴(110)의 측벽의 일부의 프로파일을 따라 형성될 수 있다. 다시 말해서, 제2 절연 라이너(312)는 다채널 활성 패턴(110)의 일부를 감싸도록 형성될 수 있다. 즉, 제2 절연 라이너(312)는 제1 영역(R1)에서 제1 내지 제3 트렌치(TR_1~TR_3)의 일부를 채울 수 있다.
몇몇 실시예에서, 제2 필링 절연막(314)은 제2 절연 라이너(312) 상에 형성될 수 있다. 제2 절연 라이너(312)의 최상면은 제2 필링 절연막(314)의 최상면과 동일 평면 상에 존재할 수 있다.
몇몇 실시예에서, 제1 절연 라이너(212)는 제2 절연 라이너(312)와 서로 동일한 물질을 포함할 수 있다. 또한, 제1 필링 절연막(214)과 제2 필링 절연막(314)은 서로 동일한 물질을 포함할 수 있다. 전술한 바와 같이, 두 구성요소가 서로 동일한 물질을 포함하는 것은, 두 구성요소가 서로 동일한 공정에 의해 형성된 것을 의미할 수 있으나, 실시예들이 이에 제한되지는 않는다.
비록 도면에 도시하지는 않았지만, 몇몇 실시예에서 제1 트렌치(TR_1)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다. 또한, 제3 트렌치(TR_3)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다.
도 1, 도 2 및 도 12를 참조하여, 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해 중복되거나 유사한 내용은, 생략하거나 간단히 설명한다.
몇몇 실시예에 따르면, 반도체 장치는 제1 영역(R1)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제1 필드 절연막(210), 및 제1 게이트 구조체(120)를 포함할 수 있다. 또한, 반도체 장치는 제2 영역(R2)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제2 절연 라이너(312), 제2 필링 절연막(314), 및 제2 게이트 구조체(130)를 포함할 수 있다.
몇몇 실시예에서, 제2 필드 절연막(310)은 제2 절연 라이너(312) 및 제2 필링 절연막(314)을 포함할 수 있다. 제2 절연 라이너(312)는 다채널 활성 패턴(110)의 측벽의 일부 상에, 기판(100) 상에 형성될 수 있다. 다시 말해서, 제2 절연 라이너(312)는 기판(100)의 상면의 프로파일과, 다채널 활성 패턴(110)의 측벽의 일부의 프로파일을 따라 형성될 수 있다. 다시 말해서, 제2 절연 라이너(312)는 다채널 활성 패턴(110)의 일부를 감싸도록 형성될 수 있다. 즉, 제2 절연 라이너(312)는 제1 영역(R1)에서 제1 내지 제3 트렌치(TR_1~TR_3)의 일부를 채울 수 있다. 제2 절연 라이너(312) 상에 제2 필링 절연막(314)이 형성될 수 있다. 이때, 제2 필링 절연막(314) 상면은 제2 절연 라이너(312)의 상면보다 낮을 수 있다. 다시 말해서, 제2 절연 라이너(312)는 제2 필링 절연막(314)보다 돌출되고, 다채널 활성 패턴(110)의 측벽과 접촉하는 부분을 포함할 수 있다.
비록 도면에 도시하지는 않았지만, 몇몇 실시예에서 제1 트렌치(TR_1)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다. 또한, 제3 트렌치(TR_3)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다.
도 1, 도 2 및 도 13을 참조하여, 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해 중복되거나 유사한 내용은, 생략하거나 간단히 설명한다.
몇몇 실시예에 따르면, 반도체 장치는 제1 영역(R1)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제1 필드 절연막(210), 및 제1 게이트 구조체(120)를 포함할 수 있다. 또한, 반도체 장치는 제2 영역(R2)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제2 절연 라이너(312), 제2 필링 절연막(314), 및 제2 게이트 구조체(130)를 포함할 수 있다.
몇몇 실시예에서, 제2 필드 절연막(310)은 제2 절연 라이너(312)와 제2 필링 절연막(314)을 포함할 수 있다. 제2 절연 라이너(312)는 제2 필링 절연막(314) 상에 다채널 활성 패턴(110)의 측벽과 접촉하도록 형성될 수 있다. 따라서, 제2 절연 라이너(312)의 최상면은 제2 필링 절연막(314)의 최상면보다 높게 형성될 수 있다. 다시 말해서, 제2 절연 라이너(312)는 제2 필링 절연막(314) 상에, 다채널 활성 패턴(110)의 측벽과 접촉하도록 형성될 수 있다.
비록 도면에 도시하지는 않았지만, 몇몇 실시예에서 제1 트렌치(TR_1)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다. 또한, 제3 트렌치(TR_3)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다.
도 1, 도 2 및 도 14를 참조하여, 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해 중복되거나 유사한 내용은, 생략하거나 간단히 설명한다.
몇몇 실시예에 따르면, 반도체 장치는 제1 영역(R1)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제1 필드 절연막(210), 및 제1 게이트 구조체(120)를 포함할 수 있다. 또한, 반도체 장치는 제2 영역(R2)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제1 절연 패턴(1310), 제2 필드 절연막(310), 및 제2 게이트 구조체(130)를 포함할 수 있다.
몇몇 실시예에서, 다채널 활성 패턴(110)은 제1 절연 패턴(1310)을 포함할 수 있다. 제1 절연 패턴(1310)의 최상면은 제2 필드 절연막(310)의 최상면보다 높게 형성될 수 있다. 다시 말해서, 제1 절연 패턴(1310)은 제2 필드 절연막(310)보다 돌출될 수 있다. 제1 절연 패턴(1301)은 전기적 절연 물질을 포함할 수 있다. 따라서, 제1 절연 패턴(1310) 내에는 채널이 형성되지 않을 수 있다. 제1 절연 패턴(1310)은 예를 들어 SiO2일 수 있으나, 실시예들이 이에 제한되지 않는다.
비록 도면에 도시하지는 않았지만, 몇몇 실시예에서 제1 트렌치(TR_1)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다. 또한, 제3 트렌치(TR_3)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다.
도 1, 도 2 및 도 15를 참조하여, 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해 중복되거나 유사한 내용은, 생략하거나 간단히 설명한다.
몇몇 실시예에 따르면, 반도체 장치는 제1 영역(R1)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제1 필드 절연막(210), 및 제1 게이트 구조체(120)를 포함할 수 있다. 또한, 반도체 장치는 제2 영역(R2)에서 기판(100), 제1 및 제2 다채널 활성 패턴(110_1, 110_2), 제2 필드 절연막(310), 및 제2 게이트 구조체(130)를 포함할 수 있다.
몇몇 실시예에서, 다채널 활성 패턴(110)은 제1 영역(R1)에서 핀형 트랜지스터(FinFET) 구조를 포함하고, 제2 영역(R2)에서 다채널 활성 패턴(110)은 나노와이어(nanowire) 구조를 포함할 수 있다.
몇몇 실시예에서, 제1 다채널 활성 패턴(110_1)은 제2 영역(R2)에서, 제1 다채널 활성 패턴(110_1)의 측벽과 제2 게이트 절연막(132)이 접촉하는 제3 부분(P3)을 포함할 수 있다. 또한, 제2 다채널 활성 패턴(110_2)은 제2 영역(R2)에서, 제2 다채널 활성 패턴(110_2)의 측벽과 제2 게이트 절연막(132)이 접촉하는 제7 부분(P7)을 포함할 수 있다.
비록 도면에 도시하지는 않았지만, 몇몇 실시예에서 제1 트렌치(TR_1)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다. 또한, 제3 트렌치(TR_3)의 깊이가 제2 트렌치(TR_2)의 깊이보다 깊을 수 있다.
도 16 내지 도 34는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 제1 영역(R1)과 제2 영역(R2)에서의 단면 A-A, 및 B-B를 하나의 도면에 도시한다. 또한, 설명의 편의를 위해, 전술한 설명과 동일하거나 유사한 내용은 생략하거나 간단히 설명한다.
이하에서 설명하는 몇몇 실시예들에 따른 반도체 장치의 제조 방법은 단지 예시적인 것이며, 실시예들이 이러한 설명에 제한되지는 않는다. 본 발명의 기술분야에서 통상의 지식을 가진 자는 특정 단계를 추가하거나, 생략할 수 있다.
도 1 내지 도 3, 도 7, 도 8, 및 도 16 내지 도 19를 참조하여, 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
기판(100) 상에 제1 하드 마스크(1610)를 형성할 수 있다. 제1 및 제2 다채널 활성 패턴(110_1, 110_2)은 제1 하드 마스크(1610)를 식각 마스크로 이용하여, 기판(100)을 식각함으로써 형성될 수 있다. 다시 말해서, 제1 하드 마스크(1610)를 식각 마스크로 이용하여, 제1 내지 제3 트렌치(TR_1~TR_3)를 형성할 수 있다. 그러나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 및 제2 다채널 활성 패턴(110_1, 110_2)은 기판(100) 상에 에피택셜 물질을 성장시켜 형성될 수 있다.
제1 내지 제3 트렌치(TR_1~TR_3)의 깊이는 서로 동일하거나(도 17a) 서로 다를 수 있다(도 17b). 전술한 바와 같이, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 이하에서는, 제1 내지 제3 트렌치(TR_1~TR_3)의 깊이가 서로 동일한 것을 가정하여 설명하겠으나, 이는 설명의 편의를 위한 것이며, 실시예들이 이에 제한되지는 않는다.
기판(100) 상에 제1 및 제2 필드 절연막(210, 310)을 형성할 수 있다. 예를 들어, 제1 영역(R1)에서, 기판(100) 상에 제1 필드 절연막(210)을 형성할 수 있다. 제1 필드 절연막(210)은 제1 영역(R1)에서 다채널 활성 패턴(110)의 측벽의 일부를 감싸도록 형성될 수 있다. 또한, 제2 영역(R2)에서, 기판(100) 상에 제2 필드 절연막(310)을 형성할 수 있다. 제2 필드 절연막(310)은 제2 영역(R2)에서 제1 및 제2 다채널 활성 패턴(110_1, 110_2)의 측벽의 일부를 감싸도록 형성될 수 있다. 다시 말해서, 제1 및 제2 필드 절연막(210, 310)은 제1 내지 제3 트렌치(TR_1~TR_3)의 일부를 채우도록 형성될 수 있다.
제2 영역(R2)에서, 제2 필드 절연막(310)은 제2 두께(T2)를 갖도록 식각될 수 있다. 이때, 제1 하드 마스크(1610)도 역시 식각될 수 있다. 그러나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 하드 마스크(1610)는 제1 및 제2 필드 절연막(210, 310)이 형성되기 전 또는 제2 필드 절연막(310)을 식각하기 전, 먼저 식각될 수 있다. 제2 영역(R2)의 제2 필드 절연막(310) 상에만 제2 하드 마스크(1910)를 형성할 수 있다. 예를 들어, 제2 하드 마스크(1910)는 제2 영역(R2)에서 제1 및 제2 다채널 활성 패턴(110_1, 110_2)과 제2 필드 절연막(310)을 전부 감싸도록 형성될 수 있다. 이어서, 제1 영역(R1)에서, 제1 필드 절연막(210)은 제1 두께(T1)로 식각될 수 있다. 이어서, 제2 하드 마스크(1910)를 제거하고, 제1 및 제2 필드 절연막(210, 310) 상에 각각 제1 및 제2 게이트 구조체(120, 130)를 형성한다.
도 1, 도 9, 도 10, 도 16, 도 17a, 및 도 20 내지 도 22b를 참조하여, 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
먼저, 기판(100) 상에 다채널 활성 패턴(110)이 형성될 수 있다. 기판(100)의 상면과 다채널 활성 패턴(110)의 측벽 및 상면의 프로파일을 따라, 제1 및 제2 절연 라이너(212, 312)가 형성될 수 있다. 다시 말해서, 제1 및 제2 절연 라이너(212, 312)는 기판(100)과 다채널 활성 패턴(110)을 따라 컨포말하게(conformally) 형성될 수 있다. 구체적으로, 제1 영역(R1)에서 제1 절연 라이너(212)는 기판(100)의 상면과 다채널 활성 패턴(110)의 측벽 및 상면의 프로파일을 따라 형성될 수 있다. 또한, 제2 영역(R2)에서, 제2 절연 라이너(312)는 기판(100)의 상면과 다채널 활성 패턴(110)의 측벽 및 상면의 프로파일을 따라 형성될 수 있다.
이어서, 제1 영역(R1) 상에 제3 하드 마스크(2210)가 형성될 수 있다. 구체적으로, 제1 영역(R1) 상에 형성된 제1 절연 라이너(212)를 모두 덮도록 제3 하드 마스크(2210)가 형성될 수 있다. 제2 영역(R2) 상에 형성된 제2 절연 라이너(312)는 선택적 식각 공정을 이용하여 제거될 수 있다.
제3 하드 마스크(2210)를 제거하고, 제1 영역(R1)에서 제1 절연 라이너(212) 상에 제1 필링 절연막(214)을 형성한다. 또한, 제2 영역(R2)에서, 기판(100) 상에 제2 필드 절연막(310)을 형성한다. 여기에서, 제1 필링 절연막(214)과 제2 필드 절연막(310)은 서로 동일한 물질일 수 있다.
제1 절연 라이너(212), 제1 필링 절연막(214), 및 제2 필드 절연막(310)의 상면을 동일 평면상에 존재하도록 식각한 후, 제1 절연 라이너(212)와 제1 필링 절연막(214)의 식각 선택비를 이용하여, 제1 및 제2 필드 절연막(210, 310)을 식각한다. 예를 들어, 제1 필드 절연막(210)을 식각할 때, 제1 필링 절연막(214)이 식각되는 속도는 제1 절연 라이너(212)가 식각되는 속도보다 느릴 수 있다. 따라서, 제1 절연 라이너(212)의 최상면은 제1 필링 절연막(214)의 최상면 보다 낮을 수 있다. 이어서, 제1 및 제2 필드 절연막(210, 310) 상에 각각 제1 및 제2 게이트 구조체(120, 130)를 형성한다.
도 1, 도 9, 도 11, 도 16, 도 17a, 도 20 및 도 23을 참조하여, 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
다채널 활성 패턴(110)이 기판(100) 상에 형성된다. 제1 및 제2 절연 라이너(212, 312)는 기판(100)과 다채널 활성 패턴(110)의 측벽 및 상면의 프로파일을 따라 형성된다.
제1 및 제2 필링 절연막(214, 314)은 각각 제1 및 제2 절연 라이너(212, 312) 상에 형성된다. 제1 및 제2 필링 절연막(214, 314)의 최상면이 제1 및 제2 절연 라이너(212, 312)의 최상면과 동일 평면상에 존재하도록, 제1 및 제2 필링 절연막(214, 314)와 제1 및 제2 절연 라이너(212, 312)를 식각한다.
제2 영역(R2)에서, 기판(100), 제2 필드 절연막(310), 다채널 활성 패턴(110)을 모두 덮도록 제3 하드 마스크(2410)가 형성된다. 제1 영역(R1)에서 제1 절연 라이너(212)는 제1 절연 라이너(212)의 최상면이 제1 필링 절연막(214)의 최상면보다 낮도록 리세스된다.
제3 하드 마스크(2410)를 제거하고, 제1 및 제2 필드 절연막(210, 310) 상에 각각 제1 및 제2 게이트 구조체(120, 130)를 형성한다. 비록 도면에는 제1 필링 절연막(214)의 최상면과 제2 필링 절연막(314)의 최상면이 서로 동일 평면상에 존재하는 것으로 도시되었으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 필링 절연막(214)의 최상면은 제2 필링 절연막(314)의 최상면보다 낮을 수 있다.
도 1, 도 2, 도 12, 도 16, 도 17a, 도 20, 및 도 24 내지 도 26을 참조하여, 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
기판(100) 상에 다채널 활성 패턴(110)을 형성한다. 제1 및 제2 절연 라이너(212, 312)는 기판(100)과 다채널 활성 패턴(110)의 측벽 및 상면의 프로파일을 따라 형성된다. 제2 영역(R2)에서, 기판(100), 다채널 활성 패턴(110), 및 제2 절연 라이너(312)를 모두 덮도록 제4 하드 마스크(2510)가 형성된다. 이어서, 제1 영역(R1)의 제1 절연 라이너(212)를 제거한다.
제1 영역(R1)에 제1 필드 절연막(210)을 형성하고, 제2 영역(R2)에 제2 필링 절연막(314)을 형성한다. 제1 필드 절연막(210), 제2 절연 라이너(312), 제2 필링 절연막(314)의 최상면이 모두 동일 평면상에 존재하도록, 제1 필드 절연막(210), 제2 절연 라이너(312), 제2 필링 절연막(314)을 식각한다.
이어서, 제1 및 제2 필드 절연막(210, 310)을 식각한다. 몇몇 실시예에서, 제2 절연 라이너(312)는 제2 필링 절연막(314)에 대한 식각 선택비를 가질 수 있다. 다시 말해서, 제2 필드 절연막(310)을 식각할 때, 제2 절연 라이너(312)가 식각되는 속도와 제2 필링 절연막(314)이 식각되는 속도는 서로 다를 수 있다. 예를 들어, 제2 절연 라이너(312)가 식각되는 속도는 제2 필링 절연막(314)이 식각되는 속도보다 느릴 수 있다. 즉, 제2 절연 라이너(312)의 최상면은 제2 필링 절연막(314)의 최상면보다 돌출될 수 있다. 이어서, 제1 및 제2 필드 절연막(210, 310) 상에 각각 제1 및 제2 게이트 구조체(120, 130)를 형성한다.
도 1, 도 2, 도 13, 도 16, 도 17a, 도 27, 및 도 28를 참조하여, 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
다채널 활성 패턴(110)이 기판(100) 상에 형성된다. 제1 필드 절연막(210) 및 제2 필링 절연막(314)은 다채널 활성 패턴(110)의 일부를 덮도록 형성될 수 있다. 제2 영역(R2)에서, 제2 필링 절연막(314)과 다채널 활성 패턴(110)의 측벽 및 상면의 프로파일을 따라 제2 절연 라이너(312)가 형성될 수 있다.
제2 절연 라이너(312)가 다채널 활성 패턴(110)의 측벽의 일부 상에만 존재하도록, 제2 절연 라이너(312)를 식각할 수 있다. 이어서, 제1 및 제2 필드 절연막(210, 310) 상에 각각 제1 및 제2 게이트 구조체(120, 130)를 형성한다.
도 1, 도 2, 도 14, 및 도 29 내지 도 31를 참조하여, 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
제2 영역(R2)에서, 기판(100) 상에 제1 절연막(1310a)이 형성된다. 제1 절연막(1310a) 상에 서브 기판(3010)이 형성된다. 서브 기판(3010) 상에 제5 하드 마스크(3020)를 형성한다.
제1 영역(R1)에서 기판(100) 상에 에피택셜 기판(3030)이 형성된다. 에피택셜 기판(3030)은 선택적 애피택셜 성장법(SEG: Selective Epitaxial Growth)를 이용하여 형성될 수 있다.
제5 하드 마스크(3020)를 제거하고, 제1 하드 마스크(1610)를 이용하여, 제1 영역(R1)에 다채널 활성 패턴(110)을 형성할 수 있다. 또한, 제1 하드 마스크(1610)를 이용하여, 제2 영역(R2)에 제1 절연 패턴(1310)을 포함하는 다채널 활성 패턴(110)을 형성할 수 있다. 다채널 활성 패턴(110) 상에 제1 및 제2 필드 절연막(210, 310)을 형성한다. 이어서, 제1 및 제2 필드 절연막(210, 310) 상에 각각 제1 및 제2 게이트 구조체(120, 130)를 형성한다.
도 1, 도 2, 도 14, 및 도 32 내지 도 34를 참조하여, 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
제2 영역(R2)에서, 기판(100) 상에 제1 희생막(3310a)이 형성된다. 제1 절연막(3310a) 상에 서브 기판(3320)이 형성된다. 서브 기판(3320) 상에 제6 하드 마스크(3330)를 형성한다. 제1 희생막(3310a)은 예를 들어, 실리콘 저마늄(SiGe)일 수 있다.
제1 영역(R1)에서 기판(100) 상에 에피택셜 기판(3340)이 형성된다. 에피택셜 기판(3340)은 선택적 애피택셜 성장법(SEG: Selective Epitaxial Growth)를 이용하여 형성될 수 있다. 제5 하드 마스크(3020)를 제거하고, 제1 하드 마스크(1610)를 이용하여, 제1 영역(R1)에 다채널 활성 패턴(110)을 형성할 수 있다. 또한, 제1 하드 마스크(1610)를 이용하여, 제2 영역(R2)에 제1 희생 패턴(3310)을 포함하는 다채널 활성 패턴(110)을 형성할 수 있다. 다채널 활성 패턴(110) 상에 제1 및 제2 필드 절연막(210, 310)을 형성한다. 제1 희생 패턴(3310)은 이후 리플레이스먼트(replacement) 공정을 통해 제2 게이트 구조체(130)로 대체될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 다채널 활성 패턴
120, 130: 제1 및 제2 게이트 구조체
210, 310: 제1 및 제2 필드 절연막

Claims (10)

  1. 제1 방향으로 연장되는 제1 다채널 활성 패턴;
    상기 제1 다채널 활성 패턴과 이격되고, 상기 제1 방향으로 연장되는 제2 다채널 활성 패턴;
    상기 제1 다채널 활성 패턴 및 상기 제2 다채널 활성 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 게이트 절연막을 포함하는 제1 게이트 구조체; 및
    상기 제1 다채널 활성 패턴 및 상기 제2 다채널 활성 패턴 상에, 상기 제2 방향으로 연장되고, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 절연막을 포함하는 제2 게이트 구조체를 포함하고,
    상기 제1 다채널 활성 패턴의 측벽은 상기 제1 게이트 절연막과 접촉하는 제1 부분과, 상기 제1 게이트 절연막과 비접촉하는 제2 부분을 포함하고,
    상기 제1 다채널 활성 패턴의 측벽은 상기 제2 게이트 절연막과 접촉하는 제3 부분과, 상기 제2 게이트 절연막과 비접촉하는 제4 부분을 포함하고,
    상기 제1 다채널 활성 패턴의 측벽의 제1 부분의 높이는 상기 제1 다채널 활성 패턴의 측벽의 제3 부분의 높이보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 다채널 활성 패턴은 상기 제1 다채널 활성 패턴과 상기 제1 게이트 구조체가 오버랩되는 제1 영역과, 상기 제1 다채널 활성 패턴과 상기 제2 게이트 구조체가 오버랩되는 제2 영역을 포함하고,
    상기 반도체 장치는,
    상기 제1 영역에서, 상기 제1 다채널 활성 패턴의 측벽의 일부 상에 형성되는 제1 필드 절연막; 및
    상기 제2 영역에서, 상기 제1 다채널 활성 패턴의 측벽의 일부 상에 형성되는 제2 필드 절연막을 더 포함하고,
    상기 제1 필드 절연막의 두께는 상기 제2 필드 절연막의 두께보다 작은 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 다채널 활성 패턴은 상기 제1 다채널 활성 패턴과 상기 제2 게이트 구조체가 오버랩되는 제2 영역을 포함하고,
    상기 반도체 장치는,
    상기 제2 영역에서, 상기 제1 다채널 활성 패턴의 측벽의 일부 상에 형성되는 제1 라이너; 및
    상기 제2 영역에서, 상기 제1 라이너의 일부 상에 형성되는 제1 필링 절연막을 더 포함하고,
    상기 제1 라이너는 상기 제1 필링 절연막의 최상면보다 돌출된 부분을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 다채널 활성 패턴은 상기 제1 다채널 활성 패턴과 상기 제1 게이트 구조체가 오버랩되는 제1 영역과, 상기 제1 다채널 활성 패턴과 상기 제2 게이트 구조체가 오버랩되는 제2 영역을 포함하고,
    상기 반도체 장치는,
    상기 제1 영역에서, 상기 제1 다채널 활성 패턴의 측벽의 일부 상에 형성되는 제1 라이너; 및
    상기 제1 영역에서, 상기 제1 라이너 상에 형성되는 제1 필링 절연막을 더 포함하고,
    상기 제1 다채널 활성 패턴과 상기 제1 필링 절연막 사이에 상기 제1 게이트 구조체가 배치되는 영역을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 다채널 활성 패턴은 상기 제1 다채널 활성 패턴과 상기 제1 게이트 구조체가 오버랩되는 제1 영역과, 상기 제1 다채널 활성 패턴과 상기 제2 게이트 구조체가 오버랩되는 제2 영역을 포함하고,
    상기 반도체 장치는,
    상기 제1 영역에서, 상기 제1 다채널 활성 패턴의 측벽의 일부 상에 형성되는 제1 필드 절연막;
    상기 제2 영역에서, 상기 제1 다채널 활성 패턴의 측벽의 일부 상에 형성되는 제2 필링 절연막; 및
    상기 제2 필링 절연막 상에 형성되고, 상기 제1 다채널 활성 패턴의 측벽과 접하는 제1 라이너를 더 포함하고,
    상기 제1 라이너는 상기 제1 필드 절연막의 상면보다 돌출된 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 다채널 활성 패턴은 상기 제1 다채널 활성 패턴과 상기 제1 게이트 구조체가 오버랩되는 제1 영역과, 상기 제1 다채널 활성 패턴과 상기 제2 게이트 구조체가 오버랩되는 제2 영역을 포함하고,
    상기 반도체 장치는,
    상기 제1 영역에서, 상기 제1 다채널 활성 패턴의 측벽의 일부 상에 형성되는 제1 필드 절연막;
    상기 제2 영역에서, 상기 제1 다채널 활성 패턴의 측벽의 일부 상에 형성되는 제2 필드 절연막; 및
    상기 제2 영역에서, 상기 제2 필드 절연막 상에 형성되는 제1 절연 패턴을 더 포함하고,
    상기 제1 절연 패턴의 상면의 높이는 상기 제1 필드 절연막의 상면의 높이보다 높은 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 다채널 활성 패턴은 상기 제1 다채널 활성 패턴과 상기 제1 게이트 구조체가 오버랩되는 제1 영역과, 상기 제1 다채널 활성 패턴과 상기 제2 게이트 구조체가 오버랩되는 제2 영역을 포함하고,
    상기 반도체 장치는,
    상기 제1 영역에서, 상기 제1 다채널 활성 패턴은 핀형 트랜지스터(FinFET)의 구조를 포함하고,
    상기 제2 영역에서, 상기 제1 다채널 활성 패턴은 나노 와이어(nanowire)의 구조를 포함하는 반도체 장치.
  8. 제1 방향으로 연장되고, 제1 영역 및 제2 영역을 포함하는 제1 핀형 패턴;
    상기 제1 핀형 패턴의 측벽의 일부 상에 배치되는 필드 절연막;
    상기 필드 절연막 상에, 상기 제1 핀형 패턴의 제1 영역과 교차하는 제1 게이트 구조체; 및
    상기 필드 절연막 상에, 상기 제1 핀형 패턴의 제2 영역과 교차하는 제2 게이트 구조체를 포함하고,
    상기 제1 핀형 패턴의 제1 영역이 상기 필드 절연막의 상면보다 돌출된 높이는 상기 제1 핀형 패턴의 제2 영역이 상기 필드 절연막의 상면보다 돌출된 높이보다 높은 반도체 장치.
  9. 제 8항에 있어서,
    상기 필드 절연막은 상기 제1 핀형 패턴의 측벽의 일부를 따라 연장되는 절연 라이너와, 상기 절연 라이너 상의 필링 절연막을 포함하는 반도체 장치.
  10. 제1 방향으로 연장되는 제1 다채널 활성 패턴;
    상기 제1 다채널 활성 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체; 및
    상기 제1 다채널 활성 패턴 상에, 상기 제2 방향으로 연장되고, 상기 제1 게이트 구조체와 이격되는 제2 게이트 구조체를 포함하고,
    상기 제1 다채널 활성 패턴은 상기 제1 게이트 구조체가 교차하는 제1 영역과 상기 제2 게이트 구조체가 교차하는 제2 영역을 포함하고,
    상기 제1 다채널 활성 패턴의 제1 영역에서, 상기 제1 다채널 활성 패턴은 제1 채널을 포함하고,
    상기 제1 다채널 활성 패턴의 제2 영역에서, 상기 제1 다채널 활성 패턴은 제2 채널을 포함하고,
    상기 제1 채널의 유효 채널 폭(effective channel width)은 상기 제2 채널의 유효 채널 폭보다 큰 반도체 장치.
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