KR20190101609A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

성능 및 신뢰성이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 게이트 전극, 상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 게이트 전극을 관통하고, 게르마늄(Ge)을 포함하는 제1 활성 패턴, 상기 게이트 전극의 측벽 상의 에피택셜 패턴, 상기 제1 활성 패턴과 상기 게이트 전극 사이에, 제1 반도체 물질을 포함하는 제1 반도체 산화막, 및 상기 게이트 전극과 상기 에피택셜 패턴 사이에, 제2 반도체 물질을 포함하는 제2 반도체 산화막을 포함하고, 상기 제1 반도체 물질의 게르마늄(Ge) 농도는 상기 제1 활성 패턴의 게르마늄(Ge) 농도보다 작고, 상기 제1 반도체 물질의 게르마늄(Ge) 농도와 상기 제2 반도체 물질의 게르마늄(Ge) 농도는 서로 다르다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 게르마늄(Ge)을 포함하는 채널을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 성능 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 성능 및 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 게이트 전극, 상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 게이트 전극을 관통하고, 게르마늄(Ge)을 포함하는 제1 활성 패턴, 상기 게이트 전극의 측벽 상의 에피택셜 패턴, 상기 제1 활성 패턴과 상기 게이트 전극 사이에, 제1 반도체 물질을 포함하는 제1 반도체 산화막, 및 상기 게이트 전극과 상기 에피택셜 패턴 사이에, 제2 반도체 물질을 포함하는 제2 반도체 산화막을 포함하고, 상기 제1 반도체 물질의 게르마늄(Ge) 농도는 상기 제1 활성 패턴의 게르마늄(Ge) 농도보다 작고, 상기 제1 반도체 물질의 게르마늄(Ge) 농도와 상기 제2 반도체 물질의 게르마늄(Ge) 농도는 서로 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 상기 기판과 이격되고, 게르마늄(Ge)을 포함하는 제1 활성 패턴, 상기 기판과 상기 제1 활성 패턴 사이의 제1 게이트 전극, 상기 제1 활성 패턴의 측벽 및 상기 제1 게이트 전극의 측벽 상의 제1 에피택셜 패턴, 상기 제1 활성 패턴과 상기 제1 게이트 전극 사이에, 제1 반도체 물질을 포함하는 제1 반도체 산화막, 및 상기 제1 게이트 전극과 상기 제1 에피택셜 패턴 사이에, 제2 반도체 물질을 포함하는 제2 반도체 산화막을 포함하고, 상기 제1 반도체 물질의 게르마늄(Ge) 농도는 상기 제1 활성 패턴의 게르마늄(Ge) 농도보다 작고, 상기 제1 반도체 물질의 게르마늄(Ge) 농도와 상기 제2 반도체 물질의 게르마늄(Ge) 농도는 서로 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 게이트 전극, 상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 게이트 전극을 관통하고, 게르마늄(Ge)을 포함하는 활성 패턴, 상기 게이트 전극의 측벽 상에, 실리콘 게르마늄(SiGe)을 포함하는 에피택셜 패턴, 상기 활성 패턴과 상기 게이트 전극 사이에, 실리콘 산화물을 포함하는 제1 반도체 산화막, 및 상기 게이트 전극과 상기 에피택셜 패턴 사이에, 실리콘 게르마늄 산화물을 포함하는 제2 반도체 산화막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 교대로 적층되는 희생 패턴 및 게르마늄(Ge)을 포함하는 활성 패턴을 포함하는 핀형 구조체를 형성하고, 상기 핀형 구조체의 측벽 상에, 에피택셜 패턴을 형성하고, 상기 희생 패턴을 선택적으로 제거하고, 상기 희생 패턴을 선택적으로 제거한 후에, 수소 처리 공정을 수행하고, 상기 수소 처리 공정을 수행한 후에, 산화 공정을 수행하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A-A'을 따라서 절단한 단면도이다.
도 3 내지 도 6은 도 2의 R1 부분을 확대한 다양한 확대도들이다.
도 7 내지 도 10은 도 1의 B-B'을 따라서 절단한 다양한 단면도들이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12 및 도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 내지 도 31은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 32 내지 도 36은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하에서, 도 1 내지 도 16을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해, 기판 내에 형성되는 STI(Shallow Trench Isolation)와 같은 소자 분리막 등의 도시는 생략한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 A-A'을 따라서 절단한 단면도이다. 도 3 내지 도 6은 도 2의 R1 부분을 확대한 다양한 확대도들이다. 도 7 내지 도 10은 도 1의 B-B'을 따라서 절단한 다양한 단면도들이다.
참고적으로, 설명의 편의를 위해, 도 1에서 층간 절연막(170)의 도시는 생략한다.
도 1 내지 도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 필드 절연막(105), 제1 반도체 산화막(100I), 제1 활성 패턴(110), 제2 반도체 산화막(110I), 제2 활성 패턴(120), 제3 반도체 산화막(120I), 제1 게이트 절연막(150), 제1 게이트 전극(160), 제1 게이트 스페이서(130), 제1 에피택셜 패턴(140), 제4 반도체 산화막(140I) 및 층간 절연막(170)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 이하에서, 기판(100)은 게르마늄(Ge)을 포함하는 기판인 것으로 설명한다.
기판(100)은 제1 핀형 돌출부(100P)를 포함할 수 있다. 제1 핀형 돌출부(100P)는 기판(100)의 상면으로부터 돌출되어 제1 방향(X)으로 길게 연장될 수 있다. 제1 핀형 돌출부(100P)는 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)일 수도 있다.
제1 핀형 돌출부(100P)는 원소 반도체 물질인 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또한, 제1 핀형 돌출부(100P)는 화합물 반도체를 포함할 수도 있다. 예를 들어, 제1 핀형 돌출부(100P)는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소인 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 적어도 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
몇몇 실시예에서, 제1 핀형 돌출부(100P)는 원소 반도체 물질인 게르마늄(Ge)을 포함할 수 있다. 예를 들어, 제1 핀형 돌출부(100P)는 실리콘 게르마늄(SiGe) 또는 고농도의 게르마늄(Ge)을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 또한, 필드 절연막(105)은 제1 핀형 돌출부(100P)의 측벽의 적어도 일부를 감쌀 수 있다. 예를 들어, 제1 핀형 돌출부(100P)는 필드 절연막(105)에 의해 정의될 수 있다. 도 7에서, 제1 핀형 돌출부(100P)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 반도체 산화막(100I)은 기판(100) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 반도체 산화막(100I)은 필드 절연막(105)에 의해 노출된 기판(100)의 외면의 프로파일을 따라 연장될 수 있다. 예를 들어, 도 7에 도시된 것처럼, 제1 반도체 산화막(100I)은 필드 절연막(105)에 의해 노출된 제1 핀형 돌출부(100P)의 상면 상에 형성될 수 있다.
몇몇 실시예에서, 제1 반도체 산화막(100I)의 적어도 일부는 기판(100) 내에 매립될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 반도체 산화막(100I)은 제1 핀형 돌출부(100P) 내에 매립되는 형상을 가질 수 있다.
그러나, 몇몇 실시예에서, 제1 반도체 산화막(100I)은 필드 절연막(105) 상에 형성되지 않을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 반도체 산화막(100I)은 필드 절연막(105)의 상면 상에는 형성되지 않을 수 있다.
제1 반도체 산화막(100I)은 제1 반도체 물질을 포함할 수 있다. 제1 반도체 물질은 Ge-Ge보다 큰 결합 에너지(bond energy)를 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 물질은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이에 따라, 예를 들어, 제1 반도체 산화막(100I)은 실리콘 산화물 또는 실리콘 게르마늄 산화물을 포함할 수 있다.
몇몇 실시예에서, 제1 반도체 물질은 기판(100)에서 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 예를 들어, 제1 반도체 물질은 제1 핀형 돌출부(100P)의 표면으로부터 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 이에 따라, 제1 반도체 물질의 게르마늄(Ge) 농도는 기판(100)의 게르마늄(Ge) 농도보다 작을 수 있다. 기판(100)이 실리콘 게르마늄(SiGe)을 포함하는 경우에, 제1 반도체 물질의 실리콘(Si) 농도는 기판(100)의 실리콘(Si) 농도보다 클 수 있다. 이에 관하여는, 도 27 내지 도 29에 관한 설명에서 자세히 후술한다.
제1 활성 패턴(110)은 기판(100) 상에 형성될 수 있다. 또한, 제1 활성 패턴(110)은 기판(100)과 이격될 수 있다. 제1 핀형 돌출부(100P)와 마찬가지로, 제1 활성 패턴(110)은 제1 방향(X)으로 길게 연장될 수 있다.
제1 활성 패턴(110)은 제1 핀형 돌출부(100P) 상에서 제1 핀형 돌출부(100P)와 이격될 수 있다. 또한, 제1 활성 패턴(110)은 제1 핀형 돌출부(100P)와 수직으로 중첩될 수 있다. 예를 들어, 제1 활성 패턴(110)은 제1 핀형 돌출부(100P)와 제3 방향(Z)에서 중첩될 수 있다. 이에 따라, 제1 활성 패턴(110)은 필드 절연막(105) 상에 형성되는 것이 아니라, 제1 핀형 돌출부(100P) 상에 형성될 수 있다.
제1 활성 패턴(110)은 원소 반도체 물질인 게르마늄(Ge)을 포함할 수 있다. 예를 들어, 제1 활성 패턴(110)은 실리콘 게르마늄(SiGe) 또는 고농도의 게르마늄(Ge)을 포함할 수 있다.
제2 활성 패턴(120)은 제1 활성 패턴(110) 상에 형성될 수 있다. 또한, 제2 활성 패턴(120)은 제1 활성 패턴(110)과 이격될 수 있다. 제1 핀형 돌출부(100P) 및 제1 활성 패턴(110)과 마찬가지로, 제2 활성 패턴(120)은 제1 방향(X)으로 길게 연장될 수 있다. 제2 활성 패턴(120)은 제1 활성 패턴(110) 상에서 제1 활성 패턴(110)과 수직으로 중첩될 수 있다. 예를 들어, 제2 활성 패턴(120)은 제1 활성 패턴(110)과 제3 방향(Z)에서 중첩될 수 있다.
제2 활성 패턴(120)은 원소 반도체 물질인 게르마늄(Ge)을 포함할 수 있다. 예를 들어, 제2 활성 패턴(120)은 실리콘 게르마늄(SiGe) 또는 고농도의 게르마늄(Ge)을 포함할 수 있다.
몇몇 실시예에서, 제1 활성 패턴(110)과 제2 활성 패턴(120)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. 또한, 제1 활성 패턴(110) 및 제2 활성 패턴(120)은 제1 핀형 돌출부(100P)와 동일한 물질을 포함할 수도 있고, 제1 핀형 돌출부(100P)와 다른 물질을 포함할 수도 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
제1 활성 패턴(110) 및 제2 활성 패턴(120)은 각각 트랜지스터의 채널 영역으로 사용될 수 있다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 2개의 활성 패턴만을 포함하는 반도체 장치가 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에 따른 반도체 장치는, 1개의 활성 패턴 또는 3개 이상의 활성 패턴을 포함할 수도 있다.
제2 반도체 산화막(110I)은 제1 활성 패턴(110) 상에 형성될 수 있다. 또한, 제2 반도체 산화막(110I)은 제1 활성 패턴(110)을 둘러쌀 수 있다. 예를 들어, 도 7에 도시된 것처럼, 제1 활성 패턴(110)의 단면이 직사각형인 경우에, 제2 반도체 산화막(110I)의 단면은 직사각형의 둘레를 따라 형성될 수 있다.
몇몇 실시예에서, 제2 반도체 산화막(110I)은 제1 활성 패턴(110)의 외면의 프로파일을 따라 연장될 수 있다. 예를 들어, 제2 반도체 산화막(110I)은 제1 활성 패턴(110)의 외면을 따라 실질적으로 컨포멀하게(conformally) 연장될 수 있다. 예를 들어, 제2 반도체 산화막(110I)의 외면은 패싯(facet)과 같은 결정면(crystal face)을 포함하지 않을 수 있다.
제2 반도체 산화막(110I)은 제2 반도체 물질을 포함할 수 있다. 제2 반도체 물질은 Ge-Ge보다 큰 결합 에너지를 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체 물질은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이에 따라, 예를 들어, 제2 반도체 산화막(110I)은 실리콘 산화물 또는 실리콘 게르마늄 산화물을 포함할 수 있다.
몇몇 실시예에서, 제2 반도체 물질은 제1 활성 패턴(110)에서 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 예를 들어, 제2 반도체 물질은 제1 활성 패턴(110)의 표면으로부터 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 이에 따라, 제2 반도체 물질의 게르마늄(Ge) 농도는 제1 활성 패턴(110)의 게르마늄(Ge) 농도보다 작을 수 있다. 제1 활성 패턴(110)이 실리콘 게르마늄(SiGe)을 포함하는 경우에, 제2 반도체 물질의 실리콘(Si) 농도는 제1 활성 패턴(110)의 실리콘(Si) 농도보다 클 수 있다. 이에 관하여는, 도 27 내지 도 29에 관한 설명에서 자세히 후술한다.
제3 반도체 산화막(120I)은 제2 활성 패턴(120) 상에 형성될 수 있다. 제2 반도체 산화막(110I)과 마찬가지로, 제3 반도체 산화막(120I)은 제2 활성 패턴(120)을 둘러쌀 수 있다.
몇몇 실시예에서, 제2 반도체 산화막(110I)과 마찬가지로, 제3 반도체 산화막(120I)은 제2 활성 패턴(120)의 외면의 프로파일을 따라 연장될 수 있다.
제3 반도체 산화막(120I)은 제3 반도체 물질을 포함할 수 있다. 제3 반도체 물질은 Ge-Ge보다 큰 결합 에너지를 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제3 반도체 물질은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이에 따라, 예를 들어, 제3 반도체 산화막(120I)은 실리콘 산화물 또는 실리콘 게르마늄 산화물을 포함할 수 있다.
몇몇 실시예에서, 제3 반도체 물질은 제2 활성 패턴(120)에서 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 예를 들어, 제3 반도체 물질은 제2 활성 패턴(120)의 표면으로부터 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 이에 따라, 제3 반도체 물질의 게르마늄(Ge) 농도는 제2 활성 패턴(120)의 게르마늄(Ge) 농도보다 작을 수 있다. 제2 활성 패턴(120)이 실리콘 게르마늄(SiGe)을 포함하는 경우에, 제3 반도체 물질의 실리콘(Si) 농도는 제2 활성 패턴(120)의 실리콘(Si) 농도보다 클 수 있다. 이에 관하여는, 도 27 내지 도 29에 관한 설명에서 자세히 후술한다.
제1 활성 패턴(110)과 제2 활성 패턴(120)이 서로 동일한 물질을 포함하는 경우에, 제2 반도체 산화막(110I)과 제3 반도체 산화막(120I)은 서로 동일한 물질을 포함할 수 있다. 제1 활성 패턴(110)과 제2 활성 패턴(120)이 서로 다른 물질을 포함하는 경우에, 제2 반도체 산화막(110I)과 제3 반도체 산화막(120I)은 서로 다른 물질을 포함할 수 있다.
또한, 제1 활성 패턴(110) 및 제2 활성 패턴(120)이 제1 핀형 돌출부(100P)와 동일한 물질을 포함하는 경우에, 제2 반도체 산화막(110I) 및 제3 반도체 산화막(120I)과 제1 반도체 산화막(100I)은 서로 동일한 물질을 포함할 수 있다. 제1 활성 패턴(110) 및 제2 활성 패턴(120)이 제1 핀형 돌출부(100P)와 다른 물질을 포함하는 경우에, 제2 반도체 산화막(110I) 및 제3 반도체 산화막(120I)과 제1 반도체 산화막(100I)은 서로 다른 물질을 포함할 수 있다.
제1 게이트 절연막(150)은 제1 활성 패턴(110)의 둘레 및 제2 활성 패턴(120)의 둘레를 따라 형성될 수 있다. 이에 따라, 제2 반도체 산화막(110I)은 제1 활성 패턴(110)과 제1 게이트 절연막(150) 사이에 개재될 수 있고, 제3 반도체 산화막(120I)은 제2 활성 패턴(120)과 제1 게이트 절연막(150) 사이에 개재될 수 있다. 또한, 제1 게이트 절연막(150)은 제1 반도체 산화막(100I) 및 필드 절연막(105) 상에도 형성될 수 있다. 이에 따라, 제1 반도체 산화막(100I)은 기판(100)과 제1 게이트 절연막(150) 사이에 개재될 수 있다. 예를 들어, 제1 반도체 산화막(100I)은 제1 핀형 돌출부(100P)와 제1 게이트 절연막(150) 사이에 개재될 수 있다.
몇몇 실시예에서, 제1 게이트 절연막(150)은 제1 반도체 산화막(100I), 제2 반도체 산화막(110I) 및 제3 반도체 산화막(120I)과 직접(directly) 접촉할 수 있다.
제1 게이트 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 유전 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 유전 물질은 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 알루미늄 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(160)은 기판(100) 상에 형성될 수 있다. 또한, 제1 게이트 전극(160)은 제1 활성 패턴(110) 및 제2 활성 패턴(120)과 교차할 수 있다. 예를 들어, 제1 게이트 전극(160)은 제2 방향(Y)으로 길게 연장될 수 있다.
제1 게이트 전극(160)은 제1 게이트 절연막(150)을 둘러쌀 수 있다. 즉, 제1 게이트 전극(160)은 제1 활성 패턴(110)의 둘레 및 제2 활성 패턴(120)의 둘레를 감싸도록 형성될 수 있다. 이에 따라, 제1 활성 패턴(110) 및 제2 활성 패턴(120)은 제1 게이트 전극(160)을 관통할 수 있다. 또한, 제1 게이트 전극(160)은 제1 활성 패턴(110)과 기판(100) 사이의 공간에도 형성될 수 있다.
제1 게이트 전극(160)은 도전성 물질을 포함할 수 있다. 제1 게이트 전극(160)은 단일막인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 전극(160)은 다중막일 수도 있다. 예를 들어, 제1 게이트 전극(160)은 일함수 조절을 하는 일함수 도전막과, 일함수 도전막에 의해 형성된 공간을 채우는 필링(filling) 도전막을 포함할 수도 있다.
제1 게이트 전극(160)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또는, 제1 게이트 전극(160)은 금속이 아닌 실리콘(Si), 실리콘 게르마늄(SiGe) 등을 포함할 수도 있다. 이러한 제1 게이트 전극(160)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 스페이서(130)는 제2 방향(Y)으로 연장되는 제1 게이트 전극(160)의 적어도 일 측벽 상에 형성될 수 있다. 예를 들어, 제1 게이트 스페이서(130)는 제1 게이트 전극(160)의 양 측벽 상에, 서로 마주보며 형성될 수 있다. 또한, 제1 게이트 스페이서(130)는 제1 활성 패턴(110) 및 제2 활성 패턴(120)과 교차하는 제1 트렌치(TR1)를 정의할 수 있다. 예를 들어, 제1 트렌치(TR1)는 제2 방향(Y)으로 연장될 수 있다.
이 때, 제1 게이트 절연막(150)은 제1 게이트 스페이서(130)의 내측벽을 따라 연장될 수 있다. 예를 들어, 제1 게이트 절연막(150)은 제1 트렌치(TR1)의 측벽 및 하면을 따라 연장될 수 있다.
제1 게이트 스페이서(130)는 제1 활성 패턴(110) 및 제2 활성 패턴(120)의 양 종단에 배치될 수 있다. 예를 들어, 제1 게이트 스페이서(130)는 제1 활성 패턴(110)의 종단의 둘레 및 제2 활성 패턴(120)의 종단의 둘레와 전체적으로 접촉할 수 있다. 이에 따라, 예를 들어, 제1 활성 패턴(110) 및 제2 활성 패턴(120)은 제1 게이트 스페이서(130)를 관통할 수 있다.
제1 게이트 스페이서(130)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 반도체 산화막의 일부는 제1 게이트 스페이서(130) 사이의 활성 패턴 내에 매립될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제2 반도체 산화막(110I)의 일부는 제1 게이트 스페이서(130) 사이의 제2 활성 패턴(120) 내에 매립되는 형상을 가질 수 있다.
제1 에피택셜 패턴(140)은 제1 게이트 전극(160)의 적어도 일 측벽 상에 형성될 수 있다. 또한, 제1 에피택셜 패턴(140)은 제1 활성 패턴(110) 및 제2 활성 패턴(120)과 접촉할 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은, 제1 활성 패턴(110)의 측벽 및 제2 활성 패턴(120)의 측벽 상에 형성될 수 있다.
제1 에피택셜 패턴(140)은 기판(100) 상에 형성된 에피층을 포함할 수 있다. 또한, 제1 에피택셜 패턴(140)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된(elevated) 소오스 및 드레인 영역일 수도 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 에피택셜 패턴(140)은 기판(100) 내에 형성된 불순물 영역일 수도 있다.
도 1에 도시된 것처럼, 제1 에피택셜 패턴(140)의 단면은 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 에피택셜 패턴(140)의 단면은 다양한 모양을 가질 수 있다.
몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(140)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 B, C, In, Ga, Al 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(140)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
이와 달리, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(140)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 P, Sb, As 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(140)은 실리콘(Si)을 포함할 수 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(140)의 게르마늄(Ge) 농도는 제1 핀형 돌출부(100P), 제1 활성 패턴(110) 및 제2 활성 패턴(120)의 게르마늄(Ge) 농도와 다를 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 Si0.3Ge0.7를 포함할 수 있고, 제1 핀형 돌출부(100P), 제1 활성 패턴(110) 및 제2 활성 패턴(120)은 Si0.5Ge0.5를 포함할 수 있다.
제4 반도체 산화막(140I)은 제1 게이트 절연막(150)과 제1 에피택셜 패턴(140) 사이에 형성될 수 있다. 몇몇 실시예에서, 제1 반도체 산화막(100I)의 적어도 일부는 제1 게이트 절연막(150)에 인접하는 제1 에피택셜 패턴(140) 내에 매립될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제4 반도체 산화막(140I)은 제1 게이트 절연막(150)에 인접하는 제1 에피택셜 패턴(140) 내에 매립되는 형상을 가질 수 있다.
제4 반도체 산화막(140I)은 제4 반도체 물질을 포함할 수 있다. 제4 반도체 물질은 Ge-Ge보다 큰 결합 에너지를 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제4 반도체 물질은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이에 따라, 예를 들어, 제4 반도체 산화막(140I)은 실리콘 산화물 또는 실리콘 게르마늄 산화물을 포함할 수 있다.
몇몇 실시예에서, 제4 반도체 물질은 제1 에피택셜 패턴(140)에서 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 예를 들어, 제4 반도체 물질은 제1 게이트 절연막(150)에 인접하는 제1 에피택셜 패턴(140)의 표면으로부터 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 이에 따라, 제4 반도체 물질의 게르마늄(Ge) 농도는 제1 에피택셜 패턴(140)의 게르마늄(Ge) 농도보다 작을 수 있다. 제1 에피택셜 패턴(140)이 실리콘 게르마늄(SiGe)을 포함하는 경우에, 제4 반도체 물질의 실리콘(Si) 농도는 제1 에피택셜 패턴(140)의 실리콘(Si) 농도보다 클 수 있다. 이에 관하여는, 도 27 내지 도 29에 관한 설명에서 자세히 후술한다.
또한, 몇몇 실시예에서, 제4 반도체 산화막(140I)의 게르마늄(Ge) 농도는 제1 내지 제3 반도체 산화막(100I, 110I, 120I)의 게르마늄(Ge) 농도와 다를 수 있다. 예를 들어, 제1 에피택셜 패턴(140)의 게르마늄(Ge) 농도가 제1 활성 패턴(110)의 게르마늄(Ge) 농도와 다른 경우에, 상기 제4 반도체 물질의 게르마늄(Ge) 농도는 상기 제2 반도체 물질의 게르마늄(Ge) 농도와 다를 수 있다. 예를 들어, 상기 제4 반도체 물질은 Si0.7Ge0.3를 포함할 수 있고, 상기 제2 반도체 물질은 Si0.9Ge0.1를 포함할 수 있다. 또는 예를 들어, 제4 반도체 산화막(140I)은 실리콘 게르마늄 산화물을 포함할 수 있고, 제2 반도체 산화막(110I)은 실리콘 산화물을 포함할 수 있다.
층간 절연막(170)은 기판(100) 상에 형성될 수 있다. 또한, 층간 절연막(170)은 제1 트렌치(TR1)를 정의하는 제1 게이트 스페이서(130)의 외측벽을 둘러쌀 수 있다.
층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 유전 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 유전 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이하에서, 도 3 내지 도 6을 참조하여, 반도체 산화막의 다양한 형상을 설명한다. 참고적으로, 도 3 내지 도 6에서는, 활성 패턴 상에 형성되는 반도체 산화막으로 제3 반도체 산화막(120I)이 확대되어 도시되지만, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 반도체 산화막(100I) 또는 제2 반도체 산화막(110I)이 제4 반도체 산화막(140I)과 함께 확대되어 도시될 수도 있다.
도 3을 참조하면, 몇몇 실시예에서, 제4 반도체 산화막(140I)의 두께는 활성 패턴 상에 형성되는 반도체 산화막의 두께와 다를 수 있다. 예를 들어, 제2 활성 패턴(120)과 제1 에피택셜 패턴(140)이 서로 다른 물질을 포함하는 경우에, 제3 반도체 산화막(120I)의 제1 두께(TH1)와 제4 반도체 산화막(140I)의 제2 두께(TH2)는 서로 다를 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 반도체 산화막(120I)의 제1 두께(TH1)와 제4 반도체 산화막(140I)의 제2 두께(TH2)는 실질적으로 동일할 수도 있다.
도 4를 참조하면, 몇몇 실시예에서, 제4 반도체 산화막(140I)의 일부는 제3 반도체 산화막(120I)과 제1 게이트 절연막(150)의 경계로부터 돌출될 수 있다. 예를 들어, 제4 반도체 산화막(140I)은 제3 반도체 산화막(120I)과 제1 거리(D1)만큼 중첩될 수 있다. 이에 따라, 제4 반도체 산화막(140I)과 제3 반도체 산화막(120I)은 직접(directly) 접촉할 수 있다. 이와 같은 형상은, 도 30 및 도 31에 관한 설명에서 후술되는 산화 공정에 기인할 수 있다.
도 5를 참조하면, 몇몇 실시예에서, 제4 반도체 산화막(140I)의 일부는 제3 반도체 산화막(120I)과 제1 에피택셜 패턴(140)의 경계로부터 돌출될 수 있다. 예를 들어, 제4 반도체 산화막(140I)은 제3 반도체 산화막(120I)과 제2 거리(D2)만큼 중첩될 수 있다. 이에 따라, 제4 반도체 산화막(140I)과 제3 반도체 산화막(120I)은 직접(directly) 접촉할 수 있다. 이와 같은 형상은, 도 30 및 도 31에 관한 설명에서 후술되는 산화 공정에 기인할 수 있다.
도 6을 참조하면, 몇몇 실시예에서, 제4 반도체 산화막(140I)의 일부는 제2 활성 패턴(120)과 제1 에피택셜 패턴(140)의 경계로부터 인입될 수 있다. 예를 들어, 제4 반도체 산화막(140I)은 제2 활성 패턴(120)과 제1 에피택셜 패턴(140)의 경계와 제3 거리(D3)의 단차를 가지며 제1 에피택셜 패턴(140) 내로 인입될 수 있다. 이와 같은 형상은, 도 27 내지 도 28에 관한 설명에서 후술되는 수소 처리 공정에 기인할 수 있다.
이하에서, 도 8 내지 도 10을 참조하여, 핀형 돌출부 및 활성 패턴의 다양한 형상을 설명한다.
도 8을 참조하면, 필드 절연막(105)은 제1 핀형 돌출부(100P)의 측벽의 일부를 감쌀 수 있다. 즉, 제1 핀형 돌출부(100P)의 측벽의 다른 일부는 필드 절연막(105)에 의해 노출될 수 있다.
몇몇 실시예에서, 제1 반도체 산화막(100I)은 필드 절연막(105)에 의해 노출된 기판(100)의 외면의 프로파일을 따라 연장될 수 있다. 예를 들어, 도시된 것처럼, 제1 반도체 산화막(100I)은 필드 절연막(105)에 의해 노출된 제1 핀형 돌출부(100P)의 상면 및 측벽 상에 형성될 수 있다. 또한, 제1 반도체 산화막(100I)은 제1 핀형 돌출부(100P) 내에 매립되는 형상을 가질 수 있다.
그러나, 몇몇 실시예에서, 제1 반도체 산화막(100I)은 필드 절연막(105) 상에 형성되지 않을 수 있다. 예를 들어, 도시된 것처럼, 제1 반도체 산화막(100I)은 필드 절연막(105)의 상면 상에는 형성되지 않을 수 있다.
도 9를 참조하면, 제1 활성 패턴(110) 및 제2 활성 패턴(120)의 단면은 직사각형이 아닐 수 있다.
예를 들어, 도시된 것처럼, 제1 활성 패턴(110) 및 제2 활성 패턴(120)의 단면은 직선과 곡선의 조합으로 이루어진 도형일 수 있다. 또는 예를 들어, 제1 활성 패턴(110) 및 제2 활성 패턴(120)의 단면은 원형일 수도 있다.
이러한 경우에도, 제2 반도체 산화막(110I) 및 제3 반도체 산화막(120I)은 각각 제1 활성 패턴(110) 및 제2 활성 패턴(120)의 외면의 프로파일을 따라 연장될 수 있다. 예를 들어, 제2 반도체 산화막(110I) 및 제3 반도체 산화막(120I)은 각각 제1 활성 패턴(110) 및 제2 활성 패턴(120)의 외면을 따라 실질적으로 컨포멀하게(conformally) 연장되어, 직선과 곡선의 조합으로 이루어진 도형을 형성할 수 있다. 예를 들어, 제2 반도체 산화막(110I)의 외면 및 제3 반도체 산화막(120I)의 외면은 패싯(facet)과 같은 결정면(crystal face)을 포함하지 않을 수 있다.
도 10을 참조하면, 제1 핀형 돌출부(100P), 제1 활성 패턴(110) 및 제2 활성 패턴(120)은 서로 다른 폭을 가질 수 있다.
예를 들어, 도시된 것처럼, 제1 핀형 돌출부(100P)의 제1 폭(W1), 제1 활성 패턴(110)의 제2 폭(W2) 및 제2 활성 패턴(120)의 제3 폭(W3)은 서로 다를 수 있다. 예를 들어, 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있고, 제3 폭(W3)은 제2 폭(W2)보다 작을 수 있다. 이와 같은 형상은, 도 19 및 도 20에 관한 설명에서 후술되는 식각 공정에 기인할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 폭(W1), 제2 폭(W2) 및 제3 폭(W3)은 다양한 크기를 가질 수 있다.
게르마늄(Ge)을 포함하는 채널을 갖는 반도체 장치는 캐리어의 이동도(mobility)가 우수하고 밴드갭(band gap)이 작아, 고성능 및 저전력 소자에 이용될 수 있다. 그러나, 게르마늄(Ge)을 포함하는 채널의 표면에 형성되는 게르마늄 산화물은, 그 불안정성 때문에 반도체 장치의 특성 및 신뢰성을 열화시킨다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 게르마늄(Ge)을 포함하는 활성 패턴의 표면에 게르마늄(Ge) 농도가 감소된 반도체 산화막을 제공하여, 성능 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
예를 들어, 제1 활성 패턴(110) 및 제2 활성 패턴(120) 상에, 게르마늄(Ge) 농도가 감소된 제2 반도체 산화막(110I) 및 제3 반도체 산화막(120I)이 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는, 게이트 전극과 소오스 및 드레인 영역 사이에 게르마늄(Ge) 농도가 감소된 반도체 산화막을 제공하여, 누설 전류를 감소시킬 수 있다. 예를 들어, 제4 반도체 산화막(140I)은 제1 게이트 전극(160) 및 제1 에피택셜 패턴(140)에 의한 누설 전류를 감소시킬 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 제1 에피택셜 패턴(140)은 다중막일 수 있다.
예를 들어, 제1 에피택셜 패턴(140)은 기판(100) 상에 순차적으로 형성되는 제1 에피층(142) 및 제2 에피층(144)을 포함할 수 있다.
제1 에피층(142)은 제1 핀형 돌출부(100P), 제1 활성 패턴(110) 및 제2 활성 패턴(120) 상에 형성될 수 있다. 제1 에피층(142)은 예를 들어, 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 제1 에피층(142)은 제1 에피택셜 패턴(140)을 성장시키기 위한 시드층(seed layer)의 역할을 할 수 있다.
제2 에피층(144)은 제1 에피층(142) 상에 형성될 수 있다. 도시된 것처럼, 제2 에피층(144)은 기판(100) 상에 형성된 트렌치를 채우도록 형성될 수 있다.
몇몇 실시예에서, 제4 반도체 산화막(140I)의 적어도 일부는 제1 에피층(142) 내에 매립될 수 있다. 또한, 몇몇 실시예에서, 상기 제4 반도체 물질은 제1 에피층(142)에서 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다.
도 12 및 도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 및 도 13을 참조하면, 제1 활성 패턴(110) 및 제2 활성 패턴(120)은 다중막일 수 있다.
예를 들어, 제1 활성 패턴(110)은 제1 반도체막(111) 및 제2 반도체막(114)을 포함할 수 있고, 제2 활성 패턴(120)은 제3 반도체막(121) 및 제4 반도체막(124)을 포함할 수 있다. 제1 반도체막(111)은 제1 활성 패턴(110)의 중심부일 수 있고, 제2 반도체막(114)은 제1 반도체막(111)을 둘러쌀 수 있다. 제3 반도체막(121)은 제2 활성 패턴(120)의 중심부일 수 있고, 제4 반도체막(124)은 제3 반도체막(121)을 둘러쌀 수 있다.
몇몇 실시예에서, 제1 반도체막(111)의 게르마늄(Ge) 농도는 제2 반도체막(114)의 게르마늄(Ge) 농도보다 클 수 있고, 제3 반도체막(121)의 게르마늄(Ge) 농도는 제4 반도체막(124)의 게르마늄(Ge) 농도보다 클 수 있다. 예를 들어, 제1 반도체막(111) 및 제3 반도체막(121)은 고농도의 게르마늄(Ge)을 포함할 수 있고, 제2 반도체막(114) 및 제4 반도체막(124)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
도 12 및 도 13에서, 제1 반도체막(111)과 제2 반도체막(114)의 경계 및 제3 반도체막(121)과 제4 반도체막(124)의 경계가 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체 산화막(110I)으로부터 멀어짐에 따라, 제1 활성 패턴(110)의 게르마늄(Ge) 농도는 점진적으로 증가할 수도 있다. 또는 예를 들어, 제3 반도체 산화막(120I)으로부터 멀어짐에 따라, 제2 활성 패턴(120)의 게르마늄(Ge) 농도는 점진적으로 증가할 수도 있다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제1 영역(I) 및 제2 영역(II)에는, 서로 동일한 도전형의 트랜지스터가 형성될 수도 있고, 서로 다른 도전형의 트랜지스터가 형성될 수도 있다.
제1 영역(I) 및 제2 영역(II)은 예를 들어, 각각 로직 영역, SRAM 영역, 입출력(IO) 영역 중 하나일 수 있다. 즉, 제1 영역(I) 및 제2 영역(II)은 서로 동일한 기능을 하는 영역일 수도 있고, 서로 다른 기능을 하는 영역일 수도 있다.
몇몇 실시예에 따라 기판(100)의 제1 영역(I) 상에 형성되는 반도체 장치는, 도 1 내지 도 10에 따른 반도체 장치와 실질적으로 동일하므로 이하에서 자세한 설명은 생략한다.
몇몇 실시예에 따라 기판(100)의 제2 영역(II) 상에 형성되는 반도체 장치는 제2 핀형 돌출부(200P), 제3 활성 패턴(210), 제4 활성 패턴(220), 제2 게이트 절연막(250), 제2 게이트 전극(260), 제2 게이트 스페이서(230), 제2 에피택셜 패턴(240), 제5 반도체 산화막(200I), 제6 반도체 산화막(210I), 제7 반도체 산화막(220I) 및 제8 반도체 산화막(240I)을 포함할 수 있다.
제2 핀형 돌출부(200P)는 기판(100)의 상면으로부터 돌출되어 길게 연장될 수 있다. 제2 핀형 돌출부(200P)는 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)일 수도 있다.
제3 활성 패턴(210)은 기판(100) 상에 형성될 수 있다. 또한, 제3 활성 패턴(210)은 기판(100)과 이격될 수 있다. 제2 핀형 돌출부(200P)와 마찬가지로, 제3 활성 패턴(210)은 길게 연장될 수 있다.
제4 활성 패턴(220)은 제3 활성 패턴(210) 상에 형성될 수 있다. 또한, 제4 활성 패턴(220)은 제3 활성 패턴(210)과 이격될 수 있다. 제2 핀형 돌출부(200P) 및 제3 활성 패턴(210)과 마찬가지로, 제4 활성 패턴(220)은 길게 연장될 수 있다.
제3 활성 패턴(210) 및 제4 활성 패턴(220)은 각각 제1 활성 패턴(110) 및 제2 활성 패턴(120)과 동일한 방향으로 연장될 수도 있고, 이들과 다른 방향으로 연장될 수도 있다.
또한, 제3 활성 패턴(210) 및 제4 활성 패턴(220)은 각각 제1 활성 패턴(110) 및 제2 활성 패턴(120)과 동일한 물질을 포함할 수도 있고, 이와 다른 물질을 포함할 수도 있다.
제2 게이트 전극(260)은 기판(100) 상에 형성될 수 있다. 또한, 제2 게이트 전극(260)은 제3 활성 패턴(210) 및 제4 활성 패턴(220)과 교차할 수 있다.
제2 게이트 전극(260)은 제3 활성 패턴(210) 및 제4 활성 패턴(220)을 둘러쌀 수 있다. 이에 따라, 제3 활성 패턴(210) 및 제4 활성 패턴(220)은 제2 게이트 전극(260)을 관통할 수 있다.
제2 게이트 스페이서(230)는 제2 게이트 전극(260)의 적어도 일 측벽 상에 형성될 수 있다. 또한, 제2 게이트 스페이서(230)는 제3 활성 패턴(210) 및 제4 활성 패턴(220)과 교차하는 제2 트렌치(TR2)를 정의할 수 있다.
제2 게이트 스페이서(230)는 제3 활성 패턴(210) 및 제4 활성 패턴(220)의 양 종단에 배치될 수 있다. 몇몇 실시예에서, 제3 활성 패턴(210), 제4 활성 패턴(220) 및 제2 게이트 전극(260)은 제2 게이트 스페이서(230)를 관통할 수 있다.
제2 게이트 절연막(250)은 제3 활성 패턴(210)과 제2 게이트 전극(260) 사이 및 제4 활성 패턴(220)과 제2 게이트 전극(260) 사이에 개재될 수 있다. 제2 게이트 절연막(250)은 제3 활성 패턴(210) 및 제4 활성 패턴(220)을 감쌀 수 있다. 또한, 제1 게이트 절연막(150)과 마찬가지로, 제2 게이트 절연막(250)은 필드 절연막(105)의 상면 및 제2 핀형 돌출부(200P) 상에도 형성될 수 있다.
제2 게이트 절연막(250)은 또한, 제2 게이트 스페이서(230)의 내측벽을 따라 연장될 수 있다. 예를 들어, 제2 게이트 절연막(250)은 제2 트렌치(TR2)의 측벽 및 하면을 따라 연장될 수 있다.
제2 에피택셜 패턴(240)은 제2 게이트 전극(260)의 적어도 일 측벽 상에 형성될 수 있다. 또한, 제2 에피택셜 패턴(240)은 제3 활성 패턴(210) 및 제4 활성 패턴(220)과 접촉할 수 있다.
제5 반도체 산화막(200I)은 제2 핀형 돌출부(200P)와 제2 게이트 절연막(250) 사이에 개재될 수 있다. 제5 반도체 산화막(200I)은 제5 반도체 물질을 포함할 수 있다. 제5 반도체 물질은 Ge-Ge보다 큰 결합 에너지를 갖는 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 제5 반도체 물질은 기판(100)에서 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 예를 들어, 제5 반도체 물질은 제2 핀형 돌출부(200P)의 표면으로부터 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 이에 따라, 제5 반도체 물질의 게르마늄(Ge) 농도는 기판(100)의 게르마늄(Ge) 농도보다 작을 수 있다.
제6 반도체 산화막(210I)은 제3 활성 패턴(210)과 제2 게이트 절연막(250) 사이에 개재될 수 있다. 제6 반도체 산화막(210I)은 제6 반도체 물질을 포함할 수 있다. 제6 반도체 물질은 Ge-Ge보다 큰 결합 에너지를 갖는 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 제6 반도체 물질은 제3 활성 패턴(210)에서 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 예를 들어, 제6 반도체 물질은 제3 활성 패턴(210)의 표면으로부터 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 이에 따라, 제6 반도체 물질의 게르마늄(Ge) 농도는 제3 활성 패턴(210)의 게르마늄(Ge) 농도보다 작을 수 있다.
제7 반도체 산화막(220I)은 제4 활성 패턴(220)과 제2 게이트 절연막(250) 사이에 개재될 수 있다. 제7 반도체 산화막(220I)은 제7 반도체 물질을 포함할 수 있다. 제7 반도체 물질은 Ge-Ge보다 큰 결합 에너지를 갖는 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 제7 반도체 물질은 제4 활성 패턴(220)에서 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 예를 들어, 제7 반도체 물질은 제4 활성 패턴(220)의 표면으로부터 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 이에 따라, 제7 반도체 물질의 게르마늄(Ge) 농도는 제4 활성 패턴(220)의 게르마늄(Ge) 농도보다 작을 수 있다.
제8 반도체 산화막(240I)은 제2 에피택셜 패턴(240)과 제2 게이트 절연막(250) 사이에 개재될 수 있다. 제8 반도체 산화막(240I)은 제8 반도체 물질을 포함할 수 있다. 제8 반도체 물질은 Ge-Ge보다 큰 결합 에너지를 갖는 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 제8 반도체 물질은 제2 에피택셜 패턴(240)에서 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 예를 들어, 제8 반도체 물질은 제2 에피택셜 패턴(240)의 표면으로부터 게르마늄(Ge)의 적어도 일부가 제거된 물질일 수 있다. 이에 따라, 제8 반도체 물질의 게르마늄(Ge) 농도는 제2 에피택셜 패턴(240)의 게르마늄(Ge) 농도보다 작을 수 있다.
몇몇 실시예에서, 제4 반도체 산화막(140I)의 게르마늄(Ge) 농도는 제1 내지 제3 반도체 산화막(100I, 110I, 120I)의 게르마늄(Ge) 농도보다 클 수 있고, 제8 반도체 산화막(240I)의 게르마늄(Ge) 농도는 제5 내지 제7 반도체 산화막(200I, 210I, 220I)의 게르마늄(Ge) 농도보다 클 수 있다. 즉, 기판, 활성 패턴 및 에피택셜 패턴의 다양한 게르마늄(Ge) 농도에 따라, 다양한 게르마늄(Ge) 농도의 반도체 산화막이 형성될 수 있다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 10, 도 14를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 몇몇 실시예에 따라 기판(100)의 제2 영역(II) 상에 형성되는 반도체 장치는 제3 게이트 스페이서(232)를 더 포함한다.
제3 게이트 스페이서(232)는, 제3 활성 패턴(210) 및 제4 활성 패턴(220)을 둘러싸는 제2 게이트 전극(260)의 적어도 일 측벽 상에 형성될 수 있다. 제3 게이트 스페이서(232)는 내측 스페이서일 수 있다. 예를 들어, 제3 게이트 스페이서(232)는 제2 핀형 돌출부(200P)와 제3 활성 패턴(210) 사이에 형성될 수 있다. 또한, 제3 게이트 스페이서(232)는 제3 활성 패턴(210)과 제4 활성 패턴(220) 사이에 형성될 수 있다.
제4 활성 패턴(220) 상에는 제2 게이트 스페이서(230)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 활성 패턴(210) 및 제4 활성 패턴(220)을 형성하기 위한 적층체의 구조에 따라, 제4 활성 패턴(220) 상에 제2 게이트 스페이서(230) 및 제3 게이트 스페이서(232)가 형성될 수도 있다.
제2 게이트 스페이서(230)의 폭과 제3 게이트 스페이서(232)의 폭은 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반도체 산화막의 일부는 제3 게이트 스페이서(232) 사이의 활성 패턴 내에 매립될 수 있다. 예를 들어, 제6 반도체 산화막(210I)은 제3 게이트 스페이서(232) 사이의 제3 활성 패턴(210) 내에 매립되는 형상을 가질 수 있다. 또는 예를 들어, 제7 반도체 산화막(220I)의 일부는 제3 게이트 스페이서(232) 사이의 제4 활성 패턴(220) 내에 매립되는 형상을 가질 수 있다.
몇몇 실시예에 따른 반도체 장치에서, 제1 영역(I) 상의 트랜지스터는 PMOS 트랜지스터이고, 제2 영역(II) 상의 트랜지스터는 NMOS 트랜지스터일 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 p형 불순물을 포함하고, 제2 에피택셜 패턴(240)은 n형 불순물을 포함할 수 있다.
이하에서, 도 1 내지 도 36을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 16 내지 도 31은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
참고적으로, 도 17, 도 19, 도 21, 도 23, 도 24, 도 25, 도 27 및 도 30은 도 16의 A-A'를 따라서 절단한 단면도이다. 또한, 도 18, 도 20, 도 22 및 도 26, 도 28 및 도 31은 도 16의 B-B'를 따라서 절단한 단면도이다.
도 16 내지 도 18을 참조하면, 기판(100) 상에 교대로 적층되는 희생막(2001) 및 활성막(2002)을 포함하는 반도체 적층막(2000)을 형성한다.
활성막(2002)은 희생막(2001)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 희생막(2001) 및 활성막(2002)은 예를 들어, 에피택셜 성장 방법에 의해 형성될 수 있다.
희생막(2001) 및 활성막(2002)은 각각 2개인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 희생막(2001)과 활성막(2002)이 교대로 적층된 반도체 적층막(2000)에서, 활성막(2002)이 최상부에 위치하는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 희생막(2001)이 반도체 적층막(2000)의 최상부에 위치할 수도 있다.
몇몇 실시예에서, 활성막(2002)은 원소 반도체 물질인 게르마늄(Ge)을 포함할 수 있다. 예를 들어, 활성막(2002)은 실리콘 게르마늄(SiGe) 또는 고농도의 게르마늄(Ge)을 포함할 수 있다.
이어서, 반도체 적층막(2000) 상에 제1 마스크 패턴(2101)을 형성한다. 제1 마스크 패턴(2101)은 제1 방향(X)으로 길게 연장될 수 있다.
도 19 및 도 20을 참조하면, 제1 마스크 패턴(2101)을 식각 마스크로 이용하여, 식각 공정을 진행한다. 이에 따라, 기판(100) 상에 핀형 구조체(F1)가 형성될 수 있다.
희생막(2001)은 식각되어, 제1 방향(X)으로 길게 연장되는 제1 희생 패턴(112) 및 제2 희생 패턴(122)을 형성할 수 있다. 활성막(2002)은 식각되어, 제1 방향(X)으로 길게 연장되는 제1 활성 패턴(110) 및 제2 활성 패턴(120)을 형성할 수 있다.
이에 따라, 핀형 구조체(F1)는 제1 핀형 돌출부(100P)와, 제1 핀형 돌출부(100P) 상에 순차적으로 적층되는 제1 희생 패턴(112), 제1 활성 패턴(110), 제2 희생 패턴(122) 및 제2 활성 패턴(120)을 포함할 수 있다.
도 21 및 도 22를 참조하면, 기판(100) 상에, 핀형 구조체(F1)의 측벽의 적어도 일부를 덮는 필드 절연막(105)을 형성한다. 필드 절연막(105)을 형성하는 공정 중에, 제1 마스트 패턴(2101)은 제거될 수 있다.
이어서, 핀형 구조체(F1) 상에, 핀형 구조체(F1)와 교차하고, 제2 방향(Y)으로 길게 연장되는 더미 게이트 전극(160D)을 형성한다. 더미 게이트 전극(160D)은 제2 마스크 패턴(2102)을 식각 마스크로 이용하여 형성될 수 있다. 도시되지 않았으나, 더미 게이트 전극(160D) 및 핀형 구조체(F1) 사이에, 더미 게이트 절연막 또는 핀형 구조체 보호막이 더 형성될 수도 있다.
이어서, 더미 게이트 전극(160D)의 적어도 일 측벽 상에, 제1 게이트 스페이서(130)가 형성될 수 있다.
도 23을 참조하면, 더미 게이트 전극(160D) 및 제1 게이트 스페이서(130)를 식각 마스크로 이용하여, 식각 공정을 진행한다.
이에 따라, 제1 방향(X)으로 길게 연장되는 핀형 구조체(F1)의 일부가 제거될 수 있다. 예를 들어, 제1 희생 패턴(112)의 일부, 제1 활성 패턴(110)의 일부, 제2 희생 패턴(122)의 일부 및 제2 활성 패턴(120)의 일부가 제거될 수 있다. 도시되지 않았으나, 핀형 구조체(F1)는 언더컷(undercut)을 포함할 수도 있다. 예를 들어, 핀형 구조체(F1)는 더미 게이트 전극(160D) 또는 제1 게이트 스페이서(130)의 하단에 형성되는 언더컷을 포함할 수 있다.
더미 게이트 전극(160D) 및 제1 게이트 스페이서(130)를 식각 마스크로 이용하는 식각 공정은, 제1 핀형 돌출부(100P)의 상면이 노출될 때까지 수행될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 더미 게이트 전극(160D) 및 제1 게이트 스페이서(130)를 식각 마스크로 이용하는 식각 공정에 의해, 제1 핀형 돌출부(100P)의 일부가 제거될 수도 있다.
도 24를 참조하면, 더미 게이트 전극(160D)의 양 측벽 상에 제1 에피택셜 패턴(140)을 형성한다.
예를 들어, 제1 핀형 돌출부(100P), 제1 희생 패턴(112), 제1 활성 패턴(110), 제2 희생 패턴(122) 및 제2 활성 패턴(120)으로부터 에피택셜 성장(epitaxial growth) 방법에 의해 성장된 제1 에피택셜 패턴(140)이 형성될 수 있다. 이에 따라, 제1 활성 패턴(110) 및 제2 활성 패턴(120)과 접촉하는 제1 에피택셜 패턴(140)이 형성될 수 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(140)은 다중막일 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 도 11의 제1 에피층(142) 및 제2 에피층(144)을 포함할 수 있다.
이어서, 제1 에피택셜 패턴(140)을 덮는 층간 절연막(170)이 기판(100) 상에 형성될 수 있다. 층간 절연막(170)에 의해, 더미 게이트 전극(160D)이 노출될 수 있다.
예를 들어, 먼저, 더미 게이트 전극(160D) 및 제1 에피택셜 패턴(140)을 덮는 층간 절연막(170)을 형성할 수 있다. 이어서, 더미 게이트 전극(160D)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다.
층간 절연막(170)이 형성되는 동안, 제2 마스크 패턴(2102)은 제거될 수 있다.
도 25 및 도 26을 참조하면, 더미 게이트 전극(160D), 제1 희생 패턴(112) 및 제2 희생 패턴(122)을 선택적으로 제거한다.
이에 따라, 제2 방향(Y)으로 길게 연장되는 제1 트렌치(TR1)가 형성될 수 있다. 즉, 제1 활성 패턴(110)은 제1 핀형 돌출부(100P)와 이격되어 형성될 수 있고, 제2 활성 패턴(120)은 제1 활성 패턴(110)과 이격되어 형성될 수 있다. 또한, 기판(100)의 일부, 제1 활성 패턴(110)의 일부, 제2 활성 패턴(120)의 일부 및 제1 에피택셜 패턴(140)의 일부가 노출될 수 있다.
도 27 및 도 28을 참조하면, 도 25 및 도 26에 따른 결과물 상에 수소 처리 공정(HT)을 수행한다.
수소 처리 공정(HT)은 노출된 기판(100), 제1 활성 패턴(110), 제2 활성 패턴(120) 및 제1 에피택셜 패턴(140)의 표면으로부터 게르마늄(Ge)의 적어도 일부를 제거할 수 있다. 이에 따라, 노출된 기판(100), 제1 활성 패턴(110), 제2 활성 패턴(120) 및 제1 에피택셜 패턴(140)의 표면에, 각각 게르마늄(Ge) 농도가 감소된 제1 예비 반도체 산화막(100s), 제2 예비 반도체 산화막(110s), 제3 예비 반도체 산화막(120s) 및 제4 예비 반도체 산화막(140s)이 형성될 수 있다.
수소 처리 공정(HT)은 예를 들어, 수소 플라즈마 처리 공정 및 수소 어닐링 공정 중 적어도 하나를 포함할 수 있다.
이하에서, 도 29를 참조하여, 수소 처리 공정(HT)을 이용하여 게르마늄(Ge)을 제거하는 것을 설명한다. 참고적으로, 도 29에서는, 활성 패턴 상에 형성되는 반도체 산화막으로 제3 반도체 산화막(120I)이 확대되어 도시되지만, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 반도체 산화막(100I) 또는 제2 반도체 산화막(110I)이 제4 반도체 산화막(140I)과 함께 확대되어 도시될 수도 있다. 또한, 설명의 편의를 위해, 수소 처리 공정(HT)은 수소 플라즈마 처리 공정을 포함하는 것으로 설명한다.
도시된 것처럼, 수소 플라즈마(H; hydrogen plasma)는, 제1 트렌치(TR1)에 의해 노출된 제2 활성 패턴(120)의 표면 및 제1 에피택셜 패턴(140)의 표면으로부터 게르마늄(Ge)을 제거할 수 있다.
제2 활성 패턴(120) 및 제1 에피택셜 패턴(140)이 Ge-Ge보다 결합 에너지(bond energy)가 큰 반도체 물질을 포함하는 경우에, 수소 플라즈마(H)는 게르마늄(Ge)을 선택적으로 제거할 수 있다.
예를 들어, 제2 활성 패턴(120) 및 제1 에피택셜 패턴(140)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 실리콘(Si)은 게르마늄(Ge)보다 결합 에너지가 크므로, 수소 플라즈마(H)는 제2 활성 패턴(120)의 표면 및 제1 에피택셜 패턴(140)의 표면의 게르마늄(Ge)과 우선적으로 반응할 수 있다. 예를 들어, 휘발성의 GeH4(germane)이 형성되어 제거될 수 있다.
이에 따라, 제2 활성 패턴(120)의 표면으로부터 게르마늄(Ge)의 적어도 일부가 선택적으로 제거되어, 게르마늄(Ge) 농도가 낮은 제3 예비 반도체 산화막(120s)이 형성될 수 있다. 즉, Ge-Ge보다 결합 에너지가 큰 반도체 물질을 포함하는 제3 예비 반도체 산화막(120s)이 형성될 수 있다. 예를 들어, 제2 활성 패턴(120)보다 실리콘(Si) 농도가 높은 제3 예비 반도체 산화막(120s)이 형성될 수 있다.
또한, 제1 에피택셜 패턴(140)의 표면으로부터 게르마늄(Ge)의 적어도 일부가 선택적으로 제거되어, 게르마늄(Ge) 농도가 낮은 제4 예비 반도체 산화막(140s)이 형성될 수 있다. 즉, 게르마늄(Ge)보다 결합 에너지(bond energy)가 큰 반도체 물질을 포함하는 제3 예비 반도체 산화막(120s)이 형성될 수 있다. 예를 들어, 제1 에피택셜 패턴(140)보다 실리콘(Si) 농도가 높은 제4 예비 반도체 산화막(140s)이 형성될 수 있다.
제1 에피택셜 패턴(140)의 게르마늄(Ge) 농도가 제2 활성 패턴(120)의 게르마늄(Ge) 농도와 다른 경우에, 제4 예비 반도체 산화막(140s)의 게르마늄(Ge) 농도는 제3 예비 반도체 산화막(120s)의 게르마늄(Ge) 농도와 다를 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 Si0.3Ge0.7를 포함할 수 있고, 제2 활성 패턴(120)은 Si0.5Ge0.5를 포함할 수 있다. 이러한 경우에, 예를 들어, 제4 예비 반도체 산화막(140s)은 Si0.7Ge0.3를 포함할 수 있고, 제3 예비 반도체 산화막(120s)은 Si0.9Ge0.1를 포함할 수 있다.
도 30 및 도 31을 참조하면, 도 27 및 도 28에 따른 결과물 상에 산화 공정(O)을 수행한다.
산화 공정(O)은 예를 들어, 열산화 공정을 포함할 수 있다. 상기 열산화 공정은 예를 들어, 건식(dry) 산화 공정 또는 습식(wet) 산화 공정을 포함할 수 있다.
산화 공정(O)에 의해, 제1 예비 반도체 산화막(100s), 제2 예비 반도체 산화막(110s), 제3 예비 반도체 산화막(120s) 및 제4 예비 반도체 산화막(140s)이 각각 산화되어, 제1 반도체 산화막(100I), 제2 반도체 산화막(110I), 제3 반도체 산화막(120I) 및 제4 반도체 산화막(140I)이 형성될 수 있다.
이어서, 도 1 내지 도 10을 참조하면, 제1 트렌치(TR1) 내에 제1 게이트 절연막(150) 및 제1 게이트 전극(160)을 형성한다.
제1 게이트 전극(160)은 단일막인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 전극(160)은 다중막일 수도 있다. 예를 들어, 제1 게이트 전극(160)은 일함수 조절을 하는 일함수 도전막과, 일함수 도전막에 의해 형성된 공간을 채우는 필링(filling) 도전막을 포함할 수도 있다.
도 32 내지 도 36은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 31을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
참고적으로, 도 32 내지 도 36은 도 23 이후의 단계를 설명하기 위한 도면이다. 또한, 도 32 내지 도 36은 도 16의 A-A'를 따라서 절단한 단면도이다.
도 32를 참조하면, 더미 게이트 전극(160D)의 측벽 상에 제4 게이트 스페이서(132)를 형성한다.
먼저, 제1 희생 패턴(112)의 측벽 및 제2 희생 패턴(122)의 측벽을 선택적으로 리세스할 수 있다. 이어서, 리세스된 제1 희생 패턴(112)의 측벽 및 제2 희생 패턴(122)의 측벽의 자리에, 제4 게이트 스페이서(132)를 형성할 수 있다.
이에 따라, 제1 핀형 돌출부(100P)와 제1 활성 패턴(110) 사이에 제4 게이트 스페이서(132)가 형성될 수 있다. 또한, 제1 활성 패턴(110)과 제2 활성 패턴(120) 사이에 제4 게이트 스페이서(132)가 형성될 수 있다.
도 33을 참조하면, 더미 게이트 전극(160D)의 양 측벽 상에 제1 에피택셜 패턴(140)을 형성한다.
제1 에피택셜 패턴(140)을 형성하는 것은, 도 24를 이용하여 설명한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 34를 참조하면, 더미 게이트 전극(160D), 제1 희생 패턴(112) 및 제2 희생 패턴(122)을 선택적으로 제거한다.
더미 게이트 전극(160D), 제1 희생 패턴(112) 및 제2 희생 패턴(122)을 선택적으로 제거하는 것은, 도 25 및 도 26을 이용하여 설명한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 35를 참조하면, 도 34에 따른 결과물 상에 수소 처리 공정(HT)을 수행한다.
수소 처리 공정(HT)을 수행하는 것은, 도 27 내지 도 29를 이용하여 설명한 것과 유사하므로, 이하에서 차이점을 위주로 설명한다.
수소 처리 공정(HT)은 노출된 기판(100), 제1 활성 패턴(110), 제2 활성 패턴(120) 및 제1 에피택셜 패턴(140)의 표면으로부터 게르마늄(Ge)의 적어도 일부를 제거할 수 있으므로, 예비 반도체 산화막의 적어도 일부는 게이트 스페이서 사이에 형성될 수 있다.
예를 들어, 제1 예비 반도체 산화막(100s)은 제4 게이트 스페이서(132) 사이의 기판(100) 내에 형성될 수 있다. 제2 예비 반도체 산화막(110s)은 제4 게이트 스페이서(132) 사이의 제1 활성 패턴(110) 내에 형성될 수 있다. 제3 예비 반도체 산화막(120s)의 일부는 제1 게이트 스페이서(130) 사이의 제2 활성 패턴(120) 내에 형성될 수 있다. 제3 예비 반도체 산화막(120s)의 다른 일부는 제4 게이트 스페이서(132) 사이의 제2 활성 패턴(120) 내에 형성될 수 있다.
도 36을 참조하면, 도 35에 따른 결과물 상에 산화 공정(O)을 수행한다.
산화 공정(O)을 수행하는 것은, 도 30 및 도 31을 이용하여 설명한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이어서, 제1 트렌치(TR1) 내에 제1 게이트 절연막(150) 및 제1 게이트 전극(160)을 형성한다.
이에 따라, 내측 스페이서를 포함하는 반도체 장치가 제조될 수 있다. 예를 들어, 도 15의 제2 영역(II) 상에 형성되는 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 100P: 핀형 돌출부
105: 필드 절연막 110, 120: 활성 패턴
110I, 120I, 130I, 140I: 반도체 산화막
130: 게이트 스페이서 140: 에피택셜 패턴
150: 게이트 절연막 160: 게이트 전극
170: 층간 절연막

Claims (10)

  1. 기판 상에, 제1 방향으로 연장되는 게이트 전극;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 게이트 전극을 관통하고, 게르마늄(Ge)을 포함하는 제1 활성 패턴;
    상기 게이트 전극의 측벽 상의 에피택셜 패턴;
    상기 제1 활성 패턴과 상기 게이트 전극 사이에, 제1 반도체 물질을 포함하는 제1 반도체 산화막; 및
    상기 게이트 전극과 상기 에피택셜 패턴 사이에, 제2 반도체 물질을 포함하는 제2 반도체 산화막을 포함하고,
    상기 제1 반도체 물질의 게르마늄(Ge) 농도는 상기 제1 활성 패턴의 게르마늄(Ge) 농도보다 작고,
    상기 제1 반도체 물질의 게르마늄(Ge) 농도와 상기 제2 반도체 물질의 게르마늄(Ge) 농도는 서로 다른 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 반도체 물질의 게르마늄(Ge) 농도는 상기 에피택셜 패턴의 게르마늄(Ge) 농도보다 작은 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 반도체 물질의 실리콘(Si) 농도는 상기 제1 활성 패턴의 실리콘(Si) 농도보다 큰 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 반도체 산화막으로부터 멀어짐에 따라, 상기 제1 활성 패턴의 게르마늄(Ge) 농도는 증가하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 반도체 산화막은 상기 제1 활성 패턴의 외면의 프로파일을 따라 연장되는 반도체 장치.
  6. 기판 상에, 상기 기판과 이격되고, 게르마늄(Ge)을 포함하는 제1 활성 패턴;
    상기 기판과 상기 제1 활성 패턴 사이의 제1 게이트 전극;
    상기 제1 활성 패턴의 측벽 및 상기 제1 게이트 전극의 측벽 상의 제1 에피택셜 패턴;
    상기 제1 활성 패턴과 상기 제1 게이트 전극 사이에, 제1 반도체 물질을 포함하는 제1 반도체 산화막; 및
    상기 제1 게이트 전극과 상기 제1 에피택셜 패턴 사이에, 제2 반도체 물질을 포함하는 제2 반도체 산화막을 포함하고,
    상기 제1 반도체 물질의 게르마늄(Ge) 농도는 상기 제1 활성 패턴의 게르마늄(Ge) 농도보다 작고,
    상기 제1 반도체 물질의 게르마늄(Ge) 농도와 상기 제2 반도체 물질의 게르마늄(Ge) 농도는 서로 다른 반도체 장치.
  7. 제 6항에 있어서,
    상기 기판 상에, 상기 게이트 전극의 양 측벽을 정의하는 게이트 스페이서를 더 포함하고,
    상기 제1 반도체 산화막의 적어도 일부는, 상기 게이트 스페이서 사이의 상기 제1 활성 패턴 내에 매립되는 반도체 장치.
  8. 제 6항에 있어서,
    상기 게이트 전극의 외면을 따라 연장되고, 상기 제1 반도체 산화막 및 상기 제2 반도체 산화막과 접촉하는 게이트 절연막을 더 포함하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 제2 반도체 산화막의 적어도 일부는 상기 에피택셜 패턴 내에 매립되는 반도체 장치.
  10. 기판 상에, 교대로 적층되는 희생 패턴 및 게르마늄(Ge)을 포함하는 활성 패턴을 포함하는 핀형 구조체를 형성하고,
    상기 핀형 구조체의 측벽 상에, 에피택셜 패턴을 형성하고,
    상기 희생 패턴을 선택적으로 제거하고,
    상기 희생 패턴을 선택적으로 제거한 후에, 수소 처리 공정을 수행하고,
    상기 수소 처리 공정을 수행한 후에, 산화 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
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