KR20210134218A - 후면 비아를 갖는 집적 회로 구조체 - Google Patents

후면 비아를 갖는 집적 회로 구조체 Download PDF

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KR20210134218A
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epitaxial
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backside
epitaxial structure
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페이-유 왕
유-수안 후앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

집적 회로(IC) 구조체는, 게이트 구조체, 소스 에피택셜 구조체, 드레인 에피택셜 구조체, 전면 상호 접속 구조체, 후면 유전체 층, 에피택셜 재성장 층, 및 후면 비아를 포함한다. 소스 에피택셜 구조체 및 드레인 에피택셜 구조체는 각각 게이트 구조체의 양측 상에 있다. 전면 상호 접속 구조체는 소스 에피택셜 구조체의 전면 및 드레인 에피택셜 구조체의 전면 위에 있다. 후면 유전체 층은 소스 에피택셜 구조체의 후면 및 드레인 에피택셜 구조체의 후면 위에 있다. 에피택셜 재성장 층은 소스 에피택셜 구조체 및 드레인 에피택셜 구조체 중 제1의 것의 후면 상에 있다. 후면 비아는 후면 유전체 층을 통해 연장되고 에피택셜 재성장 층과 중첩한다.

Description

후면 비아를 갖는 집적 회로 구조체{INTEGRATED CIRCUIT STRUCTURE WITH BACKSIDE VIA}
본 출원은 참조에 의해 본원에 통합되는 2020년 4월 29일자로 출원된 발명의 명칭이 "Buried PR with Contact on Regrowth EPI Scheme"인 미국 가출원 번호 제63/017,147호에 대한 우선권을 주장한다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 문제 둘 모두로부터의 도전 과제는, 핀 FET(fin FET; Fin FET) 및 게이트 올 어라운드(gate-all-around; GAA) FET을 비롯한, 다중 게이트 전계 효과 트랜지스터(field effect transistor; FET)와 같은 삼차원 설계의 개발로 나타나게 되었다. Fin FET에서, 게이트 유전체 층을 사이에 개재한 상태로 게이트 전극이 채널 영역의 세 개의 측면에 인접해 있다. 게이트 구조체가 세 개의 표면 상에서 핀(fin)을 둘러싸기(감싸기) 때문에, 트랜지스터는 기본적으로 핀 또는 채널 영역을 통과하는 전류를 제어하는 세 개의 게이트를 가지고 있다. 불행히도, 제4 측면, 채널의 저부 부분은 게이트 전극에서 멀리 떨어져 있고, 따라서, 가까운 게이트 제어 하에 있지 않다. 대조적으로, GAA FET에서는, 채널 영역의 모든 측면이 게이트 전극에 의해 둘러싸여 있는데, 이것은 채널 영역에서 더 완전한 공핍을 허용하고 더 가파른 임계치 미만 전류 스윙(sub-threshold current swing; SS) 및 더 작은 드레인 유도 배리어 저하(drain induced barrier lowering; DIBL)에 기인하여 더 짧은 단채널 효과로 나타난다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1, 도 2, 도 3, 도 4a, 도 5a, 도 6a 및 도 7a는 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체를 제조함에 있어서의 중간 스테이지의 사시도이다.
도 4b, 도 5b, 도 6b, 도 7b, 도 8, 도 9, 도 10a, 도 11a, 도 12, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a 및 도 25는, 채널의 길이 방향을 따르며 기판의 상부 표면(top surface)에 수직인, 제1 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 10b, 도 11b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b 및 도 24b는, 소스 영역에 있으며 채널의 길이 방향에 수직인 제2 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 10c, 도 11c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c, 도 23c 및 도 24c는, 드레인 영역에 있으며 채널의 길이 방향에 수직인 제3 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 13b는, 게이트 영역에 있으며 채널의 길이 방향에 수직인 제4 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 23d 및 도 24d는 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체를 제조하는 중간 스테이지의 상면도이다.
도 26은 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체를 형성하는 방법을 예시하는 플로우차트이다.
도 27a, 도 28a, 도 29a, 도 30a 및 도 31은 채널의 길이 방향을 따르는 제1 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 27b, 도 28b, 도 29b 및 도 30b는, 소스 영역에 있으며 채널의 길이 방향에 수직인 제2 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 27c, 도 28c, 도 29c 및 도 30c는, 드레인 영역에 있으며 채널의 길이 방향에 수직인 제3 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 28d는 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체를 제조하는 중간 스테이지의 상면도이다.
도 32는 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체를 형성하는 방법을 예시하는 플로우차트이다.
도 33a, 도 34a, 도 35a 및 도 36은 채널의 길이 방향을 따르는 제1 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 33b, 도 34b 및 도 35b는 소스 영역에 있으며 채널의 길이 방향에 수직인 제2 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 33c, 도 34c 및 도 35c는, 드레인 영역에 있으며 채널의 길이 방향에 수직인 제3 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 37은 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체를 형성하는 방법을 예시하는 플로우차트이다.
도 38a, 도 39a, 도 40a 및 도 41은, 채널의 길이 방향을 따르는 제1 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 38b, 도 39b 및 도 40b는, 소스 영역에 있으며 채널의 길이 방향에 수직인 제2 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 38c, 도 39c 및 도 40c는, 드레인 영역에 있으며 채널의 길이 방향에 수직인 제3 컷을 따라 집적 회로 구조체를 제조하는 중간 스테이지의 단면도이다.
도 42는 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체를 형성하는 방법을 예시하는 플로우차트이다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다. 본원에서 사용될 때, "대략", "약", "대략적으로" 또는 "실질적으로"는, 주어진 값 또는 범위의 20 퍼센트 이내, 또는 10 퍼센트 이내, 또는 5 퍼센트 이내를 일반적으로 의미할 것이다. 본원에서 주어지는 수치적 양은 근사치인데, 용어 "대략", "약", "대략적으로" 또는 "실질적으로"는, 명시적으로 언급되지 않는 경우 추론될 수 있다는 것을 의미한다.
본 개시는 일반적으로 집적 회로 구조체 및 이를 형성하는 방법에 관한 것이며, 특히, 게이트 올 어라운드(GAA) 트랜지스터의 소스 영역 및/또는 드레인 영역 아래에 후면 비아(backside via)를 갖는 GAA 트랜지스터를 제조하는 것에 관한 것이다. 또한, 본 개시는 다중 게이트 트랜지스터의 형태로 실시형태를 제시한다는 것을 유의한다. 다중 게이트 트랜지스터는 채널 영역의 적어도 두 개의 면 상에서 자신의 게이트 구조체가 형성되는 그들 트랜지스터를 포함한다. 이들 다중 게이트 디바이스는 p 타입 금속 산화물 반도체 디바이스 또는 n 타입 금속 산화물 반도체 디바이스를 포함할 수도 있다. 특정한 예가 제시될 수도 있으며, 그들의 핀형 구조체 때문에, 본원에서 FinFET으로 지칭될 수도 있다. 또한, 게이트 올 어라운드(GAA) 디바이스로 지칭되는 다중 게이트 트랜지스터의 한 타입의 실시형태가 본원에서 제시된다. GAA 디바이스는 채널 영역의 4 면 상에 형성되는(예를 들면, 채널 영역의 일부를 둘러싸는), 자신의 게이트 구조체, 또는 그 일부를 갖는 임의의 디바이스를 포함한다. 본원에서 제시되는 디바이스는 또한, 나노시트 채널(들), 나노와이어 채널(들), 및/또는 다른 적절한 채널 구성에 배치되는 채널 영역을 갖는 실시형태를 포함한다. 단일의 연속적인 게이트 구조체와 관련되는 하나 이상의 채널 영역(예를 들면, 나노시트)을 가질 수도 있는 디바이스의 실시형태가 본원에서 제시된다. 그러나, 통상의 지식을 가진 자는, 본 교시가 단일의 채널(예를 들면, 단일의 나노시트) 또는 임의의 수의 채널에 적용될 수 있다는 것을 인식할 것이다. 통상의 지식을 가진 자는 본 개시의 양태로부터 이익을 얻을 수도 있는 반도체 디바이스의 다른 예를 인식할 수도 있다.
핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)에서의 핀 폭의 스케일이 감소함에 따라, 채널 폭 변화는 이동성 손실을 야기할 수도 있다. 나노시트 트랜지스터와 같은 GAA 트랜지스터는 핀 전계 효과 트랜지스터에 대한 대안으로서 연구되고 있다. 나노시트 트랜지스터에서, 트랜지스터의 게이트는, 채널이 게이트에 의해 둘러싸이거나 또는 캡슐화되도록 채널(예를 들면, 나노시트 채널 또는 나노와이어 채널) 전체 둘레에서 제조된다. 그러한 트랜지스터는 게이트에 의한 채널의 정전기 제어를 향상시키는 이점을 갖는데, 이것도 또한 누설 전류를 완화한다.
몇몇 실시형태에서, 후면 전력 레일(backside power rail)이 활용되고, 그에 의해, 많은 수의 GAA 트랜지스터를 갖는 집적 회로(IC) 구조체에 대해 더 많은 라우팅 공간을 생성한다. 후면 금속 비아는 GAA 트랜지스터에 대한, 예컨대 소스 에피택셜 영역에 대한 전기적 연결을 제공한다. 본 개시의 몇몇 실시형태에서, 웨이퍼 전면(front-side) 프로세싱뿐만 아니라 캐리어 기판 본딩 프로세싱 이후에 소스 에피택셜 구조체의 후면 상에서 에피택셜 재성장 층이 형성된다. 이러한 방식으로, 에피택셜 재성장 층은 소스 에피택셜 구조체보다 더 적은 열 프로세스를 경험하고, 따라서 소스 에피택셜 구조체보다 더 나은 품질을 가지는데, 이것은, 결과적으로, 후면 비아와 에피택셜 재성장 층 사이의 콘택 저항을 감소시키는 데 도움이 된다.
도 1 내지 도 25는 본 개시의 몇몇 실시형태에 따른 다중 게이트 디바이스를 갖는 집적 회로의 형성에서의 중간 스테이지의 사시도 및 단면도를 예시한다. 도 1 내지 도 25에서 도시되는 단계는 또한, 도 26에서 도시되는 프로세스 플로우에서 개략적으로 반영된다. 본원에서 사용될 때, 용어 "다중 게이트 디바이스"는, 디바이스의 적어도 하나의 채널의 다수의 면 상에 배치되는 적어도 약간의 게이트 재료를 갖는 디바이스(예를 들면, 반도체 트랜지스터)를 설명하기 위해 사용된다. 몇몇 예에서, 다중 게이트 디바이스는 디바이스의 적어도 하나의 채널의 적어도 네 개의 면 상에 배치되는 게이트 재료를 갖는 GAA 디바이스 또는 나노시트 디바이스로 지칭될 수도 있다. 채널 영역은 "나노구조체"로 지칭될 수도 있는데, 이것은 본원에서 사용될 때 다양한 기하학적 형상(예를 들면, 원통형, 막대 형상, 시트, 등등) 및 다양한 치수의 채널 영역을 포함한다.
도 1, 도 2, 도 3, 도 4a, 도 5a, 도 6a 및 도 7a는 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체(100)를 제조함에 있어서의 중간 스테이지의 사시도이다. 도 4b, 도 5b, 도 6b, 도 7b, 도 8, 도 9, 도 10a, 도 11a, 도 12, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a 및 도 25는, 채널의 길이 방향을 따르며 기판의 상부 표면에 수직인 제1 컷(예를 들면, 도 4a에서의 컷 X-X)을 따라 집적 회로 구조체(100)를 제조하는 중간 스테이지의 단면도이다. 도 10b, 도 11b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b 및 도 24b는, 소스 영역에 있으며 채널의 길이 방향에 수직인 제2 컷(예를 들면, 도 4a에서의 컷 Y1-Y1)을 따라 집적 회로 구조체(100)를 제조하는 중간 스테이지의 단면도이다. 도 10c, 도 11c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c, 도 23c 및 도 24c는, 드레인 영역에 있으며 채널의 길이 방향에 수직인 제3 컷(예를 들면, 도 4a에서의 컷 Y2-Y2)을 따라 집적 회로 구조체(100)를 제조하는 중간 스테이지의 단면도이다. 도 13b는, 게이트 영역에 있으며 채널의 길이 방향에 수직인 제4 컷(예를 들면, 도 4a에서의 컷 Y3-Y3)을 따라 집적 회로 구조체(100)를 제조하는 중간 스테이지의 단면도이다. 도 23d 및 도 24d는 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체(100)를 제조하는 중간 스테이지의 상면도이다. 도 1 내지 도 25에 의해 도시되는 프로세스 이전에, 동안에, 그리고 이후에 추가적인 동작이 제공될 수 있다는 것, 및 하기에 설명되는 동작 중 일부는 방법의 추가적인 실시형태를 위해 교체 또는 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호 교환 가능할 수도 있다.
본원에서 논의되는 다른 방법 실시형태 및 예시적인 디바이스와 마찬가지로, 집적 회로 구조체(100)의 일부는 CMOS 기술 프로세스 플로우에 의해 제조될 수도 있다는 것이 이해되며, 따라서, 몇몇 프로세스는 본원에서 간략하게만 설명된다. 게다가, 예시적인 집적 회로 구조체는 다양한 다른 디바이스 및 피쳐, 예컨대 추가적인 트랜지스터, 바이폴라 접합 트랜지스터, 저항기, 커패시터, 인덕터, 다이오드, 퓨즈, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및/또는 다른 논리 회로, 등등과 같은 다른 타입의 디바이스를 포함할 수도 있지만, 본 개시의 개념의 더 나은 이해를 위해 단순화된다. 몇몇 실시형태에서, 예시적인 집적 회로 구조체는, 인터커넥트될 수도 있는 PFET, NFET, 또는 등등을 비롯한, 복수의 반도체 디바이스(예를 들면, 트랜지스터)를 포함한다. 또한, 도 1 내지 도 25를 참조하여 주어지는 임의의 설명을 비롯한, 집적 회로 구조체(100)를 제조하는 프로세스 단계는, 본 개시에서 제공되는 방법 및 예시적인 도면의 나머지에서와 마찬가지로, 단지 예시에 불과하며, 후속하는 청구범위에서 구체적으로 언급되는 것 이상으로 제한하도록 의도되지는 않는다.
도 1은 초기 구조체의 사시도를 예시한다. 초기 구조체는 기판(110) 위에 형성되는 에피택셜 스택(120)을 포함한다. 몇몇 실시형태에서, 기판(110)은 실리콘(Si)을 포함할 수도 있다. 대안적으로, 기판(110)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V 재료(예를 들면, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb, 및/또는 GaInAsP; 또는 이들의 조합) 또는 다른 적절한 반도체 재료를 포함할 수도 있다. 몇몇 실시형태에서, 기판(110)은 매립 유전체 층과 같은 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 구조체를 포함할 수도 있다. 또한 대안적으로, 기판(110)은 매립 산화물(buried oxide; BOX) 층과 같은 매립 유전체 층, 예컨대 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX) 기술로 지칭되는 방법, 웨이퍼 본딩, SEG, 또는 다른 적절한 방법에 의해 형성되는 것을 포함할 수도 있다.
에피택셜 스택(120)은 제2 조성의 에피택셜 층(124)에 의해 개재되는 제1 조성의 에피택셜 층(122)을 포함한다. 제1 및 제2 조성은 상이할 수 있다. 몇몇 실시형태에서, 에피택셜 층(122)은 SiGe이고 에피택셜 층(124)은 실리콘(Si)이다. 그러나, 상이한 산화 레이트 및/또는 에칭 선택도를 갖는 제1 조성 및 제2 조성을 제공하는 실시형태를 포함하는 다른 실시형태가 가능하다. 몇몇 실시형태에서, 에피택셜 층(122)은 SiGe를 포함하고, 여기서 에피택셜 층(124)이 Si를 포함하는 경우, 에피택셜 층(124)의 Si 산화 레이트는 에피택셜 층(122)의 SiGe 산화 레이트보다 더 낮다.
에피택셜 층(124) 또는 그 일부는 다중 게이트 트랜지스터의 나노구조체 채널(들)을 형성할 수도 있다. 용어 나노구조체는, 본원에서, 나노스케일, 또는 심지어 마이크로스케일 치수를 가지며, 이 부분의 단면 형상에 관계없이, 가늘고 긴 형상을 갖는 임의의 재료 부분을 가리키기 위해 사용된다. 따라서, 이 용어는 원형의 그리고 실질적으로 원형의 단면의 가늘고 긴 재료 부분(예를 들면, 나노와이어), 및 예를 들면, 형상이 원통형이거나 또는 실질적으로 직사각형 단면을 포함하는 빔 또는 막대 형상의 재료 부분(예를 들면, 나노시트, 나노바) 둘 모두를 가리킨다. 디바이스의 채널 또는 채널들을 정의하기 위한 에피택셜 층(124)의 사용은 하기에서 추가로 논의된다.
에피택셜 층(122)의 세 개 층 및 에피택셜 층(124)의 세 개 층은, 예시적 목적만을 위한 것이며 청구범위에서 구체적으로 언급되는 것을 넘어서 제한하도록 의도되는 것은 아닌 도 1에서 예시되는 바와 같이 교대로 배열된다는 것을 유의한다. 임의의 수의 에피택셜 층이 에피택셜 스택(120)에서 형성될 수 있다는 것이 인식될 수 있다; 층의 수는 트랜지스터에 대한 소망되는 수의 채널 영역에 의존한다. 몇몇 실시형태에서, 에피택셜 층(124)의 수는 2와 10 사이에 있다.
몇몇 실시형태에서, 각각의 에피택셜 층(122)은 약 1 나노미터(nm)에서부터 약 10 nm까지의 범위에 이르는 두께를 가지지만, 그러나 다른 범위는 본 개시의 다양한 실시형태의 범위 내에 있다. 에피택셜 층(122)은 두께가 실질적으로 균일할 수도 있다. 몇몇 실시형태에서, 각각의 에피택셜 층(124)은 약 1 nm에서부터 약 10 nm까지의 범위에 이르는 두께를 가지지만, 그러나 다른 범위는 본 개시의 다양한 실시형태의 범위 내에 있다. 몇몇 실시형태에서, 스택의 에피택셜 층(124)은 두께가 실질적으로 균일하다. 하기에서 더욱 상세하게 설명되는 바와 같이, 에피택셜 층(124)은 후속하여 형성되는 다중 게이트 디바이스에 대한 채널 영역(들)으로서 기능할 수도 있고 두께는 디바이스 성능 고려 사항에 기초하여 선택된다. 채널 영역(들)에서의 에피택셜 층(122)은, 결국에는, 제거될 수도 있고, 후속하여 형성되는 다중 게이트 디바이스에 대한 인접 채널 영역(들) 사이의 수직 거리를 정의하도록 기능할 수도 있으며, 두께는 디바이스 성능 고려 사항에 기초하여 선택된다. 따라서, 에피택셜 층(122)은 희생 층(sacrificial layer)으로 또한 지칭될 수도 있고, 에피택셜 층(124)은 채널 층으로 또한 지칭될 수도 있다.
예로서, 스택(120)의 층의 에피택셜 성장은, 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스, 금속 유기 화학적 기상 증착(metalorganic chemical vapor deposition; MOCVD) 프로세스, 및/또는 다른 적절한 에피택셜 성장 프로세스에 의해 수행될 수도 있다. 몇몇 실시형태에서, 에피택셜 층(124)과 같은 에피택셜하게 성장된 층은 기판(110)과 동일한 재료를 포함한다. 몇몇 실시형태에서, 에피택셜하게 성장된 층(122 및 124)은 기판(110)과는 상이한 재료를 포함한다. 상기에서 언급되는 바와 같이, 적어도 몇몇 예에서, 에피택셜 층(122)은 에피택셜하게 성장된 실리콘 게르마늄(SiGe) 층을 포함하고 에피택셜 층(124)은 에피택셜하게 성장된 실리콘(Si) 층을 포함한다. 대안적으로, 몇몇 실시형태에서, 에피택셜 층(122 및 124) 중 어느 하나는 다른 재료 예컨대, 게르마늄, 화합물 반도체 예컨대 실리콘 탄화물(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide), 합금 반도체 예컨대 SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP, 또는 이들의 조합을 포함할 수도 있다. 논의되는 바와 같이, 에피택셜 층(122 및 124)의 재료는 상이한 산화 및/또는 에칭 선택도 속성을 제공하는 것에 기초하여 선택될 수도 있다. 몇몇 실시형태에서, 에피택셜 층(122 및 124)은 실질적으로 도펀트가 없는데(예를 들면, 약 0 cm-3에서부터 약 1×1018 cm-3까지의 외부 도펀트 농도를 가짐), 여기서, 예를 들면, 에피택셜 성장 프로세스 동안 어떠한 의도적인 도핑도 수행되지 않는다.
도 2는 기판(110)으로부터 연장되는 복수의 반도체 핀(130)의 형성의 사시도를 예시한다. 다양한 실시형태에서, 핀(130)의 각각은 기판(110)으로부터 형성되는 기판 부분(112) 및 에피택셜 층(122 및 124)을 포함하는 에피택셜 스택의 에피택셜 층의 각각의 부분을 포함한다.
도 1 및 도 2에서 예시되는 실시형태에서, 핀(130)을 패턴화하기 이전에 하드 마스크(hard mask; HM) 층(910)이 에피택셜 스택(120) 위에 형성된다. 몇몇 실시형태에서, HM 층은 산화물 층(912)(예를 들면, SiO2를 포함할 수도 있는 패드 산화물 층) 및 산화물 층 위에 형성되는 질화물 층(914)(예를 들면, Si3N4를 포함할 수도 있는 패드 질화물 층)을 포함한다. 산화물 층(912)은 에피택셜 스택(120)과 질화물 층(914) 사이에서 접착 층으로서 작용할 수도 있고, 질화물 층(914)을 에칭하기 위한 에칭 정지 층으로서 작용할 수도 있다. 몇몇 예에서, HM 산화물 층(912)은 열 성장 산화물, 화학적 기상 증착(chemical vapor deposition; CVD) 퇴적 산화물, 및/또는 원자 층 퇴적(atomic layer deposition; ALD) 퇴적 산화물을 포함한다. 몇몇 실시형태에서, HM 질화물 층(914)은 CVD 및/또는 다른 적절한 기술에 의해 HM 산화물 층(912) 상에 퇴적된다.
핀(130)은 포토리소그래피 및 에칭 프로세스를 포함하는 적절한 프로세스를 사용하여 후속하여 제조될 수도 있다. 포토리소그래피 프로세스는 HM 층(910) 위에 포토레지스트 층(도시되지 않음)을 형성하는 것, 포토레지스트를 패턴에 노출시키는 것, 노광 이후 베이크 프로세스(post-exposure bake process)를 수행하는 것, 및 레지스트를 현상하여 레지스트를 포함하는 패턴화된 마스크를 형성하는 것을 포함할 수도 있다. 몇몇 실시형태에서, 레지스트를 패턴화하여 패턴화된 마스크 엘리먼트를 형성하는 것은, 전자 빔(electron beam; e 빔) 리소그래피 프로세스를 사용하여 또는, 예를 들면, 약 1-100 nm의 파장을 갖는 EUV 영역의 광을 사용하는 극자외선(extreme ultraviolet; EUV) 리소그래피 프로세스를 사용하여 수행될 수도 있다. 그 다음, 에칭 프로세스가, 비보호 영역에서 HM 층(910)을 통해, 에피택셜 스택(120)을 통해, 그리고 기판(110) 안으로 트렌치(102)를 형성하는 동안, 패턴화된 마스크는 기판(110)의 영역, 및 그 상에 형성되는 층을 보호하기 위해 사용될 수도 있고, 그에 의해, 복수의 연장 핀(130)을 남기게 된다. 트렌치(102)는 건식 에칭(dry etch)(예를 들면, 반응성 이온 에칭), 습식 에칭(wet etch), 및/또는 이들의 조합을 사용하여 에칭될 수도 있다. 예를 들면, (예를 들면, 마스크 또는 분리 영역에 의해) 핀 영역을 정의하는 것 및 핀(130)의 형태에서 에피택셜 스택(120)을 에피택셜하게 성장시키는 것을 포함하는, 기판 상에 핀을 형성하기 위한 방법의 다수의 다른 실시형태가 또한 사용될 수도 있다. 핀(130)은 이중 패턴화 또는 다중 패턴화 프로세스를 포함하는 적절한 프로세스를 사용하여 제조될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성된다. 그 다음, 희생 층은 제거되고, 그 다음, 남아 있는 스페이서 또는 맨드렐(mandrel)은, 초기 에피택셜 스택(120)을 에칭하는 것에 의해 핀(130)을 패턴화하기 위해 사용될 수도 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적절한 프로세스를 포함할 수 있다.
도 3은 핀(130)의 하부 부분을 측방으로(laterally) 둘러싸는 얕은 트렌치 분리(shallow trench isolation; STI) 구조체(140)의 형성의 사시도를 예시한다. 제한이 아닌 예로서, 유전체 층이 먼저 기판(110) 위에 퇴적되어, 트렌치(102)를 유전체 재료로 충전한다. 몇몇 실시형태에서, 유전체 층은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 불소 도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 저유전율(low-k) 유전체, 이들의 조합, 및/또는 다른 적절한 재료를 포함할 수도 있다. 다양한 예에서, 유전체 층은 CVD 프로세스, 대기압 미만 CVD(subatmospheric CVD; SACVD) 프로세스, 유동 가능 CVD 프로세스, ALD 프로세스, 물리적 기상 증착(physical vapor deposition; PVD) 프로세스, 및/또는 다른 적절한 프로세스에 의해 퇴적될 수도 있다. 몇몇 실시형태에서, 유전체 층의 퇴적 이후, 집적 회로 구조체(100)는, 예를 들면, 유전체 층의 품질을 향상시키기 위해 어닐링될 수도 있다. 몇몇 실시형태에서, 유전체 층(및 후속하여 형성된 STI 구조체(140))은, 예를 들면, 하나 이상의 라이너 층을 갖는 다층 구조체를 포함할 수도 있다.
분리(STI) 피쳐를 형성하는 몇몇 실시형태에서, 유전체 층의 퇴적 이후, 퇴적된 유전체 재료는, 예를 들면, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스에 의해 박형화되고 평탄화된다. 몇몇 실시형태에서, (도 2에서 예시되는 바와 같은) HM 층(910)은 CMP 정지 층으로서 기능한다. 핀(130) 주위의 STI 구조체(140)는 리세스화된다(recessed). 도 3의 예를 참조하면, STI 구조체(140)는 리세스화되어 STI 구조체(140) 위로 연장되는 핀(130)을 제공한다. 몇몇 실시형태에서, 리세스화 프로세스(recessing process)는 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 포함할 수도 있다. HM 층(910)은 또한, STI 구조체(140)의 리세스화 이전에, 동안에, 및/또는 이후에 제거될 수도 있다. HM 층(910)의 질화물 층(914)은, 예를 들면, H3PO4 또는 다른 적절한 에천트를 사용하는 습식 에칭 프로세스에 의해 제거될 수도 있다. 몇몇 실시형태에서, HM 층(910)의 산화물 층(912)은 STI 구조체(140)를 리세스화하기 위해 사용되는 동일한 에천트에 의해 제거된다. 몇몇 실시형태에서, 리세스화 깊이는 핀(130)의 노출된 상부 부분의 소망되는 높이로 나타나도록 (예를 들면, 에칭 시간을 제어하는 것에 의해) 제어된다. 예시된 실시형태에서, 소망되는 높이는 핀(130)의 에피택셜 스택(120)의 층의 각각을 노출시킨다.
도 4a 및 도 4b를 참조하면, 게이트 구조체(150)가 형성된다. 몇몇 실시형태에서, 게이트 구조체(150)는 후속하여 제거되는 더미(희생) 게이트 구조체이다. 따라서, 게이트 라스트 프로세스(gate-last process)를 사용하는 몇몇 실시형태에서, 게이트 구조체(150)는 더미 게이트 구조체이고 집적 회로 구조체(100)의 후속하는 프로세싱 스테이지에서 최종 게이트 구조체에 의해 대체될 것이다. 특히, 더미 게이트 구조체(150)는, 하기에서 논의되는 바와 같이, 고유전율 유전체 층(high-k dielectric layer; HK) 및 금속 게이트 전극(metal gate electrode; MG)에 의해 나중의 프로세싱 스테이지에서 대체될 수도 있다. 몇몇 실시형태에서, 더미 게이트 구조체(150)는 기판(110) 위에 형성되고 핀(130) 위에 적어도 부분적으로 배치된다. 더미 게이트 구조체(150) 아래에 있는 핀(130)의 부분은 채널 영역으로 지칭될 수도 있다. 더미 게이트 구조체(150)는 또한, 핀(130)의 소스/드레인(source/drain; S/D) 영역, 예를 들면, 채널 영역의 대향 측면 상의 그리고 인접하는 핀(130)의 영역을 정의할 수도 있다.
예시된 실시형태에서, 더미 게이트 제조는 먼저 핀(130) 위에 더미 게이트 유전체 층(152)을 형성한다. 몇몇 실시형태에서, 더미 게이트 유전체 층(152)은 SiO2, 실리콘 질화물, 고유전율 유전체 재료 및/또는 다른 적절한 재료를 포함할 수도 있다. 다양한 예에서, 더미 게이트 유전체 층(152)은 CVD 프로세스, 대기압 미만 CVD(SACVD) 프로세스, 유동 가능 CVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스에 의해 퇴적될 수도 있다. 예로서, 더미 게이트 유전체 층(152)은 후속하는 프로세스(예를 들면, 더미 게이트 구조체의 후속하는 형성)에 의한 핀(130)에 대한 손상을 방지하기 위해 사용될 수도 있다. 후속하여, 더미 게이트 전극 층(154) 및 다수의 층(156 및 158)(예를 들면, 산화물 층(156) 및 질화물 층(158))을 포함할 수도 있는 하드 마스크를 비롯한, 더미 게이트 구조체(150)의 다른 부분이 형성된다. 몇몇 실시형태에서, 더미 게이트 구조체(150)는 층 퇴적, 패턴화, 에칭뿐만 아니라, 다른 적절한 프로세싱 단계와 같은 다양한 프로세스 단계에 의해 형성된다. 예시적인 층 퇴적 프로세스는 CVD(저압 CVD 및 플라즈마 강화 CVD 둘 모두를 포함함), PVD, ALD, 열 산화, e 빔 증착, 또는 다른 적절한 퇴적 기술, 또는 이들의 조합을 포함한다. 예를 들면, 게이트 구조체를 형성함에 있어서, 패턴화 프로세스는, 포토레지스트 코팅(예를 들면, 스핀 온 코팅(spin-on coating)), 소프트 베이킹, 마스크 정렬, 노광, 노광 이후 베이킹, 포토레지스트 현상, 헹굼(rinsing), 건조(예를 들면, 스핀 건조(spin-drying) 및/또는 하드 베이킹), 다른 적절한 리소그래피 기술, 및/또는 이들의 조합을 더 포함할 수도 있는 리소그래피 프로세스(예를 들면, 포토리소그래피 또는 e 빔 리소그래피)를 포함한다. 몇몇 실시형태에서, 에칭 프로세스는 건식 에칭(예를 들면, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수도 있다. 몇몇 실시형태에서, 제2 더미 게이트 전극 층(154)은 다결정 실리콘(폴리실리콘)을 포함할 수도 있다. 몇몇 실시형태에서, 하드 마스크는 SiO2를 포함할 수도 있는 패드 산화물 층과 같은 산화물 층(156), 및 Si3N4 및/또는 실리콘 산질화물을 포함할 수도 있는 패드 질화물 층과 같은 질화물 층(158)을 포함한다. 몇몇 실시형태에서, 더미 게이트 전극 층(154)을 패턴화한 이후, 더미 게이트 유전체 층(152)이 핀(130)의 S/D 영역으로부터 제거된다. 에칭 프로세스는 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수도 있다. 에칭 프로세스는, 핀(130), 더미 게이트 전극 층(154), 산화물 층(156) 및 질화물 층(158)을 실질적으로 에칭하지 않으면서 더미 게이트 유전체 층(152)을 선택적으로 에칭하도록 선택된다.
도 4a 및 도 4b는 또한, 더미 게이트 구조체(150)의 측벽 상에서의 게이트 스페이서(162) 및 반도체 핀(130)의 측벽 상에서의 핀 스페이서(164)의 형성을 예시한다. 이들 스페이서(162, 164)의 형성의 몇몇 실시형태에서, 스페이서 재료 층(160)이 먼저 기판(110) 상에 퇴적된다. 스페이서 재료 층(160)은 게이트 측벽 스페이서(162) 및 핀 측벽 스페이서(164)를 형성하기 위해 후속하여 에칭되는 등각 층(conformal layer)일 수도 있다. 예시된 실시형태에서, 스페이서 재료 층(160)은 더미 게이트 구조체(150) 및 핀(130)의 상부 및 측벽 상에서 등각적으로 배치된다. 몇몇 실시형태에서, 스페이서 재료 층(160)은, 제1 스페이서 층 및 제1 스페이서 층 위에 형성되는 제2 스페이서 층과 같은 다수의 층을 포함한다. 스페이서 재료 층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN 필름, 실리콘 산탄질화물(silicon oxycarbide), SiOCN 필름, 및/또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함할 수도 있다. 예로서, 스페이서 재료 층(160)은, CVD 프로세스, 대기압 미만 CVD(SACVD) 프로세스, 유동 가능 CVD 프로세스, ALD 프로세스, PVD 프로세스 또는 다른 적절한 프로세스와 같은 프로세스를 사용하여 게이트 구조체(150) 위에 유전체 재료를 퇴적하는 것에 의해 형성될 수도 있다. 그 다음, (예를 들면, 핀(130)의 소스/드레인 영역에서) 더미 게이트 구조체(150)에 의해 피복되지 않는 핀(130)의 부분을 노출시키기 위해 퇴적된 스페이서 재료 층(160)에 대해 이방성 에칭 프로세스(anisotropic etching process)가 수행된다. 이러한 이방성 에칭 프로세스에 의해, 더미 게이트 구조체(150) 바로 위의 스페이서 재료 층(160)의 부분이 완전히 제거될 수도 있다. 더미 게이트 구조체(150)의 측벽 상의 스페이서 재료 층(160)의 부분은 남아서 게이트 스페이서(162)로서 기능하고, 반도체 핀(130)의 측벽의 하부 부분 상의 스페이서 재료 층(160)의 부분은 남아서 핀 스페이서(164)로서 기능한다.
도 5a 및 도 5b를 참조하면, (예를 들면, 핀(130)의 소스/드레인 영역에서) 게이트 스페이서(162)를 넘어 횡방향으로 연장되는 반도체 핀(130)의 노출된 부분은, 예를 들면, 더미 게이트 구조체(150) 및 게이트 스페이서(162)를 에칭 마스크로서 사용하는 이방성 에칭 프로세스를 사용하는 것에 의해 에칭되어, 반도체 핀(130) 안으로의 그리고 대응하는 더미 게이트 구조체(150) 사이에서 리세스(R1)로 나타나게 된다. 이방성 에칭 이후, 희생 층(122) 및 채널 층(124)의 단부 표면은, 이방성 에칭에 기인하여, 게이트 스페이서(162)의 각각의 가장 바깥쪽 측벽과 정렬된다. 몇몇 실시형태에서, 이방성 에칭은 플라즈마 소스 및 반응 가스를 사용한 건식 화학 에칭에 의해 수행될 수도 있다. 플라즈마 소스는, 유도 결합 플라즈마(inductively coupled plasma; ICR) 소스, 트랜스포머 결합 플라즈마(transformer coupled plasma; TCP) 소스, 전자 사이클로트론 공명(electron cyclotron resonance; ECR) 소스, 또는 등등일 수도 있으며, 반응 가스는, 예를 들면, 불소 기반의 가스(예컨대 SF6, CH2F2, CH3F, CHF3, 또는 등등), 염화물 기반의 가스(예를 들면, Cl2), 수소 브롬화물(hydrogen bromide) 가스(HBr), 산소 가스(O2), 등등, 또는 이들의 조합일 수도 있다.
다음으로, 도 6a 및 도 6b를 참조하면, 희생 층(122)은 적절한 에칭 기술을 사용하는 것에 의해 측방으로 또는 수평으로 리세스화되며, 각각이 대응하는 채널 층(124) 사이에서 수직으로 있는 횡방향 리세스(R2)로 나타난다. 이 단계는 선택적 에칭 프로세스를 사용하는 것에 의해 수행될 수도 있다. 제한이 아닌 예로서, 희생 층(122)은 SiGe이고 채널 층(124)은 희생 층(122)의 선택적 에칭을 허용하는 실리콘이다. 몇몇 실시형태에서, 선택적 습식 에칭은, Si를 에칭하는 것보다 더 빠른 에칭 레이트에서 SiGe를 에칭하는 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 몇몇 실시형태에서, 선택적 에칭은 SiGe 산화 및 후속하는SiGeOx 제거를 포함한다. 예를 들면, 산화는 O3 세정(clean)에 의해 제공될 수도 있고, 그 다음, Si를 에칭하는 것보다 빠른 에칭 레이트에서 SiGeOx를 선택적으로 에칭하는 NH4OH와 같은 에천트에 의해 SiGeOx가 제거될 수도 있다. 또한, Si의 산화 레이트가 SiGe의 산화 레이트보다 훨씬 더 낮기 때문에(때로는 30 배 더 낮음), 채널 층(124)은 희생 층(122)을 측방으로 리세스화하는 동안 실질적으로 온전한 상태로 유지된다. 결과적으로, 채널 층(124)은 희생 층(122)의 양쪽 단부 표면(opposite end surfaces)을 지나 횡방향으로 연장된다.
다음으로, 도 7a 및 도 7b에서 예시되는 바와 같이, 도 6a 및 도 6b를 참조하여 상기에서 논의되는 희생 층(122)의 횡방향 에칭에 의해 남겨지는 리세스(R2)를 충전하기 위해 내부 스페이서 재료 층(170)이 형성된다. 내부 스페이서 재료 층(170)은 SiO2, SiN, SiCN, 또는 SiOCN과 같은 저유전율 유전체 재료일 수도 있고, ALD와 같은 적절한 퇴적 방법에 의해 형성될 수도 있다. 내부 스페이서 재료 층(170)의 퇴적 이후, 퇴적된 내부 스페이서 재료(170)를 트리밍하기 위해 이방성 에칭 프로세스가 수행될 수도 있고, 그 결과, 희생 층(122)의 횡방향 에칭에 의해 남겨지는 리세스(R2)를 충전하는 퇴적된 내부 스페이서 재료(170)의 부분만이 남겨진다. 트리밍 프로세스 이후, 퇴적된 내부 스페이서 재료의 나머지 부분은, 간략화를 위해, 내부 스페이서(170)로서 표시된다. 내부 스페이서(170)는 후속하는 프로세싱에서 형성되는 소스/드레인 에피택셜 구조체로부터 금속 게이트를 분리하도록 기능한다. 도 7a 및 도 7b의 예에서, 내부 스페이서(170)의 측벽은 채널 층(124)의 측벽과 정렬된다.
몇몇 실시형태에서, 도 8을 참조하면, 핀(130)의 소스 영역(S)이 추가로 리세스화되고, 그 결과, 희생 에피택셜 플러그가 리세스화된 소스 영역(S)에서 후속하여 형성될 수 있고 후속하는 프로세싱에서 후면 비아로 대체될 수 있다. 소스 영역 리세싱 단계의 몇몇 실시형태에서, 패턴화된 마스크(P3)가 핀(130)의 드레인 영역(D)을 피복하도록 그러나 핀(130)의 소스 영역(S)을 피복하지 않도록 먼저 형성되고, 그 다음, 핀(130)의 소스 영역(S)이 리세스화되어, 핀(130)의 소스 영역 리세스(R3)로 나타나게 된다. 몇몇 실시형태에서, 패턴화된 마스크(P3)는 적절한 포토리소그래피 프로세스에 의해 형성되는 포토레지스트 마스크일 수도 있다. 예를 들면, 포토리소그래피 프로세스는 도 7a 및 도 7b에서 예시되는 바와 같이 구조체 위에 포토레지스트 층을 스핀 온 코팅하는 것, 노광 이후 베이킹 프로세스를 수행하는 것, 포토레지스트 층을 현상하여 패턴화된 마스크(P3)를 형성하는 것을 포함할 수도 있다. 몇몇 실시형태에서, 레지스트를 패턴화하여 패턴화된 마스크 엘리먼트를 형성하는 것은, 전자 빔(e 빔) 리소그래피 프로세스 또는 극자외선(EUV) 리소그래피 프로세스를 사용하여 수행될 수도 있다.
일단 패턴화된 마스크(P3)가 형성되면, 소스 영역 리세스(R3)는, 예를 들면, 이방성 에칭 프로세스를 사용하여 소스 영역(S)에서 형성될 수 있다. 몇몇 실시형태에서, 이방성 에칭은 플라즈마 소스 및 반응 가스를 사용한 건식 화학 에칭에 의해 수행될 수도 있다. 제한이 아닌 예로서, 플라즈마 소스는, 유도 결합 플라즈마(ICR) 소스, 트랜스포머 결합 플라즈마(TCP) 소스, 전자 사이클로트론 공명(ECR) 소스, 또는 등등일 수도 있으며, 반응 가스는, 예를 들면, 불소 기반의 가스(예컨대 SF6, CH2F2, CH3F, CHF3, 또는 등등), 염화물 기반의 가스(예를 들면, Cl2), 수소 브롬화물 가스(HBr), 산소 가스(O2), 등등, 또는 이들의 조합일 수도 있다.
도 9는 소스 영역 리세스(R3)에서의 희생 에피택셜 플러그(180)의 형성을 예시한다. 이 단계의 몇몇 실시형태에서, 패턴화된 마스크(P3)를 제자리에 둔 상태에서, 에피택셜 재료가 소스 영역 리세스(R3)를 충전하는 희생 에피택셜 플러그(180)를 구축할 때까지 소스 영역 리세스(R3)에서 에피택셜 재료를 성장시키기 위해 에피택셜 성장 프로세스가 수행된다. 에피택셜 재료는 기판(110)과는 상이한 조성을 가지며, 따라서, 희생 에피택셜 플러그(180)와 기판(110) 사이에 상이한 에칭 선택도를 초래한다. 예를 들면, 기판(110)은 Si이고 희생 에피택셜 플러그(180)는 SiGe이다. 몇몇 실시형태에서, 희생 에피택셜 플러그(180)는 p 타입 도펀트(예를 들면, 붕소) 및 n 타입 도펀트(예를 들면, 인)가 없는 SiGe인데, 그 이유는, 희생 에피택셜 플러그(180)가 후속하는 프로세싱에서 제거될 것이고 최종 IC 제품에서 트랜지스터의 소스 단자로서 기능하지 않을 것이기 때문이다. 일단 희생 에피택셜 플러그(180)의 형성이 완료되면, 패턴화된 마스크(P3)는, 예를 들면, 애싱(ashing)에 의해 제거된다.
SiGe가 Si 채널 층(124)의 단부 표면 상에 우연히 형성되는 것을 방지하기 위해, SiGe 플러그(180)는, 본 개시의 몇몇 실시형태에 따라, 상향식(bottom-up) 양식으로 성장될 수 있다. 제한이 아닌 예로서, SiGe 플러그(180)는, 에피택셜 퇴적/부분 에칭 프로세스를 적어도 한 번 반복하는 에피택셜 퇴적/부분 에칭 프로세스에 의해 성장될 수 있다. 그러한 반복된 퇴적/부분 에칭 프로세스는 사이클릭 퇴적 에칭(cyclic deposition-etch; CDE) 프로세스로도 또한 지칭된다. 몇몇 실시형태에서, SiGe 플러그(180)는 선택적 에피택셜 성장(SEG)에 의해 성장되는데, 여기서 에칭 가스는, 제1 결정면(crystal plane)과는 상이한 제2 결정 평면을 갖는 채널 층(124)의 수직 단부 표면으로부터가 아닌, 제1 결정 평면을 갖는 소스 영역 리세스(R3)의 저부 표면으로부터 실리콘 게르마늄의 선택적 성장을 촉진하기 위해 추가된다. 예를 들면, SiGe 플러그(180)는 에칭 가스로서 HCl, Ge 프리커서 가스로서 GeH4, Si 프리커서 가스로서 DCS 및/또는 SiH4, 캐리어 가스로서 H2 및/또는 N2와 같은 반응 가스를 사용하여 에피택셜하게 성장된다. 몇몇 실시형태에서, 에칭 가스는 Cl2, BCl3, BiCl3, BiBr3, 또는 등등과 같은 다른 염소 함유 가스 또는 브롬 함유 가스일 수도 있다.
SiGe 퇴적 조건은, 소스 영역 리세스(R3)의 저부 표면 상에서의 SiGe 성장 레이트가 채널 층(124)의 수직 단부 표면 상에서의 SiGe 성장 레이트보다 더 빠른 그러한 방식으로 (예를 들면, Ge 프리커서 가스, Si 프리커서 가스 및 캐리어 가스 사이의 유량 비율을 튜닝하는 것에 의해) 제어되는데, 그 이유는, 소스 영역 리세스(R3)의 저부 표면 및 채널 층(124)의 수직 단부 표면이 상이한 결정 방위면을 가지기 때문이다. 따라서, 에칭 단계를 통합하는 SiGe 퇴적 단계는 상향식 SiGe 성장을 촉진한다. 예를 들면, SiGe는 채널 층(124)의 단부 표면으로부터의 것보다 더 빠른 레이트에서 소스 영역 리세스(R3)의 저부 표면으로부터 성장된다. 에칭 가스는 채널 층(124)의 단부 표면으로부터 성장되는 SiGe뿐만 아니라 소스 영역 리세스(R3)의 저부 표면으로부터 성장되는 SiGe를 동등한 에칭 레이트에서 에칭한다. 그러나, 소스 영역 리세스(R3)의 저부 표면으로부터의 SiGe 성장 레이트가 채널 층(124)의 단부 표면으로부터 보다 더 빠르기 때문에, 순 효과는, SiGe가 소스 영역 리세스(R3)의 저부 표면으로부터 상향식 양식으로 실질적으로 성장할 것이다는 것이다. 제한이 아닌 예로서, CDE 프로세스의 각각의 퇴적 에칭 사이클에서, 에칭 단계는, 일단 채널 층(124)의 단부 표면이 노출되면 중지하고, 소스 영역 리세스(R3)의 저부 표면으로부터 성장되는 SiGe는 소스 영역 리세스(R3)에 남아 있는데, 그 이유는, 그것이 채널 층(124)의 단부 표면으로부터 성장되는 SiGe보다 더 두껍기 때문이다. 이러한 방식으로, 상향식 성장이 실현될 수 있다. 상기에서 논의되는 CDE 프로세스는, Si 채널 층(124)의 단부 표면에는 존재하지 않지만 그러나 소스 영역 리세스(R3)에서 SiGe 플러그(180)를 형성하는 방법을 설명하기 위한 하나의 예에 불과하고, SiGe 플러그(180)를 형성하기 위해 다른 적절한 기술이 또한 사용될 수도 있다.
도 10a 내지 도 10c는 소스/드레인 에피택셜 구조체(190S/190D)의 형성을 예시한다. 더 구체적으로, 소스 에피택셜 구조체(190S)는 핀(130)의 리세스화된 소스 영역(S)에서 희생 에피택셜 플러그(180) 위에 형성되고, 드레인 에피택셜 구조체(190D)는 핀(130)의 드레인 영역(D) 위에 형성된다. 소스/드레인 에피택셜 구조체(190S/190D)는, 희생 에피택셜 플러그(180) 및 핀(130) 상에 에피택셜 재료를 제공하는 에피택셜 성장 프로세스를 수행하는 것에 의해 형성될 수도 있다. 에피택셜 성장 프로세스 동안, 더미 게이트 구조체(150) 및 게이트 측벽 스페이서(162)는 소스/드레인 에피택셜 구조체(190S/190D)를 소스/드레인 영역(S/D)까지 제한한다. 적절한 에피택셜 프로세스는 CVD 퇴적 기술(예를 들면, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD), 분자 빔 에피택시, 및/또는 다른 적절한 프로세스를 포함한다. 에피택셜 성장 프로세스는, 핀(130), 희생 에피택셜 플러그(180) 및 채널 층(124)의 반도체 재료의 조성과 상호 작용하는 기체 및/또는 액체 프리커서를 사용할 수도 있다.
몇몇 실시형태에서, 소스/드레인 에피택셜 구조체(190S/190D)는 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적절한 재료를 포함할 수도 있다. 소스/드레인 에피택셜 구조체(190S/190D)는 다음의 것을 포함하는 도핑 종을 도입하는 것에 의해 에피택셜 프로세스 동안 인시튜 도핑될 수도 있다: 붕소 또는 BF2와 같은 p 타입 도펀트; 인 또는 비소와 같은 n 타입 도펀트; 및/또는 이들의 조합을 포함하는 다른 적절한 도펀트. 소스/드레인 에피택셜 구조체(190S/190D)가 인시튜 도핑되지 않는 경우, 소스/드레인 에피택셜 구조체(190S/190D)를 도핑하기 위해 주입 프로세스(즉, 접합 주입 프로세스)가 수행된다. 몇몇 예시적인 실시형태에서, NFET 디바이스의 소스/드레인 에피택셜 구조체(190S/190D)는 SiP를 포함하고, 반면, PFET 디바이스의 것들은 GeSnB 및/또는 SiGeSnB를 포함한다.
몇몇 실시형태에서, 소스/드레인 에피택셜 구조체(190S/190D) 각각은 제1 에피택셜 층(192) 및 제1 에피택셜 층(192) 위에 제2 에피택셜 층(194)을 포함한다. 제1 및 제2 에피택셜 층(192 및 194)은 적어도 게르마늄 원자 백분율(Ge %) 또는 인 농도(P %)가 상이할 수도 있다. 묘사된 실시형태에서, 제1 에피택셜 층(192)은 희생 에피택셜 플러그(180) 및 핀(130)의 상부 표면으로부터 성장될 수도 있을 뿐만 아니라, 채널 층(124)의 단부 표면으로부터도 또한 성장될 수도 있다. 이것은, 소스/드레인 에피택셜 구조체(190S/190D)의 형성이 희생 에피택셜 플러그(180)와 관련하여 앞서 논의되는 바와 같이 상향식 접근을 필요로 하지 않기 때문이다.
소스/드레인 에피택셜 구조체(190S/190D)가 PFET를 형성하기 위한 GeSnB 및/또는 SiGeSnB를 포함하는 몇몇 실시형태에서, 제1 및 제2 에피택셜 층(192 및 194)은 적어도 게르마늄 원자 백분율(Ge %)에서 상이하다. 소정의 실시형태에서, 제1 SiGe 층(192)은 제2 SiGe 층(194)보다 더 낮은 게르마늄 원자 백분율을 갖는다. 제1 SiGe 층(192)에서의 낮은 게르마늄 원자 백분율은 핀(130)에서 도핑되지 않은 Si와의 쇼트키 배리어를 감소시키는 데 도움이 될 수도 있다. 제2 SiGe 층(194)에서 높은 게르마늄 원자 백분율은 소스/드레인 콘택 저항을 감소시키는 데 도움이 될 수도 있다. 제한이 아닌 예로서, 제1 SiGe 층(192)에서의 게르마늄 원자 백분율은 약 10 %에서부터 약 20 %까지의 범위 내에 있고, 제2 SiGe 층(194)에서의 게르마늄 원자 백분율은 약 20 %에서부터 약 60 %까지의 범위 내에 있지만, 그러나 다른 범위는 본 개시의 다양한 실시형태의 범위 내에 있다. 몇몇 실시형태에서, 제2 SiGe 층(194)은 그래디언트(gradient) 게르마늄 원자 백분율을 가질 수도 있다. 예를 들면, 제2 SiGe 층(194)에서의 게르마늄 원자 백분율은 제1 SiGe 층(192)으로부터의 거리가 증가함에 따라 증가한다.
소스/드레인 에피택셜 구조체(190S/190D)가 NFET를 형성하기 위한 SiP를 포함하는 몇몇 실시형태에서, 제1 및 제2 SiP 층(192 및 194)은 적어도 인 농도(P %)에서 상이하다. 소정의 실시형태에서, 제1 SiP 층(192)은 제2 SiP 층(194)보다 더 낮은 인 농도를 갖는다. 제1 SiP 층(192)에서의 낮은 인 농도는 핀(130)에서 도핑되지 않은 Si와의 쇼트키 배리어를 감소시키는 데 도움이 될 수도 있다. 제2 SiP 층(194)에서의 높은 인 농도는 소스/드레인 콘택 저항을 감소시키는 데 도움이 될 수도 있다. 제한이 아닌 예로서, 제1 SiP 층(192)에서의 인 농도는 약 5 E19 cm-3에서부터 약 1 E21 cm-3까지의 범위 내에 있고, 제2 SiP 층(194)에서의 인 농도는 약 1 E21 cm-3에서부터 약 3 E21 cm-3까지의 범위 내에 있지만, 다른 범위는 본 개시의 다양한 실시형태의 범위 내에 있다. 몇몇 실시형태에서, 제2 SiP 층(194)은 그래디언트 인 농도를 가질 수도 있다. 예를 들면, 제2 SiP 층(194)에서의 인 농도는 제1 SiP 층(192)으로부터의 거리가 증가함에 따라 증가한다.
일단 소스/드레인 에피택셜 구조체(190S/190D)가 형성되면, 소스/드레인 에피택셜 구조체(190S/190D)에서 p 타입 도펀트 또는 n 타입 도펀트를 활성화하기 위해 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는, 예를 들면, 급속 열 어닐(rapid thermal anneal; RTA), 레이저 어닐링, 밀리초 열 어닐링(millisecond thermal annealing; MSA) 프로세스 또는 등등일 수도 있다.
도 11a 내지 도 11c는 기판(110) 위에서의 전면 층간 유전체(interlayer dielectric; ILD) 층(210)의 형성을 예시한다. ILD 층(210)은 이 맥락에서 "전면" ILD 층으로 지칭되는데, 그 이유는, 그것이 다수의 게이트 트랜지스터의 전면(예를 들면, 게이트가 소스/드레인 영역(190S/190D)으로부터 돌출되는 다중 게이트 트랜지스터의 면) 상에 형성되기 때문이다. 몇몇 실시형태에서, ILD 층(210)을 형성하기 이전에 콘택 에칭 정지 층(contact etch stop layer; CESL)(200)이 또한 형성된다. 몇몇 예에서, CESL은 실리콘 질화물 층, 실리콘 산화물 층, 실리콘 산질화물 층, 및/또는 전면 ILD 층(210)과는 상이한 에칭 선택도를 갖는 다른 적절한 재료를 포함한다. CESL은 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 프로세스 및/또는 다른 적절한 퇴적 또는 산화 프로세스에 의해 형성될 수도 있다. 몇몇 실시형태에서, 전면 ILD 층(210)은, 테트라에틸오르쏘실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물 예컨대 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 용융 실리카 유리(fused silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass; BSG), 및/또는 CESL(200)과는 상이한 에칭 선택도를 갖는 다른 적절한 유전체 재료와 같은 재료를 포함한다. 전면 ILD 층(210)은 PECVD 프로세스 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수도 있다. 몇몇 실시형태에서, 전면 ILD 층(210)의 형성 이후, 집적 회로 구조체(100)는 전면 ILD 층(210)을 어닐링하기 위해 높은 열 버짓(thermal budget) 프로세스를 거칠 수도 있다.
몇몇 예에서, 전면 ILD 층(210)을 퇴적한 이후, 전면 ILD 층(210)의 잉여의 재료를 제거하기 위해 평탄화 프로세스가 수행될 수도 있다. 예를 들면, 평탄화 프로세스는 더미 게이트 구조체(150) 위에 놓이는 전면 ILD 층(210)(및 존재하는 경우, CESL 층)의 일부를 제거하고 집적 회로 구조체(100)의 상부 표면을 평탄화하는 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스를 포함한다. 몇몇 실시형태에서, CMP 프로세스는 또한 (도 110에서 도시되는 바와 같이) 하드 마스크 층(156, 158)을 제거하고 더미 게이트 전극 층(154)을 노출시킨다.
다음으로, 더미 게이트 구조체(150)가 제거되고, 후속하여 희생 층(122)을 제거한다. 결과적으로 나타나는 구조체는 도 12에서 예시되어 있다. 예시된 실시형태에서, 더미 게이트 구조체(150)는, 다른 재료(예를 들면, 게이트 측벽 스페이서(162), CESL(200) 및/또는 전면 ILD 층(210))를 에칭하는 것보다 더 빠른 에칭 레이트에서 더미 게이트 구조체(150)의 재료를 에칭하는 선택적 에칭 프로세스(예를 들면, 선택적 건식 에칭, 선택적 습식 에칭, 또는 이들의 조합)를 사용하는 것에 의해 제거되고, 따라서, 대응하는 게이트 측벽 스페이서(162) 사이에서 게이트 트렌치(GT1)를 초래하는데, 게이트 트렌치(GT1)에서 희생 층(122)이 노출된다. 후속하여, 게이트 트렌치(GT1)의 희생 층(122)은 채널 층(124)을 에칭하는 것보다 더 빠른 에칭 레이트에서 희생 층(122)을 에칭하는 다른 선택적 에칭 프로세스를 사용하는 것에 의해 노출되고, 따라서, 이웃하는 채널 층(124) 사이에서 개구(O1)를 형성한다. 이러한 방식으로, 채널 층(124)은 소스/드레인 에피택셜 구조체(190S/190D) 사이에서 그리고 기판(110) 위에 현수되는(suspended) 나노구조체가 된다. 이 단계는 채널 릴리스 프로세스(channel release process)로 또한 칭해진다. 이 중간 프로세싱 단계에서, 나노구조체(124) 사이의 개구(119)는 주변 환경 조건(예를 들면, 공기, 질소, 등등)으로 충전될 수도 있다. 몇몇 실시형태에서, 나노구조체(124)는 그들의 기하학적 형상에 따라 나노와이어, 나노시트, 나노슬래브 및 나노링으로서 상호 교환 가능하게 지칭될 수 있다. 예를 들면, 몇몇 다른 실시형태에서 채널 층(124)은 희생 층(122)을 완전히 제거하기 위한 선택적 에칭 프로세스에 기인하여 실질적인 둥근 형상(예를 들면, 원통형)을 가지도록 트리밍될 수도 있다. 그 경우, 결과적으로 나타나는 채널 층(124)은 나노와이어라고 칭해질 수 있다.
몇몇 실시형태에서, 희생 층(122)은 선택적 습식 에칭 프로세스를 사용하는 것에 의해 제거된다. 몇몇 실시형태에서, 희생 층(122)은 SiGe이고 채널 층(124)은 희생 층(122)의 선택적 제거를 허용하는 실리콘이다. 몇몇 실시형태에서, 선택적 습식 에칭은 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 몇몇 실시형태에서, 선택적 제거는 SiGe 산화 및 후속하는SiGeOx 제거를 포함한다. 예를 들면, 산화는 O3 세정(clean)에 의해 제공될 수도 있고, 그 다음, Si를 에칭하는 것보다 빠른 에칭 레이트에서 SiGeOx를 선택적으로 에칭하는 NH4OH와 같은 에천트에 의해 SiGeOx가 제거될 수도 있다. 또한, Si의 산화 레이트가 SiGe의 산화 레이트보다 훨씬 더 낮기 때문에(때로는 30 배 더 낮기 때문에), 채널 층(124)은 채널 릴리스 프로세스 동안 실질적으로 온전한 상태로 유지될 수도 있다. 몇몇 실시형태에서, 채널 릴리스 단계 및 희생 층을 횡방향으로 리세스화하는 이전 단계(즉, 도 6a 및 도 6b에서 예시되는 바와 같은 단계) 둘 모두는, Si를 에칭하는 것보다 더 빠른 에칭 레이트에서 SiGe를 에칭하는 선택적 에칭 프로세스를 사용하고, 따라서, 이들 두 단계는 몇몇 실시형태에서 동일한 에천트 화학 재료를 사용할 수도 있다. 이 경우, 채널 릴리스 단계의 에칭 시간/지속 기간은, 희생 SiGe 층을 완전히 제거하기 위해, 희생 층을 측방으로 리세스화하는 이전 단계의 에칭 시간/지속 기간보다 더 길다.
도 13a 및 도 13b는 대체 게이트 구조체(220)의 형성을 예시한다. 대체 게이트 구조체(220)는 게이트 트렌치(GT1)에서 현수되는 나노구조체(124)의 각각을 둘러싸도록 게이트 트렌치(GT1)에서 각각 형성된다. 게이트 구조체(220)는 GAA FET의 최종 게이트일 수도 있다. 최종 게이트 구조체는 고유전율/금속 게이트 스택일 수도 있지만, 그러나, 다른 구성도 가능하다. 몇몇 실시형태에서, 게이트 구조체(220)의 각각은 복수의 나노구조체(124)에 의해 제공되는 다중 채널과 관련되는 게이트를 형성한다. 예를 들면, 고유전율/금속 게이트 구조체(220)는 나노구조체(124)의 릴리스에 의해 제공되는 (도 12에서 예시되는 바와 같은) 개구(O1) 내에서 형성된다. 다양한 실시형태에서, 고유전율/금속 게이트 구조체(220)는 나노구조체(124) 주위에 형성되는 계면 층(222), 계면 층(222) 주위에 형성되는 고유전율 게이트 유전체 층(224), 및 게이트 유전체 층(224) 주위에 형성되며 게이트 트렌치(GT1)의 나머지를 충전하는 게이트 금속 층(226)을 포함한다. 고유전율/금속 게이트 구조체(220)의 형성은 다양한 게이트 재료를 형성하기 위한 하나 이상의 퇴적 프로세스, 및 잉여의 게이트 재료를 제거하기 위한 후속되는 CMP 프로세스를 포함할 수도 있는데, 그 결과, 전면 ILD 층(210)의 상부 표면과 수평을 이루는 상단 표면 레벨을 갖는 고유전율/금속 게이트 구조체(220)로 나타나게 된다. 고유전율/금속 게이트 구조체(220)의 길이 방향 축을 따라 취해지는 도 13b의 단면도에서 예시되는 바와 같이, 고유전율/금속 게이트 구조체(220)는 나노구조체(124)의 각각을 둘러싸고, 따라서 GAA FET의 게이트로 지칭된다.
몇몇 실시형태에서, 계면 층(222)은, 예를 들면, 열 산화, 화학적 산화, 습식 산화 또는 등등을 사용하는 것에 의해 게이트 트렌치(GT1)의 반도체 재료의 노출된 표면 상에서 형성되는 실리콘 산화물이다. 결과적으로, 게이트 트렌치(GT1)에서 노출되는 기판 부분(112) 및 나노구조체(124)의 표면 부분은 실리콘 산화물로 산화되어 계면 층(222)을 형성한다. 따라서, 게이트 트렌치(GT1) 내의 나노구조체(124)의 나머지 부분은, 도 13a에서 예시되는 바와 같이, 게이트 트렌치(GT1)에 없는 나노구조체(124)의 다른 부분보다 더 얇다.
몇몇 실시형태에서, 고유전율 게이트 유전체 층(224)은, 예를 들면, 열 실리콘 산화물의 것(~ 3.9)보다 큰 유전 상수를 갖는 유전체 재료를 포함한다. 예를 들면, 고유전율 게이트 유전체 층(224)은, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 란타늄 산화물(LaO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO), 탄탈룸 산화물(Ta2O5), 이트륨 산화물(Y2O3), 스트론튬 티타늄 산화물(SrTiO3, STO), 바륨 티타늄 산화물(BaTiO3, BTO)), 바륨 지르코늄 산화물(BaZrO), 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 알루미늄 산화물(Al2O3), 실리콘 질화물(Si3N4), 산질화물(SiON), 등등, 또는 이들의 조합을 포함할 수도 있다.
몇몇 실시형태에서, 게이트 금속 층(226)은 하나 이상의 금속 층을 포함한다. 예를 들면, 게이트 금속 층(226)은 서로 위에 적층되는 하나 이상의 일 함수 금속 층 및 게이트 트렌치(GT1)의 나머지를 충전하는 충전 금속을 포함할 수도 있다. 게이트 금속 층(226) 내의 하나 이상의 일 함수 금속 층은 고유전율/금속 게이트 구조체(220)에 대한 적절한 일 함수를 제공한다. n 타입 GAA FET의 경우, 게이트 금속 층(226)은 하나 이상의 n 타입 일 함수 금속(N 금속) 층을 포함할 수도 있다. n 타입 일 함수 금속은, 예시적으로, 티타늄 알루미나이드(TiAl), 티타늄 알루미늄 질화물(TiAlN), 카보 질화물 탄탈룸(carbo-nitride tantalum; TaCN), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈룸(Ta), 알루미늄(Al), 금속 탄화물(예를 들면, 하프늄 탄화물(HfC), 지르코늄 탄화물(ZrC), 티타늄 탄화물(TiC), 알루미늄 탄화물(AlC)), 알루미나이드, 및/또는 다른 적절한 재료를 포함할 수도 있지만, 그러나 이들로 제한되지는 않는다. 다른 한편, p 타입 GAA FET의 경우, 게이트 금속 층(226)은 하나 이상의 p 타입 일 함수 금속(P 금속) 층을 포함할 수도 있다. p 타입 일 함수 금속은 예시적으로, 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐(W), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 전도성 금속 산화물, 및/또는 다른 적절한 재료를 포함할 수도 있지만, 그러나 이들로 제한되지는 않는다. 몇몇 실시형태에서, 게이트 금속 층(226)에서의 충전 금속은 예시적으로, 텅스텐, 알루미늄, 구리, 니켈, 코발트, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 니켈 실리사이드(silicide), 코발트 실리사이드, TaC, TaSiN, TaCN, TiAl, TiAlN, 또는 다른 적절한 재료를 포함할 수도 있지만, 그러나 이들로 제한되지는 않는다.
도 14a 내지 도 14c는 소스 에피택셜 구조체(190S) 위에서의 소스 콘택(230)의 형성 및 드레인 에피택셜 구조체(190D) 위에서의 드레인 콘택(240)의 형성을 예시한다. 몇몇 실시형태에서, 이 단계는, 먼저, 적절한 포토리소그래피 및 에칭 기술을 사용하는 것에 의해 전면 ILD 층(210) 및 CESL(200)을 통해 소스/드레인 콘택 개구를 형성하여 소스/드레인 에피택셜 구조체(190S/190D)를 노출시킨다. 후속하여, 소스/드레인 콘택 형성 단계는 적절한 퇴적 기술(예를 들면, CVD, PVD, ALD, 등등 또는 이들의 조합)을 사용하는 것에 의해 하나 이상의 금속 재료(예를 들면, 텅스텐, 코발트, 구리, 등등 또는 이들의 조합)를 퇴적하여 소스/드레인 콘택 개구를 충전하고, 이어서, 소스/드레인 콘택(230 및 240)으로서 기능하도록 금속 재료를 소스/드레인 콘택 개구에 남겨두면서, 소스/드레인 콘택 개구 외부의 잉여 금속 재료를 제거하는 CMP 프로세스가 후속된다.
도 15a 내지 도 15c는 기판(110) 위에서의 전면 다층 상호 접속(front-side multilayer interconnection; MLI) 구조체(250)의 형성을 예시한다. 전면 MLI 구조체(250)는 복수의 전면 금속화 층(252)을 포함할 수도 있다. 전면 금속화 층(252)의 수는 집적 회로 구조체(100)의 설계 명세에 따라 변할 수도 있다. 간략화를 위해 단지 두 개의 전면 금속화 층(252)만이 도 15a 내지 도 15c에서 예시되어 있다. 전면 금속화 층(252) 각각은 제1 전면 금속간 유전체(IMD) 층(253) 및 제2 전면 IMD 층(254)을 포함한다. 제2 전면 IMD 층(254)은 대응하는 제1 전면 IMD 층(253) 위에 형성된다. 전면 금속화 층(252)은, 제2 전면 IMD 층(254)에서 수평으로 또는 횡방향으로 각각 연장되는 전면 금속 라인(255)과 같은 하나 이상의 수평 인터커넥트 및 제1 전면 IMD 층(253)에서 수직으로 각각 연장되는 전면 금속 비아(256)와 같은 수직 인터커넥트를 포함한다.
몇몇 실시형태에서, 최저부 전면 금속화 층(252)에서의 전면 금속 비아(256)는 드레인 에피택셜 구조체(190D)에 대한 전기적 연결을 만들기 위해 드레인 콘택(240)과 접촉한다. 몇몇 실시형태에서, 최저부 전면 금속화 층(252)에서의 금속 비아는 소스 콘택(230)과 접촉하지 않는다. 대신, 소스 에피택셜 구조체(190S)는 후속하여 형성되는 후면 비아에 전기적으로 연결될 것이다.
전면 금속 라인(255) 및 전면 금속 비아(256)는, 예를 들면, 싱글 다마신(damascene) 프로세스, 듀얼 다마신 프로세스, 등등, 또는 이들의 조합을 사용하여 형성될 수 있다. 몇몇 실시형태에서, 전면 IMD 층(253-254)은, 그러한 전도성 피쳐 사이에서 배치되는 예를 들면, 약 4.0 미만 또는 심지어 2.0 미만인 k 값을 갖는 저유전율 유전체 재료를 포함할 수도 있다. 몇몇 실시형태에서, 전면 IMD 층(253-254)은, 예를 들면, 스핀 온 코팅, 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 또는 등등과 같은 임의의 적절한 방법에 의해 형성되는, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리(fluorosilicate glass; FSG), SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 산화물, 실리콘 산질화물, 이들의 조합, 또는 등등으로 제조될 수도 있다. 전면 금속 라인 및 비아(255 및 256)는 구리, 알루미늄, 텅스텐, 이들의 조합, 또는 등등과 같은 금속 재료를 포함할 수도 있다. 몇몇 실시형태에서, 전면 금속 라인 및 비아(255 및 256)는 금속 확산(예를 들면, 구리 확산) 및 금속 포이즈닝(metallic poisoning)으로부터 각각의 전면 IMD 층(253-254)을 보호하기 위해 하나 이상의 배리어/접착 층(도시되지 않음)을 더 포함할 수도 있다. 하나 이상의 배리어/접착 층은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 또는 등등을 포함할 수도 있고, 물리적 기상 증착(PVD), CVD, ALD, 또는 등등을 사용하여 형성될 수도 있다.
도 16a 내지 도 16c를 참조하면, 캐리어 기판(260)은 본 개시의 몇몇 실시형태에 따른 전면 MLI 구조체(250)에 본딩된다. 캐리어 기판(260)은 도핑된 또는 도핑되지 않은 실리콘일 수도 있거나, 또는 게르마늄; 화합물 반도체; 또는 이들의 조합과 같은 다른 반도체 재료를 포함할 수도 있다. 캐리어 기판(260)은 집적 회로 구조체(100)의 후면 상에서 후속하는 프로세싱 동안 구조적 지지를 제공할 수도 있고 몇몇 실시형태에서 최종 제품에서 남아 있을 수도 있다. 몇몇 다른 실시형태에서, 캐리어 기판(260)은 집적 회로 구조체(100)의 후면에 대한 후속하는 프로세싱이 완료된 이후 제거될 수도 있다. 몇몇 실시형태에서, 캐리어 기판(260)은, 예를 들면, 융합 본딩에 의해 MLI 구조체(250)의 최상부 유전체 층에 본딩된다. 일단 캐리어 기판(260)이 전면 MLI 구조체(250)에 본딩되면, 집적 회로 구조체(100)는, 도 17a 내지 도 17c에서 예시되는 바와 같이, 기판(110)의 후면 표면이 상방을 향하도록 윗면이 아래로 뒤집힌다.
다음으로, 도 18a 내지 도 18c에서 예시되는 바와 같이, 기판(110)은 희생 에피택셜 플러그(180)를 노출시키도록 박형화된다. 몇몇 실시형태에서, 박형화 단계는 CMP 프로세스, 연삭(grinding) 프로세스, 또는 등등에 의해 달성된다. 박형화 단계가 완료된 이후, 기판 부분(112)은 드레인 에피택셜 구조체(190D)의 후면을 피복하고 있는 상태로 유지된다.
다음으로, 도 19a 내지 도 19c에서 예시되는 바와 같이, 기판 부분(112)이 제거된다. 몇몇 실시형태에서, Si 기판 부분(112)은, SiGe 플러그(180)를 에칭하는 것보다 더 빠른 에칭 레이트에서 Si를 에칭하는 선택적 에칭 프로세스를 사용하는 것에 의해 제거된다. 몇몇 실시형태에서, Si 기판을 선택적으로 제거하기 위한 선택적 에칭 프로세스는 테트라메틸암모늄 수산화물(TMAH), 수산화 칼륨(KOH), NH4OH, 등등 또는 이들의 조합과 같은 습식 에칭 용액을 사용하는 습식 에칭 프로세스일 수도 있다. 선택적 에칭 프로세스의 결과로서, 개구(O4)가 STI 구조체(140)에서 형성되어 드레인 에피택셜 구조체(190D)의 후면을 노출시키고, 한편, 희생 에피택셜 플러그(180)는 STI 구조체(140)에서 남겨지고 소스 에피택셜 구조체(190S)의 후면으로부터 돌출된다.
도 20a 내지 도 20c는 STI 구조체(140)의 개구(O4)에서의 그리고 희생 에피택셜 플러그(180)를 측방으로 둘러싸는 후면 유전체 층(270)의 형성을 예시한다. 몇몇 실시형태에서, 도 20a 내지 도 20c의 단계는, 먼저, CVD와 같은 적절한 퇴적 기술을 사용하는 것에 의해 STI 구조체(140)의 개구(O4)를 과충전하는 후면 유전체 층(270)의 유전체 재료를 퇴적한다. 후속하여, 퇴적된 유전체 재료는, 희생 에피택셜 플러그(180)가 노출될 때까지, 예를 들면, 에칭백 프로세스, CMP 프로세스 또는 등등을 사용하는 것에 의해 박형화된다. 유전체 층(270)은 이러한 맥락에서 "후면" 유전체 층으로 지칭되는데, 그 이유는, 그것이, 소스/드레인 영역(190S/190D)으로부터 대체 게이트(220)가 돌출되는 다중 게이트 트랜지스터의 전면 반대편에 있는 다중 게이트 트랜지스터의 후면 상에서 형성되기 때문이다.
몇몇 실시형태에서, 후면 유전체 층(270)은, 테트라에틸오르쏘실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물 예컨대 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 및/또는 다른 적절한 유전체 재료와 같은 재료를 포함한다. 몇몇 실시형태에서, 후면 유전체 층(270)은 전면 ILD 층(210)과 동일한 재료를 갖는다.
다음으로, 도 21a 내지 도 21c에서 예시되는 바와 같이, 희생 에피택셜 플러그(180)는 소스 에피택셜 구조체(190S)의 후면을 노출시키기 위해 후면 유전체 층(270)을 통해 연장하는 후면 비아 개구(O5)를 형성하도록 제거된다. 몇몇 실시형태에서, 희생 에피택셜 플러그(180)는, 후면 유전체 층(270)의 유전체 재료를 에칭하는 것보다 더 빠른 에칭 레이트에서 희생 에피택셜 플러그(180)의 SiGe를 에칭하는 선택적 에칭 프로세스를 사용하는 것에 의해 제거된다. 다른 방식으로 말하면, 선택적 에칭 프로세스는 SiGe를 공격하고, 후면 유전체 층(270)을 거의 공격하지 않는 에천트를 사용한다. 따라서, 선택적 에칭 프로세스가 완료된 이후, 드레인 에피택셜 구조체(190D)의 후면은 후면 유전체(270)에 의해 피복된 상태로 유지된다. 제한이 아닌 예로서, 희생 에피택셜 플러그(180)는, 유전체 재료를 에칭하는 것보다 더 빠른 에칭 레이트에서 SiGe를 선택적으로 에칭하는 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)과 같은 선택적 습식 에칭에 의해 제거된다.
묘사된 실시형태에서, 소스 에피택셜 구조체(190S)의 후면은 SiGe 선택적 에칭 프로세스에 기인하여 리세스화된다. 그 경우, 후면 비아 개구(O5)의 저부에 있는 소스 에피택셜 구조체(190S)의 제1 에피택셜 층(192)은 관통 에칭될 수도 있고, 그 결과, 제2 에피택셜 층(194)(이것은 제1 에피택셜 층(192)보다 더 높은 Ge % 또는 P %를 가짐)는 후면 비아 개구(O5)의 저부에서 노출될 수도 있다.
도 22a 내지 도 22c는 소스 에피택셜 구조체(190S)의 후면 상에서의 에피택셜 재성장 층(280)의 형성을 예시한다. 에피택셜 재성장 층(280)은 소스 에피택셜 구조체(190S)의 후면 상에서 에피택셜 재료를 제공하는 에피택셜 성장 프로세스를 수행하는 것에 의해 형성될 수도 있다. 에피택셜 성장 프로세스 동안, 내부 스페이서(170), 핀 스페이서(164), 후면 유전체 층(270) 및/또는 STI 구조체(140)는 에피택셜 재성장 층(280)을 후면 비아 개구(O5)까지 제한한다. 적절한 에피택셜 프로세스는 CVD 퇴적 기술(예를 들면, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD), 분자 빔 에피택시, 및/또는 다른 적절한 프로세스를 포함한다. 에피택셜 성장 프로세스는, 소스 에피택셜 구조체(190S)의 반도체 재료의 조성과 상호 작용하는 기체 및/또는 액체 프리커서를 사용할 수도 있다. 드레인 에피택셜 구조체(190D)의 후면은 어떠한 에피택셜 재성장 층도 없는데, 그 이유는 그것이 에피택셜 성장 프로세스 동안 후면 유전체 층(270)에 의해 피복되기 때문이다.
몇몇 실시형태에서, 에피택셜 재성장 층(280)은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적절한 재료를 포함할 수도 있다. 에피택셜 재성장 층(280)은: 붕소 또는 BF2와 같은 p 타입 도펀트; 인 또는 비소와 같은 n 타입 도펀트; 및/또는 이들의 조합을 포함하는 다른 적절한 도펀트를 포함하는 도핑 종을 도입하는 것에 의해 에피택셜 프로세스 동안 인시튜 도핑될 수도 있다. 에피택셜 재성장 층(280)이 인시튜 도핑되지 않은 경우, 에피택셜 재성장 층(280)을 도핑하기 위해 주입 프로세스(즉, 접합 주입 프로세스)가 수행된다. 몇몇 예시적인 실시형태에서, NFET 디바이스에서의 에피택셜 재성장 층(280)은 SiP를 포함하고, 한편, PFET 디바이스에서의 그것은 GeSnB 및/또는 SiGeSnB를 포함한다.
몇몇 실시형태에서, 에피택셜 재성장 층(280)은 소스 에피택셜 구조체(190S)와 동일한 재료로 형성된다. 예를 들면, PFET 디바이스에서의 에피택셜 재성장 층(280) 및 소스 에피택셜 구조체(190S)는 GeSnB 및/또는 SiGeSnB를 포함하고, 한편 에피택셜 재성장 층(280) 및 소스 에피택셜 구조체(190S)는 SiP를 포함한다. 몇몇 실시형태에서, 에피택셜 재성장 층(280)은, 적어도 게르마늄 원자 백분율(Ge %) 또는 인 농도(P %)에서 제1 및 제2 에피택셜 층(192 및 194)과는 상이할 수도 있다.
예를 들면, PFET 디바이스를 고려하며, 에피택셜 재성장 층(280)은 제1 에피택셜 층(192)보다 더 높은 게르마늄 원자 백분율을 가지는데, 이것은 결국에는 에피택셜 재성장 층(280)과 후속하여 형성되는 후면 비아 사이의 소스 콘택 저항을 감소시키는 데 도움이 될 것이다. 제한이 아닌 예로서, 에피택셜 재성장 층(280)에서의 게르마늄 원자 백분율 대 제1 에피택셜 층(192)에서의 게르마늄 원자 백분율의 비율은 1: 1보다 더 크다. 몇몇 실시형태에서, 에피택셜 재성장 층(280)의 게르마늄 원자 백분율은 또한 제2 에피택셜 층(194)보다 더 높을 수도 있다. 제한이 아닌 예로서, 에피택셜 재성장 층(280)에서의 게르마늄 원자 백분율은 약 20 %에서부터 약 70 %까지의 범위 내에 있다. 몇몇 실시형태에서, 에피택셜 재성장 층(280)은 그래디언트 게르마늄 원자 백분율을 갖는다. 예를 들면, 에피택셜 재성장 층(280)에서의 게르마늄 원자 백분율은, 소스 에피택셜 구조체(190S)로부터의 거리가 증가함에 따라 증가하고, 에피택셜 재성장 층(280)에서의 최대 게르마늄 원자 백분율은 제1 에피택셜 층(192) 및/또는 제2 에피택셜 층(194)에서의 것보다 더 높다.
다른 한편, NFET 디바이스의 몇몇 실시형태에서, 에피택셜 재성장 층(280)은 제1 에피택셜 층(192)보다 더 높은 인 농도를 가지는데, 이것은 결국에는 에피택셜 재성장 층(280)과 후속하여 형성되는 후면 비아 사이의 소스 콘택 저항을 감소시키는 데 도움이 될 것이다. 제한이 아닌 예로서, 에피택셜 재성장 층(280)에서의 인 농도 대 제1 에피택셜 층(192)에서의 인 농도의 비율은 1: 1보다 더 크다. 몇몇 실시형태에서, 에피택셜 재성장 층(280)의 인 농도는 또한 제2 에피택셜 층(194)보다 더 높을 수도 있다. 제한이 아닌 예로서, 에피택셜 재성장 층(280)에서의 인 농도는 약 1 E21 cm-3에서부터 약 5 E21 cm-3까지의 범위 내에 있다. 몇몇 실시형태에서, 에피택셜 재성장 층(280)은 그래디언트 인 농도를 갖는다. 예를 들면, 에피택셜 재성장 층(280)에서의 인 농도는 소스 에피택셜 구조체(190S)로부터의 거리가 증가함에 따라 증가하고, 에피택셜 재성장 층(280)에서의 최대 인 농도는 제1 에피택셜 층(192) 및/또는 제2 에피택셜 층(194)에서의 것보다 더 높다.
몇몇 실시형태에서, 에피택셜 재성장 층(280)의 성장 온도는 소스/드레인 에피택셜 구조체(190S/190D)의 것과는 상이하다. 예를 들면, 에피택셜 재성장 층(280)의 성장 온도는, 높은 온도 성장에 기인하는 소스/드레인 에피택셜 구조체(190S/190D)에 대한 부정적인 영향을 감소시키기 위해, 소스/드레인 에피택셜 구조체(190S/190D)의 성장 온도보다 더 낮을 수 있다. 제한이 아닌 예로서, 에피택셜 재성장 층(280)의 성장 온도는 소스/드레인 에피택셜 구조체(190S/190D)의 성장 온도보다 약 100 ℃에서부터 약 300 ℃까지의 넌제로(non-zero) 온도 차이만큼 더 낮다.
몇몇 실시형태에서, 에피택셜 성장이 완료된 이후, 에피택셜 재성장 층(280)에서 p 타입 도펀트 또는 n 타입 도펀트를 활성화하기 위해 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는, 예를 들면, 급속 열 어닐(RTA), 레이저 어닐링, 밀리초 열 어닐링(MSA) 프로세스 또는 등등일 수도 있다.
도 23a 내지 도 23d는 후면 비아 개구(O5)의 측벽을 라이닝하는 비아 스페이서(290)의 형성을 예시한다. 이 단계의 몇몇 실시형태에서, 비아 스페이서 재료 층이 캐리어 기판(260) 위에 먼저 퇴적된다. 비아 스페이서 재료 층은 비아 스페이서(290)를 형성하기 위해 후속하여 에칭되는 등각 층일 수도 있다. 예시된 실시형태에서, 비아 스페이서 재료 층은 비아 개구(O5)의 측벽 및 저부를 라이닝하기 위해 등각적으로 퇴적된다. 예로서, 비아 스페이서 재료 층은 CVD 프로세스, 대기압 미만 CVD(SACVD) 프로세스, 유동 가능 CVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스와 같은 프로세스를 사용하여 캐리어 기판(260) 위에 유전체 재료를 퇴적하는 것에 의해 형성될 수도 있다. 그 다음, 후면 비아 개구(O5)의 수직 측벽 및 경사 측벽 상에 수직 및 경사 부분을 남겨두면서 에피택셜 재성장 층(280)의 후면 표면 및 후면 유전체 층(270)의 후면 표면으로부터 비아 스페이서 재료 층의 수평 부분을 제거하기 위해, 퇴적된 비아 스페이서 재료 층에 대해 이방성 에칭 프로세스가 수행된다. 후면 비아 개구(O5)에서의 비아 스페이서 재료 층의 이들 나머지 부분은 조합하여 비아 스페이서(290)로 지칭된다. 에피택셜 재성장 층(280)을 형성한 이후에 비아 스페이서(290)가 형성되기 때문에, 비아 스페이서(290)는 에피택셜 재성장 층(280)에 의해 소스 에피택셜 구조체(190S)로부터 이격된다.
비아 스페이서(290)의 별개의 수직 부분은 도 23a의 단면도로부터 정의되고, 비아 스페이서(290)의 별개의 경사 부분은 도 23b의 단면도로부터 정의된다. 예를 들면, 위에서 봤을 때 후면 비아 개구(O5)가 정사각형/직사각형이면(예를 들면, 도 23d 참조), 그러면, 비아 스페이서(290)의 수직 부분 및 경사 부분은, 단면도에서 묘사될 때 이 단일의 연속적인 비아 스페이서(290)의 본질(nature)을 참조한다.
비아 스페이서(290)는 후면 유전체 층(270)과는 상이한 하나 이상의 유전체 재료를 포함할 수도 있다. 예를 들면, 후면 유전체 층(270)이 실리콘 산화물 층인 몇몇 실시형태에서, 비아 스페이서(290)는 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN, 실리콘 산탄질화물, SiOCN, 및/또는 이들의 조합을 포함한다. 재료 차이는 비아 스페이서(290)와 후면 유전체 층(270) 사이의 상이한 에칭 선택도를 초래하고, 따라서, 비아 스페이서(290)는, 예를 들면, 하기에서 더 상세하게 설명될 후속하는 실리사이드화 프로세스에서 사용되는 에칭 프로세스에 기인하여 후면 비아 개구(O5)가 의도치 않게 확장되는 것을 방지할 수 있다.
도 24a 내지 도 24d는 후면 비아 개구(O5)에서의 후면 비아(300)의 형성을 예시한다. 후면 비아 형성의 몇몇 실시형태에서, 예를 들면, CVD, PVD, ALD, 등등 또는 이들의 조합과 같은 적절한 퇴적 기술 또는 이들의 조합을 사용하는 것에 의해 후면 비아 개구(O5)을 과충전하기 위해, 하나 이상의 금속 층이 먼저 퇴적된다. 후속하여, 후면 비아(300)로서 기능하는 후면 비아 개구(O5)에 하나 이상의 금속 층의 일부를 남겨두면서, 후면 유전체 층(270)이 노출될 때까지 하나 이상의 금속 층을 박형화하기 위해, CMP 프로세스가 실행된다. 몇몇 실시형태에서, 하나 이상의 금속 층은, 예를 들면, 텅스텐, 코발트, 구리, 티타늄 질화물, 탄탈룸 질화물 등등 또는 이들의 조합을 포함한다.
도 25는 후면 비아(600) 및 후면 유전체 층(270) 위에 형성되는 후면 다층 인터커넥트 MLI 구조체(310)를 예시한다. 후면 MLI 구조체(310)는 최저부 후면 금속화 층(bottommost backside metallization layer; 311)(후면 M0 층으로 또한 칭해짐) 및 최저부 후면 금속화 층(311) 위의 복수의 상부 후면 금속화 층(312)을 포함할 수도 있다. 상부 후면 금속화 층(312)의 수는 집적 회로 구조체(100)의 설계 명세에 따라 변할 수도 있다. 간략화를 위해 단지 두 개의 후면 금속화 층(312)(후면 M1 층 및 후면 M2 층으로 또한 칭해짐)만이 도 25에서 예시되어 있다.
최저부 후면 금속화 층(311)은 후면 유전체 층(270) 위의 후면 IMD 층(313) 및 후면 IMD 층(313)에서 각각 수평으로 또는 횡방향으로 연장되는, 후면 금속 라인(315)과 같은 하나 이상의 수평 인터커넥트를 포함한다. 최저부 후면 금속화 층(311)에서의 금속 라인(315)은, 하나 이상의 소스 에피택셜 구조체(190S)에 대한 전기적 연결을 만들기 위해, 하나 이상의 후면 비아(300)를 가로질러 연장되고 그와 접촉하는 전력 레일이다. 전력 레일이 후면 MLI 구조체(310)에서 형성되기 때문에, 집적 회로 구조체(100)에 대한 더 많은 라우팅 공간이 제공될 수 있다.
상부 후면 금속화 층(예를 들면, 후면 M1 층 및 M2 층)(312) 각각은 제1 후면 금속간 유전체(IMD) 층(314) 및 제2 후면 IMD 층(316)을 포함한다. 제2 후면 IMD 층(316)은 대응하는 제1 후면 IMD 층(314) 위에 형성된다. 상부 후면 금속화 층(312)은, 제2 후면 IMD 층(316)에서 각각 수평으로 또는 횡방향으로 연장되는, 후면 금속 라인(317)과 같은 하나 이상의 수평 인터커넥트 및 제1 후면 IMD 층(314)에서 각각 수직으로 연장되는, 후면 금속 비아(318)와 같은 수직 인터커넥트를 포함한다. 몇몇 실시형태에서, 후면 금속 비아(318)는, IC 구조체(100)가 윗면이 아래로 뒤집힌 이후 후면 IMD 층(314)에서 비아 개구를 에칭하는 본질에 기인하여, 후면 유전체 층(270)으로부터의 거리가 감소함에 따라 감소하는 폭을 갖는 점점 가늘어지는 프로파일(tapered profile)을 갖는다.
도 26은 본 개시의 몇몇 실시형태에 따라 집적 회로 구조체를 형성하는 방법(M1)을 예시하는 플로우차트이다. 방법(M1)이 일련의 액트 또는 이벤트로서 예시되고 및/또는 설명되지만, 방법은 예시된 순서 또는 액트로 제한되지는 않는다는 것이 인식될 것이다. 따라서, 몇몇 실시형태에서, 액트는 예시되는 것과는 상이한 순서로 실행될 수도 있고, 및/또는 동시에 실행될 수도 있다. 게다가, 몇몇 실시형태에서, 예시된 액트 또는 이벤트는, 별개의 시간에 또는 다른 액트 또는 하위 액트와 동시에 실행될 수도 있는 다수의 액트 또는 이벤트로 세분될 수도 있다. 몇몇 실시형태에서, 몇몇 예시된 액트 또는 이벤트는 생략될 수도 있고, 다른 예시되지 않은 액트 또는 이벤트가 포함될 수도 있다.
블록(S101)에서, 트랜지스터는 기판의 전면 상에서 형성된다. 도 1 내지 도 14c는 블록(S101)의 몇몇 실시형태에 따른 GAA 트랜지스터의 형성의 사시도 및 단면도를 예시한다.
블록(S102)에서, 전면 MLI 구조체가 트랜지스터 위에 형성된다. 도 15a 내지 도 15c는 블록(S102)의 몇몇 실시형태에 따른 단면도를 예시한다.
블록(S103)에서, 캐리어 기판이 전면 MLI 구조체에 본딩된다. 도 16a 내지 도 16c는 블록(S103)의 몇몇 실시형태에 따른 단면도를 예시한다.
블록(S104)에서, 기판의 후면이 상방을 향하도록 기판은 뒤집힌다. 도 17a 내지 도 17c는 블록(S104)의 몇몇 실시형태에 따른 단면도를 예시한다.
블록(S105)에서, 기판은 제거된다. 도 18a 내지 도 18c 및 도 19a 내지 도 19c는 블록(S105)의 몇몇 실시형태에 따른 단면도를 예시한다.
블록(S106)에서, 후면 유전체 층이 트랜지스터의 후면 위에 형성된다. 도 20a 내지 도 20c는 블록(S106)의 몇몇 실시형태에 따른 단면도를 예시한다.
블록(S107)에서, 후면 비아 개구가 후면 유전체 층에서 형성되고 트랜지스터의 소스 에피택셜 구조체의 후면을 노출시킨다. 도 21a 내지 도 21c는 블록(S107)의 몇몇 실시형태에 따른 단면도를 예시한다.
블록(S108)에서, 에피택셜 재성장 층이 소스 에피택셜 구조체의 후면 위에 형성된다. 도 22a 내지 도 22c는 블록(S108)의 몇몇 실시형태에 따른 단면도를 예시한다.
블록(S109)에서, 비아 스페이서가 후면 비아 개구의 측벽을 라이닝하면서 그리고 에피택셜 재성장 층 위에서 형성된다. 도 23a 내지 도 23d는 블록(S109)의 몇몇 실시형태에 따른 단면도 및 상면도를 예시한다.
블록(S110)에서, 후면 비아 개구에서 후면 비아가 형성된다. 도 24a 내지 도 24c는 블록(S110)의 몇몇 실시형태에 따른 단면도를 예시한다.
블록(S111)에서, 후면 MLI 구조체가 후면 비아 위에 형성된다. 도 25는 블록(S111)의 몇몇 실시형태에 따른 단면도를 예시한다.
도 27a 내지 도 31은, 본 개시의 몇몇 실시형태에 따른, 다중 게이트 디바이스를 갖는 집적 회로의 형성에서 중간 스테이지에 대한 다양한 스테이지의 단면도를 예시한다. 도 27a 내지 도 31에서 도시되는 단계는 도 32에서 도시되는 프로세스 플로우에서도 또한 개략적으로 반영된다. 추가적인 동작이 도 27a 내지 도 31에 의해 도시되는 프로세스 이전에, 동안에, 그리고 이후에 제공될 수 있으며, 하기에서 설명되는 동작 중 일부는, 방법의 추가적인 실시형태에 대해, 대체되거나 또는 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호 교환 가능할 수도 있다.
도 27a, 도 28a, 도 29a, 도 30a 및 도 31은, 채널의 길이 방향을 따르는 제1 컷(예를 들면, 도 4a에서의 컷 X-X)을 따라 집적 회로 구조체(100a)를 제조하는 중간 스테이지의 단면도이다. 도 27b, 도 28b, 도 29b 및 도 30b는, 소스 영역에 있으며 채널의 길이 방향에 수직인 제2 컷(예를 들면, 도 4a에서의 컷 Y1-Y1)을 따라 집적 회로 구조체(100a)를 제조하는 중간 스테이지의 단면도이다. 도 27c, 도 28c, 도 29c 및 도 30c는, 드레인 영역에 있으며 채널의 길이 방향에 수직인 제3 컷(예를 들면, 도 4a에서의 컷 Y2-Y2)을 따라 집적 회로 구조체(100a)를 제조하는 중간 스테이지의 단면도이다. 도 28d는 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체(100a)를 제조하는 중간 스테이지의 상면도이다.
도 27a 내지 도 27c는 도 20a 내지 도 20c의 단계에 후속하는 단계의 몇몇 실시형태를 예시한다. 더욱 상세하게는, 도 20a 내지 도 20c와 관련하여 앞서 설명되는 바와 같이 후면 유전체 층(270)이 형성된 이후, 희생 에피택셜 플러그(180)는 적절한 에칭 프로세스를 사용하는 것에 의해 제거되어 후면 비아 개구(O5')를 형성한다. 결과적으로 나타나는 구조체는 도 27a 내지 도 27c에서 예시되어 있다. 후면 비아 개구(O5')의 형성에 대한 세부 사항은 도 21a 내지 도 21c에서 예시되는 바와 같은 후면 비아 개구(O5)의 형성과 관련하여 이전에 논의되었으며, 따라서, 간결성을 위해 여기서는 반복되지 않는다.
다음으로, 도 28a 내지 도 28d에서 예시되는 바와 같이, 후면 비아 개구(O5')의 측벽을 라이닝하도록 비아 스페이서(290')가 형성된다. 소스 에피택셜 구조체(190S)의 후면 상에 에피택셜 재성장 층을 형성하기 이전에 비아 스페이서(290')가 형성되기 때문에, 비아 스페이서(290')는 소스 에피택셜 구조체(190S)의 후면과 접촉한다. 비아 스페이서(260')의 상세한 재료 및 형성 프로세스는 도 23a 내지 도 23d에서 예시되는 바와 같은 비아 스페이서(290)의 그것과 관련하여 이전에 논의되었으며, 따라서, 간결성을 위해 그들은 반복되지 않는다.
비아 스페이서(290')의 형성이 후면 비아 개구(O5')의 측벽을 라이닝하도록 형성된 이후, 에피택셜 재성장 층(280')은, 도 29a 내지 도 29d에서 예시되는 바와 같이, 후면 비아 개구(O5') 내에 있다. 이러한 방식으로, 비아 스페이서(290')는 후면 비아 개구(O5')의 소망되는 영역까지 에피택셜 재성장 층(280')을 제한할 수 있다. 몇몇 실시형태에서, 비아 스페이서(290')는 에피택셜 재성장 층(280')을 측방으로 둘러싼다. 에피택셜 재성장 층(280')의 상세한 재료 및 형성 프로세스는 도 22a 내지 도 22c에서 예시되는 바와 같은 에피택셜 재성장 층(290)의 그것과 관련하여 이전에 논의되었으며, 따라서, 간결성을 위해 그들은 반복되지 않는다.
다음으로, 도 30a 내지 도 30c에서 예시되는 바와 같이, 후면 비아 개구(O5')의 나머지를 충전하도록 후면 비아(300)가 형성된다. 후속하여, 도 31에서 예시되는 바와 같이, 후면 MLI 구조체(310)가 후면 비아(300) 위에 형성된다. 후면 비아(300) 및 후면 MLI 구조체(310)의 상세한 재료 및 형성 프로세스는, 도 24a 내지 도 24c 및 도 25와 관련하여 이전에 논의되었으며, 따라서, 간결성을 위해 그들은 반복되지 않는다.
도 32는 본 개시의 몇몇 실시형태에 따른 집적 회로 구조체를 형성하는 방법(M2)을 예시하는 플로우차트이다. 방법(M2)이 일련의 액트 또는 이벤트로서 예시되고 및/또는 설명되지만, 방법은 예시된 순서 또는 액트로 제한되지는 않는다는 것이 인식될 것이다. 따라서, 몇몇 실시형태에서, 액트는 예시되는 것과는 상이한 순서로 실행될 수도 있고, 및/또는 동시에 실행될 수도 있다. 게다가, 몇몇 실시형태에서, 예시된 액트 또는 이벤트는, 별개의 시간에 또는 다른 액트 또는 하위 액트와 동시에 실행될 수도 있는 다수의 액트 또는 이벤트로 세분될 수도 있다. 몇몇 실시형태에서, 몇몇 예시된 액트 또는 이벤트는 생략될 수도 있고, 다른 예시되지 않은 액트 또는 이벤트가 포함될 수도 있다.
방법(M2)은 앞서 설명된 방법(M1)의 블록(S107)으로부터 분기될 수도 있고, 따라서, 방법(M2)은 방법(M1)의 모든 이전 블록(즉, 블록(S101)-S106)을 포함할 수도 있다. 도 27a 내지 도 27c는 블록(S107)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M2)의 블록(S201)에서, 비아 스페이서가 후면 비아 개구의 측벽을 라이닝하도록 형성된다. 도 28a 내지 도 28c는 블록(S201)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M2)의 블록(S202)에서, 에피택셜 재성장 층이 소스 에피택셜 구조체의 후면 위에 형성되고 비아 스페이서에 의해 측방으로 둘러싸여 있다. 도 29a 내지 도 29c는 블록(S202)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M2)의 블록(S203)에서, 후면 비아가 후면 비아 개구에서 형성된다. 도 30a 내지 도 30c는 블록(S203)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M2)의 블록(S204)에서, 후면 MLI 구조체가 후면 비아 위에 형성된다. 도 31은 블록(S204)의 몇몇 실시형태에 따른 단면도를 예시한다.
도 33a 내지 도 36은, 본 개시의 몇몇 실시형태에 따른, 다중 게이트 디바이스를 갖는 집적 회로의 형성에서 중간 스테이지에 대한 다양한 스테이지의 단면도를 예시한다. 도 33a 내지 도 36에서 도시되는 단계는 도 37에서 도시되는 프로세스 플로우에서도 또한 개략적으로 반영된다. 추가적인 동작이 도 33a 내지 도 36에 의해 도시되는 프로세스 이전에, 동안에, 그리고 이후에 제공될 수 있으며, 하기에서 설명되는 동작 중 일부는, 방법의 추가적인 실시형태에 대해, 대체되거나 또는 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호 교환 가능할 수도 있다.
도 33a, 도 34a, 도 35a 및 도 36은, 채널의 길이 방향을 따르는 제1 컷(예를 들면, 도 4a에서의 컷 X-X)을 따라 집적 회로 구조체(100b)를 제조하는 중간 스테이지의 단면도이다. 도 33b, 도 34b 및 도 35b는, 소스 영역에 있으며 채널의 길이 방향에 수직인 제2 컷(예를 들면, 도 4a에서의 컷 Y1-Y1)을 따라 집적 회로 구조체(100b)를 제조하는 중간 스테이지의 단면도이다. 도 33c, 도 34c 및 도 35c는, 드레인 영역에 있으며 채널의 길이 방향에 수직인 제3 컷(예를 들면, 도 4a에서의 컷 Y2-Y2)을 따라 집적 회로 구조체(100b)를 제조하는 중간 스테이지의 단면도이다.
도 33a 내지 도 33c는 도 29a 내지 도 29c의 단계에 후속하는 단계의 몇몇 실시형태를 예시한다. 더욱 상세하게는, 에피택셜 재성장 층(280')이 후면 비아 개구(O5')에서 형성되고 비아 스페이서(290')에 의해 측방으로 둘러싸인 이후, CVD, PVD, ALD 등등 또는 이들의 조합과 같은 적절한 퇴적 기술을 사용하는 것에 의해 캐리어 기판(260) 위에 금속 층(320)이 형성된다. 금속 층(320)은, 후속하는 프로세싱에서 에피택셜 재성장 층(280')에 실리사이드 영역을 형성하기 위해, 기저의 에피택셜 재성장 층(280')의 반도체 재료와 반응할 수도 있는 금속을 포함한다. 예를 들면, 금속 층(320)은 니켈, 코발트, 티타늄, 탄탈룸, 백금, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 그들의 합금을 포함한다.
금속 층(320)의 퇴적 이후, 금속 층(320)이 에피택셜 재성장 층(280')의 실리콘(및 존재하는 경우 게르마늄)과 반응하여 에피택셜 재성장 층(280) 영역(330)에서 금속 실리사이드(및 에피택셜 재성장 층(280)에서 게르마늄이 존재하는 경우 게르마나이드(germanide))를 형성하도록 어닐 프로세스가 수행되고, 그 다음, 에칭 프로세스에 의해 금속 층(320)의 미반응 부분이 제거된다. 결과적으로 나타나는 구조체는 도 34a 내지 도 34c에서 예시되어 있다. 몇몇 실시형태에서, 실리사이드 영역(330)은, 예를 들면, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 등등 또는 이들의 조합을 포함한다. 앞서 논의되는 바와 같이, 비아 스페이서(290) 및 후면 유전체 층(270)은 상이한 에칭 선택도를 가지며, 따라서 미반응 금속 층(320)을 제거하는 에칭 프로세스는, 후면 유전체 층(270)을 에칭하는 것보다 더 느린 에칭 레이트에서 비아 스페이서(290)를 에칭하는 에천트를 사용할 수 있는데, 이것은, 결국에는, 미반응 금속 층(320)의 제거에 기인하여 후면 비아 개구(O5')가 의도치 않게 확장되는 것을 방지한다. 상이하게 말하면, 비아 스페이서(290')는 미반응 금속 층(320)을 제거하는 에칭 프로세스에 대해, 후면 유전체 층(270)의 것보다 더 높은 에칭 저항을 갖는다.
다음으로, 도 35a 내지 도 35c에서 예시되는 바와 같이, 후면 비아 개구(O5')의 나머지를 충전하기 위해 후면 비아(300)가 형성된다. 후속하여, 도 36에서 예시되는 바와 같이, 후면 비아(300) 위에 후면 MLI 구조체(310)가 형성된다. 후면 비아(300) 및 후면 MLI 구조체(310)의 상세한 재료 및 형성 프로세스는, 도 24a 내지 도 24c 및 도 25와 관련하여 이전에 논의되었으며, 따라서, 간결성을 위해 그들은 반복되지 않는다. 도 36에서 예시되는 바와 같이, 실리사이드 영역(330)은 에피택셜 재성장 층(280')과 후면 비아(300) 사이에 있고, 비아 스페이서(290')는 후면 유전체 층(270)을 통해 연장되고 실리사이드 영역(330)을 측방으로 둘러싼다.
도 37은 본 개시의 몇몇 실시형태에 따라 집적 회로 구조체를 형성하는 방법(M3)을 예시하는 플로우차트이다. 방법(M3)이 일련의 액트 또는 이벤트로서 예시되고 및/또는 설명되지만, 방법은 예시된 순서 또는 액트로 제한되지는 않는다는 것이 인식될 것이다. 따라서, 몇몇 실시형태에서, 액트는 예시되는 것과는 상이한 순서로 실행될 수도 있고, 및/또는 동시에 실행될 수도 있다. 게다가, 몇몇 실시형태에서, 예시된 액트 또는 이벤트는, 별개의 시간에 또는 다른 액트 또는 하위 액트와 동시에 실행될 수도 있는 다수의 액트 또는 이벤트로 세분될 수도 있다. 몇몇 실시형태에서, 몇몇 예시된 액트 또는 이벤트는 생략될 수도 있고, 다른 예시되지 않은 액트 또는 이벤트가 포함될 수도 있다.
방법(M3)은 앞서 설명된 방법(M2)의 블록(S202)으로부터 분기될 수도 있고, 따라서 방법(M3)은 방법(M2)의 모든 이전 블록(즉, 방법(M2)의 블록(S107 및 S201))을 포함할 수도 있다. 도 29a 내지 도 29c는 블록(S202)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M3)의 블록(S301)에서, 금속 층이 에피택셜 재성장 층 위에 형성된다. 도 33a 내지 도 33c는 블록(S301)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M3)의 블록(S302)에서, 금속 층은 에피택셜 재성장 층과 반응하여 에피택셜 재성장 층에서 실리사이드 영역을 형성한다. 방법(M3)의 블록(S303)에서, 미반응 금속 층은 제거된다. 도 34a 내지 도 34c는 블록(S302 및 S303)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M3)의 블록(S304)에서, 후면 비아가 후면 비아 개구에서 그리고 실리사이드 영역 위에 형성된다. 도 35a 내지 도 35c는 블록(S304)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M3)의 블록(S305)에서, 후면 MLI 구조체가 후면 비아 위에 형성된다. 도 36은 블록(S305)의 몇몇 실시형태에 따른 단면도를 예시한다.
도 38a 내지 도 41은, 본 개시의 몇몇 실시형태에 따른, 다중 게이트 디바이스를 갖는 집적 회로의 형성에서의 중간 스테이지에 대한 다양한 스테이지의 단면도를 예시한다. 도 38a 내지 도 41에서 도시되는 단계는 도 42에서 도시되는 프로세스 플로우에서도 또한 개략적으로 반영된다. 추가적인 동작이 도 38a 내지 도 41에 의해 도시되는 프로세스 이전에, 동안에, 그리고 이후에 제공될 수 있으며, 하기에서 설명되는 동작 중 일부는, 방법의 추가적인 실시형태에 대해, 대체되거나 또는 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호 교환 가능할 수도 있다.
도 38a, 도 39a, 도 40a 및 도 41은, 채널의 길이 방향을 따르는 제1 컷(예를 들면, 도 4a에서의 컷 X-X)을 따라 집적 회로 구조체(100c)를 제조하는 중간 스테이지의 단면도이다. 도 38b, 도 39b 및 도 40b는, 소스 영역에 있으며 채널의 길이 방향에 수직인 제2 컷(예를 들면, 도 4a에서의 컷 Y1-Y1)을 따라 집적 회로 구조체(100c)를 제조하는 중간 스테이지의 단면도이다. 도 38c, 도 39c 및 도 40c는, 드레인 영역에 있으며 채널의 길이 방향에 수직인 제3 컷(예를 들면, 도 4a에서의 컷 Y2-Y2)을 따라 집적 회로 구조체(100c)를 제조하는 중간 스테이지의 단면도이다.
도 38a 내지 도 38c는 도 23a 내지 도 23c의 단계에 후속하는 단계의 몇몇 실시형태를 예시한다. 더욱 상세하게는, 비아 스페이서(290)가 후면 비아 개구(O5) 내에 그리고 에피택셜 재성장 층(280) 위에 형성된 이후, 금속 층(320')이 CVD, PVD, ALD, 등등 또는 이들의 조합과 같은 적절한 퇴적 기술을 사용하는 것에 의해 캐리어 기판(260) 위에 형성된다. 금속 층(320')은, 후속하는 프로세싱에서 에피택셜 재성장 층(280)에 실리사이드 영역을 형성하기 위해, 기저의 에피택셜 재성장 층(280)의 반도체 재료와 반응할 수도 있는 금속을 포함한다. 예를 들면, 금속 층(320')은 니켈, 코발트, 티타늄, 탄탈룸, 백금, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 그들의 합금을 포함한다.
금속 층(320')의 퇴적 이후, 금속 층(320')이 에피택셜 재성장 층(280)의 실리콘(및 존재하는 경우 게르마늄)과 반응하여 에피택셜 재성장 층(280) 영역(330')에서 금속 실리사이드(및 에피택셜 재성장 층(280)에서 게르마늄이 존재하는 경우 게르마나이드)를 형성하도록 어닐 프로세스가 수행되고, 그 다음, 에칭 프로세스에 의해 금속 층(320')의 미반응 부분이 제거된다. 결과적으로 나타나는 구조체는 도 39a 내지 도 39c에서 예시되어 있다. 묘사된 실시형태에서, 실리사이드 영역(330')은 에피택셜 재성장 층(280)에서 인레이드(inlaid)된다. 더욱 상세하게는, 에피택셜 재성장 층(280)의 주변 영역은 실리사이드로 변환되지 않는데, 그 이유는, 그것이 실리사이드화 프로세스(silicidation process) 동안 비아 스페이서(290)에 의해 피복되기 때문이다. 대신, 에피택셜 재성장 층(280)의 주변 영역은 실리사이드 영역(330')을 측방으로 둘러싼다. 몇몇 실시형태에서, 실리사이드 영역(330')은, 예를 들면, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 등등 또는 이들의 조합을 포함한다. 앞서 논의되는 바와 같이, 비아 스페이서(290) 및 후면 유전체 층(270)은 상이한 에칭 선택도를 가지며, 따라서 미반응 금속 층(320')을 제거하는 에칭 프로세스는, 후면 유전체 층(270)을 에칭하는 것보다 더 느린 에칭 레이트에서 비아 스페이서(290)를 에칭하는 에천트를 사용할 수 있는데, 이것은, 결국에는, 미반응 금속 층(320')의 제거에 기인하여 후면 비아 개구(O5)가 의도치 않게 확장되는 것을 방지한다.
다음으로, 도 40a 내지 도 40c에서 예시되는 바와 같이, 후면 비아 개구(O5)의 나머지를 충전하도록 후면 비아(300)가 형성된다. 후속하여, 도 41에서 예시되는 바와 같이, 후면 MLI 구조체(310)가 후면 비아(300) 위에 형성된다. 후면 비아(300) 및 후면 MLI 구조체(310)의 상세한 재료 및 형성 프로세스는, 도 24a 내지 도 24c 및 도 25와 관련하여 이전에 논의되었으며, 따라서, 간결성을 위해 그들은 반복되지 않는다.
도 42는 본 개시의 몇몇 실시형태에 따라 집적 회로 구조체를 형성하는 방법(M4)을 예시하는 플로우차트이다. 방법(M4)이 일련의 액트 또는 이벤트로서 예시되고 및/또는 설명되지만, 방법은 예시된 순서 또는 액트로 제한되지는 않는다는 것이 인식될 것이다. 따라서, 몇몇 실시형태에서, 액트는 예시되는 것과는 상이한 순서로 실행될 수도 있고, 및/또는 동시에 실행될 수도 있다. 게다가, 몇몇 실시형태에서, 예시된 액트 또는 이벤트는, 별개의 시간에 또는 다른 액트 또는 하위 액트와 동시에 실행될 수도 있는 다수의 액트 또는 이벤트로 세분될 수도 있다. 몇몇 실시형태에서, 몇몇 예시된 액트 또는 이벤트는 생략될 수도 있고, 다른 예시되지 않은 액트 또는 이벤트가 포함될 수도 있다.
방법(M4)은 도 26에서 예시되는 앞서 설명된 방법(M1)의 블록(S109)으로부터 분기될 수도 있고, 따라서 방법(M4)은 방법(M1)의 모든 이전 블록(즉, 블록(S101-S108))을 포함할 수도 있다. 도 23a 내지 도 23d는 블록(S109)의 몇몇 실시형태에 따른 단면도 및 상면도를 예시한다.
방법(M4)의 블록(S401)에서, 금속 층이 에피택셜 재성장 층 위에 형성된다. 도 38a 내지 도 38c는 블록(S401)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M4)의 블록(S402)에서, 금속 층은 에피택셜 재성장 층과 반응하여 에피택셜 재성장 층에서 실리사이드 영역을 형성한다. 방법(M4)의 블록(S403)에서, 미반응 금속 층은 제거된다. 도 39a 내지 도 39c는 블록(S402 및 S403)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M4)의 블록(S404)에서, 후면 비아가 후면 비아 개구에서 그리고 실리사이드 영역 위에 형성된다. 도 40a 내지 도 40c는 블록(S404)의 몇몇 실시형태에 따른 단면도를 예시한다.
방법(M4)의 블록(S405)에서, 후면 MLI 구조체가 후면 비아 위에 형성된다. 도 41은 블록(S405)의 몇몇 실시형태에 따른 단면도를 예시한다.
상기의 논의에 기초하여, 본 개시가 이점을 제공한다는 것을 알 수 있다. 그러나, 다른 실시형태는 추가적인 이점을 제공할 수도 있고, 모든 이점이 본원에서 반드시 개시되는 것은 아니다는 것, 및 모든 실시형태에 대해 어떠한 특별한 이점도 요구되지 않는다는 것이 이해된다. 한 가지 이점은, 후면 비아 및 후면 금속 라인(예를 들면, 후면 전력 레일)이 트랜지스터 후면 상에서 형성될 수 있다는 것인데, 이것은, 결국에는, 더 많은 라우팅 공간을 허용하고 그러므로 더 높은 라우팅 밀도를 허용한다. 다른 이점은, 소스 에피택셜 구조체의 후면 상에서 형성되는 에피택셜 재성장 층이 소스 에피택셜 구조체보다 더 적은 열 프로세스를 경험하고, 그 결과, 에피택셜 재성장 층은 소스 에피택셜 구조체보다 더 나은 품질을 가질 수도 있다는 것인데, 이것은, 결국에는, 후면 비아와 에피택셜 재성장 층 사이의 콘택 저항을 감소시키는 데 도움이 된다.
몇몇 실시형태에서, 집적 회로(IC) 구조체는, 게이트 구조체, 소스 에피택셜 구조체, 드레인 에피택셜 구조체, 전면 상호 접속 구조체(front-side interconnection structure), 후면 유전체 층, 에피택셜 재성장 층, 및 후면 비아를 포함한다. 소스 에피택셜 구조체 및 드레인 에피택셜 구조체는 각각 게이트 구조체의 양측(opposite sides) 상에 있다. 전면 상호 접속 구조체는 소스 에피택셜 구조체의 전면 및 드레인 에피택셜 구조체의 전면 위에 있다. 후면 유전체 층은 소스 에피택셜 구조체의 후면 및 드레인 에피택셜 구조체의 후면 위에 있다. 에피택셜 재성장 층은 소스 에피택셜 구조체 및 드레인 에피택셜 구조체 중 제1 것의 후면 상에 있다. 후면 비아는 후면 유전체 층을 통해 연장되고 에피택셜 재성장 층과 중첩한다.
몇몇 실시형태에서, IC 구조체는 복수의 채널 층, 게이트 구조체, 소스 에피택셜 구조체, 드레인 에피택셜 구조체, 전면 상호 접속 구조체, 후면 비아, 및 에피택셜 재성장 층을 포함한다. 복수의 채널 층은 이격되어 떨어진 방식으로 서로 위에 배열된다. 게이트 구조체는 복수의 채널 층의 각각을 둘러싼다. 소스 에피택셜 구조체 및 드레인 에피택셜 구조체는 각각 복수의 채널 층의 양쪽 단부 표면 상에 있다. 전면 상호 접속 구조체는 소스 에피택셜 구조체의 전면 및 드레인 에피택셜 구조체의 전면 위에 있다. 후면 비아는 소스 에피택셜 구조체 및 드레인 에피택셜 구조체 중 제1의 것의 후면 위에 있다. 에피택셜 재성장 층은 소스 에피택셜 구조체 및 드레인 에피택셜 구조체 중 제1의 것과 후면 비아와 사이에 있다.
몇몇 실시형태에서, 방법은 기판 위에 트랜지스터 - 트랜지스터는 소스 에피택셜 구조체, 드레인 에피택셜 구조체, 및 측방으로 소스 에피택셜 구조체와 드레인 에피택셜 구조체 사이에 있는 게이트 구조체를 포함함 - 를 형성하는 것; 트랜지스터의 후면을 노출시키도록 기판을 제거하는 것; 트랜지스터의 노출된 후면 위에 후면 유전체 층을 형성하는 것; 트랜지스터의 소스 에피택셜 구조체의 후면을 노출시키도록 후면 유전체 층에 후면 비아 개구를 형성하는 것; 트랜지스터의 소스 에피택셜 구조체의 노출된 후면 위에 에피택셜 재성장 층을 형성하는 것; 및 후면 비아 개구 및 에피택셜 재성장 층 위에 후면 비아를 형성하는 것을 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 달성하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예
1. 집적 회로(integrated circuit; IC) 구조체에 있어서,
게이트 구조체;
각각 상기 게이트 구조체의 양측(opposite sides) 상에 있는 소스 에피택셜 구조체 및 드레인 에피택셜 구조체;
상기 소스 에피택셜 구조체의 전면(front-side) 및 상기 드레인 에피택셜 구조체의 전면 위의 전면 상호 접속 구조체;
상기 소스 에피택셜 구조체의 후면(backside) 및 상기 드레인 에피택셜 구조체의 후면 위의 후면 유전체 층;
상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 제1의 것의 상기 후면 상의 에피택셜 재성장 층; 및
상기 후면 유전체 층을 통해 상기 에피택셜 재성장 층까지 연장하는 후면 비아를 포함하는, 집적 회로(IC) 구조체.
2. 제1항에 있어서,
상기 후면 유전체 층을 통해 연장되며 상기 후면 비아를 측방으로 둘러싸는 비아 스페이서를 더 포함하는, 집적 회로(IC) 구조체.
3. 제2항에 있어서,
상기 비아 스페이서는 상기 에피택셜 재성장 층에 의해 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 제1의 것으로부터 떨어져 이격되는 것인, 집적 회로(IC) 구조체.
4. 제2항에 있어서,
상기 비아 스페이서는 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 제1의 것의 상기 후면과 접촉하는 것인, 집적 회로(IC) 구조체.
5. 제2항에 있어서,
상기 비아 스페이서는 또한 상기 에피택셜 재성장 층을 측방으로 둘러싸는 것인, 집적 회로(IC) 구조체.
6. 제1항에 있어서,
상기 에피택셜 재성장 층과 상기 후면 비아 사이에서 실리사이드 영역을 더 포함하는, 집적 회로(IC) 구조체.
7. 제6항에 있어서,
상기 후면 유전체 층을 통해 연장되며 상기 실리사이드 영역을 측방으로 둘러싸는 비아 스페이서를 더 포함하는, 집적 회로(IC) 구조체.
8. 제6항에 있어서,
상기 실리사이드 영역은 상기 에피택셜 재성장 층에 인레이드(inlaid)되는 것인, 집적 회로(IC) 구조체.
9. 제1항에 있어서,
상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 제1의 것은 상기 소스 에피택셜 구조체인 것인, 집적 회로(IC) 구조체.
10. 제1항에 있어서,
상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 제2의 것의 상기 후면은 에피택셜 재성장 층을 포함하지 않는 것인, 집적 회로(IC) 구조체.
11. 제10항에 있어서,
상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 제2의 것은 상기 드레인 에피택셜 구조체인 것인, 집적 회로(IC) 구조체.
12. IC 구조체에 있어서,
이격되어 떨어진 방식으로 서로 위에 배열되는 복수의 채널 층;
상기 복수의 채널 층의 각각을 둘러싸는 게이트 구조체;
상기 복수의 채널 층의 양쪽 단부 표면(opposite end surfaces) 상에 각각 있는 소스 에피택셜 구조체 및 드레인 에피택셜 구조체;
상기 소스 에피택셜 구조체의 전면 및 상기 드레인 에피택셜 구조체의 전면 위의 전면 상호 접속 구조체;
상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 제1의 것의 후면 위의 후면 비아; 및
상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 제1의 것과 상기 후면 비아 사이의 에피택셜 재성장 층을 포함하는, IC 구조체.
13. 제12항에 있어서,
상기 에피택셜 재성장 층은 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 제1의 것의 최대 게르마늄 원자 백분율보다 더 큰 최대 게르마늄 원자 백분율을 갖는 것인, IC 구조체.
14. 제12항에 있어서,
상기 에피택셜 재성장 층은 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 제1의 것의 최대 인 농도보다 더 큰 최대 인 농도를 갖는 것인, IC 구조체.
15. 제12항에 있어서,
후면 유전체 층 - 상기 후면 비아가 상기 후면 유전체 층을 관통하여 연장되고, 상기 후면 유전체 층은 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 제2의 것의 후면과 접촉함 - 을 더 포함하는, IC 구조체.
16. 제15항에 있어서,
상기 후면 유전체 층으로부터 상기 후면 비아를 측방으로 분리하는 비아 스페이서를 더 포함하는, IC 구조체.
17. 방법에 있어서,
기판 위에 트랜지스터 - 상기 트랜지스터는 제1 소스/드레인 에피택셜 구조체, 제2 소스/드레인 에피택셜 구조체, 및 상기 제1 소스/드레인 에피택셜 구조체와 상기 제2 소스/드레인 에피택셜 구조체 사이에 측방으로 있는 게이트 구조체를 포함함 - 를 형성하는 단계;
상기 트랜지스터의 후면을 노출시키도록 상기 기판의 적어도 일부를 제거하는 단계;
상기 트랜지스터의 상기 노출된 후면 위에 후면 유전체 층을 형성하는 단계;
상기 트랜지스터의 상기 제1 소스/드레인 에피택셜 구조체의 후면을 노출시키도록 상기 후면 유전체 층에 후면 비아 개구를 형성하는 단계;
상기 트랜지스터의 상기 제1 소스/드레인 에피택셜 구조체의 상기 노출된 후면 위에 에피택셜 재성장 층을 형성하는 단계; 및
상기 후면 비아 개구에서 그리고 상기 에피택셜 재성장 층 위에 후면 비아를 형성하는 단계를 포함하는, 방법.
18. 제17항에 있어서,
상기 에피택셜 재성장 층을 형성하기 이전에 상기 후면 비아 개구의 측벽을 라이닝하는 비아 스페이서를 형성하는 단계를 더 포함하는, 방법.
19. 제17항에 있어서,
상기 에피택셜 재성장 층을 형성한 이후에 그리고 상기 후면 비아를 형성하기 이전에 상기 후면 비아 개구의 측벽을 라이닝하는 비아 스페이서를 형성하는 단계를 더 포함하는, 방법.
20. 제17항에 있어서,
상기 후면 비아 개구의 측벽을 라이닝하는 비아 스페이서를 형성하는 단계; 및
상기 비아 스페이서를 형성한 이후, 상기 에피택셜 재성장 층에서 실리사이드 영역을 형성하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 집적 회로(integrated circuit; IC) 구조체에 있어서,
    게이트 구조체;
    각각 상기 게이트 구조체의 양측(opposite sides) 상에 있는 소스 에피택셜 구조체 및 드레인 에피택셜 구조체;
    상기 소스 에피택셜 구조체의 전면(front-side) 및 상기 드레인 에피택셜 구조체의 전면 위의 전면 상호 접속 구조체;
    상기 소스 에피택셜 구조체의 후면(backside) 및 상기 드레인 에피택셜 구조체의 후면 위의 후면 유전체 층;
    상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 제1의 것의 상기 후면 상의 에피택셜 재성장 층; 및
    상기 후면 유전체 층을 통해 상기 에피택셜 재성장 층까지 연장하는 후면 비아를 포함하는, 집적 회로(IC) 구조체.
  2. 제1항에 있어서,
    상기 후면 유전체 층을 통해 연장되며 상기 후면 비아를 측방으로 둘러싸는 비아 스페이서를 더 포함하는, 집적 회로(IC) 구조체.
  3. 제1항에 있어서,
    상기 에피택셜 재성장 층과 상기 후면 비아 사이에서 실리사이드 영역을 더 포함하는, 집적 회로(IC) 구조체.
  4. 제1항에 있어서,
    상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 제1의 것은 상기 소스 에피택셜 구조체인 것인, 집적 회로(IC) 구조체.
  5. 제1항에 있어서,
    상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 제2의 것의 상기 후면은 에피택셜 재성장 층을 포함하지 않는 것인, 집적 회로(IC) 구조체.
  6. IC 구조체에 있어서,
    이격되어 떨어진 방식으로 서로 위에 배열되는 복수의 채널 층;
    상기 복수의 채널 층의 각각을 둘러싸는 게이트 구조체;
    상기 복수의 채널 층의 양쪽 단부 표면(opposite end surfaces) 상에 각각 있는 소스 에피택셜 구조체 및 드레인 에피택셜 구조체;
    상기 소스 에피택셜 구조체의 전면 및 상기 드레인 에피택셜 구조체의 전면 위의 전면 상호 접속 구조체;
    상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 제1의 것의 후면 위의 후면 비아; 및
    상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 제1의 것과 상기 후면 비아 사이의 에피택셜 재성장 층을 포함하는, IC 구조체.
  7. 방법에 있어서,
    기판 위에 트랜지스터 - 상기 트랜지스터는 제1 소스/드레인 에피택셜 구조체, 제2 소스/드레인 에피택셜 구조체, 및 상기 제1 소스/드레인 에피택셜 구조체와 상기 제2 소스/드레인 에피택셜 구조체 사이에 측방으로 있는 게이트 구조체를 포함함 - 를 형성하는 단계;
    상기 트랜지스터의 후면을 노출시키도록 상기 기판의 적어도 일부를 제거하는 단계;
    상기 트랜지스터의 상기 노출된 후면 위에 후면 유전체 층을 형성하는 단계;
    상기 트랜지스터의 상기 제1 소스/드레인 에피택셜 구조체의 후면을 노출시키도록 상기 후면 유전체 층에 후면 비아 개구를 형성하는 단계;
    상기 트랜지스터의 상기 제1 소스/드레인 에피택셜 구조체의 상기 노출된 후면 위에 에피택셜 재성장 층을 형성하는 단계; 및
    상기 후면 비아 개구에서 그리고 상기 에피택셜 재성장 층 위에 후면 비아를 형성하는 단계를 포함하는, 방법.
  8. 제7항에 있어서,
    상기 에피택셜 재성장 층을 형성하기 이전에 상기 후면 비아 개구의 측벽을 라이닝하는 비아 스페이서를 형성하는 단계를 더 포함하는, 방법.
  9. 제7항에 있어서,
    상기 에피택셜 재성장 층을 형성한 이후에 그리고 상기 후면 비아를 형성하기 이전에 상기 후면 비아 개구의 측벽을 라이닝하는 비아 스페이서를 형성하는 단계를 더 포함하는, 방법.
  10. 제7항에 있어서,
    상기 후면 비아 개구의 측벽을 라이닝하는 비아 스페이서를 형성하는 단계; 및
    상기 비아 스페이서를 형성한 이후, 상기 에피택셜 재성장 층에서 실리사이드 영역을 형성하는 단계를 더 포함하는, 방법.
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