KR20170048112A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는 상면의 일부에 산화 영역을 포함하는 기판, 상기 기판과 이격되고, 제1 방향으로 연장되는 제1 와이어 패턴, 상기 제1 와이어 패턴의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극으로, 상기 게이트 전극의 적어도 일부는 상기 산화 영역과 비오버랩되는 게이트 전극 및 상기 산화 영역과 오버랩되고, 상기 제1 와이어 패턴과 연결되는 소오스/드레인을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소오스/드레인 영역의 상면에 절연막을 형성하여 기생 트랜지스터(parasitic planar transistor)의 형성을 방지시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 소오스/드레인 영역의 상면에 절연막을 형성하여 기생 트랜지스터(parasitic planar transistor)의 형성을 방지시킬 수 있는 반도체 장치를 제공하는 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 상면의 일부에 산화 영역을 포함하는 기판, 상기 기판과 이격되고, 제1 방향으로 연장되는 제1 와이어 패턴, 상기 제1 와이어 패턴의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극으로, 상기 게이트 전극의 적어도 일부는 상기 산화 영역과 비오버랩되는 게이트 전극 및 상기 산화 영역과 오버랩되고, 상기 제1 와이어 패턴과 연결되는 소오스/드레인을 포함한다.
여기서, 상기 기판 상에, 상기 제1 와이어 패턴보다 상기 기판으로부터 더 멀리 이격되고, 제1 방향으로 연장되고, 상기 게이트 전극이 둘레를 감싸는 제2 와이어 패턴을 더 포함할 수 있다.
여기서, 상기 게이트 전극의 측벽에 형성되는 게이트 스페이서를 더 포함하고, 상기 산화 영역은, 상기 소오스/드레인과 오버랩되는 제1 영역과, 상기 게이트 스페이서와 오버랩되는 제2 영역을 포함할 수 있다.
상기 제1 영역의 깊이는 상기 제2 영역의 깊이보다 깊을 수 있다.
여기서, 상기 산화 영역은 상기 게이트 전극과 오버랩되는 제3 영역을 더 포함할 수 있다.
여기서, 상기 소오스/드레인 상에 형성되는 층간 절연막과, 상기 소오스/드레인 및 상기 층간 절연막 내에 형성되고, 상기 제1 와이어 패턴의 하면보다 낮은 바닥면을 가지는 컨택홀과, 상기 컨택홀을 채우는 컨택을 더 포함할 수 있다.
상기 컨택홀은 상기 소오스/드레인을 관통하고, 상기 컨택은 상기 산화 영역과 직접 접할 수 있다.
상기 컨택의 하면의 전부가 상기 산화 영역에 접할 수 있다.
여기서, 상기 기판 상에, 상기 제1 와이어 패턴보다 상기 기판으로부터 더 멀리 이격되고, 제1 방향으로 연장되고, 상기 게이트 전극이 둘레를 감싸는 제2 와이어 패턴을 더 포함하고, 상기 컨택홀과 상기 제1 와이어 패턴의 간격 및 상기 컨택홀과 제2 와이어 패턴의 간격은 서로 동일할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 기판과 이격되는 제1 와이어 패턴, 상기 제1 와이어 패턴의 둘레를 감싸는 게이트 전극, 상기 기판 내에, 상기 게이트 전극의 양측에 형성되는 산화 영역; 및 상기 산화 영역 상에, 상기 제1 와이어 패턴과 연결되는 소오스/드레인을 포함한다.
상기 게이트 전극의 적어도 일부는 상기 산화 영역과 비오버랩될 수 있다.
상기 산화 영역은 상기 소오스/드레인과 오버랩될 수 있다.
상기 산화 영역은 상기 소오스/드레인의 하면과 전체적으로(completely) 오버랩될 수 있다.
상기 소오스/드레인은 서로 다른 제1 및 제2 영역을 포함하되, 상기 제2 영역은 상기 제1 영역 및 상기 게이트 전극 사이에 위치하고, 상기 산화 영역은 상기 제2 영역과 오버랩되고, 상기 제1 영역과 비오버랩될 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 기판, 상기 기판과 이격되고, 제1 방향으로 연장되고, 상기 제1 방향으로 서로 이격되는 제1 및 제2 와이어 패턴, 상기 제1 와이어 패턴의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극, 상기 제2 와이어 패턴의 둘레를 감싸고, 상기 제2 방향으로 연장되는 제2 게이트 전극, 상기 제1 및 제2 게이트 전극의 측벽에 각각 형성되는 제1 및 제2 게이트 스페이서, 상기 제1 및 제2 게이트 전극 사이에, 상기 제1 및 제2 게이트 스페이서를 내측벽으로 하고, 상기 기판의 상면을 바닥면으로 하는 트렌치, 상기 트렌치의 바닥면 상에 형성되고, 상기 제1 및 제2 게이트 전극의 적어도 일부와 비오버랩되는 산화막 및 상기 산화막 상에 상기 트렌치를 채우는 소오스/드레인을 포함한다.
상기 소오스/드레인과 상기 기판의 상면은 상기 산화막에 의해 서로 완전히(completely) 이격될 수 있다.
상기 산화막의 상면은 상기 제1 또는 제2 게이트 스페이서의 하면과 접할 수 있다.
상기 소오스/드레인과 상기 제1 및 제2 와이어 패턴은 각각 연결될 수 있다.
상기 산화막의 두께는 상기 제1 및 제2 게이트 스페이서 중 상대적으로 인접한 게이트 스페이서와 멀어질수록 두꺼워질 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 기판에 형성되고, 서로 이격되는 제1 리세스 및 제2 리세스, 상기 제1 리세스 및 제2 리세스를 채우는 제1 및 제2 산화막 패턴, 상기 기판 상에, 상기 기판과 이격되는 와이어 패턴, 상기 와이어 패턴을 감싸고, 상기 제1 산화막 패턴 및 상기 제2 산화막 패턴 사이에 배치되는 게이트 전극 및 상기 제1 및 제2 산화막 패턴과 오버랩되고, 상기 와이어 패턴과 연결되는 소오스 및 드레인을 포함한다.
상기 제1 및 제2 리세스는 상기 기판의 상면에 오목하게 형성될 수 있다.
상기 제1 또는 제2 산화막 패턴은 상기 게이트 전극의 일부와 오버랩될 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 기판, 상기 기판과 이격되고, 제1 방향으로 연장되는 제1 와이어 패턴, 상기 제1 와이어 패턴의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 적어도 일측에 배치되고, 상기 제1 와이어 패턴과 연결되는 소오스/드레인, 상기 소오스/드레인 내에 형성되고, 상기 제1 와이어 패턴과 상기 제1 방향으로 오버랩되는 컨택 및 상기 컨택과 상기 기판 사이에 형성되는 식각 정지막을 포함한다.
상기 식각 정지막은 산화막을 포함할 수 있다.
상기 식각 정지막은 소오스/드레인의 하면과 접할 수 있다.
상기 식각 정지막은 상기 컨택의 하면과 접하는 제1 영역과, 상기 소오스/드레인의 하면과 접하는 제2 영역을 포함하고, 상기 제1 영역의 두께가 상기 제2 영역의 두께보다 두꺼울 수 있다.
상기 기판 상에, 상기 제1 와이어 패턴보다 상기 기판으로부터 더 멀리 이격되고, 제1 방향으로 연장되고, 상기 게이트 전극이 둘레를 감싸는 제2 와이어 패턴을 더 포함할 수 있다.
상기 컨택은 상기 제2 와이어 패턴과 상기 제1 방향으로 오버랩될 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 교대로 적층되는 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고, 제1 방향으로 연장되는 핀형 구조체를 기판 상에 형성하고, 상기 핀형 구조체 상에, 상기 핀형 구조체와 교차하고, 상기 제1 방향과 다른 제2 방향으로 연장되는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 측벽에 스페이서를 형성하고, 상기 더미 게이트 전극 및 상기 스페이서와 비오버랩되는 핀형 구조체를 제거하여, 상기 핀형 구조체 내에 상기 기판의 상면 및 상기 제2 반도체 패턴의 단면을 노출시키는 리세스를 형성하고, 노출된 상기 기판의 상면에 산화막을 형성하고, 상기 리세스를 채우는 소오스/드레인을 형성하는 것을 포함한다.
상기 산화막을 형성하는 것은, O2 플라즈마를 이용하는 것을 포함할 수 있다.
상기 산화막을 형성하는 것은, 산소 이온 임플란트(Oxygen ion implantation)를 이용하는 것을 포함할 수 있다.
여기서, 상기 산화막을 형성하기 전에 상기 리세스의 측벽에 산화 방지막을 형성하고, 상기 산화막을 형성한 후에 상기 산화 방지막을 제거하는 것을 더 포함할 수 있다.
상기 산화 방지막은 카본 폴리머(carbon polymer)를 포함하고, 상기 산화 방지막을 제거하는 것은 애싱(ashing) 또는 습식 식각으로 상기 산화 방지막을 제거하는 것을 포함할 수 있다.
상기 산화 방지막은 제1 물질을 포함하고, 상기 스페이서는 상기 제1 물질과 다른 제2 물질을 포함하고, 상기 산화 방지막을 제거하는 것은 상기 제1 및 제2 물질의 선택 식각비를 이용하여 상기 산화 방지막을 습식 식각하는 것을 포함할 수 있다.
상기 소오스/드레인을 형성하는 것은 노출된 상기 제2 반도체 패턴에서 상기 소오스/드레인을 에피택셜 성장(epitaxial growth)시키는 것을 포함할 수 있다.
여기서, 상기 소오스/드레인에 상기 제2 반도체 패턴의 최하면보다 깊은 컨택홀을 형성하고, 상기 컨택홀을 채우는 컨택을 형성하는 것을 더 포함할 수 있다.
상기 컨택홀을 형성하는 것은, 상기 산화막이 노출되도록 상기 소오스/드레인을 식각하는 것을 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4는 도 1의 C - C를 따라서 절단한 단면도이다.
도 5는 도 4의 게이트 스페이서만을 나타낸 도면이다.
도 6 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9 내지 도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 15는 도 14의 D - D를 따라서 절단한 단면도이다.
도 16 내지 도 33은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 35 및 도 36은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B를 따라서 절단한 단면도이고, 도 4는 도 1의 C - C를 따라서 절단한 단면도이다. 도 5는 도 4의 게이트 스페이서만을 나타낸 도면이다. 설명의 편의를 위해, 도 1에서 층간 절연막(180)은 도시하지 않았다.
도 1 내지 도 5를 참고하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 핀형 패턴(110)과, 제1 와이어 패턴(120)과, 게이트 전극(130)과, 게이트 스페이서(140)와, 소오스/드레인(150)과, 컨택(190) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(105)은 핀형 패턴(110)의 측벽의 적어도 일부를 감쌀 수 있다. 핀형 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
도 1에서, 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
핀형 패턴(110)은 제1 방향(X)으로 길게 연장될 수 있다. 즉, 핀형 패턴(110)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
핀형 패턴(110)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 핀형 패턴(110)은 실리콘을 포함하는 것으로 설명한다.
산화 영역()은 핀형 패턴() 상에 형성될 수 있다. 산화 영역()은 기판() 내에 형성될 수 있고, 산화 영역()은 기판() 중 핀형 패턴()의 상면에 형성될 수 있다. 즉, 산화 영역()은 기판() 내에 형성된 리세스를 채우도록 형성될 수 있다. 산화 영역()은 산화막을 포함할 수 있다. 예를 들어, 산화 영역()은 실리콘 산화물(SiO2)을 포함할 수 있다.
산화 영역()은 추후에 설명되는 소오스/드레인()과 오버랩될 수 있다. 산화 영역()은 소오스/드레인()의 하면과 직접 접할 수 있다. 산화 영역()은 소오스/드레인()이 기판()의 상면을 통해 게이트 전극() 너머의 다른 소오스/드레인() 사이에 기생 트랜지스터를 형성하는 것을 방지할 수 있다. 산화 영역()은 추후에 설명되는 게이트 스페이서()와도 오버랩될 수 있다. 산화 영역()은 게이트 스페이서()의 하면과도 직접 접할 수 있다. 특히, 게이트 스페이서() 중 추후에 설명되는 내측 스페이서()의 하면과 직접 접할 수 있다.
산화 영역()은 오목한 형상일 수 있다. 즉, 일정한 깊이가 아니고, 소오스/드레인의 중심부에서 가장 깊은 깊이(W1)를 가지고 소오스/드레인()의 외곽부 상기 중심부에서 제1 방향(X)으로 멀어지는 방향으로 갈수록 더 작은 깊이(W2, W3)를 가질 수 있다. 이는 산화 공정이 수직 방향성을 가지는 플라즈마 산화 공정 혹은 이온 임플란트 공정이기 때문이다.
제1 와이어 패턴(120)은 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제1 와이어 패턴(120)은 제1 방향(X)으로 연장되어 형성될 수 있다.
구체적으로, 제1 와이어 패턴(120)은 핀형 패턴(110) 상에, 핀형 패턴(110)과 이격되어 형성될 수 있다. 제1 와이어 패턴(120)은 핀형 패턴(110)과 오버랩될 수 있다. 제1 와이어 패턴(120)은 필드 절연막(105) 상에 형성되는 것이 아니라, 핀형 패턴(110) 상에 형성될 수 있다.
도 3에서, 제1 와이어 패턴(120)의 제2 방향(Y)으로의 폭은 핀형 패턴(110)의 제2 방향(Y) 폭과 같은 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 제1 와이어 패턴(120)의 단면은 사각형인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 트리밍(trimming) 공정 등을 통해, 제1 와이어 패턴(120)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 와이어 패턴(120)은 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 와이어 패턴(120)은 반도체 장치(1)가 PMOS 인지 NMOS인지 여부에 따라서 달아질 수 있지만, 이에 제한되는 것은 아니다.
또한, 제1 와이어 패턴(120)은 핀형 패턴(110)과 동일한 물질을 포함할 수도 있고, 핀형 패턴(110)과 다른 물질을 포함할 수도 있다. 하지만, 설명의 편의성을 위해, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 와이어 패턴(120)은 각각 실리콘을 포함하는 것으로 설명한다.
게이트 전극(130)은 필드 절연막(105)과 핀형 패턴(110) 상에 형성될 수 있다. 게이트 전극(130)은 제2 방향(Y)으로 연장될 수 있다.
게이트 전극(130)은 핀형 패턴(110)의 상면과 이격되어 형성되는 제1 와이어 패턴(120)의 둘레를 감싸도록 형성될 수 있다. 게이트 전극(130)은 제1 와이어 패턴(120)과 핀형 패턴(110) 사이의 이격된 공간에도 형성될 수 있다.
게이트 전극(130)은 도전성 물질을 포함할 수 있다. 게이트 전극(130)은 단일층으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 게이트 전극(130)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
게이트 전극(130)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 게이트 전극(130)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(130)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(140)는 제2 방향(Y)으로 연장된 게이트 전극(130)의 양 측벽 상에 형성될 수 있다. 게이트 스페이서(140)는 제1 와이어 패턴(120)의 양측에서, 서로 마주보며 형성될 수 있다. 각각의 게이트 스페이서(140)는 관통홀(140h)을 포함할 수 있다.
제1 와이어 패턴(120)은 게이트 스페이서(140)를 통과할 수 있다. 제1 와이어 패턴(120)은 관통홀(140h)을 통과할 수 있다. 게이트 스페이서(140)는 제1 와이어 패턴(120)의 측면의 일부의 둘레와 전체적으로 접촉할 수 있다.
트리밍(trimming) 공정 등을 통해, 게이트 전극(130)에 의해 둘러싸인 제1 와이어 패턴(120)의 모서리 부분이 둥그렇게 되었을 경우, 게이트 스페이서(140)와 접촉하는 제1 와이어 패턴(120)의 측면의 일부의 단면과, 게이트 전극(130)에 의해 둘러싸인 제1 와이어 패턴(120)의 단면을 서로 다를 수 있다.
게이트 스페이서(140)는 외측 스페이서(141)와 내측 스페이서(142)을 포함할 수 있다. 외측 스페이서(141)는 내측 스페이서(142)와 직접 접촉할 수 있다. 내측 스페이서(142)는 핀형 패턴(110)의 상면과 제1 와이어 패턴(120) 사이에 배치되어, 핀형 패턴(110)의 상면과 면 접촉을 할 수 있다. YZ 단면 상에서, 내측 스페이서(142)는 제1 와이어 패턴(120)과, 제1 와이어 패턴(120)과, 외측 스페이서(141)에 의해 둘러싸여 있을 수 있다.
게이트 스페이서(140)의 관통홀(140h)은 외측 스페이서(141)와 내측 스페이서(142)에 의해 정의될 수 있다. 제1 와이어 패턴(120)의 종단은 외측 스페이서(141) 및 내측 스페이서(142)와 접촉할 수 있다.
도 5에서, 관통홀(140h)은 제2 방향(Y)으로 마주보는 제1 변(140h-1)과, 제3 방향(Z)으로 마주보는 제2 변(140h-2)를 포함할 수 있다. 관통홀(140h)의 제2 변(140h-2)는 마주보는 관통홀(140h)의 제1 변(140h-1)을 연결할 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 관통홀(140h)의 제2 변(140h-2) 중 적어도 하나는 내측 스페이서(142)에 의해 정의될 수 있다. 하지만, 관통홀(140h)의 제1 변(140h-1)은 외측 스페이서(141)에 의해 정의될 수 있다.
좀 더 구체적으로, 관통홀(140h)은 외측 스페이서(141)에 의해 정의되는 세 개의 변(140h-1, 140h-2)과, 내측 스페이서(142)에 의해 정의되는 하나의 변(140h-2)을 포함할 수 있다.
이 때, 관통홀(140h)의 제1 변(140h-1)은 외측 스페이서(141)에 의해 정의될 수 있다. 또한, 관통홀(140h)의 제2 변(140h-2) 중 하나는 외측 스페이서(141)에 의해 정의되지만, 관통홀(140h)의 제2 변(140h-2) 중 다른 하나는 내측 스페이서(142)에 의해 정의될 수 있다.
외측 스페이서(141)와 내측 스페이서(142)는 서로 다른 물질을 포함할 수 있다. 외측 스페이서(141)에 포함된 물질의 유전율은 제1 유전율이고, 내측 스페이서(142)에 포함된 물질의 유전율은 제2 유전율일 때, 제1 유전율과 제2 유전율은 서로 다를 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 외측 스페이서(141)에 포함된 물질의 제1 유전율은 내측 스페이서(142)에 포함된 물질의 제2 유전율보다 클 수 있다. 제2 유전율이 제1 유전율보다 작게 해줌으로써, 게이트 전극(130)과 소오스/드레인(150) 사이의 기생 캐패시턴스(fringing capacitance)를 줄여줄 수 있다.
외측 스페이서(141)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 내측 스페이서(142)는 예를 들어, 저유전율 유전 물질, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
다른 측면으로, 게이트 스페이서(140)는 제1 영역(140a)과 제2 영역(140b)를 포함할 수 있다. 게이트 스페이서의 제2 영역(140b)은 게이트 스페이서의 제1 영역(140a)을 중심으로 제2 방향(Y)으로 양측에 배치될 수 있다.
게이트 스페이서의 제1 영역(140a)은 제1 와이어 패턴(120)이 통과하는 영역일 수 있다. 게이트 스페이서의 제2 영역(140b)은 제1 와이어 패턴(120)이 통과하지 않는 부분일 수 있다. 즉, 게이트 스페이서(140)의 관통홀(140h)은 게이트 스페이서의 제1 영역(140a)에 포함될 수 있다.
게이트 스페이서의 제2 영역(140b)은 외측 스페이서(141)로만 이루어질 수 있다. 반면, 게이트 스페이서의 제1 영역(140a)은 외측 스페이서(141)와 내측 스페이서(142)를 포함할 수 있다. 게이트 스페이서의 제1 영역(140a)은 상부(140a-1)와 하부(140a-2)를 포함할 수 있다.
좀 더 구체적으로, 게이트 스페이서의 제1 영역(140a)의 상부(140a-1)는 외측 스페이서(141)의 일부를 포함하고, 게이트 스페이서의 제1 영역(140a)의 하부(140a-2)는 내측 스페이서(142)를 포함할 수 있다. 예를 들어, 게이트 스페이서의 제1 영역의 하부(140a-2)는 내측 스페이서(142)만을 포함할 수 있다.
기판(100)의 상면으로부터 게이트 스페이서의 제1 영역(140a)의 상부(140a-1)까지의 높이는 기판(100)의 상면으로부터 게이트 스페이서의 제1 영역(140a)의 하부(140a-2)까지의 높이보다 높다.
본 발명의 실시예들에 따른 반도체 장치에서, 관통홀(140h)의 제2 변(140h-2) 중 적어도 하나는 게이트 스페이서의 제2 영역의 하부(140a-2) 즉, 내측 스페이서(142)에 의해 정의될 수 있다. 하지만, 관통홀(140h)의 제1 변(140h-1)은 게이트 스페이서의 제1 영역의 상부(140a-1) 즉, 외측 스페이서(141)에 의해 정의될 수 있다.
게이트 스페이서의 제1 영역의 하부(140a-2)는 게이트 스페이서의 제2 영역(140b)과 직접 접촉할 수 있다. 또한, 게이트 스페이서의 제2 영역(140b)과 게이트 스페이서의 제1 영역의 상부(140a-1)은 외측 스페이서(141)에 포함된다. 따라서, 게이트 스페이서의 제2 영역(140b)과 게이트 스페이서의 제1 영역의 상부(140a-1)는 통합 구조(integral structure)일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 게이트 스페이서(140)와 중첩되는 부분에서, 제1 와이어 패턴(120)의 최상부와 외측 스페이서(141) 사이에 개재되는 막이 없을 수 있다. 다시 말하면, 제1 와이어 패턴(120)의 최상부는 게이트 스페이서의 제1 부분의 상부(140a-1)와 접촉할 수 있다.
이에 따라, 게이트 스페이서의 제1 영역(140a)에서, 제1 와이어 패턴(120)의 최하부는 게이트 스페이서의 제1 영역의 하부(140a-2)과 접촉하고, 제1 와이어 패턴(120)의 최상부는 게이트 스페이서의 제1 영역의 상부(140a-1)와 접촉할 수 있다.
다시 말하면, 게이트 스페이서의 제1 영역(140a)에서, 제1 와이어 패턴(120)의 최하부는 내측 스페이서(142)와 접촉하고, 제1 와이어 패턴(120)의 최상부는 외측 스페이서(141)와 접촉할 수 있다.
게이트 절연막(147)은 제1 와이어 패턴(120)과 게이트 전극(130) 사이에 형성될 수 있다. 또한, 게이트 절연막(147)은 필드 절연막(105) 및 게이트 전극(130) 사이와, 핀형 패턴(110) 및 게이트 전극(130) 사이와, 게이트 스페이서(140) 및 게이트 전극(130) 사이에도 형성될 수 있다.
예를 들어, 게이트 절연막(147)은 계면막(146)과 고유전율 절연막(145)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 와이어 패턴(120)의 물질 등에 따라, 게이트 절연막(147)의 계면막(146)은 생략될 수 있다.
계면막(146)은 제1 와이어 패턴(120)의 둘레에 형성될 수 있으므로, 제1 와이어 패턴(120)과 게이트 전극(130) 사이와, 핀형 패턴(110)과 게이트 전극(130) 사이에 형성될 수 있다. 반면, 고유전율 절연막(145)은 제1 와이어 패턴(120)과 게이트 전극(130) 사이와, 핀형 패턴(110) 및 게이트 전극(130) 사이와, 필드 절연막(105) 및 게이트 전극(130) 사이와, 게이트 스페이서(140) 및 게이트 전극(130) 사이에 형성될 수 있다.
게이트 절연막(147)은 제1 와이어 패턴(120)의 둘레를 따라 형성될 수 있다. 게이트 절연막(147)은 필드 절연막(105)의 상면과 핀형 패턴(110)의 상면을 따라서 형성될 수 있다. 덧붙여, 게이트 절연막(147)은 게이트 스페이서(140)의 측벽을 따라서 형성될 수 있다. 즉, 게이트 절연막(147)은 외측 스페이서(141) 및 내측 스페이서(142)의 측벽을 따라서 형성될 수 있다.
제1 와이어 패턴(120)이 실리콘을 포함할 경우, 계면막(146)은 실리콘 산화막을 포함할 수 있다. 이 때, 계면막(146)은 제1 와이어 패턴(120)의 둘레 및 핀형 패턴(110)의 상면 상에 형성될 수 있지만, 게이트 스페이서(140)의 측벽을 따라서 형성되지 않을 수 있다.
고유전율 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 것과 같이, 계면막(146)이 생략되는 경우, 고유전율 절연막(145)은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
도 1 및 도 2에서, 제1 와이어 패턴(120)은 게이트 전극(130)의 측벽 상에 형성된 게이트 절연막(147), 즉, 고유전율 절연막(145)보다 제1 방향(X)으로 돌출될 수 있다. 이와 같이 돌출된 제1 와이어 패턴(120)의 종단은 관통홀(140h)을 통해 게이트 스페이서(140)를 통과할 수 있다.
소오스/드레인(150)은 게이트 전극(130)의 양측에 형성될 수 있다. 소오스/드레인(150)은 핀형 패턴(110) 상에 형성될 수 있다. 소오스/드레인(150)은 핀형 패턴(110)의 상면 상에 형성된 에피층을 포함할 수 있다.
소오스/드레인(150)의 외주면은 다양한 형상일 수 있다. 예를 들어, 소오스/드레인(150)의 외주면은 다이아몬드 형상, 원 형상, 직사각형 형상, 팔각형 형상 중, 적어도 하나일 수 있다. 도 1에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
소오스/드레인(150)은 채널 영역으로 사용되는 제1 와이어 패턴(120)과 직접 연결될 수 있다. 즉, 소오스/드레인(150)은 게이트 스페이서(140)의 관통홀(140h)을 통과한 제1 와이어 패턴(120)과 직접 연결될 수 있다.
하지만, 소오스/드레인(150)은 게이트 절연막(147)과 직접 접촉하지 않을 수 있다. 소오스/드레인(150)과 게이트 절연막(147) 사이에, 게이트 스페이서(140)가 위치할 수 있다. 좀 더 구체적으로, 내측 스페이서(142)의 일 측벽은 게이트 절연막(147)과 접촉하고, 내측 스페이서(142)의 타 측벽은 소오스/드레인(150)과 접촉하기 때문에, 제1 와이어 패턴(120)과 기판(100) 사이에서, 소오스/드레인(150)과 게이트 절연막(147)은 접촉하지 않을 수 있다. 또한, 외측 스페이서(141)는 제1 와이어 패턴(120)의 최상부와 접촉하므로, 제1 와이어 패턴(120) 위에서, 소오스/드레인(150)과 게이트 절연막(147)은 접촉하지 않을 수 있다.
층간 절연막()은 소오스/드레인() 상에 형성될 수 있다. 층간 절연막(180)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
컨택()은 층간 절연막(180) 및 소오스/드레인() 내에 형성될 수 있다. 컨택()은 층간 절연막()을 관통하여 형성될 수 있다. 컨택()은 소오스/드레인() 내에 형성될 수 있다. 즉, 컨택()의 측면은 층간 절연막() 및 소오스/드레인()과 접할 수 있고, 컨택()의 하면은 소오스/드레인()과 접할 수 있다.
컨택()의 하면은 제1 와이어 패턴()의 하면보다 낮을 수 있다. 컨택()의 하면이 제1 와이어 패턴()의 하면보다 낮음에 따라, 제1 와이어 패턴()과 컨택() 사이의 전기적 경로(electrical path)를 가깝게 형성할 수 있어 반도체 장치(1)의 성능을 향상시킬 수 있다.
컨택()은 도전 물질을 포함할 수 있다. 예를 들어, 컨택()은 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 실시예에 따른 반도체 장치(1)는 소오스/드레인()과 기판()이 접하는 계면에 산화 영역()이 형성되어 있다. 따라서, 산화 영역()에 의해서 기판()과 소오스/드레인() 사이에 절연이 수행될 수 있다. 소오스/드레인()은 게이트 전극()의 양측에 형성되고, 제1 와이어 패턴()을 통해서 서로 연결될 수 있다. 그러나, 소오스/드레인()들은 추가적으로 기판()의 상면을 통해서 기생 트랜지스터를 형성할 수 있다. 이에 따라, 원래의 트랜지스터 구조에 기생 트랜지스터 구조가 더해질 수 있고, 이에 따라 원하는 트랜지스터의 성능과 다른 성능을 가지는 반도체 장치가 구현될 수 있다. 본 실시예에 따른 반도체 장치(1)는 산화 영역()을 기판() 상에 형성함으로써, 소오스/드레인()과 기판()의 전기적 절연을 수행하여 상기 기생 트랜지스터 구조의 형성을 차단할 수 있다.
도 1, 도 6 내지 도 8을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
참고적으로, 도 6은 도 1의 A - A를 따라서 절단한 단면도이다. 도 7은 도 1의 C - C를 따라서 절단한 단면도이다. 도 8은 도 7의 게이트 스페이서만을 나타낸 도면이다.
도 6 내지 도 8을 참고하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)에서, 게이트 스페이서의 제1 영역의 하부(140a-2)는 제3 방향(Z)으로 이격되는 복수의 절연 패턴을 포함할 수 있다.
이에 따라, 제1 와이어 패턴(120)의 최상부 및 제1 와이어 패턴(120)의 최하부는 게이트 스페이서의 제1 부분의 하부(140a-2)와 접촉할 수 있다.
제1 와이어 패턴(120)의 최상부 및 제1 와이어 패턴(120)의 최하부는 내측 스페이서(142)와 접촉할 수 있다. 게이트 스페이서의 제1 영역(140a)에서, 제1 와이어 패턴(120)의 위와 아래에 외측 스페이서(141)보다 유전율이 낮은 물질을 포함하는 내측 스페이서(142)가 위치한다.
좀 더 구체적으로, 관통홀(140h)은 외측 스페이서(141)의 의해 정의되는 두 개의 변(140h-1)과, 내측 스페이서(142)에 의해 정의되는 두 개의 변(140h-2)을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치에서, 제2 방향(Y)으로 마주보는 관통홀(140h)의 제1 변(140h-1)은 외측 스페이서(141)에 의해 정의되고, 제3 방향(Z)으로 마주보는 관통홀(140h)의 제2 변(140h-2)은 내측 스페이서(142)에 의해 정의될 수 있다.
도 1, 도 9 내지 도 11을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 도 1 내지 도 5를 이용하여 설명한 실시예와 다른 점을 위주로 설명한다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
참고적으로, 도 9는 도 1의 A - A를 따라서 절단한 단면도이다. 도 10은 도 1의 B - B를 따라서 절단한 단면도이다. 도 11은 도 1의 C - C를 따라서 절단한 단면도이다.
도 9 내지 도 11을 참고하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(3)는 제2 와이어 패턴(125)을 더 포함할 수 있다.
제2 와이어 패턴(125)은 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제2 와이어 패턴(125)은 제1 방향(X)으로 연장되어 형성될 수 있다.
제2 와이어 패턴(125)은 제1 와이어 패턴(120)보다 기판(100)으로부터 더 멀리 이격되어 형성될 수 있다. 즉, 핀형 패턴(110)의 상면으로부터 제2 와이어 패턴(125)까지의 높이는 핀형 패턴(110)의 상면으로부터 제1 와이어 패턴(120)까지의 높이보다 높다.
제2 와이어 패턴(125)은 핀형 패턴(110)과 오버랩될 수 있다. 제2 와이어 패턴(125)은 필드 절연막(105) 상에 형성되는 것이 아니라, 핀형 패턴(110) 상에 형성될 수 있다.
제2 와이어 패턴(125)은 트랜지스터의 채널 영역으로 사용될 수 있다. 따라서, 제2 와이어 패턴(125)은 제1 와이어 패턴(120)과 동일한 물질을 포함할 수 있다.
게이트 전극(130)은 제2 와이어 패턴(125)의 둘레를 감싸도록 형성될 수 있다. 게이트 전극(130)은 제1 와이어 패턴(120)과 제2 와이어 패턴(125) 사이의 이격된 공간에도 형성될 수 있다.
게이트 스페이서(140)는 제1 와이어 패턴(120)의 양 종단 및 제2 와이어 패턴(125)의 양 종단에 배치될 수 있다. 각각의 게이트 스페이서는 복수의 관통홀(140h)을 포함할 수 있다.
제2 와이어 패턴(125)은 게이트 스페이서(140)를 통과할 수 있다. 제2 와이어 패턴(125)은 복수의 관통홀 중 하나의 관통홀(140h)을 통과할 수 있다. 제2 와이어 패턴(125)의 종단의 둘레는 게이트 스페이서(140)와 전체적으로 접촉할 수 있다.
제1 와이어 패턴(120)과 마찬가지로, 트리밍(trimming) 공정 등을 통해, 게이트 전극(130)에 의해 둘러싸인 제2 와이어 패턴(125)의 모서리 부분이 둥그렇게 되었을 경우, 게이트 스페이서(140)와 접촉하는 제2 와이어 패턴(125)의 종단의 단면과, 게이트 전극(130)에 의해 둘러싸인 제2 와이어 패턴(125)의 단면을 서로 다를 수 있다.
제2 와이어 패턴(125)은 제1 와이어 패턴(120)과 정렬될 수 있다. 제2 와이어 패턴(125)은 제1 와이어 패턴(120)과 제3 방향(Z)으로 오버랩될 수 있다. 제1 와이어 패턴(120)과 제2 와이어 패턴(125)은 서로 동일한 길이를 가질 수 있다. 단, 이에 제한되는 것은 아니다.
내측 스페이서(142)는 핀형 패턴(110)의 상면과 제1 와이어 패턴(120) 사이 및 제1 와이어 패턴(120)과 제2 와이어 패턴(125) 사이에 배치될 수 있다. 즉, 내측 스페이서(142)는 제3 방향(Z)으로 서로 이격되는 복수개의 절연 패턴을 포함할 수 있다.
도 9에서, 제2 와이어 패턴(125)의 최상면은 외측 스페이서(141)와 접하고, 제2 와이어 패턴(125)의 최하면은 내측 스페이서(142)와 접하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도 6에서와 같이, 제2 와이어 패턴(125)의 최상면 및 제2 와이어 패턴(125)의 최하면은 각각 내측 스페이서(142)와 접할 수 있음은 물론이다.
게이트 절연막(147)은 제2 와이어 패턴(125)과 게이트 전극(130) 사이에 형성될 수 있다. 게이트 절연막(147)은 제2 와이어 패턴(125)의 둘레를 따라서 형성될 수 있다.
소오스/드레인(150)은 채널 영역으로 사용되는 제2 와이어 패턴(125)과 직접 연결될 수 있다. 즉, 소오스/드레인(150)은 게이트 스페이서(140)의 관통홀(140h)을 통과한 제1 와이어 패턴(120) 및 제2 와이어 패턴(125)과 직접 연결될 수 있다.
컨택()은 제1 와이어 패턴()과 제1 거리(G1)만큼 이격될 수 있고, 제2 와이어 패턴()과 제2 거리(G2)만큰 이격될 수 있다. 컨택()은 제1 방향(X)으로 제1 와이어 패턴() 및 제2 와이어 패턴()과 오버랩될 수 있다. 즉, 컨택()의 하면은 제1 와이어 패턴() 및 제2 와이어 패턴()의 하면보다 낮게 형성될 수 있다. 따라서, 컨택()과 제1 와이어 패턴()의 전기적 경로와, 컨택()과 제2 와이어 패턴()의 전기적 경로가 각각 제1 거리(G1) 및 제2 거리(G2)로 가까워 질 수 있다. 제1 거리(G1) 및 제2 거리(G2)는 서로 동일할 수 있으나, 이에 제한되는 것은 아니다.
도 1 및 도 12를 참조하여, 본 발명의 일 실시예에 다른 반도체 장치(4)에 대해 설명한다. 설명의 편의성을 위해, 도 1 내지 도 5를 이용하여 설명한 실시예와 다른 점을 위주로 설명한다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 12는 도 1의 A - A를 따라서 절단한 단면도이다.
도 12를 참조하면, 산화 영역(115-1)은 게이트 전극()과 오버랩될 수 있다. 단, 산화 영역(115-1)은 게이트 전극()의 일부와 오버랩되지 않을 수 있다. 즉, 산화 영역(115-1)은 게이트 전극()의 일부와만 오버랩될 수 있다. 산화 영역(115-1)은 게이트 전극()의 양측에 형성되고 서로 분리될 수 있다. 산화 영역(115-1)은 게이트 전극()의 일부, 게이트 스페이서() 및 소오스/드레인()의 일부와 오버랩될 수 있다.
즉, 산화 영역(115-1)은 게이트 전극()의 양측에 위치한 2개의 소오스/드레인()들 사이의 기생 트랜지스터의 형성을 방지하기 위함이므로, 게이트 스페이서() 및 게이트 전극()과의 오버랩은 가능하다. 특히, 게이트 전극()과의 오버랩이 되도록 산화 영역(115-1)이 제1 방향(X)으로 연장되는 경우, 기생 트랜지스터의 형성이 더 어려워질 수 있어 반도체 장치의 신뢰성이 향상될 수 있다.
산화 영역(115-1)은 소오스/드레인()과 전체적으로 오버랩되지 않고, 소오스/드레인()의 일부와만 오버랩될 수 있다. 산화 영역(115-1)은 소오스/드레인()들 사이의 절연을 수행하므로, 기판()의 상면 중에 소오스/드레인()의 게이트 전극()과 가까운 영역에만 형성되어도 충분히 기생 트랜지스터를 방지하는 효과가 있을 수 있다. 단, 이에 제한되는 것은 아니고, 산화 영역(115-1)은 소오스/드레인()과 전체적으로 오버랩될 수도 있다.
도 1 및 도 13을 참조하여, 본 발명의 일 실시예에 다른 반도체 장치(5)에 대해 설명한다. 설명의 편의성을 위해, 도 1 내지 도 5를 이용하여 설명한 실시예와 다른 점을 위주로 설명한다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 13은 도 1의 A - A를 따라서 절단한 단면도이다.
도 13을 참조하면, 컨택(190-1)은 층간 절연막() 및 소오스/드레인()을 모두 관통할 수 있다. 컨택(190-1) 하면은 기판()의 상면에 형성된 산화 영역()과 직접적으로 접할 수 있다. 컨택(190-1)의 하면은 산화 영역()에 의해 기판()과 절연될 수 있다. 본 실시예에 따른 장치는 산화 영역()이 컨택(190-1)의 형성 공정에서 식각 정지막 역할을 할 수 있어 공정의 효율성을 높일 수 있다.
도 14 내지 도 15를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 도 1 내지 도 5를 이용하여 설명한 실시예와 다른 점을 위주로 설명한다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 15는 도 14의 D - D를 따라서 절단한 단면도이다.
도 14 내지 도 15에서, 본 발명의 또 다른 실시예에 따른 반도체 장치(6)는 제2 게이트 전극(), 제2 게이트 스페이서(), 제2 게이트 절연막() 및 제3 와이어 패턴()을 더 포함할 수 있다.
제3 와이어 패턴(220)은 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제3 와이어 패턴(220)은 제1 방향(X)으로 연장되어 형성될 수 있다.
구체적으로, 제3 와이어 패턴(220)은 핀형 패턴(110) 상에, 핀형 패턴(110)과 이격되어 형성될 수 있다. 제3 와이어 패턴(220)은 핀형 패턴(110)과 오버랩될 수 있다. 제3 와이어 패턴(220)은 필드 절연막(105) 상에 형성되는 것이 아니라, 핀형 패턴(110) 상에 형성될 수 있다.
제3 와이어 패턴()은 제1 와이어 패턴()과 제1 방향(X)으로 오버랩될 수 있다. 즉, 제3 와이어 패턴()은 제1 와이어 패턴()과 연장되어 있다가 분리 공정에 의해 서로 분리된 부분일 수 있다.
또한, 제3 와이어 패턴(220)은 핀형 패턴(110)과 동일한 물질을 포함할 수도 있고, 핀형 패턴(110)과 다른 물질을 포함할 수도 있다. 하지만, 설명의 편의성을 위해, 본 발명의 실시예들에 따른 반도체 장치에서, 제3 와이어 패턴(220)은 각각 실리콘을 포함하는 것으로 설명한다.
제2 게이트 전극(230)은 필드 절연막(105)과 핀형 패턴(110) 상에 형성될 수 있다. 제2 게이트 전극(230)은 제2 방향(Y)으로 연장될 수 있다.
제2 게이트 전극(230)은 핀형 패턴(110)의 상면과 이격되어 형성되는 제3 와이어 패턴(220)의 둘레를 감싸도록 형성될 수 있다. 제2 게이트 전극(230)은 제3 와이어 패턴(220)과 핀형 패턴(110) 사이의 이격된 공간에도 형성될 수 있다.
제2 게이트 전극(230)은 도전성 물질을 포함할 수 있다. 제2 게이트 전극(230)은 단일층으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제2 게이트 전극(230)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
제2 게이트 전극(230)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 제2 게이트 전극(230)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 제2 게이트 전극(230)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제2 게이트 스페이서(240)는 제2 방향(Y)으로 연장된 제2 게이트 전극(230)의 양 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제3 와이어 패턴(220)의 양측에서, 서로 마주보며 형성될 수 있다.
제3 와이어 패턴(220)은 2개의 제2 게이트 스페이서(240)들 중 하나만을 통과할 수 있다. 단, 이에 제한되는 것은 아니고, 제1 와이어 패턴(120)과 같이 2개 모두 관통할 수도 있다. 단, 설명의 편의를 위해 제3 와이어 패턴(220)은 제2 게이트 스페이서(240) 중 하나만을 통과하는 것으로 설명한다. 제3 와이어 패턴()은 2개의 단부를 가지고, 두 단부 중에 제1 와이어 패턴()과 인접한 단부만이 제2 게이트 스페이서(240)를 관통할 수 있다. 이 때, 관통되는 제2 게이트 스페이서(240)는 2개의 제2 게이트 스페이서(240) 중 제1 와이어 패턴()과 인접한 제2 게이트 스페이서(240)이다.
제2 게이트 스페이서(240) 중 제1 와이어 패턴()과 인접한 제2 게이트 스페이서(240)는 제2 외측 스페이서(241)와 제2 내측 스페이서(242)을 포함할 수 있다. 제2 외측 스페이서(241)는 제2 내측 스페이서(242)와 직접 접촉할 수 있다. 제2 내측 스페이서(242)는 핀형 패턴(110)의 상면과 제3 와이어 패턴(220) 사이에 배치되어, 핀형 패턴(110)의 상면과 면 접촉을 할 수 있다. YZ 단면 상에서, 제2 내측 스페이서(242)는 제3 와이어 패턴(220)과, 제3 와이어 패턴(220)과, 제2 외측 스페이서(241)에 의해 둘러싸여 있을 수 있다.
제2 외측 스페이서(241)와 제2 내측 스페이서(242)는 서로 다른 물질을 포함할 수 있다. 제2 외측 스페이서(241)에 포함된 물질의 유전율은 제1 유전율이고, 제2 내측 스페이서(242)에 포함된 물질의 유전율은 제2 유전율일 때, 제1 유전율과 제2 유전율은 서로 다를 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 제2 외측 스페이서(241)에 포함된 물질의 제1 유전율은 제2 내측 스페이서(242)에 포함된 물질의 제2 유전율보다 클 수 있다.
제2 외측 스페이서(241)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제2 내측 스페이서(242)는 예를 들어, 저유전율 유전 물질, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
제2 게이트 스페이서(240) 중 제1 와이어 패턴()과 인접한 제2 게이트 스페이서(240)는 제3 와이어 패턴()에 의해 관통되지 않고, 제2 외측 스페이서()를 포함하되, 제2 내측 스페이서()를 포함하지 않을 수 있다.
제2 게이트 절연막(247)은 제3 와이어 패턴(220)과 제2 게이트 전극(230) 사이에 형성될 수 있다. 또한, 제2 게이트 절연막(247)은 필드 절연막(105) 및 제2 게이트 전극(230) 사이와, 핀형 패턴(110) 및 제2 게이트 전극(230) 사이와, 제2 게이트 스페이서(240) 및 제2 게이트 전극(230) 사이에도 형성될 수 있다.
예를 들어, 제2 게이트 절연막(247)은 제2 계면막(246)과 제2 고유전율 절연막(245)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 제3 와이어 패턴(220)의 물질 등에 따라, 제2 게이트 절연막(247)의 제2 계면막(246)은 생략될 수 있다.
제2 계면막(246)은 제3 와이어 패턴(220)의 둘레에 형성될 수 있으므로, 제3 와이어 패턴(220)과 제2 게이트 전극(230) 사이와, 핀형 패턴(110)과 제2 게이트 전극(230) 사이에 형성될 수 있다. 반면, 제2 고유전율 절연막(245)은 제3 와이어 패턴(220)과 제2 게이트 전극(230) 사이와, 핀형 패턴(110) 및 제2 게이트 전극(230) 사이와, 필드 절연막(105) 및 제2 게이트 전극(230) 사이와, 제2 게이트 스페이서(240) 및 제2 게이트 전극(230) 사이에 형성될 수 있다.
제2 게이트 절연막(247)은 제3 와이어 패턴(220)의 둘레를 따라 형성될 수 있다. 제2 게이트 절연막(247)은 필드 절연막(105)의 상면과 핀형 패턴(110)의 상면을 따라서 형성될 수 있다. 덧붙여, 제2 게이트 절연막(247)은 제2 게이트 스페이서(240)의 측벽을 따라서 형성될 수 있다. 즉, 제2 게이트 절연막(247)은 제2 외측 스페이서(241) 및 제2 내측 스페이서(242)의 측벽을 따라서 형성될 수 있다.
제3 와이어 패턴(220)이 실리콘을 포함할 경우, 제2 계면막(246)은 실리콘 산화막을 포함할 수 있다. 이 때, 제2 계면막(246)은 제3 와이어 패턴(220)의 둘레 및 핀형 패턴(110)의 상면 상에 형성될 수 있지만, 제2 게이트 스페이서(240)의 측벽을 따라서 형성되지 않을 수 있다.
제2 고유전율 절연막(245)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 것과 같이, 제2 계면막(246)이 생략되는 경우, 제2 고유전율 절연막(245)은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
도 16 내지 도 33을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 16 내지 도 33을 통해서 제조되는 반도체 장치는 도 13을 통해 설명한 반도체 장치(5)이다.
도 16 내지 도 33은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 30은 도 29의 E - E를 따라서 절단한 단면도이고, 도 31은 도 29의 F - F를 따라서 절단한 단면도이다.
도 16을 참고하면, 기판(100) 상에, 제1 희생막(2001)과, 액티브막(2002)과, 제2 희생막(2003)을 순차적으로 형성한다.
제1 희생막(2001)과 제2 희생막(2003)은 동일한 물질을 포함할 수 있고, 제1 희생막(2001)과 액티브막(2002)은 서로 다른 물질을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 제1 희생막(2001)과 제2 희생막(2003)은 동일한 물질을 포함하는 것으로 설명한다. 또한, 액티브막(2002)은 제1 희생막(2001)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들어, 기판(100)과 액티브막(2002)은 트랜지스터의 채널 영역으로 쓰일 수 있는 물질을 포함할 수 있다. 즉, PMOS의 경우, 액티브막(2002)은 정공의 이동도가 높은 물질을 포함할 수 있고, NMOS의 경우, 액티브막(2002)은 전자의 이동도가 높은 물질을 포함할 수 있다.
제1 희생막(2001) 및 제2 희생막(2003)은 액티브막(2002)과 유사한 격자 상수 및 격자 구조를 갖는 물질을 포함할 수 있다. 즉, 제1 희생막(2001) 및 제2 희생막(2003)은 반도체 물질일 수도 있고, 결정화된 금속 물질일 수도 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 액티브막(2002)은 실리콘을 포함하고, 제1 희생막(2001) 및 제2 희생막(2003)은 각각 실리콘게르마늄을 포함하는 것으로 설명한다.
도 16에서, 액티브막(2002)은 하나인 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다. 즉, 제1 희생막(2001)과 액티브막(2002)이 교대로 복수의 쌍을 이루고, 최상부 액티브막(2002) 상에 제2 희생막(2003)이 형성될 수 있다.
또한, 도 16에서, 제2 희생막(2003)이 적층막 구조의 최상부에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 액티브막(2002)가 적층막 구조의 최상부에 위치할 수 있음은 물론이다.
이어서, 제2 희생막(2003) 상에 제1 마스크 패턴(2103)을 형성한다. 제1 마스크 패턴(2103)은 제1 방향(X)으로 길게 연장될 수 있다.
제1 마스크 패턴(2103)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 17을 참고하면, 제1 마스크 패턴(2103)을 마스크로 하여, 식각 공정을 진행하여 핀형 구조체(110P)를 형성한다.
제2 희생막(2003)과, 액티브막(2002)과, 제1 희생막(2001)과, 기판(100)의 일부를 패터닝하여, 핀형 구조체(110P)가 형성될 수 있다.
핀형 구조체(110P)는 기판(100) 상에 형성되고, 기판(100)으로부터 돌출되어 있을 수 있다. 핀형 구조체(110P)는 제1 마스크 패턴(2103)과 같이, 제1 방향(X)을 따라 연장될 수 있다.
핀형 구조체(110P)는 기판(100) 상에 핀형 패턴(110)과, 제1 희생 패턴(121)과, 프리 와이어 패턴(122)과, 제2 희생 패턴(123)이 순차적으로 적층되어 있다.
도 18을 참고하면, 핀형 구조체(110P)의 측벽을 적어도 일부 덮는 필드 절연막(105)을 기판(100) 상에 형성할 수 있다.
구체적으로, 기판(100) 상에 핀형 구조체(110P)를 덮는 필드 절연막(105)을 형성한다. 필드 절연막(105)의 평탄화 공정을 통해, 핀형 구조체(110P)의 상면 및 필드 절연막(105)의 상면은 동일 평면 상에 놓일 수 있다.
평탄화 공정을 진행하면서, 제1 마스크 패턴(2103)은 제거될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 필드 절연막(105)의 상부를 리세스하여, 핀형 구조체(110P)의 일부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 즉, 필드 절연막(105) 상으로 돌출되는 핀형 구조체(110P)가 형성될 수 있다.
도 18에서, 제2 희생 패턴(123)과, 프리 와이어 패턴(122)과 제1 희생 패턴(121)은 필드 절연막(105)의 상면 위로 돌출되고, 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 필드 절연막(105)의 상부 리세스 공정을 통해, 핀형 패턴(110)의 측벽의 일부가 필드 절연막(105)의 상면 위로 돌출될 수 있다.
핀형 구조체(110P)의 일부를 필드 절연막(105)의 상면보다 위로 돌출시키는 리세스 공정의 전 및/또는 후에, 프리 와이어 패턴(122)에 문턱 전압 조절용 도핑이 수행될 수 있다. 반도체 장치(1-6)가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 반도체 장치(1-6)가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있지만, 이에 제한되는 것은 아니다.
도 19를 참고하면, 제2 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 핀형 구조체(110P)와 교차하여 제2 방향(Y)으로 연장되는 더미 게이트 패턴(135)을 형성할 수 있다. 더미 게이트 패턴(135)은 핀형 구조체(110P) 상에 형성될 수 있다.
더미 게이트 패턴(135)은 더미 게이트 절연막(136)과 더미 게이트 전극(137)을 포함할 수 있다. 예를 들어, 더미 게이트 절연막(136)은 실리콘 산화막을 포함할 수 있고, 더미 게이트 전극(137)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
도 20을 참고하면, 더미 게이트 패턴(135)의 측벽에 외측 스페이서(141)를 형성할 수 있다. 즉, 외측 스페이서(141)는 더미 게이트 절연막(136) 및 더미 게이트 전극(137)의 측벽 상에 형성될 수 있다.
구체적으로, 더미 게이트 패턴(135)과, 핀형 구조체(110P)를 덮는 제1 스페이서막을 필드 절연막(105) 상에 형성한다. 이 후, 제1 스페이서막을 에치백(etch-back)하여, 더미 게이트 패턴(135)의 측벽 상에 외측 스페이서(141)를 형성할 수 있다.
도 21을 참조하면, 더미 게이트 전극(137)을 포함하는 더미 게이트 패턴(135)을 마스크로 이용하여, 더미 게이트 전극(137) 및 외측 스페이서(141) 와 비오버랩되는 핀형 구조체(110P)를 제거한다. 이를 통해, 핀형 구조체(110P) 내에 리세스(150r)을 형성할 수 있다. 리세스(150r)의 바닥면은 핀형 패턴(110)일 수 있다.
외측 스페이서(141) 를 형성하는 것과, 리세스(150r)을 형성하는 것은 동시에 진행될 수도 있지만, 이에 제한되는 것은 아니다. 즉, 외측 스페이서(141) 를 형성한 후, 핀형 구조체(110P)의 일부를 제거하여 리세스(150r)를 형성할 수 있다.
핀형 구조체(110P) 내에 리세스(150r)을 형성되는 동안, 더미 게이트 전극(137) 및 외측 스페이서(141) 와 비오버랩되는 제1 희생 패턴(121) 및 제2 희생 패턴(123)은 제거될 수 있다. 또한, 핀형 구조체(110P) 내에 리세스(150r)을 형성하는 동안, 더미 게이트 전극(137) 및 외측 스페이서(141)와 비오버랩되는 프리 와이어 패턴(122)이 제거됨으로써, 제1 와이어 패턴(120)이 형성될 수 있다.
리세스(150r)에 의해, 제1 희생 패턴(121)의 단면, 제2 희생 패턴(123)의 단면 및 제1 와이어 패턴(120)의 단면이 노출될 수 있다.
도 22를 참고하면, 외측 스페이서()의 측벽 상에 산화 방지막()을 형성할 수 있다. 산화 방지막()은 노출된 제1 희생 패턴(121)의 단면, 제2 희생 패턴(123)의 단면 및 제1 와이어 패턴(120)의 단면을 다시 덮을 수 있다.
산화 방지막()은 예를 들어, 카본 폴리머(carbon polymer) 또는 다른 절연 물질일 수 있다. 산화 방지막()은 추후에 산화 공정 후에, 제거될 수 있다. 이 때, 애싱(ashing) 또는 습식 식각을 통해 제거될 수 있으므로, 애싱(ashing) 또는 습식 식각이 가능한 물질을 포함할 수 있다. 만일, 산화 방지막()이 상기 다른 절연 물질을 포함하는 경우에는 산화 방지막()은 게이트 스페이서()와 서로 다른 선택 식각비를 가질 수 있고, 상기 선택 식각비를 이용하여 습식 식각을 통해 제거될 수 있다.
구체적으로, 더미 게이트 패턴(135), 핀형 구조체(110P) 및 외측 스페이서()를 덮는 프리 산화 방지막을 필드 절연막(105) 상에 형성한다. 이 후, 프리 산화 방지막을 에치백(etch-back)하여, 외측 스페이서(141)의 측벽 상에 산화 방지막(143)를 형성할 수 있다.
산화 방지막()을 형성하는 것은 추후에 이어지는 산화 공정의 종류에 따라 생략될 수 있다. 즉, 방향성을 가지는 산화 공정이 있다면 굳이 산화 방지막()을 형성하지 않고 산화 공정이 진행될 수도 있다.
도 23을 참고하면, 리세스()된 부분에 산화 공정()을 수행할 수 있다. 산화 공정은 플라즈마 산화(plasma oxidation) 또는 산소 이온 임플란트(Oxygen ion implantation)를 포함할 수 있다.
플라즈마 산화 공정은 O2 플라즈마를 제3 방향(Z)으로 인가하여 산화시키는 방법이다. 높은 바이어스(high bias)로 수행되는 경우에는 리세스()된 부분의 상면에만 산화가 진행되고 측면에는 산화가 진행되지 않을 수 있다. 이에 따라, 상술한 산화 방지막()을 형성하는 공정은 불필요할 수 있고, 생략될 수 있다.
산소 이온 임플란트는 리세스()된 부분에 산소 이온을 이온 주입공정 설비를 통해 주입한 후, 열처리를 하여 기판()의 상면을 산화시키는 방법이다. 산소 이온 임플란트 역시 수직 방향으로 이온 주입이 가능하므로 상술한 산화 방지막()을 형성하는 공정이 생략될 수 있다.
도 24를 참고하면, 산화 공정()에 의해 산화 영역()이 형성될 수 있다. 산화 영역()은 리세스()된 부분의 기판()의 상면에 형성될 수 있다. 산화 영역()은 기판()의 핀형 패턴()의 상면에 형성될 수 있다. 예를 들어, 산화 영역()의 두께는 10nm일 수 있으나, 이에 제한되는 것은 아니다. 산화 영역()의 두께는 산화 공정()의 특성에 따라 달라질 수 있다. 구체적으로, 제1 방향(X)을 기준으로 깊이가 점차 커졌다가 작아질 수 있다.
도 25를 참고하면, 리세스(150r)에 의해 노출되고, 외측 스페이서(141)와 오버랩되는 제1 희생 패턴(121)의 적어도 일부 및 제2 희생 패턴(123)의 적어도 일부를 제거할 수 있다. 이를 통해, 외측 스페이서(141) 및 제1 와이어 패턴(120) 사이에 딤플(142r)이 형성될 수 있다.
딤플(142r)은 리세스(150r)에 의해 노출되는 제1 와이어 패턴(120)의 단면보다 제1 방향(X)으로 움푹 들어간 형태일 수 있다.
딤플(142r)은 예를 들어, 선택적 식각 공정을 이용하여 형성될 수 있다. 구체적으로, 딤플(142r)은 제1 희생 패턴(121) 및 제2 희생 패턴(123)에 대한 식각 속도가 제1 와이어 패턴(120)에 대한 식각 속도보다 큰 에천트(etchant)를 이용한 식각 공정을 통해 형성될 수 있다.
도 26을 참고하면, 딤플(142r)를 절연물질로 채워, 내측 스페이서(142)를 형성할 수 있다.
예를 들어, 딤플(142r)을 채우는 제2 스페이서막을 형성할 수 있다. 제2 스페이서막은 갭 필(gap-filling) 능력이 좋은 물질일 수 있다. 제2 스페이서막은 필드 절연막(105)과, 외측 스페이서(141)의 측벽과, 더미 게이트 패턴(135) 상에도 형성될 수 있다.
이어서, 식각 공정을 진행하여, 더미 게이트 패턴(135), 외측 스페이서(141) 와 비오버랩되는 핀형 패턴(110)의 상면이 노출될 때까지, 제2 스페이서막을 식각하여, 내측 스페이서(142)를 형성할 수 있다.
내측 스페이서(142)의 두께는 이 때 결정될 수 있다. 내측 스페이서(142)는 제1 와이어 패턴(120)이 내측 스페이서(142)보다 돌출되는 두께를 가질 수 있다. 내측 스페이서(142)의 두께는 외측 스페이서(141)의 두께와 동일하게 형성될 수 있다. 단, 이에 제한되는 것은 아니고, 내측 스페이서(142)의 두께는 외측 스페이서(141)의 두께와 다를 수 있다.
이를 통해, 외측 스페이서(141)와 내측 스페이서(142)을 포함하는 게이트 스페이서(140)가 형성될 수 있다.
또한, 외측 스페이서(141) 및 내측 스페이서(142)에 의해 정의되는 관통홀(140h)가 게이트 스페이서(140)에 형성될 수 있다. 관통홀(140h)를 통해, 제1 와이어 패턴(120)은 노출될 수 있다. 즉, 제1 와이어 패턴(120)은 관통홀(140h)을 통과할 수 있다.
도 27을 참고하면, 리세스(150r)을 채우는 소오스/드레인(150)을 형성할 수 있다. 소오스/드레인(150)은 더미 게이트 패턴(135)의 양측에 형성될 수 있다.
소오스/드레인(150)은 노출된 핀형 패턴(110) 및 제1 와이어 패턴(120)을 씨드층으로 하여 형성될 수 있지만, 이에 제한되는 것은 아니다. 리세스(150r)에 의해 노출된 제1 와이어 패턴(120)의 단면 및 핀형 패턴(110) 상에 씨드막이 더 형성될 수 있음은 물론이다.
소오스/드레인(150)은 내측 스페이서(142)를 덮도록 형성될 수 있다. 소오스/드레인(150)은 내측 스페이서(142)와 접촉할 수 있다.
소오스/드레인(150)은 에피택셜 공정에 의해 형성될 수 있다. 본 발명의 실시예에 따른 반도체 장치(1-6)가 n형 트랜지스터인지, p형 트랜지스터인지에 따라, 소오스/드레인(150)에 포함되는 에피층의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피택셜 공정시 불순물을 인시츄 도핑할 수도 있다.
도 28을 참고하면, 소오스/드레인(150), 게이트 스페이서(140) 및 더미 게이트 패턴(135) 등을 덮는 층간 절연막(180)을 필드 절연막(105) 상에 형성할 수 있다.
층간 절연막(180)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
이어서, 더미 게이트 전극(137)의 상면이 노출될 때까지, 층간 절연막(180)을 평탄화한다. 그 결과, 제2 마스크 패턴(2104)이 제거되고 더미 게이트 전극(137)의 상면이 노출될 수 있다.
도 29 내지 도 31을 참고하면, 더미 게이트 패턴(135) 즉, 더미 게이트 절연막(136) 및 더미 게이트 전극(137)을 제거할 수 있다.
더미 게이트 절연막(136) 및 더미 게이트 전극(137)의 제거함에 따라, 필드 절연막(105) 및 더미 게이트 패턴(135)과 오버랩된 핀형 구조체(110P)가 노출될 수 있다. 즉, 더미 게이트 패턴(135)과 오버랩되었던 제1 희생 패턴(121)과, 제2 희생 패턴(123)과, 제1 와이어 패턴(120)이 노출될 수 있다.
도 32 및 도 33을 참고하면, 핀형 구조체(110P)의 제1 희생 패턴(121) 및 제2 희생 패턴(123)을 제거할 수 있다.
이를 통해, 제1 와이어 패턴(120)과 핀형 패턴 사이에 공간이 형성될 수 있다. 또한, 핀형 패턴(110) 상에 제1 와이어 패턴(120)이 형성될 수 있다.
제1 와이어 패턴(120)의 상하에 위치하는 제1 희생 패턴(121) 및 제2 희생 패턴(123)을 제거하는 것은 예를 들어, 식각 공정을 이용할 수 있다. 즉, 제1 희생 패턴(121) 및 제2 희생 패턴(123)과, 제1 와이어 패턴(120) 사이의 식각 선택비를 이용할 수 있다.
덧붙여, 제1 희생 패턴(121) 및 제2 희생 패턴(123)이 제거됨으로써, 게이트 스페이서(140) 중 내측 스페이서(142)가 노출될 수 있다.
도 13을 참조하여, 제1 와이어 패턴(120)의 둘레 및 핀형 패턴(110)의 상면 상에 계면막(146)을 형성할 수 있다.
이어서, 게이트 스페이서(140)의 측벽, 즉, 외측 스페이서(141) 및 내측 스페이서(142)의 측벽과, 제1 와이어 패턴(120)의 둘레를 따라서 고유전율 절연막(145)을 형성할 수 있다. 고유전율 절연막(145)은 내측 스페이서(142)와 접촉할 수 있다. 이에 따라, 게이트 절연막(147)이 형성될 수 있다.
이어서, 제1 와이어 패턴(120)을 감싸고, 제2 방향(Y)으로 연장되는 게이트 전극(130)을 형성할 수 있다. 게이트 전극(130)은 리플레이스먼트 금속 게이트 전극일 수 있다.
이어서, 층간 절연막() 및 소오스/드레인()을 관통하는 컨택()을 형성할 수 있다. 컨택()을 형성할 때, 산화 영역()은 식각 정지막으로 사용될 수 있다. 즉, 소오스/드레인()을 산화 영역()이 노출될 때까지 식각할 수 있다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 34를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 35 및 도 36은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 35는 태블릿 PC이고, 도 36은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110: 핀형 패턴 115: 산화 영역
120/125: 와이어 패턴 130: 게이트 전극
140: 게이트 스페이서 140h: 관통홀
141: 외측 스페이서 142: 내측 스페이서
147: 게이트 절연막 150: 소오스/드레인

Claims (20)

  1. 상면의 일부에 산화 영역을 포함하는 기판;
    상기 기판과 이격되고, 제1 방향으로 연장되는 제1 와이어 패턴;
    상기 제1 와이어 패턴의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극으로, 상기 게이트 전극의 적어도 일부는 상기 산화 영역과 비오버랩되는 게이트 전극; 및
    상기 산화 영역과 오버랩되고, 상기 제1 와이어 패턴과 연결되는 소오스/드레인을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 기판 상에, 상기 제1 와이어 패턴보다 상기 기판으로부터 더 멀리 이격되고, 제1 방향으로 연장되고, 상기 게이트 전극이 둘레를 감싸는 제2 와이어 패턴을 더 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 게이트 전극의 측벽에 형성되는 게이트 스페이서를 더 포함하고,
    상기 산화 영역은,
    상기 소오스/드레인과 오버랩되는 제1 영역과,
    상기 게이트 스페이서와 오버랩되는 제2 영역을 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 영역의 깊이는 상기 제2 영역의 깊이보다 깊은 반도체 장치.
  5. 제 3항에 있어서,
    상기 산화 영역은 상기 게이트 전극과 오버랩되는 제3 영역을 더 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 소오스/드레인 상에 형성되는 층간 절연막과,
    상기 소오스/드레인 및 상기 층간 절연막 내에 형성되고, 상기 제1 와이어 패턴의 하면보다 낮은 바닥면을 가지는 컨택홀과,
    상기 컨택홀을 채우는 컨택을 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 컨택홀은 상기 소오스/드레인을 관통하고,
    상기 컨택은 상기 산화 영역과 직접 접하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 컨택의 하면의 전부가 상기 산화 영역에 접하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 기판 상에, 상기 제1 와이어 패턴보다 상기 기판으로부터 더 멀리 이격되고, 제1 방향으로 연장되고, 상기 게이트 전극이 둘레를 감싸는 제2 와이어 패턴을 더 포함하고,
    상기 컨택홀과 상기 제1 와이어 패턴의 간격 및 상기 컨택홀과 제2 와이어 패턴의 간격은 서로 동일한 반도체 장치.
  10. 기판과 이격되는 제1 와이어 패턴;
    상기 제1 와이어 패턴의 둘레를 감싸는 게이트 전극;
    상기 기판 내에, 상기 게이트 전극의 양측에 형성되는 산화 영역; 및
    상기 산화 영역 상에, 상기 제1 와이어 패턴과 연결되는 소오스/드레인을 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 게이트 전극의 적어도 일부는 상기 산화 영역과 비오버랩되는 반도체 장치.
  12. 제 10항에 있어서,
    상기 산화 영역은 상기 소오스/드레인과 오버랩되는 반도체 장치.
  13. 제 12항에 있어서,
    상기 산화 영역은 상기 소오스/드레인의 하면과 전체적으로(completely) 오버랩되는 반도체 장치.
  14. 제 12항에 있어서,
    상기 소오스/드레인은 서로 다른 제1 및 제2 영역을 포함하되, 상기 제2 영역은 상기 제1 영역 및 상기 게이트 전극 사이에 위치하고,
    상기 산화 영역은 상기 제2 영역과 오버랩되고, 상기 제1 영역과 비오버랩되는 반도체 장치.
  15. 기판;
    상기 기판과 이격되고, 제1 방향으로 연장되고, 상기 제1 방향으로 서로 이격되는 제1 및 제2 와이어 패턴;
    상기 제1 와이어 패턴의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제2 와이어 패턴의 둘레를 감싸고, 상기 제2 방향으로 연장되는 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극의 측벽에 각각 형성되는 제1 및 제2 게이트 스페이서;
    상기 제1 및 제2 게이트 전극 사이에, 상기 제1 및 제2 게이트 스페이서를 내측벽으로 하고, 상기 기판의 상면을 바닥면으로 하는 트렌치;
    상기 트렌치의 바닥면 상에 형성되고, 상기 제1 및 제2 게이트 전극의 적어도 일부와 비오버랩되는 산화막; 및
    상기 산화막 상에 상기 트렌치를 채우는 소오스/드레인을 포함하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 소오스/드레인과 상기 기판의 상면은 상기 산화막에 의해 서로 완전히(completely) 이격되는 반도체 장치.
  17. 제 15항에 있어서,
    상기 산화막의 상면은 상기 제1 또는 제2 게이트 스페이서의 하면과 접하는 반도체 장치.
  18. 제 15항에 있어서,
    상기 산화막의 상면은 상기 제1 또는 제2 게이트 스페이서의 하면과 접하는 반도체 장치.
  19. 제 15항에 있어서,
    상기 산화막의 두께는 상기 제1 및 제2 게이트 스페이서 중 상대적으로 인접한 게이트 스페이서와 멀어질수록 두꺼워지는 반도체 장치.
  20. 기판에 형성되고, 서로 이격되는 제1 리세스 및 제2 리세스;
    상기 제1 리세스 및 제2 리세스를 채우는 제1 및 제2 산화막 패턴;
    상기 기판 상에, 상기 기판과 이격되는 와이어 패턴;
    상기 와이어 패턴을 감싸고, 상기 제1 산화막 패턴 및 상기 제2 산화막 패턴 사이에 배치되는 게이트 전극; 및
    상기 제1 및 제2 산화막 패턴과 오버랩되고, 상기 와이어 패턴과 연결되는 소오스 및 드레인을 포함하는 반도체 장치.
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