KR20210138468A - 후면 측 전력 레일 디바이스를 위한 캐패시턴스 감소 - Google Patents

후면 측 전력 레일 디바이스를 위한 캐패시턴스 감소 Download PDF

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KR20210138468A
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시 닝 주
쿠오-챙 치앙
치-하오 왕
웬-팅 란
쿠안-룬 챙
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Abstract

반도체 트랜지스터 디바이스는 채널 구조물, 게이트 구조물, 제 1 소스/드레인 에피택셜 구조물, 제 2 소스/드레인 에피택셜 구조물, 게이트 컨택트, 및 후면 측 소스/드레인 컨택트를 포함한다. 게이트 구조물은 채널 구조물을 감싼다. 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물은 채널 구조물의 대향 단부들 상에 배치된다. 게이트 컨택트는 게이트 구조물 상에 배치된다. 후면 측 소스/드레인 컨택트는 제 1 소스/드레인 에피택셜 구조물 아래에 배치된다. 제 1 소스/드레인 에피택셜 구조물은 후면 측 소스/드레인 컨택트와 접촉하는 오목한 하단 표면을 갖는다.

Description

후면 측 전력 레일 디바이스를 위한 캐패시턴스 감소{CAPACITANCE REDUCTION FOR BACK-SIDE POWER RAIL DEVICE}
본 출원은 2020년 5월 11일 출원된 미국 가특허 출원 번호 제63/022,666호의 우선권을 주장하며, 이 미국 가출원의 내용은 그 전체가 본원에 참고로 포함된다.
반도체 집적 회로(integrated circuit)(IC) 산업은 기하급수적으로 성장했다. IC 재료들 및 디자인의 기술적 진보로 인해 ICs 세대들이 생성되었으며, 각 세대는 이전 세대보다 보다 작고 복잡한 회로들을 갖는다. IC 진화 과정에서, 기능 밀도(functional density)(즉, 칩 면적 당 상호접속된 디바이스들의 수)는 일반적으로 증가한 반면 지오메트리 사이즈(geometry size)(즉, 제조 공정을 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소했다. 이러한 스케일링 다운(scaling down) 공정은 일반적으로 생산 효율을 높이고 관련 비용을 낮추는 이점들을 제공한다. 이러한 스케일링 다운은 또한 IC 처리 및 제조의 복잡성도 증가시켰다.
반도체 트랜지스터 디바이스는 채널 구조물, 게이트 구조물, 제 1 소스/드레인 에피택셜 구조물, 제 2 소스/드레인 에피택셜 구조물, 게이트 컨택트, 및 후면 측 소스/드레인 컨택트를 포함한다. 게이트 구조물은 채널 구조물을 감싼다. 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물은 채널 구조물의 대향 단부들 상에 배치된다. 게이트 컨택트는 게이트 구조물 상에 배치된다. 후면 측 소스/드레인 컨택트는 제 1 소스/드레인 에피택셜 구조물 아래에 배치된다. 제 1 소스/드레인 에피택셜 구조물은 후면 측 소스/드레인 컨택트와 접촉하는 오목한 하단 표면을 갖는다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 후면 측 전력 레일(back-side power rail)을 갖는 반도체 트랜지스터 디바이스의 일부 실시예의 단면도를 도시한 것이다.
도 2는 후면 측 전력 레일을 갖는 반도체 트랜지스터 디바이스의 일부 추가 실시예의 단면도를 도시한 것이다.
도 3은 후면 측 전력 레일을 갖는 반도체 트랜지스터 디바이스의 일부 추가 실시예의 단면도를 도시한 것이다.
도 4는 후면 측 전력 레일을 갖는 반도체 트랜지스터 디바이스의 일부 추가 실시예의 단면도를 도시한 것이다.
도 5는 후면 측 전력 레일을 갖는 반도체 트랜지스터 디바이스의 일부 실시예의 단면도를 도시한 것이다.
도 6a는 도 5의 라인 A-A'를 따른 반도체 트랜지스터 디바이스의 일부 실시예의 단면도를 도시한 것이다.
도 6b는 도 5의 라인 B-B'를 따른 반도체 트랜지스터 디바이스의 일부 실시예의 단면도를 도시한 것이다.
도 6c는 도 5의 라인 C-C'를 따른 반도체 트랜지스터 디바이스의 일부 실시예의 단면도를 도시한 것이다.
도 7 내지 도 27b는 다양한 스테이지들에서 후면 측 전력 레일을 갖는 반도체 트랜지스터 디바이스를 형성하는 방법의 일부 실시예의 다양한 도면들을 도시한 것이다.
도 28은 도 7 내지 도 27b에 대응하는 방법의 일부 실시예의 플로우 다이어그램을 도시한 것이다.
이하의 개시 내용은 제공된 요지의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
본원에 사용되는 "쯤(around)", "약(about)", "대략(approximately)" 또는 "실질적으로(substantially)"는 일반적으로 주어진 값 또는 범위의 20 % 이내, 또는 10 % 이내, 또는 5 % 이내를 의미할 것이다. 본원에 제공되는 수량들은, 명시적으로 언급되지 않을 경우, 용어 "쯤", "약", "대략적으로" 또는 "실질적으로"가 추론될 수 있다는 것을 의미하는 근사치들이다.
게이트 올 어라운드(gate all around)(GAA) 트랜지스터 구조물들은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 이들 구조물들은 이중 패터닝 또는 다중 패터닝 공정들을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 공정과 자체 정렬 공정(self-aligned process)을 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 다른 방식으로 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 GAA 트랜지스터 구조물들을 패터닝하는 데 사용될 수 있다. GAA 트랜지스터 구조물들을 형성한 후, 층간 유전체(interlayer dielectric)(ILD) 층들 내에 배치된 전력 레일들 및 신호 라인들을 포함하는 상호접속 구조물이 그 GAA 트랜지스터 구조물들 위에 형성될 수 있다.
현재 전력 레일 디자인은 반도체 공정이, 예를 들어, 3 nm를 초과하여 지속적으로 축소될 경우, 백엔드 오브 라인(back-end-of-line)(BEOL)에서 복잡한 금속 층 라우팅을 겪게 될 것이다. 복잡한 금속 층 라우팅의 결과로서, 보다 많은 마스크들이 필요하며, 금속 와이어들이 얇아질 경우 전압 강하(IR 강하라고도 지칭되기도 함)가 발생한다.
이러한 관점에서, 본 개시 내용은 후면 측 전력 레일을 갖는 반도체 트랜지스터 디바이스 및 그 제조 방법들에 관한 것이다. 전력 레일을 반도체 트랜지스터 디바이스의 전면 측으로부터 후면 측으로 이동시키게 되면, BEOL에서 금속층 라우팅은 완화된다. 따라서, 마스크들은 덜 필요하고 IR 강하는 개선되며, 전력 레일 구역과 활성 영역이 모두 확대될 수 있다.
보다 구체적으로, 본 개시 내용의 일부 실시예는 GAA 디바이스에 관한 것이다. GAA 디바이스는 채널 구조물, 채널 구조물을 감싸는 게이트 구조물, 채널 구조물의 대향 단부들 상에 배치된 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물, 및 게이트 구조물 상에 배치된 게이트 컨택트를 포함한다. GAA 디바이스는 제 1 소스/드레인 에피택셜 구조물의 리세싱된 하단 표면 상에 랜딩되는 후면 측 소스/드레인 컨택트, 및 후면 측 소스/드레인 컨택트 하부에 배치되어 후면 측 소스/드레인 컨택트에 접속되는 후면 측 전력 레일을 더 포함한다. 후면 측 소스/드레인 컨택트 및 후면 측 전력 레일은, 예를 들어, 금속 재료들을 포함할 수 있다. 일부 실시예에서, 제 1 소스/드레인 에피택셜 구조물의 하단 표면은 게이트 구조물 또는 채널 구조물의 하단 표면보다 수직으로 더 깊은 위치로 리세싱될 수 있다. 따라서, 셀 캐패시턴스(cell capacitance)는 감소될 수 있다.
일부 실시예에서, 후면 측 소스/드레인 컨택트는 제 1 소스/드레인 에피택셜 구조물을 형성하기 전에 희생 후면 측 컨택트를 형성함으로써 자체 정렬되게 형성된다. 더미 후면 측 컨택트(dummy back-side contact)는 나중에 선택적으로 제거되고 후면 측 소스/드레인 컨택트로 대체되어, 컨택트 랜딩(contact landing)의 오버레이 시프트(overlay shift)가 제거된다.
일부 추가 실시예에서, GAA 디바이스는 게이트 구조물 및 제 2 소스/드레인 에피택셜 구조물 아래에 배치된 후면 측 유전체 캡(back-side dielectric cap)을 더 포함한다. 후면 측 유전체 캡은 산화물, 질화물, 탄소 질화물, 또는 로우-κ (low-k) 유전체 재료들을 포함할 수 있다. 후면 측 유전체 캡은 오리지널 반도체 본체 재료를 대체하므로, 셀 캐패시턴스를 감소시키며, 이로써 게이트 구조물과 후면 측 소스/드레인 컨택트 사이의 누설과 같은 전류 누설 문제를 제거한다.
또한, 제 2 소스/드레인 에피택셜 구조물은 리세싱된 하단 표면을 가질 수 있다. 제 2 소스/드레인 에피택셜 구조물의 하단 표면은 게이트 구조물의 하단 표면과 수직으로 정렬된 위치 또는 심지어는 게이트 구조물의 하단 표면보다 더 깊은 위치로 리세싱될 수 있다. 따라서, 셀 캐패시턴스는 추가로 감소될 수 있다.
본원에 제시되는 GAA 디바이스들은 p 타입 GAA 디바이스 또는 n 타입 GAA 디바이스를 포함한다. 또한, GAA 디바이스들은 단일의 연속적인 게이트 구조물 또는 다중 게이트 구조물들과 연관된 하나 이상의 채널 영역들(예컨대, 반도체 나노와이어들(semiconductor nanowires), 또는 나노도트들(nanodots) 등)을 가질 수 있다. 통상의 기술자는 본 개시 내용의 양태들로부터 이익을 얻을 수 있는 다른 예들의 반도체 트랜지스터 디바이스들을 인식할 수 있다. GAA 디바이스들은 정적 랜덤 액세스 메모리(static random access memory)(SRAM), 로직 회로들(logic circuits), 수동 컴포넌트들(passive components), 예를 들어, 저항기들, 캐패시터들, 및 인덕터들, 및/또는 능동 컴포넌트들(active components), 예를 들어, p 타입 전계 효과 트랜지스터들(PFETs), n 타입 FETs (NFETs), 다중 게이트 FETs, 금속 산화물 반도체 전계 효과 트랜지스터들(metal-oxide semiconductor field effect transistors)(MOSFETs), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor)(CMOS) 트랜지스터들, 바이폴라 트랜지스터들, 고전압 트랜지스터들, 고주파 트랜지스터들, 다른 메모리 셀들, 및 이들의 조합들을 포함할 수 있는 집적 회로(IC)의 일부일 수 있다.
도 1은 일부 실시예에 따른 반도체 트랜지스터 디바이스(100)의 단면도를 도시한 것이다. 반도체 트랜지스터 디바이스(100)는 채널 구조물(102) 및 채널 구조물(102)을 감싸는 게이트 구조물(104)을 포함한다. 채널 구조물(102)은 게이트 구조물(104)의 금속 컴포넌트들의 스택에 의해 분리되고 둘러싸인 반도체 층들의 스택을 포함할 수 있다. 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 채널 구조물(102)의 대향 단부들 상에 배치된다. 내부 스페이서들(128)은 게이트 구조물(104)의 금속 컴포넌트들의 대향 단부들 상에 배치되어, 게이트 구조물(104)을 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)로부터 격리시킨다. 일부 실시예에서, 게이트 스페이서들(134)은 게이트 구조물(104)의 상부 부분의 대향 측벽들을 따라 배치된다. 내부 스페이서들(128)의 외부 표면들은 채널 구조물(102) 및/또는 게이트 스페이서들(134)의 외부 표면들과 실질적으로 동일 평면 상에 있을 수 있다. 일부 실시예에서, 상부 격리 구조물(220)은 게이트 스페이서들(134) 간의 트렌치들 내에 배치된다. 상부 격리 구조물(220)은 게이트 구조물들(104) 사이에 전기 절연을 제공한다. 일 예로서, 채널 구조물(102)은 p 타입 및 n 타입 불순물들로 도핑되지 않은 순수한 실리콘 층들일 수 있다. 채널 구조물(102)의 두께는 약 3 nm 내지 약 15 nm의 범위일 수 있다. 일 예로서, 게이트 구조물(104)은 하이-κ 재료들(κ는 7보다 큼)과 같은 게이트 유전체 재료, 일함수 금속 재료, 및 텅스텐 또는 알루미늄과 같은 충전 금속 재료를 포함할 수 있다. 게이트 구조물(104)의 두께는 약 2 nm 내지 약 10 nm의 범위일 수 있다. 일부 실시예에서, 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)은 실리콘, 게르마늄, 또는 실리콘 게르마늄과 같은 반도체 재료를 포함한다. 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)은 육각형 또는 다이아몬드형 형상들일 수 있다. 일부 실시예에서, 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)은 상이한 도전성 타입들을 갖는다. 예를 들어, 제 1 소스/드레인 에피택셜 구조물(106)은 N 타입 에피택셜 구조물일 수 있고, 제 2 소스/드레인 에피택셜 구조물(108)은 P 타입 에피택셜 구조물일 수 있거나, 그 반대일 수도 있다. 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)은 각각 반도체 트랜지스터 디바이스(100)의 소스 및 드레인일 수 있다.
반도체 트랜지스터 디바이스(100)의 전면 측에는, 전면 측 상호접속 구조물(114)이 게이트 구조물(104) 및 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108) 위에 배치될 수 있다. 전면 측 상호접속 구조물(114)은 전면 측 층간 유전체 층(112) 내에 배치되고 이로 둘러싸인 복수의 전면 측 금속 층들(116)을 포함할 수 있다. 전면 측 금속 층들(116)은 비아들 또는 컨택트들과 같은 수직 상호접속물들, 및 금속 라인들과 같은 수평 상호접속물들을 포함한다. 전면 측 상호접속 구조물(114)은 반도체 트랜지스터 디바이스의 다양한 피처들 또는 구조물들을 전기적으로 접속한다. 예를 들어, 게이트 컨택트(110)는 게이트 구조물(104) 상에 배치될 수 있고, 전면 측 금속 층들(116)을 통해 외부 회로들에 접속될 수 있다.
반도체 트랜지스터 디바이스(100)의 후면 측에는, 일부 실시예에서, 후면 측 소스/드레인 컨택트(120)가 제 1 소스/드레인 에피택셜 구조물(106) 아래에 배치되고, 제 1 소스/드레인 에피택셜 구조물(106)을 후면 측 소스/드레인 컨택트(120) 아래에 배치된 후면 측 전력 레일(122)에 접속한다. 일부 실시예에서, 유전체 측벽 스페이서(118)는 후면 측 소스/드레인 컨택트(120)의 측벽을 따라 배치되고, 후면 측 소스/드레인 컨택트(120)를 후면 측 유전체 캡(126)으로부터 분리시킨다. 후면 측 소스/드레인 컨택트(120) 및 후면 측 전력 레일(122)은, 예를 들어, 금속 재료들을 포함할 수 있다. 예를 들어, 후면 측 소스/드레인 컨택트(120)는 텅스텐(W), 코발트(Co), 루테늄(Ru), 알루미늄(Al), 구리(Cu), 또는 다른 적합한 재료들과 같은 금속을 포함할 수 있다. 따라서, 제 1 소스/드레인 에피택셜 구조물(106)은 후면 측 소스/드레인 컨택트(120)를 통해 반도체 트랜지스터 디바이스(100)의 후면 측으로부터의 외부 회로들에 접속될 수 있다. 이에 따라, 보다 많은 금속 라우팅 유연성이 제공되고, 셀 캐패시턴스가 감소될 수 있다.
또한, 후면 측 소스/드레인 컨택트(120)는 제 1 소스/드레인 에피택셜 구조물(106)의 리세싱된 하단 표면(106b) 상에 랜딩될 수 있다. 일부 실시예에서, 제 1 소스/드레인 에피택셜 구조물(106)의 하단 표면(106b)은 게이트 구조물(104)의 하단 표면(104b)보다 수직으로 더 깊은 위치에 도달하는 볼록 형상으로 리세싱될 수 있다.
또한 반도체 트랜지스터 디바이스(100)의 후면 측에는, 일부 실시예에서, 후면 측 유전체 캡(126)이 게이트 구조물(104) 아래에 배치된다. 후면 측 유전체 캡(126)은 또한 제 2 소스/드레인 에피택셜 구조물(108) 아래로 연장될 수도 있다. 후면 측 유전체 캡(126)은 오리지널 반도체 본체 재료를 대체하고, 게이트 구조물(104)과 후면 측 소스/드레인 컨택트(120)를 분리 및 절연하는 데 도움을 주며, 따라서 셀 캐패시턴스를 감소시키고, 게이트 구조물(104)과 후면 측 소스/드레인 컨택트(120) 사이의 누설과 같은 전류 누설 문제들을 제거한다. 후면 측 유전체 캡(126)은 산화물, 질화물, 탄소 질화물, 또는 로우-κ (low-k) 유전체 재료들을 포함할 수 있다.
도 2는 일부 실시예에 따른 후면 측 전력 레일을 갖는 반도체 트랜지스터 디바이스(200)의 단면도를 도시한 것이다. 도 1을 참조하여 개시된 피처들 외에도, 일부 추가 실시예에서, 제 1 소스/드레인 에피택셜 구조물(106)의 하단 표면(106b)은 채널 구조물(102)의 하단 표면(102b)을 수직으로 초과하는 위치로 더 깊숙이 리세싱될 수 있다. 셀 캐패시턴스는 도 1의 반도체 트랜지스터 디바이스(100)에 비해 더 감소되며, 여기서 제 1 소스/드레인 에피택셜 구조물(106)의 하단 표면(106b)은 채널 구조물(102)의 최하단 아래에 있다.
도 3은 일부 실시예에 따른 후면 측 전력 레일을 갖는 반도체 트랜지스터 디바이스(300)의 단면도를 도시한 것이다. 도 1 및 도 2를 참조하여 개시된 피처들 외에도, 일부 추가 실시예에서, 제 2 소스/드레인 에피택셜 구조물(108)의 하단 표면(108b)은 후방으로 게이트 구조물(104)의 하단 표면(104b)과 동일한 레벨의 포지션까지 리세싱될 수 있고, 도 1 및 도 2에 도시된 바와 같은 오목 형상을 가질 수 있다. 셀 캐패시턴스는 도 1 및 도 2의 반도체 트랜지스터 디바이스들(100, 200)에 비해 더 감소될 수 있다.
도 4는 일부 실시예에 따른 후면 측 전력 레일을 갖는 반도체 트랜지스터 디바이스(400)의 단면도를 도시한 것이다. 위에 개시된 피처들 외에도, 일부 추가 실시예에서, 제 2 소스/드레인 에피택셜 구조물(108)의 하단 표면(108b)은 게이트 구조물(104)의 하단 표면(104b)보다 수직으로 더 깊은 위치로 리세싱될 수 있고, 셀 캐패시턴스는 도 1, 도 2, 및 도 3의 반도체 트랜지스터 디바이스들(100, 200, 및 300)에 비해 더 감소될 수 있다.
도 5는 일부 실시예에 따른 도 4의 반도체 트랜지스터 디바이스(400)의 사시도를 도시한 것이다. 도 4는 도 5의 x 방향에 따른 단면도로 간주될 수 있다. 도 6a 내지 도 6c는 각각 도 5의 게이트 영역, 제 1 소스/드레인 영역, 및 제 2 소스/드레인 영역에서 y 방향에 따른 단면도들로 간주될 수 있다. 대안적으로, 도 4 내지 도 6c, 및 이후의 다른 도면들은 또한 다양한 실시예들을 나타내기 위해 독립적일 수 있고, 하나의 도면과 관련하여 논의된 피처들은 적용 가능한 경우 다른 도면들에 통합될 수 있다.
도 5 내지 도 6c에 도시된 바와 같이, 일부 실시예에서, 하부 격리 구조물(160), 중간 격리 구조물(132), 및 하드 마스크(136)는 집합적으로 두 개의 반도체 트랜지스터 디바이스들(400a, 400b)을 y 방향을 따라 분리하는 절연 구조물로서 기능할 수 있다. 도 6a에 도시된 바와 같이, 일부 실시예에서, 게이트 구조물(104)은 게이트 유전체 층(232) 및 게이트 전극(230)을 포함한다. 게이트 전극(230)은 하나 이상의 일함수 금속 층(들) 및 충전 금속을 포함한다. 게이트 유전체 층(232)은 게이트 전극(230)의 외부 표면들을 라이닝하게 컨포멀하게 형성될 수 있다. 게이트 유전체 층(232)은 하부 격리 구조물(160) 및 채널 구조물(102)과 접촉할 수 있다. 일부 실시예에서, 게이트 유전체 층(232)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 하프늄 알루미늄 산화물(HfAlO2), 하프늄 실리콘 산화물(HfSiO2), 알루미늄 산화물(Al2O3), 또는 다른 적합한 재료들과 같은 하이-k 재료(k는 7보다 큼)를 포함한다.
도 5 및 도 6c에 도시된 바와 같이, 제 1 소스/드레인 에피택셜 구조물(106)은 리세싱된 하단 표면(예컨대, 볼록) 및 리세싱된 하단 표면에 전기적으로 연결된 후면 측 소스/드레인 컨택트(120)를 가질 수 있다. 도 5, 도 6a, 및 도 6b에 도시된 바와 같이, 제 2 소스/드레인 에피택셜 구조물(108)은 리세싱된 하단 표면(예컨대, 볼록), 및 제 2 소스/드레인 에피택셜 구조물(108) 및 게이트 구조물(104) 바로 아래에 배치된 후방 측 유전체 캡(126)을 가질 수 있다. 후면 측 유전체 캡(126)은 하부 격리 구조물(160)에 의해 둘러싸일 수 있다. 일부 실시예에서, 에어 갭들(air gaps)(192)은 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)의 하부 부분들을 둘러싸도록 형성될 수 있다.
도 7 내지 도 27b는 본 개시 내용의 일부 실시예에 따른 다양한 스테이지에서 반도체 트랜지스터 디바이스를 제조하는방법을 도시한 것이다. 일부 실시예에서, 도 7 내지 도 27b에 도시된 반도체 트랜지스터 디바이스는 집적 회로(IC) 또는 그 일부의 처리 동안 제조되는 중간 디바이스들일 수 있고, 이 집적 회로는 정적 랜덤 액세스 메모리(SRAM), 로직 회로들, 수동 컴포넌트들, 예를 들어, 저항기들, 캐패시터들, 및 인덕터들, 및/또는 능동 컴포넌트들, 예를 들어, p 타입 전계 효과 트랜지스터들(PFETs), n 타입 FETs (NFETs), 다중 게이트 FETs, 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFETs), 상보형 금속 산화물 반도체(CMOS) 트랜지스터들, 바이폴라 트랜지스터들, 고전압 트랜지스터들, 고주파 트랜지스터들, 다른 메모리 셀들, 및 이들의 조합들을 포함할 수 있다.
도 7의 사시도에 도시된 바와 같이, 일부 실시예에서, 적층 구조물(150)은 기판(140) 상에 형성된다. 일부 실시예에서, 기판(140)은 웨이퍼의 일부일 수 있고, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs) 또는 다른 적절한 반도체 재료들을 포함할 수 있다. 일부 실시예에서, 기판(140)은 벌크 기판(142), 벌크 기판(142) 상의 절연체 기판 층(144), 및 절연체 기판 층(144) 상의 반도체 기판 층(146)을 포함하는 반도체 온 절연체(semiconductor-on-insulator)(SOI) 구조물이다. 다양한 실시예에서, 기판(140)은 다양한 기판 구조물들 및 재료들 중 임의의 것을 포함할 수 있다.
적층 구조물(150)은 교대로 적층되는 제 1 반도체 층들(152) 및 제 2 반도체 층들(154)을 포함한다. 제 1 반도체 층들(152)은 반도체 트랜지스터 디바이스의 채널 영역들로서 기능할 것이고, 제 2 반도체 층들(154)은 후속적으로 제거되어 게이트 재료로 대체될 희생 층들이다. 제 1 반도체 층들(152) 및 제 2 반도체 층들(154)은 상이한 격자 상수들을 갖는 재료들로 제조되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 제 1 반도체 층들(152) 및 제 2 반도체 층들(154)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 적층 구조물(150)은 에피택시를 통해 기판(140) 상에 형성될 수 있고, 그에 따라 적층 구조물(150)은 결정 층들을 형성하게 된다. 도 7은 4 개의 층의 제 1 반도체 층(152)과 3 개의 층의 제 2 반도체 층(154)을 도시하고 있지만, 이들 층의 수는 그렇게 제한되지 않으며, 각 층에 대해 1만큼 작을 수 있다. 일부 실시예에서, 제 1 및 제 2 반도체 층들의 각각에 대해 2 내지10 개의 층이 형성된다. 적층된 층들의 수를 조정함으로써 반도체 트랜지스터 디바이스의 구동 전류를 조정할 수 있다.
일부 실시예에서, 제 1 반도체 층(152)들은 게르마늄이 없는 순수한 실리콘 층들일 수 있다. 제 1 반도체 층들(152)은 또한, 예를 들어, 약 1 % 미만의 게르마늄 원자 백분율을 갖는 실질적으로 순수한 실리콘 층들일 수도 있다. 게다가, 제 1 반도체 층들(152)은 p 타입 및 n 타입 불순물들로 도핑되지 않은 진성 층들일 수 있다. 일부 실시예에서, 제 1 반도체 층들(152)의 두께는 약 3 nm 내지 약 15 nm의 범위 내에 있다.
일부 실시예에서, 제 2 반도체 층들(154)은 0보다 큰 게르마늄 원자 백분율을 갖는 SiGe 층들일 수 있다. 일부 실시예에서, 제 2 반도체 층들(154)의 게르마늄 백분율은 약 10 퍼센트 내지 약 50 퍼센트의 범위 내에 있다. 일부 실시예에서, 제 2 반도체 층들(154)의 두께는 약 2 nm 내지 약 10 nm의 범위 내에 있다.
도 8의 사시도에 도시된 바와 같이, 일부 실시예에서, 적층 구조물(150)은 X 방향으로 연장되는 핀 구조물들(156) 및 트렌치들(158)을 형성하도록 패터닝된다(도 7 참조). 일부 실시예에서, 적층 구조물(150)은 패터닝된 마스크 층(157)을 에칭 마스크로 사용하는 에칭 공정에 의해 패터닝되고, 그에 따라 패터닝된 마스크 층(157)에 의해 덮여 있지 않은 적층 구조물(150)의 부분들은 제거된다. 반도체 기판 층(146)은 이 과정에서 부분적으로 또는 완전히 제거될 수도 있다. 마스크 층(157)은 제 1 마스크 층 및 제 2 마스크 층을 포함할 수 있다. 제 1 마스크 층은 열적 산화에 의해 형성될 수 있는 실리콘 산화물로 제조된 패드 산화물 층일 수 있다. 제 2 마스크 층은 저압 CVD(low pressure CVD)(LPCVD) 및 플라즈마 강화 CVD(plasma enhanced CVD)(PECVD)를 포함하는 화학 기상 증착(chemical vapor deposition)(CVD), 물리 기상 증착(physical vapor deposition)(PVD), 원자 층 증착(atomic layer deposition)(ALD), 또는 다른 적합한 공정에 의해 형성되는 실리콘 질화물(SiN)로 제조될 수 있다. 마스크 층(157)은 다양한 다중 패터닝 기술들을 사용하여 패터닝될 수 있다. 도 8은 Y 방향으로 배열되고 서로 평행한 2 개의 핀 구조물들(156)을 도시하지만, 핀 구조물들의 수는 이에 제한되지 않으며, 1 개 만큼 작을 수 있고 3 개 이상일 수 있다. 일부 실시예에서, 하나 이상의 더미 핀 구조물은 핀 구조물(156)의 양 측에 형성되어 패터닝 작업들에서의 패턴 충실도를 개선한다.
도 9의 사시도에 도시된 바와 같이, 일부 실시예에서, 하부 격리 구조물(160)이 트렌치들(158)의 하부 부분들 내에서 절연체 기판 층(144) 위에 형성되며, 이는 또한 얕은 트렌치 격리(shallow trench isolation)(STI) 구조물이라고 지칭되기도 한다. 핀 구조물들(156)의 상부 부분들은 하부 격리 구조물(160)로부터 노출된다. 하부 격리 구조물(160)은 절연체 기판 층(144) 위에 절연 재료를 형성하고 이어서 평탄화 작업이 후속됨으로써 형성될 수 있다. 그 후, 절연 재료는 하부 격리 구조물(160)을 형성하도록 리세싱되고, 그에 따라 핀 구조물들(156)의 상부 부분들이 노출된다. 절연 재료는, 예를 들어, 질화물(예컨대, 실리콘 질화물, 실리콘 옥시 질화물, 실리콘 산소 탄소 질화물, 실리콘 탄소 질화물), 탄화물(예컨대, 실리콘 탄화물, 실리콘 산소 탄화물), 산화물(예컨대, 실리콘 산화물), 보로실리케이트 글래스(borosilicate glass)(BSG), 인 실리케이트 글래스(phosphoric silicate glass(PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass)(BPSG), 유전 상수가 7 미만인 로우-κ 유전체 재료(예컨대, 탄소 도핑된 산화물, SiCOH) 등과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 하부 격리 구조물(160)은 열적 산화 또는 증착 공정(예컨대, 물리 기상 증착(PVD), 화학 기상 증착(CVD), PECVD, 원자 층 증착(ALD), 스퍼터링 등), 및 제거 공정(예컨대, 습식 에칭, 건식 에칭, 화학 기계적 평탄화(chemical mechanical planarization)(CMP) 등)을 통해 형성된다.
도 10의 사시도에 도시된 바와 같이, 일부 실시예에서, 핀 구조물들(156)의 외부 표면들 위에 클래딩 반도체 층(161)이 형성된다. 일부 실시예에서, 클래딩 반도체 층(161)은 게르마늄, 실리콘 게르마늄 등과 같은 반도체 재료를 포함한다. 일부 실시예에서, 클래딩 반도체 층(161)은 제 2 반도체 층들(154)과 동일한 재료를 포함한다. 또한, 일부 실시예에서, 클래딩 반도체 층(161)은 에피택시 성장 공정 또는 증착 공정(예컨대, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)에 의해 형성될 수 있다.
도 11의 사시도에 도시된 바와 같이, 일부 실시예에서, 핀 구조물들(156) 간의 하부 격리 구조물(160) 위에 중간 격리 구조물(132)이 형성된다. 유전체 라이너(130)는 중간 격리 구조물(132)과 하부 격리 구조물(160) 사이에서 클래딩 반도체 층(161) 및 하부 격리 구조물(160)의 측벽들을 따라 형성될 수 있다. 하드 마스크(136)는 그 후 중간 격리 구조물(132) 및 유전체 라이너(130)의 상단에 형성될 수 있다. 중간 격리 구조물(132) 및 유전체 라이너(130)는 핀 구조물들(156) 사이에 전기 절연을 제공하며, 하드 마스크(136)는 차후의 패터닝 단계들 동안 중간 격리 구조물(132)의 손실을 방지한다.
일부 실시예에서, 유전체 라이너(130), 중간 격리 구조물(132), 및 하드 마스크(136)는 증착(예컨대, PVD, CVD, PE-CVD, ALD, 스퍼터링 등) 및 제거(예컨대, 에칭, 화학 기계적 평탄화(CMP) 등) 공정들에 의해 형성된다. 중간 격리 구조물(132)은 핀 구조물들(156)의 상단 표면보다 낮은 상단 표면을 가질 수 있다. 도 11에 도시되지 않은 일부 실시예에서, 하드 마스크(136)의 평탄화 공정은 또한 핀 구조물들(156)로부터 위의 클래딩 반도체 층(161)을 제거할 수 있다. 하드 마스크(136)는 핀 구조물들(156)의 상단 표면과 동일 평면 상에 있는 상단 표면을 가질 수 있다. 일부 실시예에서, 유전체 라이너(130), 중간 격리 구조물(132), 및 하부 격리 구조물(160)은 각각 유전 상수가 7 미만인 로우-k 유전체 재료, 예를 들어, 실리콘 옥시 질화물, 실리콘 탄소 질화물, 실리콘 산소 탄화물, 실리콘 산소 탄소 질화물, 실리콘 질화물, 또는 일부 다른 적합한 로우-k 유전체 재료를 포함할 수 있다. 유전체 라이너(130)는 선택적 제거 공정들을 위해 중간 격리 구조물(132)과는 상이한 재료를 포함할 수 있다. 하드 마스크(136)는 유전 상수가 7을 초과하는 하이-k 유전체 재료, 예를 들어, 하프늄 산화물, 지르코늄 산화물, 하프늄 알루미늄 산화물, 하프늄 실리콘 산화물, 알루미늄 산화물, 또는 일부 다른 적합한 하이-κ 유전체 재료를 포함할 수 있다.
도 12의 사시도에 도시된 바와 같이, 일부 실시예에서, 하드 마스크(136)는 핀 구조물들(156)의 상단으로부터 선택적으로 제거된다. 제 1 반도체 층(152) 및 클래딩 반도체 층(161)의 상단 표면들은 제거 공정으로부터 노출될 수 있다. 일부 실시예에서, 하드 마스크(136)는, 예를 들어, 건식 에칭 공정 및/또는 습식 에칭 공정에 의해 선택적으로 에칭된다.
도 13의 사시도에 도시된 바와 같이, 일부 실시예에서, 더미 게이트 구조물들(170)은 핀 구조물들(156) 위에서 x 방향으로 서로 떨어져 있는 y 방향을 따라 형성된다. 일부 실시예에서, 더미 게이트 구조물들(170)은 희생 게이트 유전체 층(162), 희생 게이트 전극 층(164), 패드 층(166), 및 마스크 층(168)을 포함할 수 있되, 각각의 층은 명시된 순서의 다른 층 위에 적층되어 있다. 두 개의 더미 게이트 구조물(170)이 도 13에 도시되어 있지만, 더미 게이트 구조물들(170)의 수는 이에 제한되지 않으며, 두 개보다 많거나 적을 수 있다. 일부 실시예에서, 희생 게이트 유전체 층(162)은, 예를 들어, 유전체 재료, 예컨대, 질화물(예를 들어, 실리콘 질화물, 실리콘 옥시 질화물), 탄화물(예컨대, 실리콘 탄화물), 산화물(예컨대, 실리콘 산화물), 또는 일부 다른 적합한 재료를 포함할 수 있다. 희생 게이트 전극 층(164)은, 예를 들어, 폴리실리콘을 포함할 수 있다. 패드 층(166) 및 마스크 층(168)은 열적 산화물, 질화물, 및/또는 다른 하드 마스크 재료들을 포함할 수 있고, 포토리소그래피 공정들에 의해 형성된다.
다음, 게이트 스페이서들(134)은 더미 게이트 구조물들(170)의 대향 측벽들을 따라 형성된다. 예를 들어, 측벽 스페이서들을 위한 절연 재료의 블랭킷 층은 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 대기압 미만 화학 기상 증착(sub-atmospheric chemical vapor deposition)(SACVD) 등을 사용함으로써 더미 게이트 구조물들을 덮도록 컨포멀하게 형성된다. 블랭킷 층은 컨포멀한 방식으로 증착되므로, 더미 게이트 구조물들(170)의 측벽들과 같은 수직 표면들, 수평 표면들, 및 상단에서 실질적으로 동일한 두께를 갖도록 형성된다. 일부 실시예에서, 블랭킷 층의 절연 재료는 실리콘 질화물 기반 재료를 포함할 수 있다. 블랭킷 층은 그 후 이방성 공정을 사용하여 에칭되어 더미 게이트 구조물들(170)의 대향 측벽들 상에 게이트 스페이서들(134)을 형성하게 된다.
게이트 영역에서의 도 14a의 사시도, 도 14b의 x 방향 단면도, 도 14c의 y 방향 단면도, 및 소스 영역 또는 드레인 영역에서의 도 14d의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 더미 게이트 구조물들(170)에 따라 제 1 소스/드레인 영역(176) 및 제 2 소스/드레인 영역(178)으로부터 핀 구조물들(156)을 제거하기 위한 제거 공정이 수행된다. 그 결과, 제 1 반도체 층들(152) 및 제 2 반도체 층들(154)은 x 방향을 따라 단축되고, 게이트 스페이서들(134)과 수직으로 정렬될 수 있다. 일 예로서, 핀 구조물들(156)의 노출된 부분들은 변형된 소스/드레인(strained source/drain)(SSD) 에칭 공정을 사용하여 제거된다. SSD 에칭 공정은 다양한 방식으로 수행될 수 있다. 일부 실시예에서, SSD 에칭 공정은 플라즈마 소스 및 반응 가스를 사용한 건식 화학 에칭에 의해 수행될 수 있다. 플라즈마 소스는 유도성 결합 플라즈마(inductively coupled plasma)(ICR) 에칭, 변압기 결합 플라즈마(transformer coupled plasma)(TCP) 에칭, 전자 사이클로트론 공명(electron cyclotron resonance)(ECR) 에칭, 반응성 이온 에칭(reactive ion etch)(RIE) 등일 수 있고, 반응 가스는 불소 기반 가스, 염화물(Cl2), 수소 브롬화물(HBr), 산소(O2) 등, 또는 이들의 조합들일 수 있다. 일부 다른 실시예에서, SSD 에칭 공정은 암모늄 페록사이드 혼합물(ammonium peroxide mixture)(APM), 암모늄 하이드록사이드(ammonium hydroxide)(NH4OH), 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 이들의 조합들 등과 같은 습식 화학 에칭에 의해 수행될 수 있다. 또 다른 일부 실시예에서, SSD 에칭 단계는 건식 화학 에칭 및 습식 화학 에칭의 조합에 의해 수행될 수 있다. 또한, 일부 실시예에서, 제거 공정은 또한 최하단 제 1 반도체 층(152)을 제거한 후 더미 게이트 구조물들(170) 간의 반도체 기판 층(146)의 상부 부분을 제거할 수 있다. 반도체 기판 층(146) 또는 최하단 제 1 반도체 층(152)은 제 1 소스/드레인 영역(176) 및 제 2 소스/드레인 영역(178)에서 x 방향을 따라 오목한 상단 표면을 가질 수 있다. 상단 표면은 하부 격리 구조물(160) 사이에서 리세싱될 수 있다.
또한, 제거 공정은 게이트 스페이서들(134) 및/또는 더미 게이트 구조물들(170) 아래의 제 2 반도체 층들(154)의 단부 부분들을 추가로 제거하기 위한 등방성 에칭제를 또한 포함할 수 있다. 따라서, 제거 공정 후, 제 1 반도체 층들(152)은 x 방향에서 제 2 반도체 층들(154)보다 넓다. 제 1 반도체 층들(152)은 제거 공정 후 트랜지스터 디바이스의 채널 구조물로서 형성될 수 있다. 채널 구조물은 도 14b 및 다른 도면들의 단면도에 도시된 바와 같은 적층된 직사각형 형상을 나타낼 수 있는 반면, 다른 실시예에서 채널 구조물은 원, 팔각형, 타원, 다이아몬드 등과 같은 다른 형상을 나타낼 수 있음이 이해될 것이다.
도 15a의 사시도 및 도 15b의 x 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 내부 스페이서들(128)은 최외부 측벽들을 갖는 x 방향으로의 제 2 반도체 층들(154)의 단부들 상에 형성된다. 내부 스페이서들(128)의 최외부 측벽들은 제 1 반도체 층들(152) 및/또는 게이트 스페이서들(134)의 외부 표면들과 실질적으로 동일 평면 상에 있을 수 있다. 일부 실시예에서, 내부 스페이서들(128)은 증착 공정(예컨대, CVD, PVD, PE-CVD, ALD, 스퍼터링 등), 및 후속될 수 있는 선택적 제거 공정(예컨대, 에칭)에 의해 형성된다. 예를 들어, 일부 실시예에서, 연속적인 층이 먼저 측벽들을 따라 더미 게이트 구조물들(170) 위에 형성될 수 있다. 그 후, 수직 에칭 공정이 게이트 스페이서들(134)에 의해 수직으로 덮이지 않은 연속적인 층의 부분들을 제거하도록 수행되어 내부 스페이서들(128)을 형성할 수 있다. 또한, 일부 실시예에서, 내부 스페이서들(128)은 로우-κ 유전체 재료(즉, 7 미만의 유전 상수), 예를 들어, 실리콘 옥시 질화물, 실리콘 탄소 질화물, 실리콘 산소 탄화물, 실리콘 산소 탄소 질화물, 실리콘 질화물, 또는 일부 다른 적절한 재료를 포함한다.
제 1 소스/드레인 영역에서의 도 16a의 사시도, 도 16b의 x 방향 단면도, 및 도 16c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 제 1 희생 소스/드레인 컨택트(180)는 제 1 소스/드레인 영역(176) 아래에 형성되며, 하드 마스크 층(182)은 제 2 소스/드레인 영역(178)을 덮는다. 일부 실시예에서, 트렌치는 먼저 제 1 소스/드레인 영역(176) 바로 아래의 제 1 반도체 층(152) 및/또는 반도체 기판 층(146)의 일부를 에칭함으로써 형성된다. 그 후, 희생 재료가 트렌치 내에 충전되어 제 1 희생 소스/드레인 컨택트(180)를 형성하게 된다. 일부 실시예에서, 제 1 희생 소스/드레인 컨택트(180)는 0보다 큰 게르마늄 원자 백분율을 갖는 SiGe 재료를 포함할 수 있다. 일부 실시예에서, 제 1 희생 소스/드레인 컨택트(180)의 게르마늄 백분율은 약 10 퍼센트 내지 약 50 퍼센트의 범위 내에 있다. 일부 실시예에서, 제 1 희생 소스/드레인 컨택트(180)는 제 2 반도체 층들(154)과 동일한 재료를 포함한다. 또한, 일부 실시예에서, 제 1 희생 소스/드레인 컨택트(180)는 에피택시 성장 공정 또는 증착 공정(예컨대, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)에 의해 형성될 수 있다. 트렌치와 그 내부에 제 1 희생 소스/드레인 컨택트(180)를 형성하면, 소스/드레인 컨택트는 나중에 제 1 희생 소스/드레인 컨택트(180)를 대체하여 자체 정렬되도록 형성될 수 있으므로, 컨택트 랜딩의 오버레이 시프트가 제거된다.
제 1 소스/드레인 영역에서의 도 17a의 사시도, 도 17b의 x 방향 단면도, 및 도 17c의 y 방향 단면도, 및 제 2 소스/드레인 영역에서의 도 17d의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 더미 게이트 구조물(170)의 대향 측면들 상에 형성된다(도 17b 참조). 일부 실시예에서, 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)은 제 1 반도체 층(152)의 단부들과 직접 접촉할 수 있다. 제 1 소스/드레인 에피택셜 구조물(106)은 제 1 희생 소스/드레인 컨택트(180) 상에 형성될 수 있다(도 17c 참조). 제 2 소스/드레인 에피택셜 구조물(108)은 최하단 제 1 반도체 층(152) 또는 반도체 기판 층(146) 상에 형성될 수 있다(도 17d 참조). 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)은 각각 반도체 트랜지스터 디바이스의 소스 및 드레인일 수 있다. 일부 실시예에서, 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)은 반도체 재료를 포함한다. 일부 실시예에서, 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)은 실리콘, 게르마늄, 또는 실리콘 게르마늄을 포함할 수 있다. 일부 실시예에서, 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)은 에피택시 성장 공정에 의해 형성된다. 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)은 육각형 또는 다이아몬드형 형상들일 수 있다. 에어 갭들(192)은 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)의 하부 부분들을 둘러싸도록 형성될 수 있다.
제 1 소스/드레인 영역에서의 도 18a의 사시도, 도 18b의 x 방향 단면도, 및 도 18c의 y 방향 단면도, 및 제 2 소스/드레인 영역에서의 도 18d의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 상부 격리 구조물(220)은 이전에 형성된 구조물 위에 형성되어 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)을 덮게 된다. 이어서, 평탄화 공정은 게이트 스페이서들(134)을 낮추고 동일한 수평면 상의 희생 게이트 유전체 층(162) 및 희생 게이트 전극 층(164)을 노출하도록 수행된다. 도면에는 도시되어 있지 않지만, 상부 격리 구조물(220)을 형성하기 전에 이전에 형성된 구조물을 라이닝하도록 에칭 정지 라이너가 컨포멀하게 형성될 수 있다. 에칭 정지 라이너는 인장 응력을 가질 수 있으며 Si3N4로 형성될 수 있다. 일부 다른 실시예에서, 에칭 정지 라이너는 옥시 질화물들과 같은 재료들을 포함한다. 또 다른 일부 실시예에서, 에칭 정지 라이너는 실리콘 산화물 층 위에 놓인 실리콘 질화물 층과 같은 복수의 층을 포함하는 복합 구조물을 가질 수 있다. 에칭 정지 라이너는 플라즈마 강화 CVD (PECVD)를 사용하여 형성될 수 있지만, 저압 CVD (LPCVD), 원자 층 증착(ALD) 등과 같은 다른 적합한 방법들도 사용될 수 있다. 상부 격리 구조물(220)은 화학 기상 증착(CVD), 고밀도 플라즈마 CVD, 스핀-온, 스퍼터링, 또는 다른 적합한 방법들에 의해 형성될 수 있다. 일부 실시예에서, 상부 격리 구조물(220)은 실리콘 산화물을 포함한다. 일부 다른 실시예에서, 상부 격리 구조물(220)은 실리콘 옥시 질화물, 실리콘 질화물, Si, O, C 및/또는 H(예컨대, 실리콘 산화물, SiCOH 및 SiOC)를 포함하는 화합물들, 로우-κ 재료, 또는 유기 재료들(예컨대, 폴리머들)을 포함할 수 있다. 평탄화 작업은 화학 기계적 평탄화(chemical-mechanical planarization)(CMP) 공정을 포함할 수 있다.
게이트 영역에서의 도 19a의 사시도, 도 19b의 x 방향 단면도, 및 도 19c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 게이트 구조물(104)을 형성하도록 대체 게이트 공정이 수행된다. 희생 게이트 유전체 층(162) 및 희생 게이트 전극 층(164)이 제거되어, 제 1 및 제 2 반도체 층들(152, 154)을 노출시킨다. 상부 격리 구조물(220)은 희생 게이트 유전체 층(162) 및 희생 게이트 전극 층(164)의 제거 동안 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)을 보호한다. 희생 게이트 전극 층(164)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극 층(164)이 폴리실리콘이고 상부 격리 구조물(220)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에칭제는 희생 게이트 전극 층(164)을 선택적으로 제거하는 데 사용될 수 있다. 희생 게이트 전극 층(164)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 그 후, 희생 게이트 유전체 층(162)이 또한 제거된다. 따라서, 제 1 및 제 2 반도체 층들(152, 154)이 노출된다.
그 후, 제 2 반도체 층들(154) 및 클래딩 반도체 층(161)(도 14c 참조)은 제 1 반도체 층들(152)을 에칭하는 것보다 빠른 에칭 레이트로 제 2 반도체 층들(154) 및 클래딩 반도체 층(161)을 선택적으로 에칭할 수 있는 에칭제를 사용하여 제거되거나 에칭된다. 내부 스페이서들(128)은 제 2 반도체 층들(154) 및 클래딩 반도체 층(161)의 재료에 대한 에칭 선택도를 갖는 재료로 제조되므로, 내부 스페이서들(128)은 제 2 반도체 층들(154) 및 클래딩 반도체 층(161)을 에칭하는 데 사용되는 에칭제로부터 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108)을 보호한다.
게이트 구조물(104)은 그 후 게이트 스페이서들(134)과 내부 스페이서들(128) 사이에서 형성 및/또는 충전된다. 즉, 게이트 구조물(104)은 제 1 반도체 층들(152)을 에워싸며(또는 둘러싸거나 감싸며), 여기서 제 1 반도체 층들(152)은 반도체 트랜지스터 디바이스의 채널들이라고 지칭된다. 게이트 스페이서들(134)은 게이트 구조물(104)의 대향 측면들 상에 배치된다. 게이트 구조물(104)은 게이트 유전체 층(232) 및 게이트 전극(230)을 포함한다. 게이트 전극(230)은 하나 이상의 일함수 금속 층(들) 및 충전 금속을 포함한다. 게이트 유전체 층(232)은 컨포멀하게 형성될 수 있다. 즉, 게이트 유전체 층(232)은 하부 격리 구조물(160) 및 제 1 반도체 층들(152)과 접촉한다. 일부 실시예에서, 게이트 유전체 층(232)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 하프늄 알루미늄 산화물(HfAlO2), 하프늄 실리콘 산화물(HfSiO2), 알루미늄 산화물(Al2O3), 또는 다른 적합한 재료들과 같은 하이-k 재료(k는 7보다 큼)를 포함한다. 다양한 실시예에서, 게이트 유전체 층(232)은 ALD 공정 또는 다른 적합한 공정을 수행함으로써 형성될 수 있다.
게이트 전극(230)의 일함수 금속 층은 게이트 유전체 층(232) 상에 형성되며, 일함수 금속 층은 일부 실시예에서 제 1 반도체 층들(152)을 둘러싼다. 일함수 금속 층은 재료들, 예를 들어, 티타늄 질화물(TiN), 탄탈륨(TaN), 티타늄 알루미늄 실리콘(TiAlSi), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄(TiAl), 탄탈륨 알루미늄(TaAl), 또는 다른 적합한 재료들을 포함할 수 있다. 일부 실시예에서, 일함수 금속 층은 ALD 공정 또는 다른 적합한 공정을 수행함으로써 형성될 수 있다. 게이트 전극(230)의 충전 금속은 게이트 스페이서들(134) 사이에서 그리고 내부 스페이서들(128) 사이에서 남아 있는 공간을 충전한다. 즉, 일함수 금속 층(들)은 게이트 유전체 층(232)과 충전 금속 사이에서 이들과 접촉한다. 충전 금속은 텅스텐 또는 알루미늄과 같은 재료를 포함할 수 있다. 게이트 유전체 층(232) 및 게이트 전극(230)의 증착 후, CMP 공정과 같은 평탄화 공정은 게이트 유전체 층(232) 및 게이트 전극(230)의 과잉 부분들을 제거하도록 수행되어 게이트 구조물(104)을 형성할 수 있다.
일부 실시예에서, 계면 층(도시되지 않음)은 게이트 구조물(104)을 형성하기 전에 선택적으로 형성되어, 제 1 반도체 층들(152)의 노출된 표면들 및 반도체 기판 층(146)의 노출된 표면들을 둘러싼다. 다양한 실시예에서, 계면 층은 실리콘 산화물(SiO2) 또는 실리콘 옥시 질화물(SiON)과 같은 유전체 재료를 포함할 수 있고, 화학적 산화, 열적 산화, 원자 층 증착(ALD), 화학 기상 증착(CVD), 및/또는 다른 적합한 방법들에 의해 형성될 수 있다.
도 20의 사시도에 도시된 바와 같이, 일부 실시예에서, 전면 측 상호접속 구조물(114)이 게이트 구조물(104) 및 제 1 및 제 2 소스/드레인 에피택셜 구조물들(106, 108) 위에 형성된다. 전면 측 상호접속 구조물(114)은 전면 측 층간 유전체 층(112) 내에 배치되고 이로 둘러싸인 복수의 전면 측 금속 층들(116)을 포함할 수 있다. 전면 측 상호접속 구조물(114)은 반도체 트랜지스터 디바이스의 다양한 피처들 또는 구조물들(예컨대, 게이트 컨택트(110) 및/또는 다른 컨택트들)을 전기적으로 접속한다. 전면 측 금속 층들(116)은 비아들 또는 컨택트들과 같은 수직 상호접속물들, 및 금속 라인들과 같은 수평 상호접속물들을 포함한다. 다양한 상호접속 피처들은 구리, 텅스텐 및 실리사이드를 포함한 다양한 도전성 재료들을 구현할 수 있다. 일부 예에서, 다마신 공정은 구리 다중 층 상호접속 구조물을 형성하는 데 사용된다. 이어서, 캐리어 기판(240)은 전면 측 상호접속 구조물(114) 위에 형성된다. 예를 들어, 캐리어 기판(240)은 전면 측 상호접속 구조물(114)에 본딩된다. 일부 실시예에서, 캐리어 기판(240)은 사파이어(sapphire)이다. 일부 다른 실시예에서, 캐리어 기판(240)은 실리콘, 열가소성 폴리머, 산화물, 탄화물, 또는 다른 적합한 재료이다.
도 21의 사시도에 도시된 바와 같이, 일부 실시예에서, 공작물(workpiece)은 후면 측으로부터 제 1 희생 소스/드레인 컨택트(180) 및 반도체 기판 층(146)을 노출하기 위해 거꾸로 "뒤집어지고" 박형화된다(thinned). 벌크 기판(142), 절연체 기판 층(144), 및 하부 격리 구조물(160)의 적어도 상부 부분은 제거된다. 벌크 기판(142) 및 하부 격리 구조물(160)은 복수의 공정 작업들에서, 예를 들어, 먼저 벌크 기판(142)을 제거하는 작업과, 이에 후속하여 하부 격리 구조물(160)을 제거하는 작업에서 제거될 수 있다. 일부 실시예에서, 제거 공정들은, 예를 들어, CMP, HNA, 및/또는 TMAH 에칭을 사용하여 벌크 기판(142) 및 하부 격리 구조물(160)을 제거하는 것을 포함한다.
제 1 소스/드레인 영역에서의 도 22a의 사시도, 도 22b의 x 방향 단면도, 및 도 22c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 제 1 희생 소스/드레인 컨택트(180)가 제거되고, 하부의 제 1 소스/드레인 에피택셜 구조물(106)이 그의 후면 측으로부터 리세싱되어 제 1 소스/드레인 에피택셜 구조물(106)의 상부 부분 내로 리세싱되는 후면 측 소스/드레인 컨택트 트렌치(234)를 형성한다. 제 1 소스/드레인 에피택셜 구조물(106)은 주변의 유전체 재료들을 에칭하는 것보다 빠른 에칭 레이트로 제 1 소스/드레인 에피택셜 구조물(106)을 선택적으로 에칭할 수 있는 에칭제를 사용하여 리세싱되거나 에칭될 수 있다.
제 1 소스/드레인 영역에서의 도 23a의 사시도, 도 23b의 x 방향 단면도, 및 도 23c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 제 2 희생 소스/드레인 컨택트(236)는 후면 측 소스/드레인 컨택트 트렌치(234) 내에 충전된다. 일부 실시예에서, 제 2 희생 소스/드레인 컨택트(236)는, 후면 측 소스/드레인 컨택트 트렌치(234) 내에 실리콘 질화물과 같은 유전체 재료를 증착하고, 이어서 후속되는 평탄화 공정에 의해 과잉 부분들을 제거함으로써 형성되고, 따라서 제 2 희생 소스/드레인 컨택트(236)는 하부 격리 구조물(160) 및 반도체 기판 층(146)과 동일한 평면 상에 있을 수 있다.
제 2 소스/드레인 영역에서의 도 24a의 사시도, 도 24b의 x 방향 단면도, 및 도 24c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 반도체 기판 층(146)은 제 2 소스/드레인 에피택셜 구조물(108) 및 게이트 구조물(104) 위의 후면 측 캡핑 트렌치들(238)을 형성하도록 제거된다. 하부의 제 2 소스/드레인 에피택셜 구조물(108) 및 게이트 구조물(104)은 노출될 수 있다. 일부 실시예에서, 제 2 소스/드레인 에피택셜 구조물(108)은 리세싱된 후면 측으로부터 제 2 소스/드레인 에피택셜 구조물(108)의 상부 부분 내로 리세싱된다.
게이트 영역에서의 도 25a의 사시도, 도 25b의 x 방향 단면도, 및 도 25c의 y 방향 단면도, 및 제 2 소스/드레인 영역에서의 도 25d의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 후면 측 유전체 캡(126)은 후면 측 캡핑 트렌치들(238) 내에 형성된다(도 24a 참조). 후면 측 유전체 캡(126)은 제 2 소스/드레인 에피택셜 구조물(108) 및 게이트 구조물(104) 바로 위에 형성될 수 있다. 후면 측 유전체 캡(126)은, 예를 들어, 후면 측 캡핑 트렌치들(238) 내에 유전체 재료를 증착하는 증착 공정, 및 후속해서 후면 측 캡핑 트렌치들(238) 외부의 과잉 유전체 재료를 제거하는 CMP 공정에 의해 형성될 수 있다. 일부 실시예에서, 후면 측 유전체 캡(126)은 제 2 희생 소스/드레인 컨택트(236)와는 다른 유전체 재료, 예를 들어, 실리콘 산화물을 포함한다. 다른 적용 가능한 재료들은 SiO2, SiN, SiCN, SiOCN, Al2O3, AlON, ZrO2, HfO2, 또는 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 후면 측 유전체 캡(126)은 후면 측 유전체 캡(126)과 제 2 소스/드레인 에피택셜 구조물(108) 사이의 계면에서 볼록한 상단 표면(126s)을 갖는다.
제 1 소스/드레인 영역에서의 도 26a의 사시도, 도 26b의 x 방향 단면도, 및 도 26c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 후면 측 소스/드레인 컨택트(120)는 후면 측 소스/드레인 컨택트 트렌치(234)의 적어도 일부 내에 형성되어 제 2 희생 소스/드레인 컨택트(236)를 대체한다(도 23a 참조). 일부 실시예에서, 제 2 희생 소스/드레인 컨택트(236)의 외부 부분은 유전체 측벽 스페이서(118)로서 후면 측 소스/드레인 컨택트 트렌치(234)에 남아 있어 후면 측 유전체 캡(126)으로부터 후면 측 소스/드레인 컨택트(120)를 분리시킨다. 후면 측 소스/드레인 컨택트(120)는 제 1 소스/드레인 에피택셜 구조물(106)의 리세싱된 하단 표면(106b) 상에 도달하게 된다. 하단 표면(106b)은, 예를 들어, 도 22a 내지 도 22c에 도시된 바와 같이, 이전 단계들 동안 리세싱될 수 있다. 일부 실시예에서, 후면 측 소스/드레인 컨택트(120)를 형성하기 전에, 후면 측 금속 합금 층이 제 1 소스/드레인 에피택셜 구조물(106) 상에 형성될 수 있다. 후면 측 금속 합금 층은 자체 정렬된 살리사이드 공정(self-aligned salicide process)에 의해 형성된 실리사이드 층들일 수 있다. 후면 측 금속 합금 층은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 니켈 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 이들의 조합들, 또는 다른 적합한 재료들로부터 선택된 재료를 포함할 수 있다. 일부 실시예에서, 후면 측 금속 합금 층은 게르마늄을 포함할 수 있다. 일부 실시예에서, 후면 측 소스/드레인 컨택트(120)는 W, Co, Ru, Al, Cu, 또는 다른 적합한 재료들과 같은 금속으로 제조될 수 있다. 후면 측 소스/드레인 컨택트(120)의 증착 후, 화학 기계적 평탄화(CMP) 공정과 같은 평탄화 공정이 수행될 수 있다. 일부 실시예에서, 장벽 층은 후면 측 소스/드레인 컨택트(120)의 형성 전에 후면 측 소스/드레인 컨택트 트렌치(234) 내에 형성될 수 있다. 장벽 층은 TiN, TaN, 또는 이들의 조합들로 제조될 수 있다.
도 27a의 사시도 및 도 27b의 x 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 후면 측 전력 레일(122) 및 후면 측 상호접속 구조물(124)은 후면 측 소스/드레인 컨택트(120)에 전기적으로 연결되도록 형성된다.
도 28은 에어 스페이서 구조물들과 하이-κ 유전체 스페이서 구조물들로 인해 디바이스 밀도가 높은 다중 트랜지스터 디바이스들을 갖는 집적 칩을 형성하는 방법(2800)의 일부 실시예의 플로우 다이어그램을 도시한 것이다.
방법(2800)이 이하에서 일련의 동작들 또는 이벤트들로서 예시되고 기술되고 있지만, 그러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작들은 본원에 예시되고 및/또는 기술된 것 이외에도 다른 동작들 또는 이벤트들과는 상이한 순서로 및/또는 동시에 발생할 수 있다. 추가적으로, 본원의 하나 이상의 양태 또는 실시예를 구현하기 위해 예시된 모든 동작들이 요구되는 것은 아닐 수 있다. 또한, 본원에 묘사된 하나 이상의 동작은 하나 이상의 개별 동작들 및/또는 단계들로 수행될 수 있다.
동작(2802)에서, 적층된 제 1 및 제 2 반도체 층들의 복수의 핀 구조물들을 기판 상에 형성한다. 핀 구조물들 사이에 격리 구조물들을 형성한다(예컨대, 도 7 내지 도 12 참조). 도 7 내지 도 12는 동작(2802)에 대응하는 일부 실시예의 사시도들을 도시한 것이다.
동작(2804)에서, 핀 구조물들 위에 복수의 더미 게이트 구조물들을 형성한다. 도 13은 동작(2804)에 대응하는 일부 실시예의 사시도를 도시한 것이다.
동작(2806)에서, 더미 게이트 구조물의 대향 측면들로부터 더미 게이트 구조물들에 의해 덮이지 않은 핀 구조물들의 부분들을 에칭하고 제거한다. 제 2 반도체 층들을 제 1 반도체 층들로부터 수평으로 리세싱한다. 도 14a 내지 도 14c는 동작(2806)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
동작(2808)에서, 제 2 반도체 층들의 대향 단부들 상에 내부 스페이서들을 형성한다. 도 15a 및 도 15b는 동작(2808)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
동작(2810)에서, 기판 내에 제 1 더미 후면 측 컨택트를 형성한다. 도 16a 내지 도 16c는 동작(2810)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
동작(2812)에서, 리세싱된 핀 구조물의 대향 측면들 상에 제 1 및 제 2 소스/드레인 에피택셜 구조물들을 형성한다. 도 17a 내지 도 17d는 동작(2812)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
동작(2814)에서, 제 2 반도체 층들을 금속 게이트 구조물로 대체한다. 도 18a 내지 도 19c는 동작(2814)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
동작(2816)에서, 게이트 컨택트 및 전면 측 상호접속 구조물을 형성한다. 도 20은 동작(2816)에 대응하는 일부 실시예의 사시도를 도시한 것이다.
동작(2818)에서, 제 1 소스/드레인 에피택셜 구조물의 하단 표면을 리세싱한다. 도 21 내지 도 22c는 동작(2818)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
동작(2820)에서, 제 1 소스/드레인 에피택셜 구조물의 리세싱된 하단 표면에 도달하는 제 2 더미 후면 측 컨택트를 형성한다. 도 23a 내지 도 23c는 동작(2820)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
동작(2822)에서, 제 2 소스/드레인 에피택셜 구조물의 하단 표면을 리세싱한다. 도 24a 내지 도 24d는 동작(2822)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
동작(2824)에서, 제 2 소스/드레인 에피택셜 구조물의 하단 표면 상에 후면 측 유전체 캡을 형성한다. 도 25a 내지 도 25d는 동작(2824)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
동작(2826)에서, 제 1 소스/드레인 에피택셜 구조물의 하단 표면에 도달하는 후면 측 소스/드레인 컨택트를 형성한다. 도 26a 내지 도 26c는 동작(2826)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
동작(2828)에서, 후면 측 전력 레일 및 후면 측 상호접속 구조물을 형성한다. 도 27a 및 도 27b는 동작(2828)에 대응하는 일부 실시예의 다양한 도면들을 도시한 것이다.
따라서, 일부 실시예에서, 본 개시 내용은 반도체 트랜지스터 디바이스에 관한 것이다. 반도체 트랜지스터 디바이스는 채널 구조물 및 상기 채널 구조물을 감싸는 게이트 구조물을 포함한다. 반도체 트랜지스터 디바이스는 상기 채널 구조물의 대향 단부들 상에 배치된 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물, 및 상기 제 1 소스/드레인 에피택셜 구조물 아래에 배치된 후면 측 소스/드레인 컨택트를 더 포함한다. 상기 제 1 소스/드레인 에피택셜 구조물은 상기 후면 측 소스/드레인 컨택트와 접촉하는 오목한 하단 표면을 갖는다. 반도체 트랜지스터 디바이스는 상기 게이트 구조물 상에 배치된 게이트 컨택트를 더 포함한다.
다른 실시예에서, 본 개시 내용은 반도체 트랜지스터 디바이스에 관한 것이다. 반도체 트랜지스터 디바이스는 채널 구조물 및 상기 채널 구조물을 감싸는 게이트 구조물을 포함한다. 반도체 트랜지스터 디바이스는 상기 채널 구조물의 대향 단부들 상에 배치된 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물, 및 상기 제 1 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 제 1 소스/드레인 에피택셜 구조물과 접촉하는 후면 측 소스/드레인 컨택트를 더 포함한다. 반도체 트랜지스터 디바이스는 상기 게이트 구조물 상에 배치된 게이트 컨택트, 및 상기 제 2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물 아래에 배치되고 상기 제 2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물과 접촉하는 후면 측 유전체 캡을 더 포함한다.
또 다른 실시예에서, 본 개시 내용은 반도체 트랜지스터 디바이스를 제조하는 방법에 관한 것이다. 방법은 제 1 반도체 층들 및 제 2 반도체 층들을 교대로 적층함으로써 기판 위에 핀 구조물을 형성하는 단계 및 상기 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계를 포함한다. 방법은 상기 더미 게이트 구조물에 의해 덮여 있지 않은 상기 핀 구조물의 일부를 제거하는 단계 및 상기 제 1 반도체 층들의 나머지 부분들의 대향 측면들 상에 내부 스페이서들을 형성하는 단계를 더 포함한다. 방법은 상기 핀 구조물의 대항 단부들 상에 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물을 형성하는 단계를 더 포함한다. 방법은 상기 더미 게이트 구조물 및 상기 제 1 반도체 층들을 금속 게이트 구조물로 대체하는 단계를 더 포함한다. 방법은 상기 기판을 제거하고 후면 측 캡핑 트렌치를 형성하여, 상기 금속 게이트 구조물의 하단 표면들 및 상기 제 2 소스/드레인 에피택셜 구조물의 하단 표면을 노출시키는 단계를 더 포함한다. 상기 제 2 소스/드레인 에피택셜 구조물의 하단 표면은 리세싱된다. 방법은 상기 후면 측 캡핑 트렌치 내에 후면 측 유전체 캡을 형성하는 단계 및 상기 제 1 소스/드레인 에피택셜 구조물 아래에 있고 상기 제 1 소스/드레인 에피택셜 구조물과 접촉하는 후면 측 소스/드레인 컨택트를 형성하는 단계를 더 포함한다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
실시예 1. 반도체 트랜지스터 디바이스에 있어서,
채널 구조물;
상기 채널 구조물을 감싸는 게이트 구조물;
상기 채널 구조물의 대향 단부들 상에 배치된 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물;
상기 게이트 구조물 상에 배치된 게이트 컨택트; 및
상기 제 1 소스/드레인 에피택셜 구조물 아래에 배치된 후면 측(back-side) 소스/드레인 컨택트를 포함하고,
상기 제 1 소스/드레인 에피택셜 구조물은 상기 후면 측 소스/드레인 컨택트와 접촉하는 오목한 하단 표면을 갖는 것인, 반도체 트랜지스터 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제 2 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 제 2 소스/드레인 에피택셜 구조물과 직접 접촉하는 후면 측 유전체 캡을 더 포함하는, 반도체 트랜지스터 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제 2 소스/드레인 에피택셜 구조물은 상기 후면 측 유전체 캡과 접촉하는 오목한 하단 표면을 갖는 것인, 반도체 트랜지스터 디바이스.
실시예 4. 실시예 2에 있어서,
상기 후면 측 유전체 캡은 상기 게이트 구조물 아래로 연장되는 것인, 반도체 트랜지스터 디바이스.
실시예 5. 실시예 4에 있어서,
상기 후면 측 유전체 캡은 상기 게이트 구조물과 직접 접촉하는 것인, 반도체 트랜지스터 디바이스.
실시예 6. 실시예 2에 있어서,
상기 게이트 구조물, 상기 제 1 소스/드레인 에피택셜 구조물, 및 상기 제 2 소스/드레인 에피택셜 구조물을 둘러싸는 중간 격리 구조물을 더 포함하는, 반도체 트랜지스터 디바이스.
실시예 7. 실시예 6에 있어서,
상기 중간 격리 구조물 아래에 배치되고 상기 후면 측 유전체 캡을 둘러싸는 하부 격리 구조물을 더 포함하는, 반도체 트랜지스터 디바이스.
실시예 8. 실시예 1에 있어서,
상기 후면 측 소스/드레인 컨택트의 측벽을 따라 배치된 유전체 측벽 스페이서를 더 포함하는, 반도체 트랜지스터 디바이스.
실시예 9. 실시예 1에 있어서,
상기 제 1 소스/드레인 에피택셜 구조물 및 상기 제 2 소스/드레인 에피택셜 구조물로부터 상기 게이트 구조물을 분리하는 내부 스페이서를 더 포함하는, 반도체 트랜지스터 디바이스.
실시예 10. 실시예 1에 있어서,
상기 채널 구조물은 반도체 나노와이어들의 스택을 포함하는 것인, 반도체 트랜지스터 디바이스.
실시예 11. 반도체 트랜지스터 디바이스에 있어서,
채널 구조물;
상기 채널 구조물을 감싸는 게이트 구조물;
상기 채널 구조물의 대향 단부들 상에 배치된 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물;
상기 게이트 구조물 상에 배치된 게이트 컨택트;
상기 제 1 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 제 1 소스/드레인 에피택셜 구조물과 접촉하는 후면 측 소스/드레인 컨택트; 및
상기 제 2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물 아래에 배치되고 상기 제 2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물과 접촉하는 후면 측 유전체 캡
을 포함하는, 반도체 트랜지스터 디바이스.
실시예 12. 실시예 11에 있어서,
상기 제 2 소스/드레인 에피택셜 구조물은 상기 게이트 구조물의 하단 표면보다 높게 위치하는 하단 표면을 갖는 것인, 반도체 트랜지스터 디바이스.
실시예 13. 실시예 11에 있어서,
상기 후면 측 소스/드레인 컨택트는 상기 게이트 구조물의 하단 표면보다 높게 위치하는 상단 표면을 갖는 것인, 반도체 트랜지스터 디바이스.
실시예 14. 실시예 11에 있어서,
상기 후면 측 소스/드레인 컨택트와 상기 후면 측 유전체 캡 사이에 배치되는 유전체 측벽 스페이서를 더 포함하는, 반도체 트랜지스터 디바이스.
실시예 15. 실시예 11에 있어서,
상기 게이트 구조물은:
게이트 전극; 및
상기 게이트 전극과 상기 채널 구조물 사이의 게이트 유전체
를 포함하는 것인, 반도체 트랜지스터 디바이스.
실시예 16. 실시예 11에 있어서,
상기 채널 구조물은 반도체 나노와이어들의 스택을 포함하는 것인, 반도체 트랜지스터 디바이스.
실시예 17. 실시예 11에 있어서,
상기 제 1 소스/드레인 에피택셜 구조물 및 상기 제 2 소스/드레인 에피택셜 구조물로부터 상기 게이트 구조물을 분리하는 내부 스페이서를 더 포함하는, 반도체 트랜지스터 디바이스.
실시예 18. 실시예 11에 있어서,
상기 후면 측 유전체 캡은 SiO2, SiN, SiCN, SiOCN, Al2O3, AlON, ZrO2, HfO2, 또는 이들의 조합들을 포함하는 것인, 반도체 트랜지스터 디바이스.
실시예 19. 반도체 트랜지스터 디바이스를 형성하는 방법에 있어서,
제 1 반도체 층들 및 제 2 반도체 층들을 교대로 적층함으로써 기판 위에 핀 구조물을 형성하는 단계;
상기 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계;
상기 더미 게이트 구조물에 의해 덮여 있지 않은 핀 구조물의 일부를 제거하는 단계;
상기 제 1 반도체 층들의 나머지 부분들의 대향측들 상에 내부 스페이서들을 형성하는 단계;
상기 핀 구조물의 대향 단부들 상에 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물을 형성하는 단계;
상기 더미 게이트 구조물 및 상기 제 1 반도체 층들을 금속 게이트 구조물로 대체하는 단계;
상기 기판을 제거하고 후면 측 캡핑 트렌치를 형성하여, 상기 금속 게이트 구조물의 하단 표면들 및 상기 제 2 소스/드레인 에피택셜 구조물의 하단 표면을 노출시키는 단계 ― 상기 제 2 소스/드레인 에피택셜 구조물의 하단 표면은 리세싱됨 ―;
상기 후면 측 캡핑 트렌치 내에 후면 측 유전체 캡을 형성하는 단계; 및
상기 제 1 소스/드레인 에피택셜 구조물 아래에, 상기 제 1 소스/드레인 에피택셜 구조물과 접촉하는 후면 측 소스/드레인 컨택트를 형성하는 단계
를 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
실시예 20. 실시예 19에 있어서,
상기 후면 측 소스/드레인 컨택트를 형성하는 단계는:
상기 내부 스페이서들을 형성한 후, 후면 측 컨택트 트렌치를 형성하는 단계;
상기 후면 측 컨택트 트렌치를 희생 반도체 재료로 충전하는 단계;
상기 후면 측 캡핑 트렌치를 형성하기 전에, 상기 희생 반도체 재료를 제거하고 측벽 스페이서 유전체 재료로 대체하는 단계;
상기 측벽 스페이서 유전체 재료의 적어도 일부를 제거하는 단계; 및
상기 후면 측 유전체 캡을 형성한 후, 상기 후면 측 소스/드레인 컨택트로 대체하는 단계
를 포함하는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 트랜지스터 디바이스에 있어서,
    채널 구조물;
    상기 채널 구조물을 감싸는 게이트 구조물;
    상기 채널 구조물의 대향 단부들 상에 배치된 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물;
    상기 게이트 구조물 상에 배치된 게이트 컨택트; 및
    상기 제 1 소스/드레인 에피택셜 구조물 아래에 배치된 후면 측(back-side) 소스/드레인 컨택트를 포함하고,
    상기 제 1 소스/드레인 에피택셜 구조물은 상기 후면 측 소스/드레인 컨택트와 접촉하는 오목한 하단 표면을 갖는 것인, 반도체 트랜지스터 디바이스.
  2. 청구항 1에 있어서,
    상기 제 2 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 제 2 소스/드레인 에피택셜 구조물과 직접 접촉하는 후면 측 유전체 캡을 더 포함하는, 반도체 트랜지스터 디바이스.
  3. 청구항 2에 있어서,
    상기 제 2 소스/드레인 에피택셜 구조물은 상기 후면 측 유전체 캡과 접촉하는 오목한 하단 표면을 갖는 것인, 반도체 트랜지스터 디바이스.
  4. 청구항 2에 있어서,
    상기 후면 측 유전체 캡은 상기 게이트 구조물 아래로 연장되는 것인, 반도체 트랜지스터 디바이스.
  5. 청구항 2에 있어서,
    상기 게이트 구조물, 상기 제 1 소스/드레인 에피택셜 구조물, 및 상기 제 2 소스/드레인 에피택셜 구조물을 둘러싸는 중간 격리 구조물을 더 포함하는, 반도체 트랜지스터 디바이스.
  6. 청구항 1에 있어서,
    상기 후면 측 소스/드레인 컨택트의 측벽을 따라 배치된 유전체 측벽 스페이서를 더 포함하는, 반도체 트랜지스터 디바이스.
  7. 청구항 1에 있어서,
    상기 제 1 소스/드레인 에피택셜 구조물 및 상기 제 2 소스/드레인 에피택셜 구조물로부터 상기 게이트 구조물을 분리하는 내부 스페이서를 더 포함하는, 반도체 트랜지스터 디바이스.
  8. 청구항 1에 있어서,
    상기 채널 구조물은 반도체 나노와이어들의 스택을 포함하는 것인, 반도체 트랜지스터 디바이스.
  9. 반도체 트랜지스터 디바이스에 있어서,
    채널 구조물;
    상기 채널 구조물을 감싸는 게이트 구조물;
    상기 채널 구조물의 대향 단부들 상에 배치된 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물;
    상기 게이트 구조물 상에 배치된 게이트 컨택트;
    상기 제 1 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 제 1 소스/드레인 에피택셜 구조물과 접촉하는 후면 측 소스/드레인 컨택트; 및
    상기 제 2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물 아래에 배치되고 상기 제 2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물과 접촉하는 후면 측 유전체 캡
    을 포함하는, 반도체 트랜지스터 디바이스.
  10. 반도체 트랜지스터 디바이스를 형성하는 방법에 있어서,
    제 1 반도체 층들 및 제 2 반도체 층들을 교대로 적층함으로써 기판 위에 핀 구조물을 형성하는 단계;
    상기 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물에 의해 덮여 있지 않은 핀 구조물의 일부를 제거하는 단계;
    상기 제 1 반도체 층들의 나머지 부분들의 대향측들 상에 내부 스페이서들을 형성하는 단계;
    상기 핀 구조물의 대향 단부들 상에 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물을 형성하는 단계;
    상기 더미 게이트 구조물 및 상기 제 1 반도체 층들을 금속 게이트 구조물로 대체하는 단계;
    상기 기판을 제거하고 후면 측 캡핑 트렌치를 형성하여, 상기 금속 게이트 구조물의 하단 표면들 및 상기 제 2 소스/드레인 에피택셜 구조물의 하단 표면을 노출시키는 단계 ― 상기 제 2 소스/드레인 에피택셜 구조물의 하단 표면은 리세싱됨 ―;
    상기 후면 측 캡핑 트렌치 내에 후면 측 유전체 캡을 형성하는 단계; 및
    상기 제 1 소스/드레인 에피택셜 구조물 아래에, 상기 제 1 소스/드레인 에피택셜 구조물과 접촉하는 후면 측 소스/드레인 컨택트를 형성하는 단계
    를 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
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US17/034,347 2020-09-28

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