TW201715724A - 半導體裝置 - Google Patents

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Abstract

本發明提供如下的一種半導體裝置。鰭型圖案包含在鰭型圖案的上部部分中的第一氧化區域與第二氧化區域。鰭型圖案在第一方向上延伸。第一奈米線在第一方向上延伸且與鰭型圖案間隔開。閘電極環繞第一奈米線的周邊，在與第一方向相交的第二方向上延伸。閘電極安置於鰭型圖案的區域上。所述區域定位於第一氧化區域與第二氧化區域之間。第一源極/汲極安置於第一氧化區域上且與第一奈米線的末端部分連接。

Description

半導體裝置
本發明概念是關於半導體裝置及其製造方法。
已提議多閘極電晶體（multigate transistor），以整合較多電晶體而不降低其效能。多閘極電晶體包含三維通道。多閘極電晶體的電流控制能力可增大而不增大其閘極長度。此外，可抑制短通道效應（short channel effect；SCE）。
根據本發明概念的例示性實施例，提供如下的一種半導體裝置。鰭型圖案包含在鰭型圖案的上部部分中的第一氧化區域與第二氧化區域。鰭型圖案在第一方向上延伸。第一奈米線在第一方向上延伸且與鰭型圖案間隔開。閘電極環繞第一奈米線的周邊，在與第一方向相交的第二方向上延伸。閘電極安置於鰭型圖案的區域上。所述區域定位於第一氧化區域與第二氧化區域之間。第一源極/汲極安置於第一氧化區域上且與第一奈米線的末端部分連接。
根據本發明概念的一例示性實施例，提供如下的一種半導體裝置。基板具有氧化區域。第一奈米線及第二奈米線與基板間隔開，在第一方向上延伸，且在第一方向上與彼此間隔開。第一閘電極環繞第一奈米線的周邊，在與第一方向相交的第二方向上延伸。第二閘電極環繞第二奈米線的周邊，在第二方向上延伸。第一閘極間隙壁及第二閘極間隙壁分別安置於第一閘電極及第二閘電極的側壁上。溝槽安置於第一閘電極與第二閘電極之間。溝槽由第一閘極間隙壁及第二閘極間隙壁及基板的氧化區域界定。氧化區域界定溝槽的底部表面而不與第一閘電極及第二閘電極的至少一部分重疊。源極/汲極安置於氧化區域上，填充溝槽。
根據本發明概念的例示性實施例，提供如下的一種半導體裝置。基板具有彼此間隔開的第一凹部及第二凹部。第一氧化區域及第二氧化區域填充第一凹部及第二凹部。奈米線安置於基板上且與基板間隔開。閘電極環繞奈米線。閘電極安置於第一氧化區域及第二氧化區域之間。源極及汲極分別與第一氧化區域及第二氧化區域重疊。
根據本發明概念的例示性實施例，提供如下的一種半導體裝置。第一奈米線與基板間隔開，在第一方向上延伸。閘電極環繞第一奈米線的周邊，在與第一方向相交的第二方向上延伸。源極/汲極安置於閘電極的至少一個側上且與第一奈米線連接。接觸件形成於源極/汲極中且在第一方向上與第一奈米線重疊。蝕刻終止層插入於接觸件與基板之間。
根據本發明概念的例示性實施例，提供如下的一種製造半導體裝置的方法。在基板上形成在第一方向上延伸的鰭型結構。鰭型結構具有鰭型圖案、預奈米線、第一半導體圖案及第二半導體圖案。第一半導體圖案及第二半導體圖案垂直堆疊在鰭型圖案上，且預奈米線插入於第一半導體圖案與第二半導體圖案之間。將虛設閘電極形成在鰭型結構上，虛設閘電極與鰭型結構相交且在與第一方向相交的第二方向上延伸。將第一間隙壁形成在虛設閘電極的側壁上。虛設閘電極及第一間隙壁與鰭型圖案的第一部分重疊。移除不與虛設閘電極及第一間隙壁重疊的鰭型結構的第一半導體圖案及第二半導體圖案，以暴露鰭型圖案的第二部分且形成由預奈米線圖案化的奈米線。將氧化區域形成於鰭型圖案的第二部分的上部部分中。
根據本發明概念的例示性實施例，提供如下的一種製造半導體裝置的方法。形成自基板突出且在第一方向上延伸的鰭型圖案。形成與鰭型圖案的上部表面間隔開且在第一方向上延伸的奈米線。將蝕刻終止層形成於鰭型圖案的上部區域中。將源極/汲極形成在蝕刻終止層及奈米線上。自奈米線磊晶生長源極/汲極。藉由使用蝕刻製程在源極/汲極中形成接觸孔直到暴露蝕刻終止層為止。將接觸件形成於接觸孔中。
下文將參考附圖詳細描述本發明概念的例示性實施例。然而，本發明概念可以不同形式體現且不應解釋為限於本文中所闡述的實施例。在圖式中，為了清晰起見，可誇示層以及區域的厚度。亦應瞭解，當稱元件「在」另一元件或基板「上」時，其可直接在另一元件或基板上，或亦可存在介入層。亦將理解，當稱元件「耦接至」或「連接至」另一元件時，其可直接耦接至或連接至所述另一元件，或亦可存在介入元件。在本說明書及圖式中，類似圖式元件符號可指類似元件。
下文中，將參看圖1至圖5解釋根據實施例的半導體裝置。
圖1為根據例示性實施例的半導體裝置的透視圖，且圖2為沿著圖1的線A-A獲取的橫截面圖。圖3為沿著圖1的線B-B獲取的橫截面圖，且圖4為沿著圖1的線C-C獲取的橫截面圖。圖5僅繪示圖4的閘極間隙壁。為解釋的方便起見，圖1省略對圖2的層間絕緣層180的繪示。
參看圖1至圖5，根據例示性實施例的半導體裝置1可包含鰭型圖案110、第一奈米線120、閘電極130、閘極間隙壁140、源極/汲極150或接觸件190。
舉例而言，基板100可為塊體矽或絕緣體上矽（SOI）。或者，基板100可為矽基板，或可包含其他物質，諸如矽鍺、銻化銦、碲化鉛化合物、砷化銦、磷化銦、砷化鎵或銻化鎵。或者，基板100可為上面形成有磊晶層的基底基板。
鰭型圖案110可自基板100突出。場絕緣層105可至少部分地覆蓋鰭型圖案110的側壁。鰭型圖案110可由場絕緣層105界定。場絕緣層105可包含（例如）氧化物、氮化物、氮氧化物或其組合中的至少一者。
如圖1中所繪示，鰭型圖案110的側壁可完全由場絕緣層105環繞，但應注意，此僅出於說明性目的，且例示性實施例不限於此。
鰭型圖案110可在第一方向X上伸長。舉例而言，鰭型圖案110可包含在第一方向X上延伸的較長側及在第二方向Y上延伸的較短側。
可藉由部分蝕刻基板100而形成鰭型圖案110。或者，鰭型圖案110可包含在基板100上生長的磊晶層。舉例而言，鰭型圖案110可包含元素半導體材料，諸如矽或鍺。另外，鰭型圖案110可包含化合物半導體，諸如IV-IV族化合物半導體或III-V族化合物半導體。
舉例而言，在IV-IV族化合物半導體中，鰭型圖案110可為二元化合物或三元化合物，包含例如碳（C）、矽（Si）、鍺（Ge）及錫（Sn）中的至少兩者或多於兩者，或摻雜有IV族元素的上述二元或三元化合物。
舉例而言，在III-V族化合物半導體中，鰭型圖案110可為二元化合物、三元化合物或四元化合物，其形成為可為鋁（Al）、鎵（Ga）及銦（In）中的至少一者的III族元素與可為磷（P）、砷（As）及銻（Sb）中的至少一者的V族元素組合。
在以下描述中，假定鰭型圖案110可包含矽。
氧化區域115可形成於鰭型圖案110上。氧化區域115可形成於基板100內及基板100的鰭型圖案110的上部表面上。舉例而言，可形成氧化區域115以填充形成於基板100內的凹部。氧化區域115可包含氧化層。舉例而言，氧化區域115可包含氧化矽（SiO2 ）。
氧化區域115可與將在下文中解釋的源極/汲極150重疊。氧化區域115可與源極/汲極150的下部表面直接接觸。氧化區域115可防止穿過基板100的上部表面在閘電極130上方的源極/汲極150與另一源極/汲極150之間產生寄生平面電晶體。氧化區域115可與將在下文中解釋的閘極間隙壁140重疊。氧化區域115可與閘極間隙壁140的下部表面直接接觸。舉例而言，氧化區域115可與將在下文中解釋的內部間隙壁142的下部表面直接接觸。
氧化區域115可為凹入形狀。因此，並非具有均一的深度，氧化區域115可具有在源極/汲極的中心處的最大深度W1，及隨著在第一方向X上與源極/汲極150的外周邊的中心的距離增大而逐漸減小的深度W2、W3。氧化區域115的凹入形狀的產生可歸因於在電漿氧化製程或離子植入製程中氧的分佈。
第一奈米線120可形成於基板100上，且與基板100隔開。第一奈米線120可在第一方向X上延伸。
第一奈米線120可形成於鰭型圖案110上，且與鰭型圖案110隔開。第一奈米線120可與鰭型圖案110重疊。第一奈米線120可形成於鰭型圖案110上，而非形成於場絕緣層105上。
如圖3中所繪示，在第二方向Y上第一奈米線120的寬度可與在第二方向Y上鰭型圖案110的寬度相同，但應注意，此假定僅為解釋的方便起見且例示性實施例不限於此。另外，儘管繪示第一奈米線120具有正方形橫截面，但例示性實施例不限於此。第一奈米線120的拐角可藉由諸如修整之製程而變圓。
第一奈米線120可用作電晶體的通道區域。第一奈米線120可取決於半導體裝置1是p型金屬氧化物半導體（PMOS）還是n型金屬氧化物半導體（NMOS）而變化，但本發明概念不限於此。
另外，第一奈米線120可包含與鰭型圖案110的材料相同的材料，或包含不同於鰭型圖案110的材料的材料。然而，為解釋的方便起見，將在本文中假定半導體裝置的第一奈米線120可包含矽。
閘電極130可形成於場絕緣層105及鰭型圖案110上。閘電極130可在第二方向Y上延伸。
閘電極130可經形成以便環繞與鰭型圖案110的上部表面隔開的第一奈米線120的周邊。閘電極130亦可形成於界定於第一奈米線120與鰭型圖案110之間的間隔中。
閘電極130可包含導電材料。如所繪示，閘電極130可為單個層，但不限於此。舉例而言，閘電極130可包含調整功函數的功函數導電層，及填充由用於功函數調整的功函數導電層形成的間隔的填充導電層。
舉例而言，閘電極130可包含TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W及Al中的至少一者。或者，閘電極130可各自由非金屬元素（諸如，Si或SiGe）形成。舉例而言，上文所描述的閘電極130可藉由替換製程形成，但本發明概念不限於此。
閘極間隙壁140可形成於在第二方向Y上延伸的閘電極130的兩個側壁上。閘極間隙壁140可形成於第一奈米線120的面朝彼此的兩側上。閘極間隙壁140可各自包含通孔140h。
第一奈米線120可穿過閘極間隙壁140。第一奈米線120可穿過通孔140h。閘極間隙壁140可與第一奈米線120的側的一部分的周邊完全接觸。
當由閘電極130環繞的第一奈米線120的拐角藉由諸如修整的製程變圓時，與閘極間隙壁140接觸的第一奈米線120的所述側的所述部分可具有不同於由閘電極130環繞的第一奈米線120的橫截面的橫截面。
閘極間隙壁140可包含外部間隙壁141及內部間隙壁142。外部間隙壁141可與內部間隙壁142直接接觸。內部間隙壁142可安置於鰭型圖案110的上部表面與第一奈米線120之間，且與鰭型圖案110的上部表面進行表面接觸。在YZ橫截面上，內部間隙壁142可由氧化區域115、第一奈米線120及外部間隙壁141環繞。
閘極間隙壁140的通孔140h可由外部間隙壁141及內部間隙壁142界定。第一奈米線120的端部可與外部間隙壁141及內部間隙壁142接觸。
參看圖5，通孔140h可包含在第二方向Y上面朝彼此的第一側140h-1，以及在第三方向Z上面朝彼此的第二側140h-2。通孔140h的第二側140h-2可與通孔140h的面朝彼此的第一側140h-1連接。
在根據實施例的半導體裝置中，通孔140h的第二側140h-2中的至少一者可由內部間隙壁142界定。然而，通孔140h的第一側140h-1可由外部間隙壁141界定。
舉例而言，通孔140h可包含由外部間隙壁141界定的三個側140h-1、140h-2及由內部間隙壁142界定的一個側140h-2。
本文中，通孔140h的第一側140h-1可由外部間隙壁141界定。另外，通孔140h的第二側140h-2中的一者可由外部間隙壁141界定，但通孔140h的另一第二側140h-2可由內部間隙壁142界定。
外部間隙壁141及內部間隙壁142可包含不同於彼此的材料。當包含於外部間隙壁141中的材料具有第一介電常數且包含於內部間隙壁142中的材料具有第二介電常數時，所述第一介電常數及第二介電常數可彼此不同。
包含於外部間隙壁141中的材料可具有大於包含於內部間隙壁142中的材料的介電常數。有可能藉由使第二介電常數低於第一介電常數而減小閘電極130與源極/汲極150之間的邊緣電容。
舉例而言，外部間隙壁141可包含氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）、氮碳氧化矽（SiOCN）及其組合中的至少一者。舉例而言，內部間隙壁142可包含低k介電材料、氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）、氮碳氧化矽（SiOCN）及其組合中的至少一者。低k介電材料可為具有低於氧化矽的介電常數的介電常數的材料。
閘極間隙壁140可包含第一區域140a及第二區域140b。閘極間隙壁的第二區域140b可相對於在中部的閘極間隙壁的第一區域140a在第二方向Y上安置於兩側上。
閘極間隙壁的第一區域140a可為第一奈米線120穿過的區域。閘極間隙壁的第二區域140b可為第一奈米線120無需穿過的區域。舉例而言，閘極間隙壁140的通孔140h可包含於閘極間隙壁的第一區域140a中。
閘極間隙壁的第二區域140b可僅包含外部間隙壁141。同時，閘極間隙壁的第一區域140a可包含鰭型圖案110的外部間隙壁141及內部間隙壁142。閘極間隙壁的第一區域140a可包含上部部分140a-1及下部部分140a-2。
舉例而言，閘極間隙壁的第一區域140a的上部部分140a-1可包含外部間隙壁141的一部分，且閘極間隙壁的第一區域140a的下部部分140a-2可包含內部間隙壁142。舉例而言，閘極間隙壁的第一區域的下部部分140a-2可僅包含內部間隙壁142。
自基板100的上部表面至閘極間隙壁的第一區域140a的上部部分140a-1的高度大於自基板100的上部表面至閘極間隙壁的第一區域140a的下部部分140a-2的高度。
通孔140h的第二側140h-2中的至少一者可由閘極間隙壁（亦即，內部間隙壁142）的第二區域的下部部分140a-2界定。然而，通孔140h的第一側140h-1可由閘極間隙壁（亦即，外部間隙壁141）的第一區域的上部部分140a-1界定。
閘極間隙壁的第一區域的下部部分140a-2可與閘極間隙壁的第二區域140b直接接觸。另外，閘極間隙壁的第二區域140b及閘極間隙壁的第一區域的上部部分140a-1包含於外部間隙壁141中。因此，閘極間隙壁的第二區域140b及閘極間隙壁的第一區域的上部部分140a-1可為一體式結構。
第一奈米線120的最上部分可與外部間隙壁141接觸，例如在閘極間隙壁140與第一奈米線120之間的重疊部分處。換言之，第一奈米線120的最上部分可與閘極間隙壁的第一部分的上部部分140a-1接觸。
因此，在閘極間隙壁的第一區域140a處，第一奈米線120的最下部分可與閘極間隙壁的第一區域的下部部分140a-2接觸，且第一奈米線120的最上部分可與閘極間隙壁的第一區域的上部部分140a-1接觸。
舉例而言，在閘極間隙壁的第一區域140a處，第一奈米線120的最下部分可與內部間隙壁142接觸，且第一奈米線120的最上部分可與外部間隙壁141接觸。
閘極絕緣層147可形成於第一奈米線120與閘電極130之間。另外，閘極絕緣層147可形成於場絕緣層105與閘電極130之間、鰭型圖案110與閘電極130之間、以及閘極間隙壁140與閘電極130之間。
舉例而言，閘極絕緣層147可包含界面層146及高k絕緣層145，但不限於此。舉例而言，取決於用於第一奈米線120的材料，可省略閘極絕緣層147的界面層146。
由於界面層146可形成於第一奈米線120的周邊上，因此界面層146可形成於第一奈米線120與閘電極130之間以及鰭型圖案110與閘電極130之間。同時，高k絕緣層145可形成於第一奈米線120與閘電極130之間、鰭型圖案110與閘電極130之間、場絕緣層105與閘電極130之間、以及閘極間隙壁140與閘電極130之間。
閘極絕緣層147可沿著第一奈米線120的周邊形成。閘極絕緣層147可沿著場絕緣層105的上部表面及鰭型圖案110的上部表面形成。另外，閘極絕緣層147可沿著閘極間隙壁140的側壁形成。舉例而言，閘極絕緣層147可沿著外部間隙壁141及內部間隙壁142的側壁形成。
當第一奈米線120包含矽時，界面層146可包含氧化矽層。此時，界面層146可形成於第一奈米線120的周邊及鰭型圖案110的上部表面上，但無需沿著閘極間隙壁140的側壁形成。
高k絕緣層145可包含介電常數高於氧化矽層的高k介電材料。舉例而言，高k介電材料可包含氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物及鈮酸鉛鋅中的至少一者，但本發明概念不限於此。
如上文所描述，當省略界面層146時，高k絕緣層145可不僅包含高k介電材料，而且還包含氧化矽層、氮氧化矽層或氮化矽層。
參看圖1及圖2，第一奈米線120可向第一方向X突出，超出形成於閘電極130的側壁上的閘極絕緣層147（亦即，高k絕緣層145）。如所描述，第一奈米線120的突出端部可經由通孔140h穿過閘極間隙壁140。
源極/汲極150可形成於閘電極130的兩側上。源極/汲極150可形成於鰭型圖案110上。源極/汲極150可包含形成於鰭型圖案110的上部表面上的磊晶層。
源極/汲極150的外周界可呈各種形狀。舉例而言，源極/汲極150的外周界可為菱形、圓形、矩形及八邊形形狀中的至少一者。圖1舉例繪示菱形形狀（或五邊形或六邊形形狀）。
源極/汲極150可與用作通道區域的第一奈米線120直接連接。舉例而言，源極/汲極150可與穿過閘極間隙壁140的通孔140h的第一奈米線120直接連接。
然而，源極/汲極150無需與閘極絕緣層147直接接觸。閘極間隙壁140可位於源極/汲極150與閘極絕緣層147之間。舉例而言，內部間隙壁142的一個側壁可與閘極絕緣層147接觸，而內部間隙壁142的另一側壁可與源極/汲極150接觸，在所述情況下，源極/汲極150及閘極絕緣層147無需在第一奈米線120與基板100之間彼此接觸。另外，由於外部間隙壁141與第一奈米線120的最上部分接觸，因此源極/汲極150及閘極絕緣層147無需在第一奈米線120上方彼此接觸。
層間絕緣層180可形成於源極/汲極150上。層間絕緣層180可包含低k介電材料、氧化物、氮化物及氮氧化物中的至少一者。舉例而言，低k介電材料可包含可流動氧化物（flowable oxide；FOX）、Tonen SilaZen（TOSZ）、未經摻雜矽石玻璃（undoped silica glass；USG）、硼矽玻璃（borosilica glass；BSG）、磷矽玻璃（phosphosilica glass；PSG）、硼磷矽玻璃（borophosphosilica glass；BPSG）、電漿增強四乙基正矽酸鹽（PETEOS）、氟矽酸鹽玻璃（fluoride silicate glass；FSG）、高密度電漿（high density plasma；HDP）氧化物、電漿增強氧化物（plasma enhanced oxide；PEOX）、可流動CVD（FCVD）氧化物或其組合。
接觸件190可形成於層間絕緣層180及源極/汲極150中。接觸件190可穿過層間絕緣層180。接觸件190可形成於源極/汲極150中。舉例而言，接觸件190的側表面可與層間絕緣層180及源極/汲極150接觸，且接觸件190的下部表面可與源極/汲極150接觸。
接觸件190的下部表面可低於第一奈米線120的下部表面。將接觸件190的下部表面形成為低於第一奈米線120的下部表面可增強半導體裝置1的效能，這是因為其縮短形成於第一奈米線120與接觸件190之間的電路徑。
接觸件190可包含導電材料。舉例而言，接觸件190可包含多晶矽、金屬矽化物化合物、導電金屬氮化物及金屬中的至少一者，但不限於此。
根據實施例的半導體裝置1具有在源極/汲極150與基板100之間的界面處的氧化區域115。因此，基板100及源極/汲極150由於氧化區域115的存在而彼此隔離。源極/汲極150可形成於閘電極130的兩側上且經由第一奈米線120彼此連接。然而，源極/汲極150可能另外穿過基板100的上部表面形成寄生平面電晶體。因此，寄生平面電晶體結構可能添加至原本的電晶體結構，其將使得半導體裝置具有不同於所要的電晶體效能的效能。根據實施例的半導體裝置1可藉由在基板100上形成氧化區域115而防止形成寄生平面電晶體結構的可能性，氧化區域115將使源極/汲極150與基板100電隔離。
下文中，將參看圖1及圖6至圖8解釋根據另一實施例的半導體裝置。為解釋的方便起見，將主要在下文中解釋上文中未參看圖1至圖5解釋的差異。
圖6至圖8為經提供以解釋根據例示性實施例的半導體裝置的視圖。
為了引用，圖6為沿著圖1的線A-A獲取的橫截面圖。圖7為沿著圖1的線C-C獲取的橫截面圖。圖8僅繪示圖7的閘極間隙壁。
參看圖6至圖8，在根據另一實施例的半導體裝置2中，閘極間隙壁的第一區域的下部部分140a-2可包含在第三方向Z上隔開的多個絕緣圖案。
因此，第一奈米線120的最上部分及第一奈米線120的最下部分可與閘極間隙壁的第一部分的下部部分140a-2接觸。
第一奈米線120的最上部分及第一奈米線120的最下部分可與內部間隙壁142接觸。在閘極間隙壁的第一區域140a中，具有材料（其具有低於外部間隙壁141的介電常數的介電常數）的內部間隙壁142安置在第一奈米線120上方及下方。
舉例而言，通孔140h可包含由外部間隙壁141界定的兩側140h-1及由內部間隙壁142界定的兩側140h-2。
通孔140h的在第二方向Y上面朝彼此的第一側140h-1可由外部間隙壁141界定，且通孔140h的在第三方向Z上面朝彼此的第二側140h-2可由內部間隙壁142界定。
下文中，將參看圖1及圖9至圖11解釋根據例示性實施例的半導體裝置。為解釋的方便起見，將主要在下文中解釋上文中未參看圖1至圖5解釋的差異。
圖9至圖11為根據例示性實施例的半導體裝置的橫截面圖。
圖9為沿著圖1的線A-A獲取的橫截面圖。圖10為沿著圖1的線B-B獲取的橫截面圖。圖11為沿著圖1的線C-C獲取的橫截面圖。
參看圖9至圖11，根據例示性實施例的半導體裝置3可包含第二奈米線125。
第二奈米線125可形成於基板100上，同時與基板100間隔開。第二奈米線125可在第一方向X上延伸。
相較於第一奈米線120，第二奈米線125可與基板100隔開較遠。舉例而言，自鰭型圖案110的上部表面至第二奈米線125的高度大於自鰭型圖案110的上部表面至第一奈米線120的高度。
第二奈米線125可與鰭型圖案110重疊。第二奈米線125可形成於鰭型圖案110上，而非形成於場絕緣層105上。
第二奈米線125可用作電晶體的通道區域。因此，第二奈米線125可包含與第一奈米線120的材料相同的材料。
閘電極130可形成以環繞第二奈米線125的周邊。閘電極130可形成於界定於第一奈米線120與第二奈米線125之間的間隔中。
閘極間隙壁140可安置於第一奈米線120的兩端上及第二奈米線125的兩端上。閘極間隙壁140可各自包含多個通孔140h。
第二奈米線125可穿過閘極間隙壁140。第二奈米線125可穿過多個通孔140h中的一者。第二奈米線125的端部的周邊可與閘極間隙壁140完全接觸。
類似於第一奈米線120，當由閘電極130環繞的第二奈米線125的拐角藉由諸如修整的製程變圓時，與閘極間隙壁140接觸的第二奈米線125的所述端部可具有不同於由閘電極130環繞的第二奈米線125的橫截面的橫截面。
第二奈米線125可與第一奈米線120對準。第二奈米線125可在第三方向Z上與第一奈米線120重疊。第一奈米線120與第二奈米線125可具有彼此相等的長度。然而，例示性實施例不限於上文給定的實例。
內部間隙壁142可安置於鰭型圖案110的上部表面與第一奈米線120之間、以及第一奈米線120與第二奈米線125之間。舉例而言，內部間隙壁142可包含在第三方向Z上彼此間隔開的多個絕緣圖案。
參看圖9，第二奈米線125的最上表面可與外部間隙壁141接觸，且第二奈米線125的最下表面可與內部間隙壁142接觸，但例示性實施例不限於此。舉例而言，如圖6中所繪示，第二奈米線125的最上表面及第二奈米線125的最下表面可分別與內部間隙壁142接觸。
閘極絕緣層147可形成於第二奈米線125與閘電極130之間。閘極絕緣層147可沿著第二奈米線125的周邊形成。
源極/汲極150可與用作通道區域的第二奈米線125直接連接。舉例而言，源極/汲極150可與穿過閘極間隙壁140的通孔140h的第一奈米線120及第二奈米線125直接連接。
接觸件190可與第一奈米線120相隔第一距離G1且與第二奈米線125相隔第二距離G2。接觸件190可在第一方向X上與第一奈米線120及第二奈米線125重疊。舉例而言，接觸件190的下部表面可形成為低於第一奈米線120及第二奈米線125的下部表面。因此，接觸件190與第一奈米線120之間的電路徑以及接觸件190與第二奈米線125之間的電路徑可分別縮短至第一距離G1及第二距離G2。第一距離G1及第二距離G2可相同，但本發明概念不限於此。
下文中，將參看圖1至圖12解釋根據例示性實施例的半導體裝置4。為解釋的方便起見，將主要在下文中解釋上文中未參看圖1至圖5解釋的差異。
圖12為根據例示性實施例的半導體裝置的橫截面圖。圖12為沿著圖1的線A-A獲取的橫截面圖。
參看圖12，氧化區域115-1可與閘電極130重疊。然而，氧化區域115-1無需與閘電極130的一部分重疊。舉例而言，氧化區域115-1可僅與閘電極130的一部分重疊。氧化區域115-1可形成於閘電極130的兩側上且彼此隔離。氧化區域115-1可與閘電極130的一部分、閘極間隙壁140及源極/汲極150的一部分重疊。
舉例而言，考慮到提供氧化區域115-1以防止在位於閘電極130兩側上的兩個源極/汲極150之間形成寄生平面電晶體，與閘極間隙壁140及閘電極130的重疊為可能的。舉例而言，當氧化區域115-1在第一方向X上延伸以與閘電極130重疊時，此可防止寄生平面電晶體的形成，且因此半導體裝置可變得更為可靠。
氧化區域115-1可僅與源極/汲極150的一部分重疊，而非與源極/汲極150完全重疊。由於氧化區域115-1在源極/汲極150間絕緣，因此至少形成於源極/汲極150的閘電極130附近的氧化區域115-1的存在可提供足夠的寄生平面電晶體防止效應。本發明概念不限於此。舉例而言，氧化區域115-1可與源極/汲極150完全重疊。
下文中，將參看圖1至圖13解釋根據實施例的半導體裝置5。為解釋的方便起見，將主要在下文中解釋上文中未參看圖1至圖5解釋的差異。
圖13為根據例示性實施例的半導體裝置的橫截面圖。圖13為沿著圖1的線A-A獲取的橫截面圖。
參看圖13，接觸件190-1可完全穿過層間絕緣層180及源極/汲極150以與氧化區域115接觸。接觸件190-1的下部表面可與形成在基板100的上部表面上的氧化區域115直接接觸。接觸件190-1的下部表面可藉由氧化區域115與基板100絕緣。根據實施例的裝置可提高製程的效率，這是因為氧化區域115可在形成接觸件190-1的製程中充當蝕刻終止層。
為了形成接觸件190-1，可藉由使用蝕刻製程形成接觸孔190-H。在此情況下，氧化區域115可充當蝕刻終止層以防止發生鰭型圖案110的進一步蝕刻。
下文中，將參看圖14及圖15解釋根據例示性實施例的半導體裝置。為解釋的方便起見，將主要在下文中解釋上文中未參看圖1至圖5解釋的差異。
圖14為根據例示性實施例的半導體裝置的透視圖，且圖15為沿著圖14的線A-A獲取的橫截面圖。
參看圖14及圖15，根據又一實施例的半導體裝置6可另外包含第二閘電極230、第二閘極間隙壁240、第二閘極絕緣層247及第三奈米線220。
第三奈米線220可形成於基板100上且與基板100隔開。第三奈米線220可在第一方向X上延伸。
舉例而言，第三奈米線220可形成於鰭型圖案110上且與鰭型圖案110隔開。第三奈米線220可與鰭型圖案110重疊。第三奈米線220可形成於鰭型圖案110上，而非形成於場絕緣層105上。
第三奈米線220可在第一方向X上與第一奈米線120重疊。舉例而言，第三奈米線220可為自第一奈米線120的延伸，第三奈米線220可藉由分離製程與第一奈米線120隔開。
另外，第三奈米線220可包含與鰭型圖案110的材料相同的材料，或包含不同於鰭型圖案110的材料的材料。然而，為解釋的方便起見，假定半導體裝置的第三奈米線220可包含矽。
第二閘電極230可形成於場絕緣層105及鰭型圖案110上。第二閘電極230可在第二方向Y上延伸。
第二閘電極230可形成以便環繞與鰭型圖案110的上部表面隔開的第三奈米線220的周邊。第二閘電極230可形成於界定於第三奈米線220與鰭型圖案110之間的間隔中。
第二閘電極230可包含導電材料。如所繪示，閘電極230可為單個層，但不限於此。舉例而言，第二閘電極230可包含調整功函數的功函數導電層，及填充由用於功函數調整的功函數導電層形成的間隔的填充導電層。
舉例而言，第二閘電極230可包含TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W及Al中的至少一者。或者，第二閘電極230可各自由非金屬元素（諸如，Si或SiGe）形成。舉例而言，上文所描述的第二閘電極230可藉由替換製程形成，但不限於此。
第二閘極間隙壁240可形成於在第二方向Y上延伸的第二閘電極230的兩個側壁上。第二閘極間隙壁240可形成於第三奈米線220的面朝彼此的兩側上。
第三奈米線220可僅穿過兩個第二閘極間隙壁240中的一者。然而，例示性實施例並不限於上文所提供的實例。因此，類似於第一奈米線120，第三奈米線220可穿過所述兩個第二閘極間隙壁240中的兩個。僅為解釋的方便起見，本文中假定第三奈米線220可僅穿過第二閘極間隙壁240中的一者。第三奈米線220具有兩個端部，在所述兩個端部當中僅（例如）與第一奈米線120相鄰的端部可穿過第二閘極間隙壁240。被穿過的第二閘極間隙壁240為兩個第二閘極間隙壁240中的與第一奈米線120相鄰的一者。
第二閘極間隙壁240中的與第一奈米線120相鄰的一者可包含第二外部間隙壁241及第二內部間隙壁242。第二外部間隙壁241可與第二內部間隙壁242直接接觸。第二內部間隙壁242可安置於鰭型圖案110的上部表面與第三奈米線220之間，且與鰭型圖案110的上部表面進行表面接觸。在YZ橫截面上，第二內部間隙壁242可由第三奈米線220及第二外部間隙壁241環繞。
第二外部間隙壁241及第二內部間隙壁242可包含彼此不同的材料。當包含於第二外部間隙壁241中的材料具有第一介電常數且包含於第二內部間隙壁242中的材料具有第二介電常數時，所述第一介電常數及第二介電常數可彼此不同。
在根據實施例的半導體裝置中，包含於第二外部間隙壁241中的材料可具有大於包含於第二內部間隙壁242中的材料的第二介電常數的第一介電常數。
舉例而言，第二外部間隙壁241可包含氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）、氮碳氧化矽（SiOCN）及其組合中的至少一者。舉例而言，第二內部間隙壁242可包含低k介電材料、氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）、氮碳氧化矽（SiOCN）及其組合中的至少一者。低k介電材料可為具有低於氧化矽的介電常數的介電常數的材料。
第二閘極間隙壁240中的與第一奈米線120相鄰的一者無需由第三奈米線220穿透，且可包含第二外部間隙壁241，但不包含第二內部間隙壁242。
第二閘極絕緣層247可形成於第三奈米線220與第二閘電極230之間。另外，第二閘極絕緣層247可形成於場絕緣層105與第二閘電極230之間、鰭型圖案110與第二閘電極230之間、以及第二閘極間隙壁240與第二閘電極230之間。
舉例而言，第二閘極絕緣層247可包含第二界面層246及第二高k絕緣層245，但不限於此。舉例而言，可取決於用於第三奈米線220的材料而省略第二閘極絕緣層247的第二界面層246。
由於第二界面層246可形成於第三奈米線220的周邊上，因此第二界面層246可形成於第三奈米線220與第二閘電極230之間、以及鰭型圖案110與第二閘電極230之間。同時，第二高k絕緣層245可形成於第三奈米線220與第二閘電極230之間、鰭型圖案110與第二閘電極230之間、場絕緣層105與第二閘電極230之間、以及第二閘極間隙壁240與第二閘電極230之間。
第二閘極絕緣層247可沿著第三奈米線220的周邊形成。第二閘極絕緣層247可沿著場絕緣層105的上部表面及鰭型圖案110的上部表面形成。另外，第二閘極絕緣層247可沿著第二閘極間隙壁240的側壁形成。舉例而言，第二閘極絕緣層247可沿著第二外部間隙壁241及第二內部間隙壁242的側壁形成。
當第三奈米線220包含矽時，第二界面層246可包含氧化矽層。此時，第二界面層246可形成於第三奈米線220的周邊及鰭型圖案110的上部表面上，但無需沿著第二閘極間隙壁240的側壁形成。
第二高k絕緣層245可包含具有高於氧化矽層的介電常數的介電常數的高k介電材料。舉例而言，高k介電材料可包含氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物及鈮酸鉛鋅中的一或多者，但不限於此。
如上文所描述，當省略第二界面層246時，第二高k絕緣層245可不僅包含高k介電材料，而且還包含氧化矽層、氮氧化矽層或氮化矽層。
下文中，將參看圖16至圖33解釋用於製造根據實施例的半導體裝置的方法。基於圖16至圖33製造的半導體裝置對應於上文中參看圖13所描述的半導體裝置5。
圖16至圖33為展示製造根據例示性實施例的半導體裝置的方法的視圖。圖30為沿著圖29的線E-E獲取的橫截面圖，且圖31為沿著圖29的線F-F獲取的橫截面圖。
參看圖16，第一犧牲層2001、主動層2002及第二犧牲層2003依序形成在基板100上。
第一犧牲層2001及第二犧牲層2003可包含相同材料，且第一犧牲層2001及主動層2002可包含不同材料。在解釋用於製造根據實施例的半導體裝置的方法時，假定第一犧牲層2001及第二犧牲層2003包含相同材料。另外，主動層2002可包含具有相對於第一犧牲層2001的蝕刻選擇性的材料。
舉例而言，基板100及主動層2002可包含待用作電晶體的通道區域的材料。舉例而言，在PMOS的狀況下，主動層2002可包含高電洞遷移率的材料，而在NMOS的狀況下，主動層2002可包含具有高電子遷移率的材料。
第一犧牲層2001及第二犧牲層2003可包含與主動層2002具有類似的晶格常數及晶格結構的材料。舉例而言，第一犧牲層2001及第二犧牲層2003可為半導體材料或結晶金屬材料。
在解釋用於製造根據實施例的半導體裝置的方法時，假定主動層2002包含矽，且第一犧牲層2001及第二犧牲層2003各自包含矽鍺。
圖16僅繪示一個主動層2002，但此僅出於繪示性目的且例示性實施例不限於此。因此，可存在依次形成的多對第一犧牲層2001與主動層2002，其中第二犧牲層2003形成在最上的主動層2002上。
另外，儘管圖16繪示定位在堆疊層結構的最上部分上的第二犧牲層2003，但例示性實施例不限於此。因此，主動層2002可在堆疊層結構的最上部分上。
接下來，第一遮罩圖案2103形成在第二犧牲層2003上。第一遮罩圖案2103可在第一方向X上伸長。
舉例而言，第一遮罩圖案2103可由包含氧化矽、氮化矽及氮氧化矽中的至少一者的材料形成。
參看圖17，藉由作為遮罩的第一遮罩圖案2103執行蝕刻製程，因此形成鰭型結構110P。
可藉由圖案化第二犧牲層2003、主動層2002、第一犧牲層2001及基板100的一部分形成鰭型結構110P。
鰭型結構110P可形成於基板100上且自基板100突出。由於在第一遮罩圖案2103的狀況下，因此鰭型結構110P可在第一方向X上延伸。
在鰭型結構110P中，鰭型圖案110、第一犧牲圖案121、預奈米線122及第二犧牲圖案123依序堆疊在基板100上。
參看圖18，覆蓋鰭型結構110P的側壁的至少一部分的場絕緣層105可形成於基板100上。
舉例而言，覆蓋鰭型結構110P的場絕緣層105形成在基板100上。藉由場絕緣層105的平坦化製程，鰭型結構110P的上部表面及場絕緣層105的上部表面可置於同一平面上。
可在平坦化製程中移除第一遮罩圖案2103，但不限於此。
場絕緣層105的上部部分接著凹進，因此暴露鰭型結構110P的一部分。凹進製程可包含蝕刻製程。舉例而言，可形成在場絕緣層105上突出的鰭型結構110P。
參看圖18，第二犧牲圖案123、預奈米線122及第一犧牲圖案121可在場絕緣層105的上部表面上突出，且鰭型圖案110的側壁可由場絕緣層105完全環繞，但例示性實施例不限於此。舉例而言，鰭型圖案110的側壁的一部分可經由場絕緣層105的上部部分的凹進製程而在場絕緣層105的上部表面上突出。
在致使鰭型結構110P的所述部分突出超出場絕緣層105的上部表面的凹進製程之前及/或之後，可摻雜預奈米線122以調整待形成的電晶體的臨限電壓。當半導體裝置1-6為NMOS電晶體時，雜質可為硼（B）。當半導體裝置1-6為PMOS電晶體時，雜質可為磷（P）或砷（As），但不限於此。
參看圖19，可藉由使用第二遮罩圖案2104執行蝕刻製程而形成在第二方向Y上跨越鰭型結構110P延伸的虛設閘極圖案135。虛設閘極圖案135可形成於鰭型結構110P上。
虛設閘極圖案135可包含虛設閘極絕緣層136及虛設閘電極137。舉例而言，虛設閘極絕緣層136可包含氧化矽層，且虛設閘電極137可包含多晶矽或非晶矽。
參看圖20，外部間隙壁141可形成於虛設閘極圖案135的側壁上。舉例而言，外部間隙壁141可形成於虛設閘極絕緣層136及虛設閘電極137的側壁上。
舉例而言，第一間隙壁層形成在場絕緣層105上，覆蓋虛設閘極圖案135及鰭型結構110P。第一間隙壁層接著被回蝕，因此使得外部間隙壁141留在虛設閘極圖案135的側壁上。
參看圖21，使用蝕刻製程而移除不與虛設閘電極137及外部間隙壁141重疊的鰭型結構110P。在蝕刻製程中，包含虛設閘電極137的虛設閘極圖案135可充當蝕刻遮罩。藉此，凹部150r可形成於鰭型結構110P內。凹部150r的底部表面可為鰭型圖案110。
可同時執行形成外部間隙壁141及形成凹部150r，但例示性實施例不限於此。舉例而言，可在形成外部間隙壁141之後藉由移除鰭型結構110P的一部分形成凹部150r。
在凹部150r形成於鰭型結構110P中時，可移除不與虛設閘電極137及外部間隙壁141重疊的第一犧牲圖案121及第二犧牲圖案123。另外，在凹部150r形成於鰭型結構110P中時，隨著不與虛設閘電極137及外部間隙壁141重疊的預奈米線122經移除，可形成第一奈米線120。
由於凹部150r的存在，可暴露第一犧牲圖案121的橫截面、第二犧牲圖案123的橫截面及第一奈米線120的橫截面。
參看圖22，氧化防止層143可形成於外部間隙壁141的側壁上。氧化防止層143可再次覆蓋第一犧牲圖案121、第二犧牲圖案123及第一奈米線120的暴露的橫截面。
舉例而言，氧化防止層143可為碳聚合物或其他絕緣材料。可在氧化製程之後的稍後階段移除氧化防止層143。為了有可能將灰化或濕式蝕刻用於移除，可包含可用灰化或濕式蝕刻進行處理的材料。若氧化防止層143包含另一絕緣材料，則氧化防止層143可具有相對於閘極間隙壁140的蝕刻選擇性，且可藉由使用所述蝕刻選擇性的濕式蝕刻製程加以移除。
舉例而言，預氧化防止層形成在場絕緣層105上，覆蓋虛設閘極圖案135、鰭型結構110P及外部間隙壁141。隨著預氧化防止層經回蝕，氧化防止層143可形成於外部間隙壁141的側壁上。
取決於之後的氧化製程的類型，可省略形成氧化防止層143。舉例而言，對於具有方向性的氧化製程而言，可在不必要求形成氧化防止層143的情況下執行氧化製程。
參看圖23，可在經由凹部150r暴露的鰭型圖案110上執行氧化製程114。氧化製程可包含電漿氧化製程或氧離子植入製程。在氧化製程114中，鰭型圖案110的上部部分可被氧化，從而改變為氧化區域115。因此，鰭型圖案110可包含作為鰭型圖案110的一部分的氧化區域115。在此狀況下，氧化區域115可定位於鰭型圖案110的上部部分中。
電漿氧化製程藉由在第三方向Z上應用O2 電漿而進行氧化。在對基板100供應高偏壓電壓時，僅可氧化鰭型圖案110的上部部分。在一例示性實施例中，可省略用於形成氧化防止層143的上述製程。
氧離子植入藉由使用離子注入設備將氧離子注入至鰭型圖案110且接著執行熱處理而氧化鰭型圖案110的上部部分。氧離子植入可允許在垂直方向上的離子植入。在一例示性實施例中，可省略圖22的用於形成氧化防止層143的製程。
參看圖24，可藉由氧化製程114形成氧化區域115。氧化區域115可形成於鰭型圖案110的上部部分中。舉例而言，氧化區域115的厚度可為（但不限於）大約10 nm。氧化區域115的厚度可取決於氧化製程114的特性而改變。在一例示性實施例中，氧化區域115可具有沿著第一方向X逐漸增大且接著減小的厚度。
參看圖25，可移除由凹部150r暴露且與外部間隙壁141重疊的第一犧牲圖案121的至少一部分及第二犧牲圖案123的至少一部分以形成凹陷142r，凹陷142r可形成於外部間隙壁141及第一奈米線120當中。
第一奈米線120可自保留在凹陷142r中的第一犧牲圖案121及第二犧牲圖案123突出。
舉例而言，可藉由使用選擇性蝕刻製程形成凹陷142r。舉例而言，可藉由使用相對於第一奈米線120具有對第一犧牲圖案121及第二犧牲圖案123的蝕刻選擇性的蝕刻劑的蝕刻製程形成凹陷142r。
參看圖26，可藉由使用絕緣材料填充凹陷142r而形成內部間隙壁142。
舉例而言，可形成第二間隙壁層，其填充凹陷142r。第二間隙壁層可為具有良好填充間隙能力的材料。第二間隙壁層亦可形成在場絕緣層105、外部間隙壁141的側壁及虛設閘極圖案135上。
接著可執行蝕刻製程以移除第二間隙壁層，直到暴露不與虛設閘極圖案135及外部間隙壁141重疊的鰭型圖案110的上部表面。因此，可形成內部間隙壁142。
此時，可控制內部間隙壁142的厚度以使第一奈米線120自內部間隙壁142突出。舉例而言，內部間隙壁142的厚度可等於外部間隙壁141的厚度。然而，本發明概念不限於此。舉例而言，內部間隙壁142的厚度可不同於外部間隙壁141的厚度。
因此，可形成包含外部間隙壁141及內部間隙壁142的閘極間隙壁140。
參看圖27，可形成用於填充凹部150r的源極/汲極150。源極/汲極150可形成於虛設閘極圖案135的兩側上。
源極/汲極150可作為晶種層形成於氧化區域115及第一奈米線120上。然而，本發明概念不限於此。舉例而言，晶種層另外形成於由凹部150r暴露的第一奈米線120及氧化區域115的橫截面上。
可形成源極/汲極150以覆蓋內部間隙壁142。源極/汲極150可與內部間隙壁142接觸。
源極/汲極150可藉由磊晶製程形成。取決於根據例示性實施例的半導體裝置是n型電晶體還是p型電晶體，摻雜在源極/汲極150的磊晶層中的雜質可改變。在例示性實施例中，可在磊晶製程期間原位摻雜雜質。
參看圖28，層間絕緣層180可形成於場絕緣層105上，覆蓋源極/汲極150、閘極間隙壁140、虛設閘極圖案135等。
層間絕緣層180可包含低k介電材料、氧化物、氮化物及氮氧化物中的至少一者。舉例而言，低k介電材料可為可流動氧化物（FOX）、Tonen SilaZen（TOSZ）、未經摻雜矽石玻璃（USG）、硼矽玻璃（BSG）、磷矽玻璃（PSG）、硼磷矽玻璃（BPSG）、電漿增強四乙基正矽酸鹽（PETEOS）、氟矽酸鹽玻璃（FSG）、高密度電漿（HDP）氧化物、電漿增強氧化物（PEOX）、可流動CVD （FCVD）氧化物或其組合。
接著平面化層間絕緣層180直到暴露虛設閘電極137的上部表面。因此，移除第二遮罩圖案2104，暴露虛設閘電極137的上部表面。
參看圖29至圖31，有可能移除虛設閘極圖案135，亦即，移除虛設閘極絕緣層136及虛設閘電極137。
在移除虛設閘極絕緣層136及虛設閘電極137的情況下，可暴露與虛設閘極圖案135重疊的場絕緣層105及鰭型結構110P。舉例而言，現可暴露與虛設閘極圖案135重疊的第一犧牲圖案121、第二犧牲圖案123及第一奈米線120。
參看圖32及圖33，可自鰭型結構110P移除第一犧牲圖案121及第二犧牲圖案123，且第一奈米線120可保留在鰭型結構110P中。
因此，間隔可形成於第一奈米線120與鰭型圖案110之間，且第一奈米線120可形成於鰭型圖案110上方。
可藉由（例如）蝕刻製程執行移除在第一奈米線120上方及下方的第一犧牲圖案121及第二犧牲圖案123。舉例而言，可利用第一犧牲圖案121及第二犧牲圖案123相對於第一奈米線120的蝕刻選擇性。
另外，第一犧牲圖案121及第二犧牲圖案123的移除可允許閘極間隙壁140的內部間隙壁142經暴露。
返回參看圖13，界面層146可形成於第一奈米線120的周邊及鰭型圖案110的上部表面上。
高k絕緣層145可接著在閘極間隙壁140的側壁上（亦即，外部間隙壁141及內部間隙壁142的側壁上）且沿著第一奈米線120的周邊形成。高k絕緣層145可與內部間隙壁142接觸。因此，可形成包含界面層146及高k絕緣層145的閘極絕緣層147。
接下來，可形成閘電極130，其環繞第一奈米線120且在第二方向Y上延伸。閘電極130可為替換金屬閘電極。
接下來，可形成接觸件190-1，其穿過層間絕緣層180及源極/汲極150。在形成接觸件190-1時，氧化區域115可被用作蝕刻終止層。舉例而言，源極/汲極150可被蝕刻直到暴露氧化區域115。
圖34為包括根據若干實施例的半導體裝置的電子系統的方塊圖。
參看圖34，根據例示性實施例的電子系統1100可包含控制器1110、輸入/輸出（I/O）裝置1120、記憶體裝置1130、介面1140及匯流排1150。控制器1110、I/O裝置1120、記憶體裝置1130及/或介面1140可經由匯流排1150與彼此耦接。匯流排1150對應於藉以傳遞資料的路徑。
控制器1110可包含微處理器、數位信號處理器、微控制器及能夠執行類似於上述者的功能的邏輯裝置中的至少一者。I/O裝置1120可包含小鍵盤、鍵盤或顯示裝置。記憶體裝置1130可儲存資料及/或命令。介面1140可執行將資料傳輸至通信網路或自通信網路接收資料的功能。介面1140可為有線的或無線的。舉例而言，介面1140可包含天線或有線/無線收發器。儘管未繪示，但電子系統1100可另外包含經設置以增強控制器1110的操作的操作記憶體，諸如高速動態隨機存取記憶體（dynamic random access memory；DRAM）及/或靜態隨機存取記憶體（static random access memory；SRAM）。根據例示性實施例，根據例示性實施例製造的半導體裝置可設在記憶體裝置1130內，或設置為控制器1110或I/O裝置1120的一部分。
電子系統1100適用於個人數位助理（PDA）攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡或能夠在無線環境中傳輸及/或接收資料的幾乎全部電子產品。
圖35及圖36繪示包含根據例示性實施例的半導體裝置的例示性半導體系統。圖35繪示平板PC且圖36繪示膝上型電腦。根據例示性實施例的半導體裝置可在平板PC或膝上型電腦中使用。根據例示性實施例的半導體裝置可適用於本文中未繪示的積體電路裝置。
儘管本發明概念已參看其例示性實施例予以展示及描述，但一般熟習此項技術者將顯而易見，在不背離如由以下申請專利範圍所定義的本發明概念的精神及範疇的情況下，可在其中進行形式及細節上的各種改變。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
3‧‧‧半導體裝置
4‧‧‧半導體裝置
5‧‧‧半導體裝置
6‧‧‧半導體裝置
100‧‧‧基板
105‧‧‧場絕緣層
110‧‧‧鰭型圖案
110P‧‧‧鰭型結構
114‧‧‧氧化製程
115‧‧‧氧化區域
115-1‧‧‧氧化區域
120‧‧‧第一奈米線
121‧‧‧第一犧牲圖案
122‧‧‧預奈米線
123‧‧‧第二犧牲圖案
130‧‧‧閘電極
135‧‧‧虛設閘極圖案
136‧‧‧虛設閘極絕緣層
137‧‧‧虛設閘電極
140‧‧‧閘極間隙壁
140a‧‧‧第一區域
140a-1‧‧‧上部部分
140a-2‧‧‧下部部分
140b‧‧‧第二區域
140h‧‧‧通孔
140h-1‧‧‧第一側
140h-2‧‧‧第二側
141‧‧‧外部間隙壁
142‧‧‧內部間隙壁
142r‧‧‧凹陷
143‧‧‧氧化層
145‧‧‧高k絕緣層
146‧‧‧界面層
147‧‧‧閘極絕緣層
150‧‧‧源極/汲極
150r‧‧‧凹部
180‧‧‧層間絕緣層
190‧‧‧接觸件
190-1‧‧‧接觸件
190-H‧‧‧接觸孔
230‧‧‧第二閘電極
240‧‧‧第二閘極間隙壁
241‧‧‧第二外部間隙壁
242‧‧‧第二內部間隙壁
245‧‧‧第二高k絕緣層
246‧‧‧第二界面層
247‧‧‧第二閘極絕緣層
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出裝置
1130‧‧‧記憶體裝置
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧平板PC
1300‧‧‧膝上型電腦
2001‧‧‧第一犧牲層
2002‧‧‧主動層
2003‧‧‧第二犧牲層
2103‧‧‧第一遮罩圖案
2104‧‧‧第二遮罩圖案
G1‧‧‧第一距離
G2‧‧‧第二距離
W1‧‧‧深度
W2‧‧‧深度
W3‧‧‧深度
本發明概念的這些特徵及其他特徵將藉由參考附圖詳細地描述本發明的例示性實施例而變得更為顯而易見，其中： 圖1為根據本發明概念的例示性實施例的半導體裝置的透視圖。 圖2為沿著圖1的線A-A獲取的橫截面圖。 圖3為沿著圖1的線B-B獲取的橫截面圖。 圖4為沿著圖1的線C-C獲取的橫截面圖。 圖5說明圖4的閘極間隙壁。 圖6至圖8為根據本發明概念的例示性實施例的半導體裝置的視圖。 圖9至圖11為根據本發明概念的例示性實施例的半導體裝置的橫截面圖。 圖12為根據本發明概念的例示性實施例的半導體裝置的橫截面圖。 圖13為根據本發明概念的例示性實施例的半導體裝置的橫截面圖。 圖14為根據本發明概念的例示性實施例的半導體裝置的透視圖。 圖15為沿著圖14的線D-D獲取的橫截面圖。 圖16至圖33為展示根據本發明概念的例示性實施例的製造半導體裝置的方法的視圖。 圖34為包括根據本發明概念的例示性實施例的半導體裝置的電子系統的方塊圖。 圖35及圖36展示包含根據本發明概念的例示性實施例的半導體裝置的半導體系統。 儘管可能不展示某一/一些橫截面圖的對應平面圖及/或透視圖，但本文中所繪示的裝置結構的橫截面圖提供對於沿著兩個不同方向（如將在平面圖中所繪示）及/或在三個不同方向上（如將在透視圖中所繪示）延伸的多個裝置結構的支援。兩個不同方向可或可不彼此正交。三個不同方向可包含可正交於兩個不同方向的第三方向。多個裝置結構可整合於同一電子裝置中。舉例而言，當在橫截面圖中繪示裝置結構（例如，記憶胞結構或電晶體結構）時，電子裝置可包含多個裝置結構（例如，記憶胞結構或電晶體結構），如將藉由電子裝置的平面圖說明。多個裝置結構可配置成陣列及/或二維圖案。
1‧‧‧半導體裝置
100‧‧‧基板
105‧‧‧場絕緣層
110‧‧‧鰭型圖案
115‧‧‧氧化區域
130‧‧‧閘電極
140‧‧‧閘極間隙壁
141‧‧‧外部間隙壁
145‧‧‧高k絕緣層
147‧‧‧閘極絕緣層
150‧‧‧源極/汲極
190‧‧‧接觸件

Claims (20)

  1. 一種半導體裝置，包括： 鰭型圖案，其包括在所述鰭型圖案的上部部分中的第一氧化區域及第二氧化區域，其中所述鰭型圖案在第一方向上延伸； 第一奈米線，其在所述第一方向上延伸且與所述鰭型圖案間隔開； 閘電極，其環繞所述第一奈米線且在與所述第一方向相交的第二方向上延伸，其中所述閘電極安置於所述鰭型圖案的區域上且其中所述區域定位於所述第一氧化區域與所述第二氧化區域之間；以及 第一源極/汲極，其安置於所述第一氧化區域上且與所述第一奈米線的末端部分連接。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括： 第二奈米線，其安置於所述第一奈米線上且在所述第一方向上延伸， 其中所述第一奈米線插入於所述第二奈米線與所述鰭型圖案的所述區域之間，且 其中所述閘電極環繞所述第二奈米線。
  3. 如申請專利範圍第1項所述的半導體裝置，更包括： 閘極間隙壁，其形成在所述閘電極的側壁上， 其中所述第一氧化區域包括： 第一區域，其與所述第一源極/汲極重疊；以及 第二區域，其與所述閘極間隙壁重疊。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述第一區域比所述第二區域更厚。
  5. 如申請專利範圍第3項所述的半導體裝置， 其中所述第一氧化區域更包括： 第三區域，其與所述閘電極重疊， 其中所述第二區域比所述第三區域更厚。
  6. 如申請專利範圍第1項所述的半導體裝置，更包括： 層間絕緣層，其安置於所述第一源極/汲極上；以及 接觸件，其安置於所述第一源極/汲極及所述層間絕緣層中， 其中所述接觸件的底部表面低於所述第一奈米線的下部表面。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述接觸件與所述第一氧化區域直接接觸。
  8. 如申請專利範圍第7項所述的半導體裝置，其中所述接觸件的整個下部表面與所述第一氧化區域接觸。
  9. 如申請專利範圍第6項所述的半導體裝置，更包括： 第二奈米線，其安置於所述第一奈米線上，其中所述第一奈米線插入於所述第二奈米線與所述鰭型圖案的所述區域之間，其中所述第二奈米線在所述第一方向上延伸，且其中所述閘電極環繞所述第二奈米線，且 其中所述接觸件與所述第一奈米線之間的距離實質上等於所述接觸件與所述第二奈米線之間的距離。
  10. 如申請專利範圍第1項所述的半導體裝置，其中所述第一源極/汲極與所述第一氧化區域重疊。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述第一源極/汲極與所述第一氧化區域完全重疊。
  12. 如申請專利範圍第10項所述的半導體裝置， 其中所述第一源極/汲極包括： 彼此不同的第一區域及第二區域，所述第二區域位於所述第一區域與所述閘電極之間；且 所述第一氧化區域與所述第二區域重疊且不與所述第一區域重疊。
  13. 一種半導體裝置，包括： 基板，其具有氧化區域； 第一奈米線及第二奈米線，所述第一奈米線及所述第二奈米線與所述基板間隔開、在第一方向上延伸，且在所述第一方向上彼此間隔開； 第一閘電極，其環繞所述第一奈米線且在與所述第一方向相交的第二方向上延伸； 第二閘電極，其環繞所述第二奈米線且在所述第二方向上延伸； 第一閘極間隙壁及第二閘極間隙壁，其分別安置於所述第一閘電極及所述第二閘電極的側壁上； 溝槽，其安置於所述第一閘電極與所述第二閘電極之間，其中所述溝槽由所述第一閘極間隙壁及所述第二閘極間隙壁以及所述基板的所述氧化區域界定，其中所述氧化區域界定所述溝槽的底部表面而不與所述第一閘電極及所述第二閘電極的至少一部分重疊；以及 源極/汲極，其安置於所述氧化區域上且填充所述溝槽。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述氧化區域與所述源極/汲極完全重疊。
  15. 如申請專利範圍第13項所述的半導體裝置，其中所述氧化區域的上部表面與所述第一閘極間隙壁的下部表面及所述第二閘極間隙壁的下部表面中的至少一者接觸。
  16. 如申請專利範圍第13項所述的半導體裝置， 其中所述氧化區域包含第一區域、第二區域以及第三區域， 其中所述第一區域與所述第一閘極間隙壁相鄰，所述第三區域與所述第二閘極間隙壁相鄰，且所述第二區域安置於所述第一區域及所述第三區域之間，且 其中所述第二區域比所述第一區域及所述第二區域更厚。
  17. 一種半導體裝置，包括： 基板； 第一奈米線，其與所述基板間隔開且在第一方向上延伸； 閘電極，其環繞所述第一奈米線且在與所述第一方向相交的第二方向上延伸；以及 源極/汲極，其安置於所述閘電極的至少一個側上且與所述第一奈米線連接； 接觸件，其形成於所述源極/汲極中且在所述第一方向上與所述第一奈米線重疊；以及 蝕刻終止層，其插入於所述接觸件與所述基板之間。
  18. 如申請專利範圍第17項所述的半導體裝置，其中所述蝕刻終止層包括氧化層。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述蝕刻終止層與所述源極/汲極的下部表面接觸。
  20. 如申請專利範圍第19項所述的半導體裝置， 其中所述蝕刻終止層包括： 第一區域，其與所述接觸件的下部表面接觸；以及 第二區域，其與所述源極/汲極的所述下部表面接觸，且 其中所述第一區域比所述第二區域更厚。
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