CN103515283A - 半导体器件制造方法 - Google Patents
半导体器件制造方法 Download PDFInfo
- Publication number
- CN103515283A CN103515283A CN201210214775.XA CN201210214775A CN103515283A CN 103515283 A CN103515283 A CN 103515283A CN 201210214775 A CN201210214775 A CN 201210214775A CN 103515283 A CN103515283 A CN 103515283A
- Authority
- CN
- China
- Prior art keywords
- hard mask
- mask layer
- thickness
- shaped semiconductor
- fin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 99
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 24
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 13
- 239000012212 insulator Substances 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 238000001459 lithography Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 12
- 238000005516 engineering process Methods 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 7
- 239000011810 insulating material Substances 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 150000004645 aluminates Chemical class 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005293 physical law Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
一种半导体器件制造方法，制造了一种局部隔离的FinFET器件结构，形成的FinFET源漏区位于回填的绝缘材料之上，而并不于半导体衬底直接相连，鳍状半导体柱中仅有沟道区与半导体衬底相连接，这降低了器件的泄漏电流，解决了源漏穿通问题，避免了自加热效应；制造方法中采用了多层非共形硬掩模层，使得器件结构的侧壁被暴露出而顶部表面被保护；并且，通过首先定义栅极图形和位置，再实施源漏局部隔离工艺(包括局部刻蚀和回填)，这样，实现了在衬底上形成部分绝缘的自对准工艺，降低了整个流程的复杂性，使制造方法简化并有效。
Description
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种基于体硅衬底的FinFET(鳍状场效应晶体管)的制造方法。
背景技术
近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。
FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于衬底的Fin，Fin被称为鳍状半导体柱，不同于常规的平面FET，FinFET的沟道区位于Fin内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。
目前的FinFET制造方法中，存在一些必须解决的技术难题，同时还存在与传统工艺相兼容的问题。通常，FinFET的衬底有两种：SOI(Silicon On Insulator)衬底和体硅(Bulk Silicon)衬底。SOI衬底包括顶层硅、背衬底和他们之间的埋氧层，由于埋氧层的存在，在SOI衬底上实现FinFET制作较容易，且源漏之间、器件之间形成自然的电学隔离，可以有效抑制漏电和避免闩锁效应。然而，SOI衬底存在几个问题：高晶圆成本，高缺陷密度，自热效应。二氧化硅的热导率低(大约比硅小两个数量级)，SOI衬底埋氧层的存在使器件产生的热量不能快速扩散出去，在沟道积累，使器件温度升高，产生自加热效应。器件的迁移率、阈值电压、漏端电流、亚阈值斜率都会受到温度的影响，由此引起器件性能衰退，并不可避免的引入大的寄生参数，而且SOI衬底本身的造价较高，增加了制造成本。体硅衬底在成本、缺陷密度和热传输能力方面都优于SOI衬底，因此受到广泛的关注。对于体硅FinFET器件，栅的底部栅控能力减弱，当源漏区杂质不可避免地在垂直方向扩散，不受栅极电势控制的子沟道可能在栅下方形成，即源漏穿通现象，造成关掉电流增加，亚阈值特性退化。为了解决源漏穿通问题，使体硅衬底FinFET器件有实际的应用，需要提供一种新的FinFET制造方法，在简化工艺程序的同时获得更好的器件性能。
发明内容
本发明针对体硅衬底FinFET器件源漏穿通问题，提出了新型的体硅衬底局部隔离FinFET结构及自对准的工艺方案。本发明提供一种FinFET制造方法，用于制造FinFET器件，其中，包括如下步骤：
提供半导体衬底，该半导体衬底为体硅衬底，在该半导体衬底上形成鳍状半导体柱；
形成第一非共形硬掩模层，该第一非共形硬掩模层覆盖所述鳍状半导体柱两侧的所述半导体衬底表面和所述鳍状半导体柱顶面，暴露出所述鳍状半导体柱侧面；
依次形成栅极绝缘层、栅极以及栅极硬掩模层，定义栅极图形，所述栅极包围的所述鳍状半导体柱构成FinFET沟道区；
回刻蚀暴露出的所述第一非共形硬掩模层和所述栅极硬掩模层，使它们减薄；
形成第二非共形硬掩模层，该第二非共形硬掩模层覆盖暴露出的所述第一非共形硬掩模层和所述栅极硬掩模层，暴露出所述鳍状半导体柱侧面；
形成侧壁保护膜，其覆盖FinFET的侧面；
移除所述第二非共形硬掩模层，暴露所述鳍状半导体柱的部分侧面；
对暴露出的所述鳍状半导体柱的部分侧面进行腐蚀，将所述鳍状半导体柱的下部部分去除，形成空槽；
在所述空槽中填充回填电介质，接着，去除所述栅极硬掩模层，去除所述鳍状半导体柱顶面的第一非共形硬掩模层，保留所述鳍状半导体柱两侧的所述半导体衬底表面上的第一非共形硬掩模层；
进行FinFET源漏区掺杂，从而形成FinFET。
另外，根据本发明的方法，其中，所述空槽位于FinFET源漏区与所述半导体衬底之间，使得FinFET源漏区与所述半导体衬底并不直接相连。
根据本发明的方法，其中，在所述半导体衬底上形成鳍状半导体柱具体包括：光刻出所述鳍状半导体柱的图形，对所述半导体衬底进行各向异性刻蚀，从而形成所述鳍状半导体柱。
根据本发明的方法，其中，所述栅极的材料为掺杂多晶硅，金属硅化物或金属。
根据本发明的方法，其中，所述栅极绝缘层的材料为SiO2，厚度0.5-10nm。
根据本发明的方法，其中，形成第一非共形硬掩模层的步骤具体包括：采用PECVD或LTO方法淀积SiO2薄膜，在所述半导体衬底表面和所述鳍状半导体柱顶面形成具有第一厚度的SiO2薄膜，在所述鳍状半导体柱侧面形成具有第二厚度的SiO2薄膜，所述第一厚度大于所述第二厚度，从而形成非共形的氧化硅硬掩模结构，而后，进行RIE或者HF溶液湿法刻蚀的各向同性刻蚀，去除所述鳍状半导体柱侧面上的SiO2薄膜，从而在所述鳍状半导体柱两侧的所述半导体衬底表面以及所述鳍状半导体柱顶面上形成具有第三厚度的所述第一非共形硬掩模层；所述第一厚度为50-300nm，所述第三厚度为40-200nm。
根据本发明的方法，其中，所述第一非共形硬掩模层的暴露部分被减薄后的厚度为20-80nm。
根据本发明的方法，其中，形成第二非共形硬掩模层的步骤具体包括：采用PECVD方法淀积Si3N4薄膜，在暴露出的所述第一非共形硬掩模层和所述栅极硬掩模层上形成具有第四厚度的Si3N4薄膜，在所述鳍状半导体柱侧面形成具有第五厚度的Si3N4薄膜，所述第四厚度大于所述第五厚度，从而形成非共形的氮化硅硬掩模结构，而后，进行RIE各向同性刻蚀，去除所述鳍状半导体柱侧面上的Si3N4薄膜，从而在暴露出的所述第一非共形硬掩模层上和所述栅极硬掩模层上形成具有第六厚度的所述第二非共形硬掩模层；所述第四厚度为120-400nm，所述第六厚度为100-300nm。
根据本发明的方法，其中，所述侧壁保护膜的材料为SiO2，厚度20-50nm。
根据本发明的方法，其中，所述回填电介质的材料为SiO2。
本发明提出的FinFET制造方法，制造了一种局部隔离的FinFET器件结构，形成的FinFET源漏区位于回填的绝缘材料之上，而并不于半导体衬底直接相连，鳍状半导体柱中仅有沟道区与半导体衬底相连接，这种源漏区在绝缘体上而沟道与体硅衬底相连的部分隔离FinFET结构，解决了体硅衬底FinFET的源漏穿通问题，也避免了SOI衬底FinFET的自热问题；本制造方法中采用了多层非共形硬掩模层，使得器件结构的侧壁被暴露出而顶部表面被保护；并且，通过首先定义栅极图形和位置，再实施源漏局部隔离工艺(包括局部刻蚀和回填)，这样，实现了在衬底上形成部分绝缘的自对准工艺，降低了整个流程的复杂性，使制造方法简化并有效。
附图说明
图1在半导体衬底上形成鳍状半导体柱；
图2形成第一非共形硬掩模层；
图3定义栅极图形；
图4回刻蚀第一非共形硬掩模层；
图5形成第二非共形硬掩模层；
图6形成侧壁保护膜；
图7去除第二非共形硬掩模层；
图8刻蚀暴露出的鳍状半导体柱；
图9回填电介质。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种FinFET制造方法，其制造流程参见附图1-9。
首先，参见附图1，在半导体衬底1上形成Fin(鳍状半导体柱)2。提供半导体衬底1，本实施例中采用了体硅衬底。在半导体衬底1上形成Fin2，Fin2具有侧面和顶面。Fin2的形成方法具体包括，首先在半导体衬底1上涂布光刻胶，接着光刻出Fin2图形，以图案化了的光刻胶为掩模，对半导体衬底1进行各向异性的刻蚀，从而获得Fin2。
接着，形成第一非共形硬掩模层3，参见附图2。先沉积一层SiO2薄膜，该层SiO2薄膜为非共形性(non-conformal)的薄膜，其台阶覆盖率(step coverage ratio)小于1，在本实施例中，具体表现为，采用PECVD或LTO方法淀积SiO2薄膜，在Fin2两侧的半导体衬底1的表面和Fin2顶面上形成具有第一厚度的SiO2薄膜，在Fin2侧面上形成具有第二厚度的SiO2薄膜，其中，第一厚度大于第二厚度，第一厚度例如为50-300nm，这样，形成了非共形的氧化硅硬掩模结构；而后，进行各向同性刻蚀，例如，RIE或者HF溶液湿法刻蚀，去除Fin2侧面上的SiO2薄膜，暴露出Fin2的侧面。由于Fin2侧面上的SiO2薄膜厚度小于位于Fin2顶面和半导体衬底1表面上的SiO2薄膜厚度，这样，经过该步各向同性的刻蚀，在位于Fin2侧面上的SiO2薄膜被去除的同时，仍有SiO2薄膜保留在Fin2两侧的半导体衬底1的表面以及Fin2顶面上，从而形成了具有第三厚度的第一非共形硬掩模层3，第三厚度优选为40-200nm。
接着，定义出栅极5的图形，参见附图3。在沉积栅极材料之前，首先形成栅极绝缘层4，本实施例中采用了SiO2作为栅极绝缘层材料，当然，可以选择一些高K栅极绝缘材料，高K栅极绝缘材料具有比SiO2更大的介电常数，对器件性能更为有利。高K栅极绝缘材料包括一些金属氧化物、金属铝酸盐等，例如HfO2、ZrO2、LaAlO3等。栅极绝缘层4既要实现其栅绝缘特性，又要具有尽可能薄的厚度，其厚度优选为0.5-10nm，可以采用热氧化工艺或者CVD工艺来形成。
在形成栅极绝缘层4之后，沉积栅极5的材料。本实施例中采用掺杂的多晶硅作为栅极，可选地，采用金属硅化物、金属等作为栅极材料，例如Al、W、Ti、Ta或它们的硅化物。掺杂多晶硅可以采用原位掺杂的沉积工艺来形成，可选地采用沉积、离子注入和退火的系列工序来形成。
在沉积栅极材料后，沉积一层SiO2薄膜作为栅极硬掩模层6，栅极硬掩模层6的材料、形成工艺以及厚度与第一非共形硬掩模层3相同。然后进行光刻胶涂布，光刻，定义出栅极5的图形，对栅极硬掩模层6、栅极5以及栅极绝缘层4顺序刻蚀，从而形成栅极图形。栅5横跨Fin2，包围了Fin2的两个侧面和顶面，形成多栅结构。同时，位于栅极5上表面的覆盖栅极5的栅极硬掩模层6保留下来，参见附图3。
接着，回刻蚀第一非共形硬掩模层3以及栅极硬掩模层6。半导体衬底1表面上未被栅极5覆盖而暴露出的第一非共形硬掩模层3部分，以及覆盖栅极5的栅极硬掩模层6，由于表面暴露，在回刻蚀工艺中被部分减薄，同时，被栅极5覆盖而未暴露的第一非共形硬掩模层3部分并未被减薄，参见附图4。减薄后，被减薄的部分第一非共形硬掩模层3以及栅极硬掩模层6的厚度为20-80nm。
接着，形成第二非共形硬掩模层7。本实施例采用了Si3N4薄膜作为第二非共形硬掩模层。沉积一层Si3N4薄膜，与形成第一非共形硬掩模层3类似地，该层Si3N4薄膜为非共形性(non-conformal)的薄膜，其台阶覆盖率(step coverage ratio)小于1，在本实施例中，具体表现为，例如采用PECVD的方法，在半导体衬底1上沉积一层Si3N4薄膜，其中，在暴露出的第一非共形硬掩模层3上表面以及栅极硬掩模层6上表面形成具有第四厚度的Si3N4薄膜，在Fin2侧面形成具有第五厚度的Si3N4薄膜，第四厚度大于第五厚度，例如第四厚度例如为120-400nm。而后进行各向同性刻蚀，例如RIE的方法，去除位于Fin2侧面上的Si3N4薄膜，暴露出Fin2的侧面。由于Fin2侧面上的Si3N4薄膜厚度小于位于第一非共形硬掩模层3以及栅极硬掩模层6的上表面上的Si3N4薄膜厚度，这样，经过该步各向同性的刻蚀，在位于Fin2侧壁上的Si3N4薄膜被去除的同时，仍有Si3N4薄膜保留在减薄后的第一非共形硬掩模层3以及栅极硬掩模层6的上表面，从而形成具有第六厚度的第二非共形硬掩模层7。由于第二非共形硬掩模层7的厚度与后续的腐蚀部分Fin2的工艺过程密切相关(详见随后工序中的相关表述)，第六厚度优选为100-300nm，若第二非共形硬掩模层7的厚度过大或者过小，均不利于后续的腐蚀工艺和隔离结构的填充形成，并影响FinFET的源漏区结构。
然后，形成侧壁保护膜8，参见附图6。共形性地沉积一层SiO2薄膜，使其覆盖半导体衬底1上暴露出的结构的上表面和侧面，然后通过各向异性回刻蚀，使结构上表面的SiO2薄膜去除，仅保留在结构侧面的SiO2薄膜，从而形成侧壁保护膜8。侧壁保护膜8可以保护FinFET结构，使其在后续的腐蚀或刻蚀工艺中不被破坏，侧壁保护膜8的厚度优选为20-50nm。
接着，在形成侧壁保护膜8之后，移除第二非共形硬掩模层7，暴露出Fin2的部分侧壁21，参见附图7。由于第二非共形硬掩模层7具有的一定厚度，在去除第二非共形硬掩模层7后，Fin2的部分侧壁21被暴露出，暴露出的部分侧壁21的高度与第二非共形硬掩模层7的厚度是相同的，同时，被减薄的第一非共形硬掩模层3以及栅极硬掩模层6的上表面也被暴露出。由于沟道区部分被栅极5覆盖并保护，Fin2在沟道区部分的侧壁是没有暴露出来的，而暴露出的部分侧壁21仅位于FinFET的源漏区的下部。
然后，从暴露出的Fin2的部分侧壁21开始，对Fin2进行各向同性的腐蚀，形成空槽22，参见附图8。这样，在Fin2中，源漏区下部的部分鳍状半导体柱被腐蚀除去，形成空槽22，因此，FinFET的源漏区与半导体衬底之间被空槽22隔离，FinFET的源漏区也就不再直接与半导体衬底接触。
接着，对空槽22进行电介质回填工艺。本实施例中的回填电介质3′的材料为SiO2，因其具备较好的流动性和填充效果。在具体工艺中，全面性地形成SiO2，尤其要使SiO2填入空槽22，然后通过选择性刻蚀和CMP工艺，去除栅极5顶部的栅极硬掩模层6，以及去除Fin2顶部的第一非共形硬掩模层3，保留半导体衬底1表面的第一非共形硬掩模层3，以及空槽22种的回填电介质3′，参见附图9。在此以后的工艺步骤包括源漏区离子注入和退火，以便进行源漏区的掺杂；栅极间隙壁的形成；以及利用金属硅化物制作源漏区欧姆接触等。
这样，本发明就获得了局部隔离的FinFET器件，之所以称为局部隔离，是因为FinFET的源漏区位于回填电介质3′，而与衬底1隔离开，Fin2中，也只有沟道区的部分半导体柱与衬底1相连。FinFET的源漏区与衬底绝缘隔离，极大程度地降低了器件的泄漏电流，解决了源漏穿通问题，并且避免了自加热效应。本发明的制造方法，巧妙地采用了多层非共形硬掩模层(包括第一非共形硬掩模层3和第二非共形硬掩模层7)，使得器件结构的侧壁被暴露出而顶部表面被保护；并且，通过首先定义栅极图形，再实施源漏区的局部绝缘隔离，包括部分刻蚀形成空槽22和电介质回填步骤，这样，实现了在衬底上形成局部隔离的自对准工艺，降低了整个流程的复杂性，使制造方法简化并有效。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (12)
1.一种半导体器件制造方法，用于制造FinFET器件，其特征在于包括如下步骤：
提供半导体衬底，该半导体衬底为体硅衬底，在该半导体衬底上形成鳍状半导体柱；
形成第一非共形硬掩模层，该第一非共形硬掩模层覆盖所述鳍状半导体柱两侧的所述半导体衬底表面和所述鳍状半导体柱顶面，暴露出所述鳍状半导体柱侧面；
依次形成栅极绝缘层、栅极以及栅极硬掩模层，定义栅极图形，所述栅极包围的所述鳍状半导体柱构成FinFET沟道区；
回刻蚀暴露出的所述第一非共形硬掩模层和所述栅极硬掩模层，使它们减薄；
形成第二非共形硬掩模层，该第二非共形硬掩模层覆盖暴露出的所述第一非共形硬掩模层和所述栅极硬掩模层，暴露出所述鳍状半导体柱侧面；
形成侧壁保护膜，其覆盖FinFET的侧面；
移除所述第二非共形硬掩模层，暴露所述鳍状半导体柱的部分侧面；
对暴露出的所述鳍状半导体柱的部分侧面进行腐蚀，将所述鳍状半导体柱的下部部分去除，形成空槽；
在所述空槽中填充回填电介质，接着，去除所述栅极硬掩模层，去除所述鳍状半导体柱顶面的第一非共形硬掩模层，保留所述鳍状半导体柱两侧的所述半导体衬底表面上的第一非共形硬掩模层；
进行FinFET源漏区掺杂，从而形成FinFET。
2.根据权利要求1所述的方法，其特征在于，所述空槽位于FinFET源漏区与所述半导体衬底之间，使得FinFET源漏区与所述半导体衬底并不直接相连。
3.根据权利要求1所述的方法，其特征在于，在所述半导体衬底上形成鳍状半导体柱具体包括：光刻出所述鳍状半导体柱的图形，对所述半导体衬底进行各向异性刻蚀，从而形成所述鳍状半导体柱。
4.根据权利要求1所述的方法，其特征在于，所述栅极的材料为掺杂多晶硅，金属硅化物或金属。
5.根据权利要求1所述的方法，其特征在于，所述栅极绝缘层的材料为SiO2，厚度0.5-10nm。
6.根据权利要求1所述的方法，其特征在于，形成第一非共形硬掩模层的步骤具体包括：采用PECVD或LTO方法淀积SiO2薄膜，在所述半导体衬底表面和所述鳍状半导体柱顶面形成具有第一厚度的SiO2薄膜，在所述鳍状半导体柱侧面形成具有第二厚度的SiO2薄膜，所述第一厚度大于所述第二厚度，从而形成非共形的氧化硅硬掩模结构，而后，进行RIE或者HF溶液湿法刻蚀的各向同性刻蚀，去除所述鳍状半导体柱侧面上的SiO2薄膜，从而在所述鳍状半导体柱两侧的所述半导体衬底表面以及所述鳍状半导体柱顶面上形成具有第三厚度的所述第一非共形硬掩模层。
7.根据权利要求6所述的方法，其特征在于，所述第一厚度为50-300nm，所述第三厚度为40-200nm。
8.根据权利要求1所述的方法，其特征在于，所述第一非共形硬掩模层的暴露部分被减薄后的厚度为20-80nm。
9.根据权利要求1所述的方法，其特征在于，形成第二非共形硬掩模层的步骤具体包括：采用PECVD方法淀积Si3N4薄膜，在暴露出的所述第一非共形硬掩模层和所述栅极硬掩模层上形成具有第四厚度的Si3N4薄膜，在所述鳍状半导体柱侧面形成具有第五厚度的Si3N4薄膜，所述第四厚度大于所述第五厚度，从而形成非共形的氮化硅硬掩模结构，而后，进行RIE各向同性刻蚀，去除所述鳍状半导体柱侧面上的Si3N4薄膜，从而在暴露出的所述第一非共形硬掩模层上和所述栅极硬掩模层上形成具有第六厚度的所述第二非共形硬掩模层。
10.根据权利要求9所述的方法，其特征在于，所述第四厚度为120-400nm，所述第六厚度为100-300nm。
11.根据权利要求1所述的方法，其特征在于，所述侧壁保护膜的材料为SiO2，厚度20-50nm。
12.根据权利要求1所述的方法，其特征在于，所述回填电介质的材料为SiO2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210214775.XA CN103515283B (zh) | 2012-06-25 | 2012-06-25 | 半导体器件制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210214775.XA CN103515283B (zh) | 2012-06-25 | 2012-06-25 | 半导体器件制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103515283A true CN103515283A (zh) | 2014-01-15 |
| CN103515283B CN103515283B (zh) | 2016-03-30 |
Family
ID=49897786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210214775.XA Active CN103515283B (zh) | 2012-06-25 | 2012-06-25 | 半导体器件制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103515283B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105226002A (zh) * | 2014-07-04 | 2016-01-06 | 北大方正集团有限公司 | 自对准沟槽型功率器件及其制造方法 |
| CN105552126A (zh) * | 2015-12-15 | 2016-05-04 | 上海集成电路研发中心有限公司 | 鳍式场效应晶体管及其制备方法 |
| CN106611792A (zh) * | 2015-10-23 | 2017-05-03 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN107180784A (zh) * | 2016-03-09 | 2017-09-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109411338A (zh) * | 2017-08-15 | 2019-03-01 | 台湾积体电路制造股份有限公司 | 制造半导体元件的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1542965A (zh) * | 2003-05-02 | 2004-11-03 | 三星电子株式会社 | 具有其内形成有空隙区的外延图形的集成电路器件及其形成方法 |
| CN101752258A (zh) * | 2008-12-05 | 2010-06-23 | 台湾积体电路制造股份有限公司 | 形成半导体结构的方法 |
| CN102117829A (zh) * | 2009-12-30 | 2011-07-06 | 中国科学院微电子研究所 | 鳍式晶体管结构及其制作方法 |
| US20110223736A1 (en) * | 2010-03-09 | 2011-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | LDD Epitaxy for FinFETs |
| CN102468235A (zh) * | 2010-11-02 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 鳍片场效应晶体管(finfet)器件及其制造方法 |
-
2012
- 2012-06-25 CN CN201210214775.XA patent/CN103515283B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1542965A (zh) * | 2003-05-02 | 2004-11-03 | 三星电子株式会社 | 具有其内形成有空隙区的外延图形的集成电路器件及其形成方法 |
| CN101752258A (zh) * | 2008-12-05 | 2010-06-23 | 台湾积体电路制造股份有限公司 | 形成半导体结构的方法 |
| CN102117829A (zh) * | 2009-12-30 | 2011-07-06 | 中国科学院微电子研究所 | 鳍式晶体管结构及其制作方法 |
| US20110223736A1 (en) * | 2010-03-09 | 2011-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | LDD Epitaxy for FinFETs |
| CN102468235A (zh) * | 2010-11-02 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 鳍片场效应晶体管(finfet)器件及其制造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105226002A (zh) * | 2014-07-04 | 2016-01-06 | 北大方正集团有限公司 | 自对准沟槽型功率器件及其制造方法 |
| CN106611792A (zh) * | 2015-10-23 | 2017-05-03 | 三星电子株式会社 | 半导体器件及其制造方法 |
| KR20170048112A (ko) * | 2015-10-23 | 2017-05-08 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR102384938B1 (ko) * | 2015-10-23 | 2022-04-07 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| CN105552126A (zh) * | 2015-12-15 | 2016-05-04 | 上海集成电路研发中心有限公司 | 鳍式场效应晶体管及其制备方法 |
| CN107180784A (zh) * | 2016-03-09 | 2017-09-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109411338A (zh) * | 2017-08-15 | 2019-03-01 | 台湾积体电路制造股份有限公司 | 制造半导体元件的方法 |
| US10818555B2 (en) | 2017-08-15 | 2020-10-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having planar transistor and FinFET |
| US11328958B2 (en) | 2017-08-15 | 2022-05-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having planar transistor and FinFET |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103515283B (zh) | 2016-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11908862B2 (en) | FinFET and fabrication method thereof | |
| CN101366122B (zh) | U栅晶体管和制造方法 | |
| KR100748261B1 (ko) | 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법 | |
| US8507349B2 (en) | Semiconductor device employing fin-type gate and method for manufacturing the same | |
| US9117907B2 (en) | Semiconductor device | |
| CN103348481A (zh) | 具有完全硅化的鳍片的鳍片fet结构 | |
| CN103515215B (zh) | 一种鳍式场效应管制作方法 | |
| CN108807378A (zh) | 鳍式场效应管及其形成方法 | |
| CN103515283B (zh) | 半导体器件制造方法 | |
| CN106558614A (zh) | 半导体结构及其形成方法 | |
| CN107591436B (zh) | 鳍式场效应管及其形成方法 | |
| CN103839820A (zh) | 半导体器件制造方法 | |
| CN103681329B (zh) | 半导体器件及其制造方法 | |
| CN108807179A (zh) | 半导体结构及其形成方法 | |
| CN104217948B (zh) | 半导体制造方法 | |
| CN103730367B (zh) | 半导体器件制造方法 | |
| CN107591327B (zh) | 鳍式场效应管的形成方法 | |
| CN104347508A (zh) | 半导体结构及其形成方法 | |
| CN104064469A (zh) | 半导体器件制造方法 | |
| CN108630752B (zh) | 半导体结构及其形成方法 | |
| CN104103506A (zh) | 半导体器件制造方法 | |
| KR20090081603A (ko) | 3차원 트랜지스터의 자기정렬 제조방법 | |
| TW202101766A (zh) | 半導體元件及其製備方法 | |
| CN104167358A (zh) | 半导体器件制造方法 | |
| CN103021857B (zh) | 多栅极场效应晶体管的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |