CN109411338A - 制造半导体元件的方法 - Google Patents

制造半导体元件的方法 Download PDF

Info

Publication number
CN109411338A
CN109411338A CN201711037113.9A CN201711037113A CN109411338A CN 109411338 A CN109411338 A CN 109411338A CN 201711037113 A CN201711037113 A CN 201711037113A CN 109411338 A CN109411338 A CN 109411338A
Authority
CN
China
Prior art keywords
fin
bulge
isolation
grid
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711037113.9A
Other languages
English (en)
Other versions
CN109411338B (zh
Inventor
陈维邦
郭廷晃
张简旭珂
郑志成
罗光耀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109411338A publication Critical patent/CN109411338A/zh
Application granted granted Critical
Publication of CN109411338B publication Critical patent/CN109411338B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Abstract

在制作半导体元件的方法中，提供基材。形成硬罩幕与罩幕层于基材的第一区与第二区上。利用硬罩幕与罩幕层凹入基材，以形成鳍状结构于第一区中、以及凸起结构于第二区中。形成第一隔离结构与第二隔离结构于鳍状结构的相对侧壁的下部与凸起结构的相对侧壁上。形成第一栅极结构在部分的鳍状结构上、以及第二栅极结构在部分的凸起结构上。形成第一源极以及第一漏极于第一栅极结构的相对二侧上、以及第二源极以及第二漏极于第二栅极结构的相对二侧上。利用此方法，鳍式场效晶体管结构与平面场效晶体管结构可在相同基材上同时制作，可简化半导体元件的制程，并微型化半导体元件。

Description

制造半导体元件的方法
技术领域
本发明实施例是有关于一种半导体元件，且特别是有关于一种鳍式场效晶体管(FinFET)元件及其制造方法。
背景技术
半导体集成电路(IC)工业已历经快速成长。在集成电路发展的进程中，随着几何尺寸[亦即，利用一制程可形成的最小构件(或线)]的减少，功能密度(定义为每晶片面积的互连元件的数量)大体上已获得增加。微缩化过程大体上通过增加生产效率以及降低相关成本的方式提供许多优势。但是，这样的微缩化已增加了处理与制造集成电路的复杂性。为了实现这些进展，在集成电路制造上需要相似的发展。
举例而言，随着半导体集成电路工业已发展到纳米科技制程节点，以追求更高的元件密度、更高的性能与更低的成本，来自制造与设计的挑战均已促使三维(3D)元件，例如鳍式场效晶体管的发展。然而，传统鳍式场效晶体管元件及制造鳍式场效晶体管元件的方法已无法完全满足各方面需求。
发明内容
依照一实施方式，本揭露揭示一种制造半导体元件的方法。在此方法中，提供基材，此基材包含第一区以及第二区。形成至少一硬罩幕于基材的第一区上。形成罩幕层于基材的第二区上。利用硬罩幕与罩幕层，凹入基材，以形成鳍状结构于第一区中、以及凸起结构于第二区中。形成二第一隔离结构分别覆盖鳍状结构的相对二侧壁的下部、以及二第二隔离结构分别覆盖凸起结构的相对二侧壁。形成第一栅极结构延伸在鳍状结构的第一部分以及部分的第一隔离结构上、以及第二栅极结构延伸在凸起结构的第一部分以及部分的第二隔离结构上，其中第一栅极结构覆盖鳍状结构的第一部分的侧壁的上部与上表面上。形成第一源极以及第一漏极分别位于鳍状结构上的第一栅极结构的相对二侧上、以及第二源极以及第二漏极分别位于凸起结构中的第二栅极结构的相对二侧上。
依照另一实施方式，本揭露揭示一种制造半导体元件的方法。在此方法中，提供基材，此基材包含第一区以及第二区。形成硬罩幕于基材的第一区上。形成罩幕层于基材的第二区上。利用硬罩幕与罩幕层，凹入基材，以形成第一凸起结构于第一区中、以及第二凸起结构于第二区中。形成数个第一隔离结构以及二第二隔离结构，其中形成第一隔离结构包含移除第一凸起结构的多个部分，以形成沿一方向延伸的至少二鳍状结构，其中每一鳍状结构的相对二侧壁的下部被第一隔离结构的其中二者所覆盖，且第二凸起结构的相对二侧壁被第二隔离结构所完全覆盖。形成第一栅极结构延伸在鳍状结构的数个第一部分以及部分的第一隔离结构上、以及第二栅极结构延伸在第二凸起结构的第一部分以及部分的第二隔离结构上，其中第一栅极结构覆盖鳍状结构的第一部分的侧壁的上部与上表面。形成第一源极以及第一漏极分别位于鳍状结构上的第一栅极结构的相对二侧上、以及第二源极以及第二漏极分别位于第二凸起结构中的第二栅极结构的相对二侧上。
依照又一实施方式，本揭露揭示一种制造半导体元件的方法。在此方法中，提供基材，此基材包含第一区以及第二区。利用硬罩幕与罩幕层，凹入基材，以形成鳍状结构于第一区中、以及凸起结构于第二区中，其中硬罩幕是利用至少一鳍状心轴而形成在第一区上，且罩幕层是形成于第二区上。形成二第一隔离结构分别覆盖鳍状结构的相对二侧壁的下部、以及二第二隔离结构分别覆盖凸起结构的相对二侧壁。形成第一栅极结构延伸在鳍状结构的第一部分以及部分的第一隔离结构上、以及第二栅极结构延伸在凸起结构的第一部分以及部分的第二隔离结构上，其中第一栅极结构覆盖鳍状结构的第一部分的侧壁的上部与上表面上。形成第一源极以及第一漏极分别位于鳍状结构上的第一栅极结构的相对二侧上、以及第二源极以及第二漏极分别位于凸起结构中的第二栅极结构的相对二侧上。
附图说明
从以下结合所附附图所做的详细描述，可对本揭露的态样有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸都可任意地增加或减少。
图1是绘示依照各实施方式的一种半导体元件的透视示意图；
图2A至图2J是绘示依照各实施方式的一种半导体元件的制造方法的各个中间阶段的示意图；
图3是绘示依照各实施方式的一种半导体元件的制造方法的流程图。
具体实施方式
以下的揭露提供了许多不同实施方式或实施例，以实施所提供的标的的不同特征。以下所描述的构件与安排的特定实施例是用以简化本揭露。当然这些仅为实施例，并非用以作为限制。举例而言，于描述中，第一特征形成于第二特征的上方或之上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，亦可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。
在此所使用的用语仅用以描述特定实施方式，而非用以限制所附的权利要求书。举例而言，除非特别限制，否则单数型态的用语“一”或“该”亦可代表复数型态。“第一”与“第二”用语用以描述各种元件、区域或层等等，然这类用语仅用以区别一元件、一区域或一层与另一元件、另一区域或另一层。因此，在不脱离所请求保护的标的的精神下，第一区亦可称为第二区，其它的以此类推。此外，本揭露可能会在各实施例中重复参考数字及/或文字。这样的重复是基于简化与清楚的目的，以其本身而言并非用以指定所讨论的各实施方式及/或配置之间的关系。如在此所使用的，用词“及/或(and/or)”包含一或多个相关列示项目的任意或所有组合。
鳍可利用任何适合方法来图案化。举例而言，鳍可利用一或多个微影制程，包含双重图案化(double-patterning)或多重图案化(multi-patterning)制程，来图案化。一般而言，双重图案化或多重图案化制程结合微影与自对准(self-aligned)制程，使图案可被创造成具有例如间距小于利用单一直接微影制程所能得到的图案的间距。举例而言，在一实施方式中，牺牲层形成于基材上方且利用微影制程予以图案化。利用自对准制程形成靠拢经图案化的牺牲层的间隙壁。接下来，移除牺牲层，然后剩下的间隙壁或心轴可用来图案化鳍。
鳍式场效晶体管元件是三维结构，而平面金属氧化物半导体场效晶体管(MOSFET)元件是二维结构，因而鳍式场效晶体管元件的寄生电容大于平面金属氧化物半导体场效晶体管元件的寄生电容。因此，鳍式场效晶体管元件的截止频率(cut-off frequency，Ft)远小于平面金属氧化物半导体场效晶体管元件的截止频率。一般而言，鳍式场效晶体管元件与平面金属氧化物半导体场效晶体管元件是个别制作在两个晶圆上，且鳍式场效晶体管元件与平面金属氧化物半导体场效晶体管元件为两个独立的元件。因此，包含鳍式场效晶体管元件与平面金属氧化物半导体场效晶体管元件的电子产品的制程复杂，且不利于电子产品的微型化。
本揭露的实施方式是针对一种制造半导体元件的方法，其中利用额外的罩幕层来定义多样的金属氧化物半导体场效晶体管结构，如此一来，鳍式场效晶体管结构与平面场效晶体管结构可在相同基材上同时制作。因此，可简化制作包含鳍式场效晶体管元件与平面金属氧化物半导体场效晶体管元件的半导体元件的制程，并微型化半导体元件。
图1是绘示依照各实施方式的一种半导体元件的透视示意图。在一些实施方式中，半导体元件100为双金属氧化物半导体场效晶体管结构元件。半导体元件100可包含基材110、鳍式场效晶体管结构120、以及平面场效晶体管结构140。基材110包含第一区112与第二区114。在一些实施例中，第一区112邻近于第二区114。基材110可由单晶半导体材料或化合物半导体材料所组成。举例而言，可使用硅、锗或玻璃来作为基材110的材料。在一些示范实施例中，基材110由硅所组成。
鳍式场效晶体管结构120设于基材110的第一区112中。在一些实施例中，鳍式场效晶体管结构120包含至少一鳍状结构122、至少二第一隔离结构124a与124b、第一栅极结构126、第一源极128、以及第一漏极130。鳍状结构122设于基材110上。在一些实施例中，鳍状结构122是透过凹入基材110的方式制作，因此鳍状结构122突出于基材110的经凹入的表面110a，其中鳍状结构122与基材110由相同材料所组成。
如图1所示，第一隔离结构124a与124b分别设于鳍状结构122的相对二侧壁122a与122b上，且顺着鳍状结构122延伸所沿的方向延伸。第一隔离结构124a与124b分别覆盖侧壁122a的下部122a’与侧壁122b的下部122b’。在一些示范实施例中，第一隔离结构124a与124b由氧化硅所制成。
第一栅极结构126延伸在部分的鳍状结构122以及部分的第一隔离结构124a与124b上。第一栅极结构126的延伸方向不同于鳍状结构122的延伸方向。举例而言，第一栅极结构126的延伸方向可垂直于鳍状结构122的延伸方向。第一栅极结构126覆盖鳍状结构122的此部分的侧壁122a与122b的上部以及上表面，其中侧壁122a与122b的上部分别位于侧壁122a的下部122a’与侧壁122b的下部122b’的上方，且鳍状结构122的上表面与侧壁122a和122b接合。在一些实施例中，第一栅极结构126包含第一栅极126a以及二第一间隙壁126b与126c。第一间隙壁126b与126c设于鳍状结构122及第一隔离结构124a与124b上，且彼此分开。第一栅极126a设于第一间隙壁126b与126c之间，且覆盖鳍状结构122的此部分的侧壁122a与122b的上部与上表面。在一些示范实施例中，第一间隙壁126b与126c由氮化硅或氮氧化硅所制成，且第一栅极126a包含金属层。
第一源极128与第一漏极130分别设于第一栅极结构126的相对二侧上，且位于鳍状结构122上。第一源极128与第一漏极130分别穿过第一间隙壁126b与126c。在一些示范实施例中，第一源极128与第一漏极130均为磊晶结构。举例而言，第一源极128与第一漏极130由磊晶硅锗(SiGe)所制成。
请再次参照图1，平面场效晶体管结构140设于基材110的第二区114中。在一些实施例中，平面场效晶体管结构140包含凸起结构142、二第二隔离结构144a与144b、第二栅极结构146、第二源极148、以及第二漏极150。凸起结构142设于基材110上。在一些实施例中，凸起结构142是透过凹入基材110的方式制作，如此一来凸起结构142突出于基材110的经凹入的表面110a，且因此凸起结构142与基材110由相同材料所组成。
第二隔离结构144a与144b分别设于凸起结构142的相对二侧壁142a与142b上，且顺着凸起结构142延伸所沿的方向延伸。第二隔离结构144a与144b完全覆盖侧壁142a与142b。在一些示范实施例中，第二隔离结构144a与144b由氧化硅所制成。在一些示范实施例中，被第二栅极结构146所覆盖的凸起结构142的上表面与第二隔离结构144a的上表面144a’和第二隔离结构144b的上表面144b’实质对齐。
第二栅极结构146延伸在部分的凸起结构142以及部分的第二隔离结构144a与144b上。第二栅极结构146的延伸方向不同于凸起结构142的延伸方向。举例而言，第二栅极结构146的延伸方向可垂直于凸起结构142的延伸方向。第二栅极结构146覆盖凸起结构142的此部分的上表面，其中凸起结构142的上表面与侧壁142a和142b接合。在一些实施例中，第二栅极结构146包含第二栅极146a以及二第二间隙壁146b与146c。第二间隙壁146b与146c设于凸起结构142及第二隔离结构144a与144b上，其中第二隔离结构144a与144b彼此分开。第二栅极146a设于第二间隙壁146b与146c之间，且覆盖凸起结构142的此部分的上表面。在一些示范实施例中，第二间隙壁146b与146c由氮化硅或氮氧化硅所制成，且第二栅极146a包含金属层。
第二源极148与第二漏极150分别设于第二栅极结构146的相对二侧上，且位于凸起结构142中。部分的第二源极148与部分的第二漏极150分别设于第二间隙壁146b与146c下方。在一些示范实施例中，第二源极148与第二漏极150均为磊晶结构。举例而言，第二源极148与第二漏极150由磊晶硅锗所制成。
鳍式场效晶体管结构120与平面场效晶体管结构140在同一基材110上制作，因此可微型化半导体元件100，而可提高半导体元件100的应用性。
图2A至图2J是绘示依照各实施方式的一种半导体元件的制造方法的各个中间阶段的示意图。如图2A所示，提供基材200。基材200包含第一区202以及第二区204。在一些实施例中，第一区202邻近于第二区204。基材200可由单晶半导体材料或化合物半导体材料所组成。举例而言，可使用硅、锗或玻璃来作为基材200的材料。
如图2C所示，形成至少一硬罩幕210于基材200的第一区202上。在一些实施例中，在制作硬罩幕210时，形成硬罩幕结构220于基材200的表面200a上。硬罩幕结构220可形成以包含许多层。举例而言，如图2A所示，形成硬罩幕结构220可包含形成垫氧化层222于基材200的表面200a上、形成硬罩幕层224于垫氧化层222上、以及形成氧化层226于硬罩幕层224上。在一些示范实施例中，垫氧化层222由氧化硅所制成，硬罩幕层224由氮化硅所制成，氧化层226由氧化硅所制成。
在一些实施例中，如图2B所示，在制作硬罩幕210时，在硬罩幕结构220完成后，形成至少一鳍状心轴230于基材200的第一区202上的硬罩幕结构220上。在一些示范实施例中，如图2A所示，于制作鳍状心轴230时，形成鳍状心轴层232于硬罩幕结构220上，形成抗反射薄膜234于鳍状心轴层232上，形成保护层236于抗反射薄膜234上，接着形成蚀刻罩幕238于保护层236的一部分上。然后，利用蚀刻罩幕来阻挡蚀刻剂的方式，在保护层236、抗反射薄膜234、以及鳍状心轴层232上进行蚀刻操作，而移除部分的保护层236、部分的抗反射薄膜234、以及部分的鳍状心轴层232。于蚀刻操作完成后，移除剩余的保护层236与剩余的抗反射薄膜234，而留下剩余的鳍状心轴层232成为鳍状心轴230。鳍状心轴层232对硬罩幕210具有蚀刻选择比。举例而言，硬罩幕210可由氮化硅所制成，而鳍状心轴层232可由多晶硅所制成。保护层236可由氮氧化物所制成，蚀刻罩幕238可由光阻所制成。
于完成鳍状心轴230的制作后，形成硬罩幕210，以周围式地围住鳍状心轴230。在一些示范实施例中，如图2B与图2C所示，鳍状心轴230为条状结构，硬罩幕210为矩形框状结构。接下来，利用蚀刻制程，例如干蚀刻制程，移除鳍状心轴230，而留下硬罩幕210于基材200的第一区202上，如图2C所示。
请再次参照图2C，形成罩幕层240于基材200的第二区204上的硬罩幕结构220上。在一些示范实施例中，罩幕层240由光阻所制成。
如图2D所示，透过硬罩幕210与罩幕层240，来凹入基材200，以形成第一凸起结构250于第一区202中、以及第二凸起结构260于第二区204中。在一些实施例中，通过进行以硬罩幕210与罩幕层240作为蚀刻罩幕结构的蚀刻制程，来凹入基材200，其中进行此蚀刻制程，以移除未被硬罩幕210与罩幕层240覆盖的部分硬罩幕结构220与部分基材200。此蚀刻制程可为干蚀刻制程或湿蚀刻制程。于凹入基材200后，移除剩余的硬罩幕210与剩余的罩幕层240。
在一些实施例中，形成至少二第一隔离结构与二第二隔离结构。举例而言，如图2E所示，形成三个第一隔离结构270、272与274，以及二个第二隔离结构280与282。在制作这些第一隔离结构时，移除部分的第一凸起结构250、以及位于第一凸起结构250的这些部分上的硬罩幕结构220的部分，以将第一凸起结构250定义成至少二鳍状结构252与254，其中鳍状结构252与254沿着方向256延伸。在一些示范实施例中，第一隔离结构270、272与274顺着鳍状结构252与254延伸所沿的方向256延伸。此外，第一隔离结构270与272覆盖鳍状结构252的相对二侧壁252a与252b的下部252a’与252b’，且第一隔离结构272与274覆盖鳍状结构254的相对二侧壁254a与254b的下部254a’与254b’。鳍状结构252的上表面252t以及侧壁252a与252b的上部252a”与252b”、以及鳍状结构254的上表面254t以及侧壁254a与254b的上部254a”与254b”被暴露出。
在一些示范实施例中，第二隔离结构280与282沿着方向256延伸。第二隔离结构280与282分别完全覆盖第二凸起结构260的相对二侧壁260a与260b。在一些示范实施例中，第二凸起结构260的上表面260t与第二隔离结构280的上表面280t和第二隔离结构282的上表面282t实质对齐。举例而言，第一隔离结构270、272与274、以及第二隔离结构280与282由氧化硅所制成。
如图2F所示，形成第一虚设栅极290延伸在鳍状结构252的第一部分252c、鳍状结构254的第一部分254c、部分的第一隔离结构270、部分的第一隔离结构272、以及部分的第一隔离结构274上。第一虚设栅极290的延伸方向不同于鳍状结构252与254的延伸方向256。举例而言，第一虚设栅极290的延伸方向可垂直于鳍状结构252与254的方向256。第一虚设栅极290覆盖鳍状结构252的第一部分252c的上表面252t、及侧壁252a与252b的上部252a”与252b”，以及鳍状结构254的第一部分254c的上表面254t、及侧壁254a与254b的上部254a”与254b”。请再次参照图2F，形成第二虚设栅极300延伸在第二凸起结构260的第一部分260c、部分的第二隔离结构280、以及部分的第二隔离结构282上。在一些示范实施例中，第一虚设栅极290与第二虚设栅极300由多晶硅所制成。
如图2G所示，形成二第一间隙壁310与312于鳍状结构252与254、以及第一隔离结构270、272与274上，且第一间隙壁310与312分别位于第一虚设栅极290的相对二侧壁上，因此第一虚设栅极290夹设在第一间隙壁310与312之间。形成二第二间隙壁320与322于第二凸起结构260、以及第二隔离结构280与282上，且第二间隙壁320与322分别位于第二虚设栅极300的相对二侧壁上，因此第二虚设栅极300夹设在第二间隙壁320与322之间。第一间隙壁310与312、以及第二间隙壁320与322可由氮化硅或氮氧化硅所制成。
如图2H所示，移除鳍状结构252与254的未被覆盖的部分、以及鳍状结构252与254被第一间隙壁310与312覆盖的部分，借以在第一间隙壁310中形成二个孔洞310a与310b、以及在第一间隙壁312中形成二个孔洞(未绘示于图2H中)。形成在第一间隙壁312中的孔洞类似于形成在第一间隙壁310中的孔洞310a与310b。请再次参照图2H，在一些实施例中，可对第二凸起结构260进行植入制程，以形成二植入区262与264于第二凸起结构260中且邻近于第二虚设栅极300的二侧。
如图2I所示，形成第一源极330、第一漏极332、第二源极340、以及第二漏极342。第一源极330与第一漏极332形成在鳍状结构252与254上，且分别设于位在第一虚设栅极290的相对二侧上的第一间隙壁310与312的侧壁上。第一源极330与第一漏极332更分别填充形成在第一间隙壁310中的孔洞310a与310b、以及形成在第一间隙壁312中的孔洞。第二源极340与第二漏极342形成在第二凸起结构260中的植入区262与264中，且分别邻近于位于第二虚设栅极300的相对二侧上的第二间隙壁320与322。在一些示范实施例中，第一源极330、第一漏极332、第二源极340、以及第二漏极342均为磊晶结构。举例而言，第一源极330、第一漏极332、第二源极340、以及第二漏极342由磊晶硅锗所制成。
请参照图2J、图2E、以及图2F，移除第一虚设栅极290，以形成第一容置空间290a，并暴露出鳍状结构252的第一部分252c的侧壁252a与252b的上部252a”与252b”和上表面252t、以及鳍状结构254的第一部分254c的侧壁254a与254b的上部254a”与254b”和上表面254t。此外，移除第二虚设栅极300，以形成第二容置空间300a，并暴露出第二凸起结构260的第一部分260c的上表面260t。接下来，以第一栅极350填充第一容置空间290a，来完成第一栅极结构352，而实质完成鳍式场效晶体管结构370。第一栅极结构352包含第一间隙壁310与312以及第一栅极350。第一栅极350包含金属层。以第二栅极360填充第二容置空间300a，来完成第二栅极结构362，而实质完成平面场效晶体管结构380。第二栅极结构362包含第二间隙壁320与322以及第二栅极360。第二栅极360包含金属层。因此，已实质完成包含鳍式场效晶体管结构370与平面场效晶体管结构380的半导体元件390。
于完成用以定义鳍式场效晶体管结构370的第一凸起结构250的硬罩幕210后，另外于基材200的第二区204上形成用以定义平面场效晶体管结构380的第二凸起结构260的罩幕层240，借此可同时在基材200上制作鳍式场效晶体管结构370与平面场效晶体管结构380。因此，可简化制作半导体元件390的制程，并可微型化半导体元件390。
请参照图3与图2A至图2J，图3是绘示依照各实施方式的一种半导体元件的制造方法的流程图。此方法始于操作400，以提供基材200，如图2A所示。基材200包含第一区202以及第二区204。第一区202可邻近于第二区204。举例而言，可使用硅、锗或玻璃来作为基材200的材料。
在操作402中，如图2A所示，形成硬罩幕结构220于基材200的表面220a上。硬罩幕结构220可形成以包含许多层。举例而言，在制作硬罩幕结构220时，形成垫氧化层222于基材200的表面200a上，形成硬罩幕层224于垫氧化层222上，以及形成氧化层226于硬罩幕层224上。在一些示范实施例中，利用热氧化技术或沉积技术，例如化学气相沉积(CVD)技术及物理气相沉积(PVD)技术，来制作垫氧化层222。可利用沉积技术，例如化学气相沉积技术或物理气相沉积技术，来制作硬罩幕层224与氧化层226。
在操作404中，如图2B所示，形成至少一鳍状心轴230于基材200的第一区202上的硬罩幕结构220上。在一些示范实施例中，如图2A所示，于制作鳍状心轴230时，形成鳍状心轴层232于硬罩幕结构220上，形成抗反射薄膜234于鳍状心轴层232上，形成保护层236于抗反射薄膜234上，接着形成蚀刻罩幕238于保护层236的一部分上。举例而言，可利用沉积技术，例如化学气相沉积技术或物理气相沉积技术，来制作鳍状心轴层232、抗反射薄膜234、以及保护层236。可进行旋涂制程与微影制程来制作蚀刻罩幕238。接下来，利用蚀刻罩幕来阻挡蚀刻剂的方式，在保护层236、抗反射薄膜234、以及鳍状心轴层232上进行蚀刻操作，而移除部分的保护层236、部分的抗反射薄膜234、以及部分的鳍状心轴层232。于蚀刻操作完成后，移除剩余的保护层236与剩余的抗反射薄膜234，而留下剩余的鳍状心轴层232成为鳍状心轴230。
在操作406中，形成硬罩幕210，以周围式地围住鳍状心轴230。可利用沉积技术、微影技术、以及蚀刻剂数来制作硬罩幕210。在一些示范实施例中，如图2B与图2C所示，鳍状心轴230为条状结构，硬罩幕210为矩形框状结构。硬罩幕210对鳍状心轴层232具有蚀刻选择比。举例而言，硬罩幕210可由氮化硅所制成，而鳍状心轴层232可由多晶硅所制成。在操作408中，如图2C所示，利用蚀刻制程，例如干蚀刻制程，移除鳍状心轴230，而留下硬罩幕210于基材200的第一区202上。
在操作410中，请再次参照图2C，形成罩幕层240于基材200的第二区204上的硬罩幕结构220上。在一些示范实施例中，罩幕层240由光阻所制成，且透过进行旋涂制程与微影制程来制作罩幕层240。
在操作412中，如图2D所示，凹入基材200，以形成第一凸起结构250于第一区202中、以及第二凸起结构260于第二区204中。在一些实施例中，通过进行以硬罩幕210与罩幕层240作为蚀刻罩幕结构的蚀刻制程，来凹入基材200。进行此蚀刻制程，以移除未被硬罩幕210与罩幕层240覆盖的部分硬罩幕结构220与部分基材200。此蚀刻制程可为干蚀刻制程或湿蚀刻制程。于凹入基材200后，移除剩余的硬罩幕210与剩余的罩幕层240。
在操作414中，形成至少二第一隔离结构与二第二隔离结构。举例而言，如图2E所示，形成三个第一隔离结构270、272与274，以及二个第二隔离结构280与282。在制作这些第一隔离结构时，移除部分的第一凸起结构250、以及位于第一凸起结构250的这些部分上的硬罩幕结构220的部分，以将第一凸起结构250定义成至少二鳍状结构252与254。鳍状结构252与254形成以沿着方向256延伸。在一些示范实施例中，第一隔离结构270、272与274沿着方向256延伸。第一隔离结构270与272覆盖鳍状结构252的相对二侧壁252a与252b的下部252a’与252b’，且第一隔离结构272与274覆盖鳍状结构254的相对二侧壁254a与254b的下部254a’与254b’。此外，鳍状结构252的上表面252t以及侧壁252a与252b的上部252a”与252b”、以及鳍状结构254的上表面254t以及侧壁254a与254b的上部254a”与254b”被暴露出。
在一些实施例中，第二隔离结构280与282沿着方向256延伸。第二隔离结构280与282分别完全覆盖第二凸起结构260的相对二侧壁260a与260b。在一些示范实施例中，第二凸起结构260的上表面260t与第二隔离结构280的上表面280t和第二隔离结构282的上表面282t实质对齐。举例而言，利用高密度电浆化学气相沉积(HDP CVD)技术制作第一隔离结构270、272与274、以及第二隔离结构280与282。
在操作416中，请先参照图2J，形成第一栅极结构352延伸在鳍状结构252与254，以及形成第二栅极结构362延伸在第二凸起结构260上。在一些实施例中，如图2F所示，于制作第一栅极结构352时，形成第一虚设栅极290延伸在鳍状结构252的第一部分252c、鳍状结构254的第一部分254c、部分的第一隔离结构270、部分的第一隔离结构272、以及部分的第一隔离结构274上。第一虚设栅极290形成以具有一延伸方向，且此延伸方向不同于鳍状结构252与254的延伸方向256。举例而言，第一虚设栅极290的延伸方向可垂直于方向256。第一虚设栅极290形成以覆盖鳍状结构252的第一部分252c的上表面252t、及侧壁252a与252b的上部252a”与252b”，以及鳍状结构254的第一部分254c的上表面254t、及侧壁254a与254b的上部254a”与254b”。于制作第二栅极结构362时，形成第二虚设栅极300延伸在第二凸起结构260的第一部分260c、部分的第二隔离结构280、以及部分的第二隔离结构282上。在一些示范实施例中，利用沉积技术、微影技术、以及蚀刻技术制作第一虚设栅极290与第二虚设栅极300。
如图2G所示，在制作第一栅极结构352时，于第一虚设栅极290形成后，形成二第一间隙壁310与312于鳍状结构252与254、以及第一隔离结构270、272与274上，且第一间隙壁310与312分别位于第一虚设栅极290的相对二侧壁上。在制作第二栅极结构362时，于第二虚设栅极300形成后，形成二第二间隙壁320与322于第二凸起结构260、以及第二隔离结构280与282上，且第二间隙壁320与322分别位于第二虚设栅极300的相对二侧壁上。可利用沉积技术与回蚀技术来制作第一间隙壁310与312、以及第二间隙壁320与322。
在制作第一栅极结构352时，请同时参照图2J、图2E、以及图2F，移除第一虚设栅极290，以形成第一容置空间290a，并暴露出鳍状结构252的第一部分252c的侧壁252a与252b的上部252a”与252b”和上表面252t、以及鳍状结构254的第一部分254c的侧壁254a与254b的上部254a”与254b”和上表面254t。在制作第二栅极结构362时，移除第二虚设栅极300，以形成第二容置空间300a，并暴露出第二凸起结构260的第一部分260c的上表面260t。接下来，以第一栅极350填充第一容置空间290a，来完成第一栅极结构352，而实质完成鳍式场效晶体管结构370。以第二栅极360填充第二容置空间300a，来完成第二栅极结构362，而实质完成平面场效晶体管结构380。第一栅极结构352包含第一间隙壁310与312以及第一栅极350，其中第一栅极350包含金属层。第二栅极结构362包含第二间隙壁320与322以及第二栅极360，其中第二栅极360包含金属层。
在操作418中，如图2H所示，在形成第一间隙壁310与312以及第二间隙壁320与322、和以第一栅极350与第二栅极360填充第一容置空间290a与第二容置空间300a之间，形成第一源极330、第一漏极332、第二源极340、以及第二漏极342。于制作第一源极330与第一漏极332时，利用蚀刻技术移除鳍状结构252与254的未被覆盖的部分、以及鳍状结构252与254被第一间隙壁310与312覆盖的部分，借以在第一间隙壁310中形成二个孔洞310a与310b、以及在第一间隙壁312中形成二个孔洞(未绘示于图2H中)。第一源极330与第一漏极332形成在鳍状结构252与254上，且分别设于位在第一虚设栅极290的相对二侧上的第一间隙壁310与312的侧壁上。第一源极330与第一漏极332更分别填充形成在第一间隙壁310中的孔洞310a与310b、以及形成在第一间隙壁312中的孔洞。举例而言，可利用磊晶技术制作第一源极330与第一漏极332。
请再次参照图2H，在一些实施例中，于制作第二源极340以及第二漏极342时，可对第二凸起结构260进行植入制程，以形成二植入区262与264于第二凸起结构260中且邻近于第二虚设栅极300的二侧。第二源极340与第二漏极342形成在第二凸起结构260中的植入区262与264中，且分别邻近于位于第二虚设栅极300的相对二侧上的第二间隙壁320与322。举例而言，可利用磊晶技术制作第二源极340以及第二漏极342。因此，以第一栅极350与第二栅极360分别填充第一容置空间290a与第二容置空间300a后，已实质完成包含鳍式场效晶体管结构370与平面场效晶体管结构380的半导体元件390。
依照一实施方式，本揭露揭示一种制造半导体元件的方法。在此方法中，提供基材，此基材包含第一区以及第二区。形成至少一硬罩幕于基材的第一区上。形成罩幕层于基材的第二区上。利用硬罩幕与罩幕层，凹入基材，以形成鳍状结构于第一区中、以及凸起结构于第二区中。形成二第一隔离结构分别覆盖鳍状结构的相对二侧壁的下部、以及二第二隔离结构分别覆盖凸起结构的相对二侧壁。形成第一栅极结构延伸在鳍状结构的第一部分以及部分的第一隔离结构上、以及第二栅极结构延伸在凸起结构的第一部分以及部分的第二隔离结构上，其中第一栅极结构覆盖鳍状结构的第一部分的侧壁的上部与上表面上。形成第一源极以及第一漏极分别位于鳍状结构上的第一栅极结构的相对二侧上、以及第二源极以及第二漏极分别位于凸起结构中的第二栅极结构的相对二侧上。
依照一实施例，上述凸起结构的上表面与第二隔离结构的多个上表面实质对齐。
依照一实施例，于提供基材后，上述的方法还包含形成垫氧化层于基材的表面上、形成一硬罩幕层于该垫氧化层上、以及形成一氧化层于该硬罩幕层上。
依照一实施例，形成上述第一栅极结构包含：形成第一虚设栅极延伸在鳍状结构的第一部分以及第一隔离结构的上述部分上；形成二第一间隙壁于第一虚设栅极的相对二侧壁、鳍状结构、以及第一隔离结构上；移除第一虚设栅极，以形成第一容置空间，并暴露出鳍状结构的第一部分的上表面与侧壁的上部；以及以第一栅极填充第一容置空间。
依照一实施例，上述形成第一源极以及第一漏极包含：移除鳍状结构的数个未被覆盖的部分、以及被些第一间隙壁覆盖的鳍状结构的数个部分，以形成二孔洞分别位于第一间隙壁中；以及形成第一源极以及第一漏极分别位于第一间隙壁的数个侧壁上并填充孔洞。
依照一实施例，上述形成第二栅极结构包含：形成第二虚设栅极延伸在凸起结构的第一部分以及第二隔离结构的上述部分上；形成二第二间隙壁于第二虚设栅极的相对二侧壁、凸起结构、以及第二隔离结构上；移除第二虚设栅极，以形成第二容置空间，并暴露出凸起结构的第一部分的上表面；以及以第二栅极填充第二容置空间。
依照一实施例，上述形成该第二源极以及该第二漏极包含：对凸起结构的数个未被覆盖的部分进行植入制程，以在凸起结构中形成二植入区；以及形成第二源极以及第二漏极分别位于植入区中。
依照另一实施方式，本揭露揭示一种制造半导体元件的方法。在此方法中，提供基材，此基材包含第一区以及第二区。形成硬罩幕于基材的第一区上。形成罩幕层于基材的第二区上。利用硬罩幕与罩幕层，凹入基材，以形成第一凸起结构于第一区中、以及第二凸起结构于第二区中。形成数个第一隔离结构以及二第二隔离结构，其中形成第一隔离结构包含移除第一凸起结构的多个部分，以形成沿一方向延伸的至少二鳍状结构，其中每一鳍状结构的相对二侧壁的下部被第一隔离结构的其中二者所覆盖，且第二凸起结构的相对二侧壁被第二隔离结构所完全覆盖。形成第一栅极结构延伸在鳍状结构的数个第一部分以及部分的第一隔离结构上、以及第二栅极结构延伸在第二凸起结构的第一部分以及部分的第二隔离结构上，其中第一栅极结构覆盖鳍状结构的第一部分的侧壁的上部与上表面。形成第一源极以及第一漏极分别位于鳍状结构上的第一栅极结构的相对二侧上、以及第二源极以及第二漏极分别位于第二凸起结构中的第二栅极结构的相对二侧上。
依照一实施例，上述第二凸起结构的上表面与第二隔离结构的数个上表面实质对齐。
依照一实施例，于提供基材后，上述方法还包含形成硬罩幕结构于基材的表面上。
依照一实施例，于形成硬罩幕结构与形成硬罩幕之间，上述方法还包含形成至少一鳍状心轴于基材的第一区上的硬罩幕结构上，其中硬罩幕形成以周围式地围住上述至少一鳍状心轴。
依照一实施例，形成上述至少一鳍状心轴包含：形成鳍状心轴层于硬罩幕结构上；形成抗反射薄膜于鳍状心轴层；形成保护层于抗反射薄膜上；形成蚀刻罩幕于保护层的一部分上；以及利用蚀刻罩幕，在保护层、抗反射薄膜、以及鳍状心轴层上进行蚀刻操作。
依照一实施例，上述鳍状心轴层对硬罩幕具有蚀刻选择比。
依照一实施例，形成上述第一栅极结构包含：形成第一虚设栅极延伸在鳍状结构的第一部分以及第一隔离结构的上述部分上；形成二第一间隙壁于第一虚设栅极的相对二侧壁、鳍状结构、以及第一隔离结构上；移除第一虚设栅极，以形成第一容置空间，并暴露出鳍状结构的第一部分的侧壁的上部与上表面；以及以第一栅极填充第一容置空间。
依照一实施例，上述形成第一源极以及第一漏极包含：移除鳍状结构的数个未被覆盖的部分、以及被第一间隙壁覆盖的鳍状结构的数个部分，以形成数个孔洞分别位于第一间隙壁中；以及形成第一源极以及第一漏极分别位于第一间隙壁的数个侧壁上并填充孔洞。
依照一实施例，上述形成第二栅极结构包含：形成第二虚设栅极延伸在第二凸起结构的第一部分以及第二隔离结构的上述部分上；形成二第二间隙壁于第二虚设栅极的相对二侧壁、第二凸起结构、以及第二隔离结构上；移除第二虚设栅极，以形成第二容置空间，并暴露出第二凸起结构的第一部分的上表面；以及以第二栅极填充第二容置空间。
依照一实施例，上述形成第二源极以及第二漏极包含：移除第二凸起结构的数个未被覆盖的部分，以在第二凸起结构中形成二凹陷；以及形成第二源极以及第二漏极分别位于这些凹陷中。
依照又一实施方式，本揭露揭示一种制造半导体元件的方法。在此方法中，提供基材，此基材包含第一区以及第二区。利用硬罩幕与罩幕层，凹入基材，以形成鳍状结构于第一区中、以及凸起结构于第二区中，其中硬罩幕是利用至少一鳍状心轴而形成在第一区上，且罩幕层是形成于第二区上。形成二第一隔离结构分别覆盖鳍状结构的相对二侧壁的下部、以及二第二隔离结构分别覆盖凸起结构的相对二侧壁。形成第一栅极结构延伸在鳍状结构的第一部分以及部分的第一隔离结构上、以及第二栅极结构延伸在凸起结构的第一部分以及部分的第二隔离结构上，其中第一栅极结构覆盖鳍状结构的第一部分的侧壁的上部与上表面上。形成第一源极以及第一漏极分别位于鳍状结构上的第一栅极结构的相对二侧上、以及第二源极以及第二漏极分别位于凸起结构中的第二栅极结构的相对二侧上。
依照一实施例，上述的凸起结构的上表面与第二隔离结构的数个上表面实质对齐。
依照一实施例，形成上述至少一鳍状心轴包含：形成鳍状心轴层于基材上；形成抗反射薄膜于鳍状心轴层；形成保护层于抗反射薄膜上；形成蚀刻罩幕于保护层的一部分上；以及利用蚀刻罩幕，在保护层、抗反射薄膜、以及鳍状心轴层上进行蚀刻操作。
上述已概述数个实施方式的特征，因此熟悉此技艺者可更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地利用本揭露作为基础，来设计或润饰其他制程与结构，以实现与在此所介绍的实施方式相同的目的及/或达到相同的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本揭露的精神和范围，且熟悉此技艺者可在不脱离本揭露的精神和范围下，在此进行各种的更动、取代与替代。

Claims (10)

1.一种制造半导体元件的方法，其特征在于，该方法包含：
提供一基材，该基材包含一第一区以及一第二区；
形成至少一硬罩幕于该基材的该第一区上；
形成一罩幕层于该基材的该第二区上；
利用该硬罩幕与该罩幕层，凹入该基材，以形成一鳍状结构于该第一区中、以及一凸起结构于该第二区中；
形成二第一隔离结构分别覆盖该鳍状结构的相对二侧壁的多个下部、以及二第二隔离结构分别覆盖该凸起结构的相对二侧壁；
形成一第一栅极结构延伸在该鳍状结构的一第一部分以及部分的所述第一隔离结构上、以及一第二栅极结构延伸在该凸起结构的一第一部分以及部分的所述第二隔离结构上，其中该第一栅极结构覆盖该鳍状结构的该第一部分的所述侧壁的多个上部与一上表面上；以及
形成一第一源极以及一第一漏极分别位于该鳍状结构上的该第一栅极结构的相对二侧上、以及一第二源极以及一第二漏极分别位于该凸起结构中的该第二栅极结构的相对二侧上。
2.根据权利要求1所述的方法，其特征在于，该凸起结构的一上表面与所述第二隔离结构的多个上表面实质对齐。
3.根据权利要求1所述的方法，其特征在于，形成该第一栅极结构包含：
形成一第一虚设栅极延伸在该鳍状结构的该第一部分以及所述第一隔离结构的所述部分上；
形成二第一间隙壁于该第一虚设栅极的相对二侧壁、该鳍状结构、以及所述第一隔离结构上；
移除该第一虚设栅极，以形成一第一容置空间，并暴露出该鳍状结构的该第一部分的该上表面与所述侧壁的所述上部；以及
以一第一栅极填充该第一容置空间。
4.根据权利要求3所述的方法，其特征在于，形成该第一源极以及该第一漏极包含：
移除该鳍状结构的多个未被覆盖的部分、以及被所述第一间隙壁覆盖的该鳍状结构的多个部分，以形成二孔洞分别位于所述第一间隙壁中；以及
形成该第一源极以及该第一漏极分别位于所述第一间隙壁的多个侧壁上并填充所述孔洞。
5.根据权利要求3所述的方法，其特征在于，形成该第二栅极结构包含：
形成一第二虚设栅极延伸在该凸起结构的该第一部分以及所述第二隔离结构的所述部分上；
形成二第二间隙壁于该第二虚设栅极的相对二侧壁、该凸起结构、以及所述第二隔离结构上；
移除该第二虚设栅极，以形成一第二容置空间，并暴露出该凸起结构的该第一部分的一上表面；以及
以一第二栅极填充该第二容置空间。
6.根据权利要求5所述的方法，其特征在于，形成该第二源极以及该第二漏极包含：
对该凸起结构的多个未被覆盖的部分进行一植入制程，以在该凸起结构中形成二植入区；以及
形成该第二源极以及该第二漏极分别位于所述植入区中。
7.一种制造半导体元件的方法，其特征在于，该方法包含：
提供一基材，该基材包含一第一区以及一第二区；
形成一硬罩幕于该基材的该第一区上；
形成一罩幕层于该基材的该第二区上；
利用该至少一硬罩幕与该罩幕层，凹入该基材，以形成一第一凸起结构于该第一区中、以及一第二凸起结构于该第二区中；
形成多个第一隔离结构以及二第二隔离结构，其中形成所述第一隔离结构包含移除所述第一凸起结构的多个部分，以形成沿一方向延伸的至少二鳍状结构，其中每一所述鳍状结构的相对二侧壁的多个下部被所述第一隔离结构的其中二者所覆盖，且该第二凸起结构的相对二侧壁被所述第二隔离结构所完全覆盖；
形成一第一栅极结构延伸在所述鳍状结构的多个第一部分以及部分的所述第一隔离结构上、以及一第二栅极结构延伸在该第二凸起结构的一第一部分以及部分的所述第二隔离结构上，其中该第一栅极结构覆盖所述鳍状结构的所述第一部分的所述侧壁的多个上部与多个上表面；以及
形成一第一源极以及一第一漏极分别位于所述鳍状结构上的该第一栅极结构的相对二侧上、以及一第二源极以及一第二漏极分别位于该第二凸起结构中的该第二栅极结构的相对二侧上。
8.根据权利要求7所述的方法，其特征在于，于提供该基材后，该方法还包含形成一硬罩幕结构于该基材的一表面上。
9.根据权利要求8所述的方法，其特征在于，于形成该硬罩幕结构与形成该硬罩幕之间，该方法还包含形成至少一鳍状心轴于该基材的该第一区上的该硬罩幕结构上，其中该硬罩幕形成以周围式地围住该至少一鳍状心轴。
10.一种制造半导体元件的方法，其特征在于，该方法包含：
提供一基材，该基材包含一第一区以及一第二区；
利用一硬罩幕与一罩幕层，凹入该基材，以形成一鳍状结构于该第一区中、以及一凸起结构于该第二区中，其中该硬罩幕是利用至少一鳍状心轴而形成在该第一区上，且该罩幕层是形成于该第二区上；
形成二第一隔离结构分别覆盖该鳍状结构的相对二侧壁的多个下部、以及二第二隔离结构分别覆盖该凸起结构的相对二侧壁；
形成一第一栅极结构延伸在该鳍状结构的一第一部分以及部分的所述第一隔离结构上、以及一第二栅极结构延伸在该凸起结构的一第一部分以及部分的所述第二隔离结构上，其中该第一栅极结构覆盖该鳍状结构的该第一部分的所述侧壁的多个上部与一上表面上；以及
形成一第一源极以及一第一漏极分别位于该鳍状结构上的该第一栅极结构的相对二侧上、以及一第二源极以及一第二漏极分别位于该凸起结构中的该第二栅极结构的相对二侧上。
CN201711037113.9A 2017-08-15 2017-10-30 制造半导体元件的方法 Active CN109411338B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/678,097 2017-08-15
US15/678,097 US10483167B2 (en) 2017-08-15 2017-08-15 Method for manufacturing dual FinFET device

Publications (2)

Publication Number Publication Date
CN109411338A true CN109411338A (zh) 2019-03-01
CN109411338B CN109411338B (zh) 2020-10-20

Family

ID=65034266

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711037113.9A Active CN109411338B (zh) 2017-08-15 2017-10-30 制造半导体元件的方法

Country Status (3)

Country Link
US (4) US10483167B2 (zh)
CN (1) CN109411338B (zh)
TW (1) TWI641055B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728335B2 (en) * 2019-01-25 2023-08-15 Intel Corporation Buried channel structure integrated with non-planar structures
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060081895A1 (en) * 2004-10-19 2006-04-20 Deok-Huyng Lee Semiconductor device having fin transistor and planar transistor and associated methods of manufacture
CN1805124A (zh) * 2005-01-13 2006-07-19 国际商业机器公司 鳍型场效应晶体管的制造方法
CN101027770A (zh) * 2004-09-27 2007-08-29 英特尔公司 金属栅电极半导体器件
CN101303975A (zh) * 2007-05-07 2008-11-12 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其形成方法
CN101315892A (zh) * 2007-05-29 2008-12-03 南亚科技股份有限公司 制造自对准鳍状场效应晶体管装置的方法
US20090023261A1 (en) * 2007-07-20 2009-01-22 Sony Corporation Method for manufacturing semiconductor device
US20090294874A1 (en) * 2008-05-30 2009-12-03 Hynix Semiconductor Inc. Method of Fabricating Semiconductor Apparatus Having Saddle-Fin Transistor and Semiconductor Apparatus Fabricated Thereby
CN103000518A (zh) * 2011-09-09 2013-03-27 联华电子股份有限公司 形成非平面晶体管的方法
CN103035713A (zh) * 2011-10-04 2013-04-10 台湾积体电路制造股份有限公司 FinFET器件及其制造方法
CN103515283A (zh) * 2012-06-25 2014-01-15 中国科学院微电子研究所 半导体器件制造方法
US20150214370A1 (en) * 2014-01-27 2015-07-30 Samsung Electronics Co., Ltd. Semiconductor Devices and Methods of Fabricating the Same
US20160268434A1 (en) * 2015-03-13 2016-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100515061B1 (ko) * 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
JPWO2006006438A1 (ja) * 2004-07-12 2008-04-24 日本電気株式会社 半導体装置及びその製造方法
US7459416B2 (en) * 2004-07-12 2008-12-02 Panasonic Corporation Fluid bearing unit and spindle motor using the same
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7425740B2 (en) * 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US8569135B2 (en) * 2011-07-20 2013-10-29 International Business Machines Corporation Replacement gate electrode with planar work function material layers
US8759904B2 (en) * 2011-08-24 2014-06-24 GlobalFoundries, Inc. Electronic device having plural FIN-FETs with different FIN heights and planar FETs on the same substrate
KR101964262B1 (ko) * 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9490365B2 (en) * 2014-06-12 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
CN105826257B (zh) * 2015-01-06 2019-03-12 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
KR102351659B1 (ko) * 2015-04-03 2022-01-17 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US20170236841A1 (en) * 2016-02-11 2017-08-17 Qualcomm Incorporated Fin with an epitaxial cladding layer
US9691766B1 (en) * 2016-04-01 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101027770A (zh) * 2004-09-27 2007-08-29 英特尔公司 金属栅电极半导体器件
US20060081895A1 (en) * 2004-10-19 2006-04-20 Deok-Huyng Lee Semiconductor device having fin transistor and planar transistor and associated methods of manufacture
CN1805124A (zh) * 2005-01-13 2006-07-19 国际商业机器公司 鳍型场效应晶体管的制造方法
CN101303975A (zh) * 2007-05-07 2008-11-12 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其形成方法
CN101315892A (zh) * 2007-05-29 2008-12-03 南亚科技股份有限公司 制造自对准鳍状场效应晶体管装置的方法
US20090023261A1 (en) * 2007-07-20 2009-01-22 Sony Corporation Method for manufacturing semiconductor device
US20090294874A1 (en) * 2008-05-30 2009-12-03 Hynix Semiconductor Inc. Method of Fabricating Semiconductor Apparatus Having Saddle-Fin Transistor and Semiconductor Apparatus Fabricated Thereby
CN103000518A (zh) * 2011-09-09 2013-03-27 联华电子股份有限公司 形成非平面晶体管的方法
CN103035713A (zh) * 2011-10-04 2013-04-10 台湾积体电路制造股份有限公司 FinFET器件及其制造方法
CN103515283A (zh) * 2012-06-25 2014-01-15 中国科学院微电子研究所 半导体器件制造方法
US20150214370A1 (en) * 2014-01-27 2015-07-30 Samsung Electronics Co., Ltd. Semiconductor Devices and Methods of Fabricating the Same
US20160268434A1 (en) * 2015-03-13 2016-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same

Also Published As

Publication number Publication date
US10818555B2 (en) 2020-10-27
US20200091004A1 (en) 2020-03-19
CN109411338B (zh) 2020-10-20
US20190057905A1 (en) 2019-02-21
US20220262680A1 (en) 2022-08-18
TWI641055B (zh) 2018-11-11
US10483167B2 (en) 2019-11-19
US11328958B2 (en) 2022-05-10
TW201911422A (zh) 2019-03-16
US20210043517A1 (en) 2021-02-11

Similar Documents

Publication Publication Date Title
CN106158864B (zh) 用于FinFET隔离的方法和结构
US8519481B2 (en) Voids in STI regions for forming bulk FinFETs
US7652331B2 (en) Semiconductor device and method for fabricating the same
US7413941B2 (en) Method of fabricating sectional field effect devices
CN104576534B (zh) 制造鳍式场效应晶体管器件的方法
CN103247574A (zh) 鳍式场效应晶体管（finfet）器件的切割掩模图案化工艺
JP2011097057A (ja) バルクＦｉｎＦＥＴ中のＳｉフィンのフィン下部近くのＳＴＩ形状
JP2011071520A (ja) フィン型電界効果トランジスタ
TWI671819B (zh) 半導體裝置及其製作方法
CN103247575A (zh) 鳍式场效应晶体管（FinFET）器件的图案化工艺
CN109411338A (zh) 制造半导体元件的方法
US10290503B2 (en) Spacer enabled poly gate
CN103165428A (zh) 制作半导体器件的方法
CN104979173B (zh) 半导体结构及其形成方法
CN105789049B (zh) 图案化鳍式场效应晶体管（finfet）器件的多个部件的方法
US7605027B2 (en) Method of fabricating a bipolar transistor
TWI694492B (zh) 半導體元件之精細互連的製備方法
JP2008103694A (ja) 集積化トランジスタ素子及びその形成方法
TWI798011B (zh) 半導體結構及其製造方法
CN108155148B (zh) 半导体结构的形成方法
CN111613532B (zh) 一种场效应管的形成方法和场效应管
CN109300972A (zh) Finfet器件及其形成方法
KR100508868B1 (ko) 반도체 장치의 소자 분리 방법
JP2007012816A (ja) 半導体集積回路装置及びその製造方法
KR20040056851A (ko) 반도체 소자의 트렌치 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant