CN105789049B - 图案化鳍式场效应晶体管（finfet）器件的多个部件的方法 - Google Patents

Abstract

本发明公开了用于图案化鳍式场效应晶体管(FinFET)器件的鳍的方法。一种示例性方法包括：提供半导体衬底，在半导体衬底上形成多个细长突出物，细长突出物在第一方向上延伸，以及形成覆盖细长突出物的第一部分的掩模，该掩模由具有第一蚀刻速率的第一材料形成。该方法也包括：形成围绕掩模的间隔件，间隔件由蚀刻速率低于第一材料的蚀刻速率的第二材料形成，掩模和间隔件一起覆盖细长突出物的第二部分，细长突出物的第二部分大于细长突出物的第一部分。而且，该方法包括去除多个细长突出物的未由掩模和间隔件覆盖的剩余部分。

Description

图案化鳍式场效应晶体管（FINFET）器件的多个部件的方法

优先权数据

本申请是2012年2月9日提交的标题为“Cut-Mask Patterning Process For Fin-Like Field Effect Transistor(FinFET)Device”的美国申请第 13/369,818号的部分继续申请，其全部内容结合于此作为参考。

技术领域

本发明涉及集成电路器件，更具体地，涉及图案化鳍式场效应晶体管(FINFET)器件的多个部件的方法。

背景技术

集成电路(IC)技术不断地改进。这种改进通常包括按比例缩小器件几何结构以实现更低的制造成本、更高的器件集成密度、更高的速度和更好的性能。光刻常用于形成集成电路器件的组件，其中通常地，曝光工具使光穿过掩模或中间掩模并且将光聚焦在晶圆的光刻胶层上，从而产生其中具有集成电路组件的图像的光刻胶层。形成具有较小尺寸的器件图案受到曝光工具的分辨率的限制。例如，形成鳍式场效应(FinFET)器件受到当前的光刻分辨率限度的限制。因此，虽然现有的光刻技术对于它们的预期目的通常已经能够满足，但是随着器件继续按比例缩小，它们不是在所有方面都已完全令人满意。

发明内容

为了解决现有技术中存在的问题，本发明提供了一种形成由外边界限定的非矩形图案的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成多个细长突出物，所述细长突出物在第一方向上延伸；形成覆盖所述细长突出物的第一部分的掩模，所述掩模由具有第一蚀刻速率的第一材料形成；形成围绕所述掩模的间隔件，所述间隔件由蚀刻速率低于所述第一材料的蚀刻速率的第二材料形成，所述掩模和所述间隔件一起覆盖所述细长突出物的第二部分，所述细长突出物的所述第二部分大于所述细长突出物的所述第一部分，并且其中，所述间隔件的外边界对应于所述非矩形图案的外边界；以及去除所述多个细长突出物的未由所述掩模和所述间隔件覆盖的剩余部分。

在上述方法中，其中，形成所述掩模包括形成具有外边界的所述掩模，所述掩模的外边界位于所述非矩形图案的外边界内。

在上述方法中，其中，所述非矩形图案包括直角内部拐角；并且其中，所述掩模包括对应于所述直角内部拐角的第一内部拐角，而所述间隔件包括对应于所述直角内部拐角的第二内部拐角，其中，所述间隔件的所述第二内部拐角比所述掩模的所述第一内部拐角更接近90度。

在上述方法中，其中，形成所述掩模包括形成第一隔开的掩模部分和第二隔开的掩模部分，在所述第一隔开的掩模部分和所述第二隔开的掩模部分之间具有合并区。

在上述方法中，其中，形成所述掩模包括形成第一隔开的掩模部分和第二隔开的掩模部分，在所述第一隔开的掩模部分和所述第二隔开的掩模部分之间具有合并区，其中，形成围绕所述掩模的所述间隔件包括在所述第一隔开的掩模部分和所述第二隔开的掩模部分的每个周围形成第一间隔件和第二间隔件，从而使得所述第一间隔件和所述第二间隔件合并在所述合并区内。

在上述方法中，其中，形成所述掩模包括形成第一隔开的掩模部分和第二隔开的掩模部分，在所述第一隔开的掩模部分和所述第二隔开的掩模部分之间具有合并区，其中，所述第一隔开的掩模部分和所述第二隔开的掩模部分分隔开的距离大约小于所述间隔件的宽度的两倍。

在上述方法中，其中，所述方法还包括：在形成所述掩模之前，实施所述第一方向上的松散切割以去除所述多个细长突出物中的所述细长突出物的至少一个的端部，其中，在实施所述松散切割之后，所述细长突出物的至少一个延伸到所述非矩形图案的外边界的外部。

在上述方法中，其中，所述方法还包括：在形成所述掩模之前，完全去除所述多个细长突出物中的所述细长突出物的至少一个。

在上述方法中，其中，所述掩模包括开口，所述开口的宽度大约小于所述间隔件的宽度的两倍，并且其中，形成所述间隔件包括将间隔件材料沉积到所述开口内以至少部分地填充所述开口。

在上述方法中，其中，所述第一材料是光刻胶材料。

在上述方法中，其中，所述第二材料是氮化硅(SiN)、氧化硅(SiO) 和金属氧化物的一种。

在上述方法中，其中，所述细长突出物由蚀刻速率大于所述第二材料的蚀刻速率的第三材料形成。

根据本发明的另一方面，提供了一种用于图案化鳍式场效应晶体管 (FinFET)器件的多个部件的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成多个隔开的细长突出物，所述细长突出物在第一方向上延伸；在多个细长突出物上方形成第一隔开的掩模部分和第二隔开的掩模部分，所述第一隔开的掩模部分和所述第二隔开的掩模部分由具有第一蚀刻速率的第一材料形成并且由合并区分隔开；在所述第一隔开的掩模部分和所述第二隔开的掩模部分上方以及所述合并区内沉积间隔件材料，所述间隔件材料的蚀刻速率低于所述第一材料的蚀刻速率；去除所述间隔件材料的一部分以形成围绕所述第一隔开的掩模部分的第一间隔件和围绕所述第二隔开的掩模部分的第二间隔件，所述第一间隔件和所述第二间隔件在所述合并区中合并，从而使得所述第一隔开的掩模部分和所述第二隔开的掩模部分以及所述第一间隔件和所述第二间隔件形成连续的保护掩模，所述连续的保护掩模覆盖所述多个细长突出物的连续部分；以及去除所述多个细长突出物的未由所述连续的保护掩模覆盖的剩余部分，以在所述多个细长突出物中形成非矩形图案。

在上述方法中，其中，在去除所述间隔件材料的部分之后，所述第一间隔件和所述第二间隔件相交并且合并，以形成具有大约90度角的内部拐角。

在上述方法中，其中，所述第一隔开的掩模部分和所述第二隔开的掩模部分分隔开的距离大约小于所述第一间隔件和所述第二间隔件的组合宽度。

在上述方法中，其中，所述细长突出物由蚀刻速率大于所述间隔件材料的蚀刻速率的第三材料形成。

在上述方法中，其中，所述细长突出物由蚀刻速率大于所述间隔件材料的蚀刻速率的第三材料形成，其中，所述细长突出物是硅鳍。

在上述方法中，其中，所述方法还包括：在形成所述掩模之前，实施所述第一方向上的松散切割以去除所述多个细长突出物中的所述细长突出物的至少一个的端部，其中，在实施所述松散切割之后，所述细长突出物的至少一个延伸到所述非矩形图案的外边界的外部。

在上述方法中，其中，所述第一材料是光刻胶材料。

在上述方法中，其中，所述间隔件材料是氮化硅(SiN)、氧化硅(SiO) 和金属氧化物的一种。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1D是集成电路器件的视图，在集成电路器件上形成多个间隔件。图1A至图1C是顶视图，图1D是图1C的集成电路器件的侧视图。

图2、图5、图8至图9和图14是根据本发明的一个或多个实施例的用于进一步处理图1的器件的掩模的顶视图。

图3A至图4是根据本发明的一个或多个实施例的使用图2的掩模处理的图1的集成电路器件的顶视图和截面图。

图6至图7是根据本发明的一个或多个实施例的使用图5的掩模处理的图1的集成电路器件的顶视图。

图10至图13是根据本发明的一个或多个实施例的使用图8至图9的掩模处理的图1的集成电路器件的顶视图。

图15是根据本发明的一个或多个实施例的集成电路器件的顶视图。

图16至图20和图22是根据本发明的各个方面的集成电路器件在制造的各个阶段期间的顶视图。

图21示出了具有沉积在其上的间隔件的光刻胶基保护掩模的内部直角拐角的实例。

图23是根据本发明的另一实施例的图20中示出的保护掩模的可选版本的顶视图。

图24示出了根据本发明的各个方面的集成电路器件在制造的各个阶段期间的侧视图。

图25是根据本发明的各个方面的用于形成由外边界限定的非矩形图案的方法的高级流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，本发明重复各种工艺(诸如图案化)。将更详细地并且以初次讨论的一列可选实施例描述工艺。然后，将更一般详细地描述工艺以避免不必要的重复。然而，应该理解，这样的细节和可选实施例也可以应用于之后讨论的工艺。

本发明针对在制造的各个阶段期间的集成电路器件。集成电路器件是包括诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补MOS(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高功率MOS晶体管、鳍式场效应晶体管(FinFET)、其他合适的组件或它们的组合的各种无源和有源微电子组件的集成电路(IC)芯片、片上系统(SoC)或它们的部分。在一些示出的实施例中，如下面进一步讨论的，集成电路器件包括各种FinFET器件，并且示出了在FinFET器件制造的各个阶段期间的集成电路器件。术语FinFET 器件指的是任何鳍基、多栅极晶体管。在集成电路器件的其他实施例中，在集成电路器件中可以添加额外的部件，并且可以替换或消除下面描述的一些部件。

参照图1A至图1D，实施第一或主掩蔽工艺以限定集成电路器件100 的各个鳍结构的鳍的宽度和节距，其中鳍结构包括在各种FinFET器件中。在图1A中，提供衬底110。在本实例中，衬底110是包括硅(Si)和二氧化硅(SiO₂)的堆叠件的半导体衬底。可选地或额外地，衬底110包括诸如硅或锗的元素半导体；诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；或它们的组合。可选地，衬底110是绝缘体上硅(SOI)衬底，其可以使用注氧隔离(SIMOX)、晶圆接合或其他方法制造。衬底110可以包括各种掺杂区和其他合适的部件。

在衬底110上方设置芯轴120的阵列，其中邻近的芯轴120彼此间隔开。芯轴120包括诸如光刻胶材料、多晶硅、氧化硅、氮化硅的图案化或掩蔽材料、其他图案化或掩蔽材料或它们的组合。在实例中，形成芯轴120 包括在衬底110上方沉积图案化或掩蔽层(诸如多晶硅层)；在掩蔽层上方形成光刻胶层；使用芯轴掩模(其可以称为主掩模)以将光刻胶层暴露于辐射，从而形成光刻胶层的暴露部分和光刻胶层的未暴露部分；去除光刻胶层的暴露部分或未暴露部分(例如，通过使暴露的光刻胶层经受显影溶液)，从而形成暴露掩蔽层的部分的图案化光刻胶层；以及将图案化光刻胶层用于蚀刻掩蔽层(具体地，掩蔽层的暴露部分)以形成如图1A所示的芯轴120。在其他实例中，通过各种沉积工艺、光刻工艺、蚀刻工艺或它们的组合形成芯轴120。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、常压CVD(APCVD)、镀、其他沉积方法或它们的组合。光刻工艺可以包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其他光刻工艺或它们的组合。可选地，可以通过诸如无掩模光刻、电子束写入、离子束写入和/或纳米压印技术的其他方法来实施或代替光刻工艺。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合。

在图1B中，在衬底110上方形成间隔件130，从而使得每个芯轴120 均由间隔件130围绕；并且在图1C中，例如，通过蚀刻工艺去除芯轴120，从而使得间隔件130仍设置在衬底110上方。间隔件130包括图案化或掩蔽材料，在本实施例中，图案化或掩蔽材料是氮化硅(SiN)。其他实例包括光刻胶材料、多晶硅、氧化硅、其他图案化或掩蔽材料、或它们的组合。通过诸如在此描述的工艺的各种沉积工艺、光刻工艺、蚀刻工艺或它们的组合来形成间隔件130。位于每个芯轴120的相对侧壁上的间隔件130的宽度小于每个芯轴120的宽度。位于每个芯轴120的相对侧壁上的间隔件也彼此间隔开一个节距，该节距小于芯轴120的节距。如下面进一步描述的，间隔件130用于形成集成电路器件100的鳍结构，并且此后称为鳍130。

期望将图1C和图1D中示出的鳍130的组图案化为预定的非矩形图案。如将在下面进一步讨论的，在成形鳍130时常常出现困难，尤其是端部切割鳍从而使得鳍的端部均匀地对准并且不包括拐角圆化时，尤其是在非矩形图案的内部拐角周围。

现在参照图2，在本实施例中，掩模210将用于去除一些或所有鳍130 (线切割)以形成非矩形图案。应该理解，如本领域众所周知的，可以根据光刻和掩模制造的通常理解而改变掩模。例如，本实例将采用正性光刻胶，掩模上的透光区用于在光刻胶上曝光相应的图案。当然，也可以使用负性光刻胶，掩模上的不透光区用于在光刻胶上曝光相应的图案。而且，如本领域众所周知的，可以使用诸如光学邻近修正的已知的技术。此外，下面讨论的光刻工艺可以是各种类型的并且包括多个步骤，诸如以上参照图1A至图1C所讨论的那些。

可以以各种技术形成掩模210。例如，可以使用二元技术形成掩模。二元掩模包括透明衬底(例如，熔融石英)和涂布在掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模，其中在掩模上形成的图案中的各种部件配置为具有适当的相位差以增强分辨率和成像质量。在各个实例中，相移掩模(PSM)可以是衰减PSM或交互PSM。

掩模210用于线切割，并且提供本实施例中期望的非矩形图案212。非矩形图案212示出为不透光区，而周围的区域示出为透光区。非矩形图案212将用于在器件100上形成鳍130的相应的图案。

参照图3A、图3B和图4，在本实施例中，将光刻胶层施加至器件100 的SiN鳍130之上和衬底110之上，衬底110包括Si 142和SiO₂ 144的层。掩模210用于光刻工艺中以在器件上形成非矩形光刻胶图案304。非矩形图案对应于掩模210的图案212(图2)。然后实施SiN选择性蚀刻工艺(对 SiO₂没有选择性)以去除SiN鳍130的部分，从而产生如图4所示的非矩形鳍图案。CF₄或SF₆是一些示例蚀刻剂。然后，去除非矩形光刻胶图案 304。如图4所示，鳍130的端部410是不规则的，端部410的长度既不准确，也不一致。也应该注意，如图4所示，图案304的内部拐角是弯曲的。这是至少部分地由于光刻分辨率限制，尤其是图案拐角周围。

现在参照图5，在本实施例中，掩模520将用于将鳍130的端部切成非矩形图案。在掩模210(图2)已经用于线切割之后，可以使用掩模520，或者掩模520可以单独地用于实施线切割和端部切割。应该理解，如本领域众所周知的，诸如以上参照图2所讨论的，可以根据光刻和掩模制造的通常理解而改变掩模。而且，也如以上参照图2所讨论的，可以以各种技术形成掩模520。掩模210用于端部切割，并且提供本实施例中期望的非矩形图案。

如图所示，掩模520包括在相交区域处彼此非常接近的两个矩形图案 522和524。两个图案522和524之间的相交区域是次分辨率图形526。次分辨率图形526具有诸如尺寸或形状的性质，该尺寸或形状通常地被认为超出相应的光刻工艺的分辨率限度。在本实施例中，次分辨率图形526是常用于光学邻近修正(OPC)的一种类型，类似于本领域众所周知的散射条。通过放置在邻近两个图案522、524的相交区域中，次分辨率图形526 引入相反邻近效应(counter proximity effect)，有时称为隔离/密集邻近效应。如将在下面更详细地讨论的，次分辨率图形526的使用对在器件上形成的产生的图案产生独特的影响。

参照图6至图7，在本实施例中，将光刻胶层施加至器件100的SiN 鳍130之上和衬底110之上，衬底110包括Si 142和SiO₂ 144的层。掩模 520用于光刻工艺中以在器件上形成非矩形光刻胶图案604。非矩形图案对应于掩模520的图案(图5)。通过掩模520上的次分辨率图形526的存在连接图案522和524。由于次分辨率图形526是辅助图案，在曝光之后，次分辨率图形526将不会在衬底上产生图案化线。在没有次分辨率图形526 的情况下，将存在拐角圆化，如在以上讨论的端部410中(图4)。在存在次分辨率图形526的情况下，将减少拐角圆化。然后实施SiN选择性蚀刻工艺(对SiO₂没有选择性)以去除SiN鳍130的位于非矩形图案的外部的部分，从而产生如图7所示的非矩形鳍图案。然后，去除非矩形光刻胶图案604。如图7所示，鳍130的端部710不像图4那样不规则，而是相对一致的。也应该注意，如图7所示，图案的内部拐角不像图4那样弯曲。这是至少部分地由于次分辨率图形526。

现在参照图8和图9，在另一实施例中，掩模820将用于去除图1D的一些或所有鳍130(线切割)，并且掩模920将用于进一步切割剩余的鳍的端部以形成非矩形图案。应该理解，如本领域众所周知的，诸如以上参照图2所讨论的，可以根据光刻和掩模制造的通常理解而改变掩模820、 920。而且，也如以上参照图2所讨论的，可以以各种技术形成掩模820、920。掩模820、920提供本实施例中期望的非矩形图案。掩模820包括非矩形图案822，而掩模920包括两个矩形图案922和924。

参照图10和图11，在本实施例中，将光刻胶层施加至器件100的SiN 鳍130之上和衬底110之上。掩模820用于光刻工艺中以在器件100上形成非矩形光刻胶图案1012。非矩形图案对应于掩模820的图案(图8)。然后实施SiN选择性蚀刻工艺(对SiO₂没有选择性)以去除SiN鳍130的位于非矩形图案的外部的部分，从而产生如图11所示的非矩形鳍图案。然后，去除非矩形光刻胶图案1012。如图11所示，去除一些鳍130。一些剩余的鳍具有在拐角周围弯曲的端部1120。

接下来，参照图12和图13，将第二层光刻胶施加至器件100的剩余的SiN鳍130之上。掩模920用于光刻工艺中以在器件100上形成非矩形光刻胶图案1210。非矩形图案对应于掩模920的图案(图9)。然后实施 SiN选择性蚀刻工艺(对SiO₂没有选择性)以切割位于非矩形图案的外部的SiN鳍130，从而产生如图13所示的非矩形鳍图案。然后，去除非矩形光刻胶图案1210。如图13所示，鳍130的端部1320不像图11那样不规则，而是相对一致的。也应该注意，如图13所示，图案的内部拐角不像图 11那样弯曲。

存在以上讨论的那些的一些额外的可选实施例。参照图14，掩模1420 可以代替掩模920(图9)用于切割剩余的鳍130的端部以形成非矩形图案。掩模1420包括分别与图案922、924的右侧(如图9所示)对应的图案1422 和1424。然而，单个线切割图案1426提供为与图案922、924的左侧(如图9所示)对应。应该理解，如本领域众所周知的，如以上参照图2所讨论的，可以根据光刻和掩模制造的通常理解而改变掩模1420。

在另一实施例中，电子束图案化器件可以代替掩模920(图9)用于切割剩余的鳍130的端部以形成非矩形图案。电子束图案化可以改进不规则的和圆形的线端部，虽然生产量稍微降低。

在其他实施例中，硬掩模工艺可以用于形成以上讨论的图案。例如，可以在器件(包括鳍)上方形成第一层非晶硅，然后在第一层非晶硅上沉积光刻胶层。如以上讨论的，图案化光刻胶层，然后图案化下面的非晶硅层以形成硬掩模。使用图案化硬掩模，如上继续进行下面的层的图案化。

在又其他实施例中，上述掩模和方法可以用于制造除了鳍之外的其他部件，诸如沟槽的图案。

现在参照图15，示出了具有电路区域1502的器件100，电路区域1502 包括多个非矩形区域1504和1506。在器件100的实施例中，非矩形区域 1504可以包括n型FinFET，而非矩形区域1506可以包括p型FinFET。应该理解，虽然非矩形区域1504、1506示出为U形，但是也可以使用其他非矩形形状，包括L形、E形等等。

现在参照图16至图22，示出了根据本发明的各个方面的集成电路器件2000在制造的各个阶段期间的顶视图。集成电路器件2000是包括诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管 (MOSFET)、互补MOS(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高功率MOS晶体管、鳍式场效应晶体管(FinFET)、其他合适的组件或它们的组合的各种无源和有源微电子组件的集成电路(IC)芯片、片上系统(SoC)或它们的部分。在示出的实施例中，如下面进一步讨论的，集成电路器件2000包括各种FinFET器件，并且示出了在FinFET器件制造的各个阶段期间的集成电路器件2000。术语 FinFET器件指的是任何鳍基、多栅极晶体管。为了清楚的目的，图16至图22已经简化以更好地说明本发明的发明构思。在其他实施例中，在集成电路器件2000中可以添加额外的部件，并且可以替换或消除下面描述的一些部件。

更具体地，图16至图22中示出的制造方法将把鳍结构图案化成预定非矩形图案。如将在下面讨论的，该制造方法克服了许多通常在把鳍图案化成非矩形形状时出现的问题，诸如外部和内部拐角圆化。

现在参照图16，提供衬底2002。在本实例中，衬底2002是包括硅(Si) 和二氧化硅(SiO₂)的堆叠件的半导体衬底。可选地或额外地，衬底2002 包括诸如硅或锗的元素半导体；诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；或它们的组合。可选地，衬底2002 是绝缘体上硅(SOI)衬底，其可以使用注氧隔离(SIMOX)、晶圆接合或其他方法制造。在各个实施例中，衬底2002可以包括各种掺杂区和其他合适的部件。

在衬底2002上方设置鳍结构2004(即，细长突出物)的阵列，其中邻近的鳍结构2004彼此间隔开。在示出的实施例中，鳍结构2004在x方向上延伸。本领域技术人员将意识到，图中示出的X和y方向是任意的并且仅用于说明的目的。在一个实施例中，鳍结构2004是从衬底2002延伸的硅(Si)鳍。通过诸如光刻和蚀刻工艺的合适的工艺形成鳍结构2004。例如，鳍结构2004可以通过以下步骤形成：在衬底上面形成光刻胶层(抗蚀剂)，曝光光刻胶成一图案，实施曝光后烘烤工艺，以及显影光刻胶以形成包括光刻胶的掩蔽元件。然后掩蔽元件可以用于蚀刻鳍结构2004到衬底2002。可以使用反应离子蚀刻(RIE)和/或其他合适的工艺蚀刻鳍结构 2004。可选地，通过双重图案化光刻(DPL)工艺形成鳍结构2004。DPL 是通过将图案分成两个交错的图案而在衬底上构造图案的方法。DPL允许增大的部件(例如，鳍)密度。可以使用各种DPL方法，DPL方法包括双重曝光(例如，使用两个掩模组)、形成邻近部件的间隔件并且去除部件以提供间隔件的图案、光刻胶凝固、和/或其他合适的工艺。

在其他实例中，通过各种沉积工艺、光刻工艺、蚀刻工艺或它们的组合形成鳍结构2004。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积 (PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、常压 CVD(APCVD)、镀、其他沉积方法或它们的组合。光刻工艺可以包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其他光刻工艺或它们的组合。可选地，可以通过诸如无掩模光刻、电子束写入、离子束写入和/或纳米压印技术的其他方法来实施或代替光刻工艺。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合。

另外，在一些实施例中，诸如浅沟槽隔离(STI)结构的隔离部件可以围绕鳍结构2004并且使鳍结构与集成电路器件2000上的其他元件隔离。可以通过以诸如氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合的绝缘材料部分地填充围绕鳍结构2004的沟槽(在蚀刻衬底2002以形成鳍结构2004之后形成)来形成这种隔离部件。填充的沟槽可以具有多层结构，例如，热氧化物衬层和填充沟槽的氮化硅。

现在参照图17，示出了用于在集成电路器件2000上图案化鳍结构2004 的方法中的后续阶段。具体地，图17示出了在x方向上延伸的多个水平切割区2006和在y方向上延伸的多个垂直切割区2008。水平切割区2006和垂直切割区2008是在后续光刻处理期间将去除鳍结构2004的那些区域。具体地，水平切割区2006和垂直切割区2008表示在蚀刻期间将去除的鳍结构2004的区域。例如，在一个实施例中，在鳍结构2004的曝光期间可以使用光掩模，该光掩模包括对应于水平切割区2006和垂直切割区2008 的开口区或透明区。然后在蚀刻工艺期间可以去除鳍结构2004的对应于水平切割区2006和垂直切割区2008的暴露区域。在其他实施例中，可以在除了水平切割区2006和垂直切割区2008之外的区域中的鳍结构2004上沉积硬掩模。在后续蚀刻工艺期间，可以去除鳍结构2004的对应于水平切割区2006和垂直切割区2008的未保护部分。在其他实施例中，任何数量的额外的光刻技术可以用于去除鳍结构2004的对应于水平切割区2006和垂直切割区2008的部分，诸如下面讨论的技术。

在图17中，虚线2010表示将在鳍结构2004中形成的期望的非矩形图案的一个边缘的位置。如图17所示，虚线2010左边的垂直切割区2008与 y方向上的虚线不对准，从而使得在它们之间存在间隙2012。而且，当去除鳍结构的位于垂直切割区2008内的部分时，剩余的鳍结构部分将仍延伸超过x方向上的虚线2010并且不对应于非矩形图案的边缘。该技术可以称为x方向(水平方向)上的“松散”切割，因为不需要垂直切割区2008与非矩形图案的边缘的对准。在图案化工艺的后续步骤中将去除鳍结构2004 的延伸超过虚线2010的剩余部分。如图17所示，使用垂直切割区2008对鳍结构2004进行若干x方向上的这些松散切割。在一些实施例中，可以仅使用水平切割区或仅使用垂直切割区来图案化鳍结构。或者，在其他实施例中，使用水平切割区或垂直切割区可能根本不能图案化鳍结构，并且仅使用关于图20描述的技术可以图案化鳍结构。

现在参照图18，示出了在集成电路器件2000已经经历使用图17中示出的水平切割区2006和垂直切割区2008的去除工艺之后的鳍结构2004的剩余部分。如图所示，已经去除的鳍结构2004的部分大致对应于水平切割区2006和垂直切割区2008。而且，由于在蚀刻工艺期间采用松散切割技术，鳍结构2004的部分水平地延伸至虚线2010的左边。

现在参照图19，示出了用于在集成电路器件2000上图案化鳍结构2004 的方法中的后续阶段。具体地，在图19中，在鳍结构2004上方已经形成保护掩模2014。在一个实施例中，保护掩模2014通过以下步骤形成：在鳍结构2004上沉积并且图案化光刻胶材料的层，从而留下鳍结构2004的覆盖部分和鳍结构2004的未覆盖部分。在图19的示出的实施例中，保护掩模2014包括多个隔开的掩模部分2016、2018和2020，掩模部分2016、2018和2020放在一起大致接近将在鳍结构2004中形成的非矩形图案的形状。在其他实施例中，保护掩模可以由单个连续的光刻胶部分组成，或者保护掩模可以由任意数量的隔开的掩模部分组成。然而，保护掩模2014的外边界位于将在鳍结构2004中形成的非矩形图案的外边界内(即，前者的面积小于后者的面积)。例如，隔开的掩模部分2016的最左边的边缘与表示期望的非矩形图案的外边缘的虚线2010在y方向上不对准。存在与将在隔开的掩模部分2016的侧壁上沉积的间隔件大约一样宽的小间隙2026，如关于图20将进一步讨论的。此外，隔开的掩模部分2016包括具有宽度 2030的开口2028。宽度2030大约等于或小于在形成开口2028的相对侧壁上沉积的两个间隔件的宽度。如将在图20中示出的，开口2028具有宽度，从而使得其将在后续的间隔件沉积工艺期间被间隔件材料部分地或完全地填充。在示出的实施例中，保护掩模2014的隔开的掩模部分2016包括具有类似于开口2028的尺寸的第二开口。

独特地，保护掩模2014的隔开的掩模部分2016、2018和2020的每个均具有落在用于形成期望的非矩形图案的光刻装置的临界尺寸限制内的尺寸。例如，在图19中，隔开的掩模部分2018在x方向上具有尺寸2022，而隔开的掩模部分2020在y方向上具有尺寸2024，它们的每个均可以在没有不期望的缺陷的情况下形成。此外，隔开的掩模部分2016包括y方向上的从隔开的掩模部分的顶部边缘到开口2028测量的尺寸2032。开口2028 允许隔开的掩模部分2016形成为在不产生缺陷的情况下y方向上的总尺寸大于光刻装置可允许的尺寸。而且，隔开的掩模部分2018通过具有宽度 2034的间隙与隔开的掩模部分2016间隔开。如开口2028，间隙的宽度2034 大约等于或小于在隔开的掩模部分的相对侧壁上沉积的两个间隔件的宽度。而且，当在保护掩模2014上形成间隔件时，将填充隔开的掩模部分 2016和2018之间的间隙。隔开的掩模部分2016和2018之间的间隙可以称为合并区。

现在参照图20，示出了用于在集成电路器件2000上图案化鳍结构2004 的方法中的后续阶段。具体地，已经在保护掩模2014的侧壁上沉积间隔件 2036。间隔件2036包括蚀刻速率低于形成保护掩模2014的光刻胶材料的蚀刻速率和形成鳍结构2004的材料的蚀刻速率的图案化或掩蔽材料。换句话说，间隔件材料对光刻胶和鳍材料具有蚀刻选择性。在一些实施例中，间隔件2036由氮化硅(SiN)、氧化硅(SiO)、金属氧化物或使用低热工艺形成的其他氧化物形成。通过诸如此处描述的工艺的各种沉积工艺、光刻工艺、蚀刻工艺或它们的组合来形成间隔件2036。如图20所示，间隔件2036形成在保护掩模2014的隔开的掩模部分2016、2018和2020的每个的整体周围。

尤其，因为隔开的掩模部分2016和2018之间的间隙大约等于或小于两个间隔件的宽度，在隔开的掩模部分2016的侧壁上沉积的间隔件材料已经与在隔开的掩模部分2018的侧壁上沉积的间隔件材料合并，从而使得间隙内的鳍结构2004完全覆盖有间隔件材料。实际上，隔开的掩模部分2016 和2018合并成连续的掩模部分。类似地，在隔开的掩模部分2016中的开口2028的侧壁上沉积的间隔件已经合并，从而使得被开口暴露的鳍结构 2004完全覆盖有间隔件材料。

由隔开的掩模部分2016的合并形成的连续的掩模部分包括x方向上的尺寸2038，尺寸2038大于用于形成期望的非矩形图案的光刻装置的临界尺寸限制。此外，由于隔开的掩模部分2016中的开口2028已经填充有合并的间隔件材料，现在隔开的掩模部分2016包括y方向上的尺寸2040，尺寸2040大于光刻装置的临界尺寸限制。

保护掩模2014与间隔件2036一起具有外边界，该外边界对应于限定将在鳍结构2004中形成的非矩形图案的外边界。也就是说，保护掩模2014 与间隔件2036一起覆盖鳍结构2004的将形成非矩形图案的部分。例如，沿着保护掩模2014的左边缘的间隔件沿着虚线2010对准，虚线2010表示期望的非矩形图案的外边缘。在后续的蚀刻步骤中将去除沿着虚线2010的间隔件2036的左边的鳍结构2004的所有部分。在这一点上，通过间隔件2036的定位来指定在x方向上对鳍结构进行的所有切割。

此外，将间隔件2036用于限定非矩形图案的外边界减少了后续的蚀刻工艺期间的拐角圆化的量。具体地，间隔件材料的物理特征允许间隔件2036 的直角拐角比形成保护掩模2014的光刻胶材料的直角拐角更接近90度角。间隔件2036的诸如拐角2042的外部直角拐角以及诸如拐角2044的内部直角拐角单独地比保护掩模2014的外部和内部直角拐角更接近90度。在一些实施例中，内角2044可以在从85度至95度的范围内。由间隔件材料形成的内部拐角的保真度和锐度基本上大于仅由掩模部分的光刻胶材料形成的内部拐角的保真度和锐度。图21示出了具有沉积在其上的间隔件的光刻胶基保护掩模的内部直角拐角的实例(类似于图20中的拐角2044)。在图21中，光刻胶材料2046具有沉积在其侧壁上的间隔件材料2048。如图所示，由间隔件材料2048形成的内部拐角2050比由光刻胶材料2054形成的内部拐角2052基本上更接近90度角。此外，图21示出，由间隔件材料 2048形成的内部拐角2050的保真度和锐度基本上大于由光刻胶材料2054 形成的内部拐角2052的保真度和锐度。

现在参照图22，示出了用于在集成电路器件2000上图案化鳍结构2004 的方法中的后续阶段。具体地，如图22所示，例如，通过在图20和图22 之间实施的蚀刻工艺已经去除了鳍结构2004的未由保护掩模2014和间隔件2036保护的部分。鳍结构2004的剩余部分形成期望的非矩形图案。由于形成间隔件2036的间隔件材料具有比保护掩模2014的光刻胶材料更低的蚀刻速率，在蚀刻工艺期间更好地保护鳍结构2004的形成非矩形图案的边缘的部分，从而(i)减少拐角圆化和不精确的鳍长度，并且(ii)增大内部拐角的保真度和锐度。作为这样的一个方面，非矩形图案中的每一个鳍的每个端部均由间隔件材料限定，而不是由光刻胶材料限定，从而保证蚀刻工艺期间的精确的鳍切割。

图案化的鳍结构可以经受任何数量的后续处理步骤以使用鳍形成多个 FinFET器件。

现在参照图23，示出了根据本发明的另一实施例的图20中示出的保护掩模2014的可选版本的顶视图。具体地，图23示出了由光刻胶材料形成保护掩模2070，在保护掩模2070上已经沉积了间隔件2072。间隔件2072 类似于图20中的间隔件2036。保护掩模2070包括隔开的掩模部分2074、 2076、2078、2080、2082、2084和2086。隔开的掩模部分2074、2076、2078、2080、2082之间的宽度大约等于或小于在相应的隔开的掩模部分的相对侧壁上沉积的两个间隔件的宽度，并因此间隔件2072的沉积已经将隔开的掩模部分合并成单个连续的掩模部分。合并的掩模部分包括由极为接近的隔开的掩模部分2076和2078形成的内部直角拐角2088。具体地，在 y方向上延伸的隔开的掩模部分2076的侧壁上沉积的间隔件材料已经与在 x方向上延伸的隔开的掩模部分2078的侧壁上沉积的间隔件材料合并。合并的间隔件材料形成内部拐角2088的角度，与由掩模部分的光刻胶材料形成的内部拐角相比，内部拐角2088具有基本上增大的保真度和锐度。在一些实施例中，内部拐角2088可以为大约90度，或者在其他实施例中，内部拐角可以在从85度至95度的范围内。类似地，隔开的掩模部分2084和 2086已经被间隔件2072合并成第二连续的掩模部分，第二连续的掩模部分具有内部拐角角度，该内部拐角角度具有增大的保真度和锐度以及大约为90度的角度。

现在参照图24，示出了根据本发明的各个方面的在制造的各个阶段的集成电路器件2000的侧视图。具体地，图24中示出的制造方法是关于图 16至图22描述的鳍图案化方法的简化版本。为了清楚的目的，类似的元件将给出相同的参考标号。而且，为了清楚的目的，从一个阶段到另一阶段未变化的元件将不重新标注参考标号。

在图24中的阶段(a)中，在衬底2002上方设置鳍结构2004的阵列，其中，邻近的鳍结构2004彼此间隔开。在鳍结构2004上方设置保护掩模 2014。在示出的实施例中，保护掩模2014包括两个隔开的掩模部分3000 和3002，在隔开的掩模部分3000和3002之间存在间隙3004。间隙3004 大约等于或小于将在隔开的掩模部分3000和3002的相对侧壁上设置的两个间隔件的宽度。而且，在图24的实施例中，保护掩模2014包括三层：底层3006、中间层3008以及形成隔开的掩模部分3000和3002的光刻胶层，只有光刻胶层是光敏的。三层保护掩模2014允许更好的焦深控制，同时在蚀刻工艺期间提供鳍结构的更好保护。在其他实施例中，保护掩模2014 可以具有较少数量的层或可以是单层光刻胶。

进行至阶段(b)，已经在保护掩模2014上沉积间隔件材料3010。间隔件材料3010对光刻胶和鳍材料具有蚀刻选择性。在一些实施例中，间隔件材料3010是氮化硅(SiN)、氧化硅(SiO)、金属氧化物或使用低热工艺形成的其他氧化物。接下来，在阶段(c)中，将间隔件材料3010图案化成间隔件3012。间隔件围绕隔开的掩模部分3000和3002。并且，由于间隙3004大约小于两个间隔件的宽度，间隔件3012已经填充入间隙中并且合并隔开的掩模部分3000和3002。而且，已经蚀刻掉中间层3008的未由光刻胶和间隔件3012保护的部分。在阶段(d)中，已经实施另一蚀刻，并且已经去除了底层3006的未由光刻胶和间隔件3012保护的部分。

然后，在阶段(e)中，例如，通过蚀刻工艺去除未由保护掩模2014 和间隔件3012的组合保护的鳍结构2004。最后，在阶段(f)中，去除保护掩模2014和间隔件3012，并且仅保留鳍结构的形成期望的非矩形图案的部分。

本领域普通技术人员将认识到，图24中示出的制造方法仅是实例并且可以包括额外的或未示出的阶段。

现在参照图25，示出了根据本发明的各个方面的用于形成由外边界限定的非矩形图案的方法3100的高级流程图。方法3100开始于框3102，其中，提供半导体衬底。接下来，在框3104中，在衬底上形成在第一方向上延伸的多个隔开的鳍。然后方法3100可选择地进行至框3106，其中，使用x方向上的“松散”切割去除多个鳍的部分。也就是说，鳍的端部被切割，但不是一直到非矩形图案的期望的边缘。鳍结构的剩余部分可以延伸超过期望的边缘并且在图案化工艺的后续步骤中去除。在可选择的框3106 期间，也可以去除y方向上的多余的鳍。

接下来，在框3108中，在多个鳍的第一部分上方形成多个隔开的掩模部分。掩模部分之间的间隙(即，合并区)的宽度大约等于或小于将在隔开的掩模部分的相对侧壁上沉积的两个间隔件的宽度。隔开的掩模部分的外边界位于期望的非矩形图案的外边界内。然后方法3100进行至框3110，其中，在多个隔开的掩模部分上方沉积间隔件材料，并且图案化间隔件材料以形成围绕掩模部分的间隔件。间隙内的形成在掩模部分上的间隔件合并，并且间隔件覆盖先前由间隙暴露的鳍结构。多个掩模部分与合并的间隔件一起形成具有外边界的连续的掩模，该外边界对应于期望的非矩形图案的外边界。

最后，方法3100终止于框3112，其中，例如，通过蚀刻工艺去除未由合并的掩模部分覆盖的多个鳍。剩余的鳍形成期望的非矩形图案。可以实施额外的步骤以在剩余的鳍上形成FinFET器件。

应该理解，用于在多个鳍中形成非矩形图案的方法3100仅是示例实施例，并且在可选实施例中，方法中可以包括额外的和/或不同的步骤。例如，可以不实施在框3106中实施的第一鳍去除，而可以仅实施使用光刻胶材料和间隔件材料的组合的框3112中的鳍去除工艺。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

在一个示例性方面中，本发明针对形成由外边界限定的非矩形图案的方法。该方法包括：提供半导体衬底，在半导体衬底上形成多个细长突出物，细长突出物在第一方向上延伸，以及形成覆盖细长突出物的第一部分的掩模，该掩模由具有第一蚀刻速率的第一材料形成。该方法也包括：形成围绕掩模的间隔件，间隔件由蚀刻速率低于第一材料的蚀刻速率的第二材料形成，掩模和间隔件一起覆盖细长突出物的第二部分，细长突出物的第二部分大于细长突出物的第一部分，并且其中，间隔件的外边界对应于非矩形图案的外边界。而且，该方法包括去除多个细长突出物的未由掩模和间隔件覆盖的剩余部分。

在另一示例性方面中，本发明针对用于图案化鳍式场效应晶体管 (FinFET)器件的多个部件的方法。该方法包括：提供半导体衬底和在半导体衬底上形成多个隔开的细长突出物，细长突出物在第一方向上延伸。该方法也包括在多个细长突出物上方形成第一和第二隔开的掩模部分，第一和第二隔开的掩模部分由具有第一蚀刻速率的第一材料形成并且由合并区分隔开，以及在第一和第二隔开的掩模部分上方和合并区内沉积间隔件材料，间隔件材料的蚀刻速率低于第一材料的蚀刻速率。而且，该方法括去除间隔件材料的一部分以形成围绕第一隔开的掩模部分的第一间隔件和围绕第二隔开的掩模部分的第二间隔件，第一和第二间隔件在合并区中合并，从而使得第一和第二隔开的掩模部分以及第一和第二间隔件形成覆盖多个细长突出物的连续部分的连续的保护掩模。该方法也包括去除多个细长突出物的未由连续的保护掩模覆盖的剩余部分，以在多个细长突出物中形成非矩形图案。

Claims (18)

1.一种形成由外边界限定的非矩形图案的方法，所述方法包括：

提供半导体衬底；

在所述半导体衬底上形成多个细长突出物，所述细长突出物在第一方向上延伸；

形成覆盖所述细长突出物的第一部分的掩模，所述掩模由具有第一蚀刻速率的第一材料形成；

形成围绕所述掩模的间隔件，所述间隔件由蚀刻速率低于所述第一材料的蚀刻速率的第二材料形成，所述掩模和所述间隔件一起覆盖所述细长突出物的第二部分，所述细长突出物的所述第二部分大于所述细长突出物的所述第一部分，并且其中，所述间隔件的外边界对应于所述非矩形图案的外边界；以及

去除所述多个细长突出物的未由所述掩模和所述间隔件覆盖的剩余部分；

其中，在形成所述掩模之前，实施所述第一方向上的松散切割以去除所述多个细长突出物中的所述细长突出物的至少一个的端部，其中，在实施所述松散切割之后，所述细长突出物的至少一个延伸到所述非矩形图案的外边界的外部。

2.根据权利要求1所述的方法，其中，形成所述掩模包括形成具有外边界的所述掩模，所述掩模的外边界位于所述非矩形图案的外边界内。

3.根据权利要求1所述的方法，

其中，所述非矩形图案包括直角内部拐角；并且

其中，所述掩模包括对应于所述直角内部拐角的第一内部拐角，而所述间隔件包括对应于所述直角内部拐角的第二内部拐角，其中，所述间隔件的所述第二内部拐角比所述掩模的所述第一内部拐角更接近90度。

4.根据权利要求1所述的方法，其中，形成所述掩模包括形成第一隔开的掩模部分和第二隔开的掩模部分，在所述第一隔开的掩模部分和所述第二隔开的掩模部分之间具有合并区。

5.根据权利要求4所述的方法，其中，形成围绕所述掩模的所述间隔件包括在所述第一隔开的掩模部分和所述第二隔开的掩模部分的每个周围形成第一间隔件和第二间隔件，从而使得所述第一间隔件和所述第二间隔件合并在所述合并区内。

6.根据权利要求4所述的方法，其中，所述第一隔开的掩模部分和所述第二隔开的掩模部分分隔开的距离小于所述间隔件的宽度的两倍。

7.根据权利要求1所述的方法，还包括：在形成所述掩模之前，完全去除所述多个细长突出物中的所述细长突出物的至少一个。

8.根据权利要求1所述的方法，其中，所述掩模包括开口，所述开口的宽度小于所述间隔件的宽度的两倍，并且其中，形成所述间隔件包括将间隔件材料沉积到所述开口内以至少部分地填充所述开口。

9.根据权利要求1所述的方法，其中，所述第一材料是光刻胶材料。

10.根据权利要求1所述的方法，其中，所述第二材料是氮化硅(SiN)、氧化硅(SiO)和金属氧化物的一种。

11.根据权利要求1所述的方法，其中，所述细长突出物由蚀刻速率大于所述第二材料的蚀刻速率的第三材料形成。

12.一种用于图案化鳍式场效应晶体管(FinFET)器件的多个部件的方法，所述方法包括：

提供半导体衬底；

在所述半导体衬底上形成多个隔开的细长突出物，所述细长突出物在第一方向上延伸；

在多个细长突出物上方形成第一隔开的掩模部分和第二隔开的掩模部分，所述第一隔开的掩模部分和所述第二隔开的掩模部分由具有第一蚀刻速率的第一材料形成并且由合并区分隔开；

在所述第一隔开的掩模部分和所述第二隔开的掩模部分上方以及所述合并区内沉积间隔件材料，所述间隔件材料的蚀刻速率低于所述第一材料的蚀刻速率；

去除所述间隔件材料的一部分以形成围绕所述第一隔开的掩模部分的第一间隔件和围绕所述第二隔开的掩模部分的第二间隔件，所述第一间隔件和所述第二间隔件在所述合并区中合并，从而使得所述第一隔开的掩模部分和所述第二隔开的掩模部分以及所述第一间隔件和所述第二间隔件形成连续的保护掩模，所述连续的保护掩模覆盖所述多个细长突出物的连续部分；以及

去除所述多个细长突出物的未由所述连续的保护掩模覆盖的剩余部分，以在所述多个细长突出物中形成非矩形图案；

其中，在形成所述第一隔开的掩模部分和第二隔开的掩模部分之前，实施所述第一方向上的松散切割以去除所述多个细长突出物中的所述细长突出物的至少一个的端部，其中，在实施所述松散切割之后，所述细长突出物的至少一个延伸到所述非矩形图案的外边界的外部。

13.根据权利要求12所述的方法，其中，在去除所述间隔件材料的部分之后，所述第一间隔件和所述第二间隔件相交并且合并，以形成具有90度角的内部拐角。

14.根据权利要求12所述的方法，其中，所述第一隔开的掩模部分和所述第二隔开的掩模部分分隔开的距离小于所述第一间隔件和所述第二间隔件的组合宽度。

15.根据权利要求12所述的方法，其中，所述细长突出物由蚀刻速率大于所述间隔件材料的蚀刻速率的第三材料形成。

16.根据权利要求15所述的方法，其中，所述细长突出物是硅鳍。

17.根据权利要求12所述的方法，其中，所述第一材料是光刻胶材料。

18.根据权利要求12所述的方法，其中，所述间隔件材料是氮化硅(SiN)、氧化硅(SiO)和金属氧化物的一种。