CN209216920U - 具有微图案的半导体衬底结构 - Google Patents

Abstract

本申请公开了一种具有微图案的半导体衬底结构，包括：半导体衬底，包括数组区域和周边区域；形成于所述半导体衬底表面的目标层；形成于所述目标层的微图案，所述微图案包括数组微图案和周边微图案。

Description

具有微图案的半导体衬底结构

技术领域

本申请涉及半导体器件制造领域，具体地，涉及一种具有微图案的半导体衬底结构。

背景技术

随着半导体集成电路制造工艺的不断进步、线宽的不断缩小，半导体器件的面积变得越来越小，半导体的布局已经从普通的单一功能分离器件演变成整合高密度多功能的集成电路，由最初的集成电路到大规模集成电路、超大规模集成电路，直至特大规模集成电路，器件的面积进一步缩小，功能更为全面强大。

考虑到工艺研发的复杂性、长期性及高昂的成本等因素的制约，芯片设计者和制造商更加重视提高器件的集成度、缩小芯片的面积、在同一枚硅片上尽可能多的得到有效的芯片，从而提高整体利益。

然而，现有的制备微图案的技术需要经过多次曝光工艺，制造成本高，循环周期短，图案重叠容差短。

实用新型内容

本申请的目的是提供一种具有微图案的半导体衬底结构，能够提高图案密集化程度，提高图案重叠容差。

为了实现上述目的，本申请提供一种具有微图案的半导体衬底结构，包括：半导体衬底，包括数组区域和周边区域；形成于所述半导体衬底表面的目标层；形成于所述目标层的微图案，所述微图案包括数组微图案和周边微图案，所述数组微图案对应所述数组区域，所述周边微图案对应所述周边区域。

可选地，所述数组微图案包括第一数组微图案和第二数组微图案，所述第二数组微图案分别配置于三个或三个以上所述第一数组微图案围成的第一区域的中心点，所述第一数组微图案相邻于所述第一区域还围成缺乏所述第二数组微图案的第二区域，使所述第二数组微图案与在一线性上相邻的两个所述第一数组微图案分别形成不同的空隙。

可选地，所述第一数组微图案之间形成有第一空隙，所述第二数组微图案之间形成有第二空隙，所述第一空隙与所述第二空隙的尺寸相同。

可选地，所述数组微图案还包括第三数组微图案，所述第三数组微图案配置于所述第二区域的中心点。

可选地，所述第一数组微图案、所述第二数组微图案和所述第三数组微图案皆包括柱状图形。

本申请提供的具有微图案的半导体衬底结构中微图案包括数组微图案和周边微图案，数组微图案和周边微图案均形成与同一目标层上，图案重叠容差长，且微图案之间的间隙小，图案集成度高。

本申请的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：

图1是本申请提供的微图案刻蚀方法的步骤流程图；

图2是根据本申请提供的微图案刻蚀方法制备的半导体衬底的剖视图；

图3A是根据本申请提供的微图案刻蚀方法形成的第一图案单元的俯视图；

图3B是根据本申请提供的微图案刻蚀方法形成的第一图案单元的剖视图；

图4是根据本申请提供的微图案刻蚀方法形成的掩膜辅助层的俯视图；

图5A是根据本申请提供的微图案刻蚀方法形成的光掩模层的俯视图；

图5B是根据本申请提供的微图案刻蚀方法形成的光掩模层的剖视图；

图6A是根据本申请提供的微图案刻蚀方法形成的第四图案单元的俯视图；

图6B是根据本申请提供的微图案刻蚀方法形成的第四图案单元的剖视图；

图7A是根据本申请提供的微图案刻蚀方法形成的顶层掩膜图案的俯视图；

图7B是根据本申请提供的微图案刻蚀方法形成的顶层掩膜图案的剖视图；

图8A是根据本申请提供的微图案刻蚀方法形成的第一图案单元的俯视图；

图8B是根据本申请提供的微图案刻蚀方法形成的第一图案单元的剖视图；

图9A是根据本申请提供的微图案刻蚀方法形成的第二掩膜层的俯视图；

图9B是根据本申请提供的微图案刻蚀方法形成的第二掩膜层的剖视图；

图10A是根据本申请提供的微图案刻蚀方法形成的第二图案单元的俯视图；

图10B是根据本申请提供的微图案刻蚀方法形成的第二图案单元的剖视图；

图11A是根据本申请提供的微图案刻蚀方法形成的整合图案单元的俯视图；

图11B是根据本申请提供的微图案刻蚀方法形成的整合图案单元的剖视图；

图12A是根据本申请提供的微图案刻蚀方法形成的间隔牺牲层的俯视图；

图12B是根据本申请提供的微图案刻蚀方法形成的间隔牺牲层的剖视图；

图13A是根据本申请提供的微图案刻蚀方法形成的自对准掩膜层的俯视图；

图13B是根据本申请提供的微图案刻蚀方法形成的自对准掩膜层的剖视图；

图14A是根据本申请提供的微图案刻蚀方法形成的分区掩膜层的俯视图；

图14B是根据本申请提供的微图案刻蚀方法形成的分区掩膜层的剖视图；

图15A是根据本申请提供的微图案刻蚀方法形成的数组区域的分区掩膜层的俯视图；

图15B是根据本申请提供的微图案刻蚀方法形成的数组区域的分区掩膜层的剖视图；

图16A是根据本申请提供的微图案刻蚀方法形成的数组区域的自对准掩膜层的俯视图；

图16B是根据本申请提供的微图案刻蚀方法形成的数组区域的自对准掩膜层的剖视图；

图17A是根据本申请提供的微图案刻蚀方法形成的数组区域的自对准掩膜层的俯视图；

图17B是根据本申请提供的微图案刻蚀方法形成的数组区域的自对准掩膜层的剖视图；

图18A是根据本申请提供的微图案刻蚀方法形成的第三图案单元的俯视图；

图18B是根据本申请提供的微图案刻蚀方法形成的第三图案单元的剖视图；

图19A是根据本申请提供的微图案刻蚀方法移除间隔牺牲层后的俯视图；

图19B是根据本申请提供的微图案刻蚀方法移除间隔牺牲层后的剖视图；

图20A是根据本申请提供的具有微图案的半导体衬底结构中的微图案的俯视图；

图20B是根据本申请提供的具有微图案的半导体衬底结构中的微图案的剖视图；

图21A是根据本申请提供的具有微图案的半导体衬底结构中的第一数组微图案和第二数组微图案的俯视图；

图21B是根据本申请提供的具有微图案的半导体衬底结构中的第一数组微图案和第二数组微图案的剖视图；

图22是根据本申请提供的具有微图案的半导体衬底结构中的第一空隙和第二空隙的俯视图；

图23A是根据本申请提供的具有微图案的半导体衬底结构中的第三数组微图案的俯视图；

图23B是根据本申请提供的具有微图案的半导体衬底结构中的第三数组微图案的剖视图。

附图标记说明

100半导体衬底 110数组区域

120周边区域 200目标层

210微图案 211数组微图案

2111第一数组微图案 2112第二数组微图案

2113第三数组微图案 2114第一区域

2115第二区域 2116第一空隙

2117第二空隙 212周边微图案

300图案整合层 310整合图案单元

400第一掩膜层 410第一图案单元

410A周边线路图案 410B数组图案

420第一间隙 430第一空白区

440第二空白区 500掩膜辅助层

510顶层掩膜图案 600光掩模层

610第四图案单元 700第二掩膜层

710第二图案单元 720第二间隙

800间隔牺牲层 810自对准凹陷

900自对准掩膜层 910第三图案单元

1000分区掩膜层

具体实施方式

以下结合附图对本申请的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。

在本申请中，在未作相反说明的情况下，使用的方位词如“上面/之上、下面/之下、左边/左侧、右边/右侧”通常是指参照附图所示的上、下、左、右。“内、外”是指相对于各部件本身轮廓的内、外。

在附图中，示出的形状根据制造工艺和/或容差可以有变形。因此，本申请的示例性实施方式不限于附图中示出的特定形状，且可以包括在制造过程中造成的形状改变。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的相对尺寸或距离。

如图20A和图20B所示，图20B为图20A沿AA’方向的截面图.本申请提供一种具有微图案的半导体衬底结构，包括：半导体衬底100，包括数组区域110和周边区域120；形成于所述半导体衬底100表面的目标层200；形成于所述目标层200的微图案210，所述微图案210包括数组微图案211和周边微图案212，所述数组微图案211对应所述数组区域110，所述周边微图案212对应所述周边区域120。

可选地，所述数组微图案211包括第一数组微图案2111和第二数组微图案2112，所述第二数组微图案2112分别配置于三个或三个以上所述第一数组微图案2111围成的第一区域2114的中心点，所述第一数组微图案2111相邻于所述第一区域2114还围成缺乏所述第二数组微图案2112的第二区域2115，使所述第二数组微图案2112与在一线性上相邻的两个所述第一数组微图案2111分别形成不同的空隙，如图21A和图21B所示，图21B为图21A沿AA’方向的截面图。

可选地，所述第一数组微图案2111之间形成有第一空隙2116，所述第二数组微图案2112之间形成有第二空隙2117，所述第一空隙2116与所述第二空隙2117的尺寸相同，如图22所示。

可选地，所述数组微图案211还包括第三数组微图案2113，所述第三数组微图案2113配置于所述第二区域2115的中心点，如图23A和图23B所示，图23B为图23A沿AA’方向的截面图。

可选地，所述第一数组微图案2111、所述第二数组微图案2112和所述第三数组微图案2113皆包括柱状图形，如图23A和图23B所示，图23B为图23A沿AA’方向的截面图。

如图1所示，本申请提供一种微图案刻蚀方法，包括以下步骤：

S101：提供一半导体衬底，所述半导体衬底包括数组区域和周边区域，所述半导体衬底表面由下及上依次形成有目标层、图案整合层及第一掩膜层；

S102：图案化所述第一掩膜层以形成在所述图案整合层上的多个第一图案单元，所述第一图案单元之间形成有第一间隙；

S103：在所述图案整合层上形成第二掩膜层，所述第二掩膜层覆盖所述第一图案单元；

S104：图案化所述第二掩膜层以形成在所述图案整合层上的多个第二图案单元，所述第二图案单元之间形成有第二间隙，所述第二图案单元分别配置于三个或三个以上所述第一图案单元围成的第一空白区的中心点，所述第一图案单元相邻于所述第一空白区还围成缺乏所述第二图案单元的第二空白区，使所述第二图案单元与在一线性上相邻的两个所述第一图案单元分别形成不同的间隙；

S105：将所述第一图案单元和所述第二图案单元转置于所述图案整合层中以形成在所述目标层上的多个整合图案单元，至少一所述整合图案单元和在一线性上相邻的两个所述整合图案单元各形成分别对应所述第一空白区和所述第二空白区的不同间隙；

S106：在所述目标层上及所述整合图案单元的表面形成间隔牺牲层，所述间隔牺牲层填补所述整合图案单元和在一线性上相邻的其中一所述整合图案单元对应所述第一空白区的间隙，并在所述整合图案单元和在一线性上相邻的另一所述整合图案单元对应所述第二空白区的间隙形成自对准凹陷；

S107：在所述自对准凹陷中形成多个第三图案单元，所述第三图案单元配置于所述第一图案单元围成的第二空白区的中心点；

S108：通过刻蚀工艺移除所述间隔牺牲层；

S109：将所述整合图案单元及所述第三图案单元转置于所述目标层以形成多个微图案。

下面将结合附图详细说明本申请提供的微图案刻蚀方法。

首先执行步骤S101，提供一半导体衬底100，所述半导体衬底100包括数组区域110和周边区域120，所述半导体衬底100表面由下及上依次形成有目标层200、图案整合层300及第一掩膜层400，如图2所示。

具体地，半导体衬底100的材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步地，可以为N型多晶硅衬底或P型多晶硅衬底。

形成目标层200、图案整合层300及第一掩膜层400的方法包括但不限于电介质旋涂、化学气相沉积、流体化学气相沉积、及高密度等离子体化学气相沉积中的一种。目标层200、图案整合层300及第一掩膜层400的材料包括但不限于氮化硅、氧化硅以及碳等其他的材料。且目标层200、图案整合层300、第一掩膜层400及半导体衬底100中相邻两层的材料之间存在较高选择比。

接着执行步骤S102，图案化所述第一掩膜层400以形成在所述图案整合层300上的多个第一图案单元410，所述第一图案单元410之间形成有第一间隙420，如图3A、图3B所示，图3B为图3A沿AA’方向的截面图。

可选地，所述第一掩膜层400上还形成有掩膜辅助层500，如图4所示。在图案化所述第一掩膜层400之前，还包括：图案化所述掩膜辅助层500，以形成在所述第一掩膜层400上的顶层掩膜图案510，如图7A、图7B所示，图7B为图7A沿AA’方向的截面图。在图案化所述第一掩膜层400时，还包括：将所述顶层掩膜图案510转置于所述第一掩膜层400，以形成在所述图案整合层300上的所述第一图案单元410，所述第一图案单元410之间形成有所述第一间隙420，如图8A、图8B所示，图8B为图8A沿AA’方向的截面图。

具体地，形成掩膜辅助层500的方法包括但不限于电介质旋涂、化学气相沉积、流体化学气相沉积、及高密度等离子体化学气相沉积中的一种，掩膜辅助层500的材料包括但不限于氮化硅、氧化硅以及碳等其他与第一掩膜层400的材料之间存在较高选择比的材料。

可选地，在图案化所述掩膜辅助层500之前，还包括：在所述掩膜辅助层500上形成光掩模层600，如图5A、图5B所示，图5B为图5A沿AA’方向的截面图；图案化所述光掩模层600以形成在所述掩膜辅助层500上的多个第四图案单元610，如图6A、图6B所示，图6B为图6A沿AA’方向的截面图。将所述第四图案单元610转置于所述掩膜辅助层500，以形成所述顶层掩膜图案510，如图7A、图7B所示，图7B为图7A沿AA’方向的截面图。

具体地，本申请中首先采用旋转涂胶的方法，在掩膜辅助层500上形成光掩模层600，再通过曝光光刻工艺在光掩模层600上形成多个第四图案单元610，接着通过刻蚀工艺将第四图案单元610转置于掩膜辅助层500，以形成顶层掩膜图案510。本申请中可以采用干法刻蚀工艺及湿法刻蚀工艺中的至少一种对掩膜辅助层500进行刻蚀以形成顶层掩膜图案510。

如图3A、图3B、图8A、图8B所示，接着以顶层掩膜图案510为掩膜，通过刻蚀工艺将顶层掩膜图案510的图案转置于第一掩膜层400上，以形成在图案整合层300上的多个第一图案单元410，其中在周边区域120上形成周边线路图案410A，在数组区域110形成数组图案410B。掩膜辅助层500能够增加第一图案单元410的高度，使得第一图案单元410清晰且深度均匀化。

接着执行步骤S103，在所述图案整合层300上形成第二掩膜层700，所述第二掩膜层700覆盖所述第一图案单元410，如图9A、图9B所示，图9B为图9A沿AA’方向的截面图。

具体地，第二掩膜层700的材料包括光掩模材料或硬掩膜材料中的一种，其中，硬掩膜材料包括但不限于氮化硅、氧化硅以及碳等其他与第一掩膜层400的材料之间存在较高选择比的材料。

接着执行步骤S104，图案化所述第二掩膜层700以形成在所述图案整合层300上的多个第二图案单元710，所述第二图案单元710之间形成有第二间隙720，所述第二图案单元710分别配置于三个或三个以上所述第一图案单元410围成的第一空白区430的中心点，所述第一图案单元410相邻于所述第一空白区430还围成缺乏所述第二图案单元710的第二空白区440，使所述第二图案单元710与在一线性上相邻的两个所述第一图案单元410分别形成不同的间隙，如图10A、图10B所示，图10B为图10A沿AA’方向的截面图。

具体地，根据本申请的技术方案，图案化第二掩膜层700，在图案整合层300上形成多个第二图案单元710，其中，第二图案单元710配置于三个或者三个以上的第一图案单元410所围成的第一空白区430的中心点，第一图案单元410还围成有相邻于第一空白区430的第二空白区440，第二空白区440中未配置第二图案单元710，第二图案单元710与一线性上相邻的两个第一图案单元410形成不同长度的间隙，对应第一空白区430的间隙的长度为L1，对应第二空白区440的间隙的长度为L2。相邻第二图案单元710之间具有第二间隙720，第二间隙720的尺寸与第一间隙420的尺寸相同，如图10A、图10B所示。

接着执行步骤S105，将所述第一图案单元410和所述第二图案单元710转置于所述图案整合层300中以形成在所述目标层200上的多个整合图案单元310，至少一所述整合图案单元310和在一线性上相邻的两个所述整合图案单元310各形成分别对应所述第一空白区430和所述第二空白区440的不同间隙，如图11A，图11B所示，图11B为图11A沿AA’方向的截面图。

具体地，通过刻蚀工艺将第一图案单元410与第二图案单元710转置于图案整合层300，形成多个整合图案单元310，以完成第一次图案密集化。其中，整合图案单元310与在一线性上相邻的两个整合图案单元310分别形成对应第一空白区430和第二空白区440的不同长度的间隙，其中，对应第一空白区430的间隙的长度为L1，对应第二空白区440的间隙的长度为L2，如图11A，图11B所示。本申请中可以采用干法刻蚀工艺及湿法刻蚀工艺中的至少一种对图案整合层300进行刻蚀以形成整合图案单元310。

接着执行步骤S106，在所述目标层200上及所述整合图案单元310的表面形成间隔牺牲层800，所述间隔牺牲层800填补所述整合图案单元310和在一线性上相邻的其中一所述整合图案单元310对应所述第一空白区430的间隙，并在所述整合图案单元310和在一线性上相邻的另一所述整合图案单元310对应所述第二空白区440的间隙形成自对准凹陷810，如图12A、图12B所示，图12B为图12A沿AA’方向的截面图。

具体地，相邻整合图案单元310之间的间隙较小，无法再通过曝光光刻工艺在相邻整合图案单元310之间插入其他的图案。本申请可以利用间隔牺牲层800在相邻整合图案单元310之间插入其他的图案，达到第二次图案密集化。形成间隔牺牲层800的方法包括但不限于电介质旋涂、化学气相沉积、流体化学气相沉积、及高密度等离子体化学气相沉积中的一种，间隔牺牲层800的材料包括但不限于氮化硅、氧化硅以及碳等其他与图案整合层300的材料之间存在较高选择比的材料。

可选地，所述间隔牺牲层800的两倍厚度介于所述整合图案单元310和在一线性相邻的两个所述整合图案单元310分别对应的所述第一空白区430和对应的所述第二空白区440的不同间隙值之间。

具体地，自对准凹陷810的尺寸与牺牲间隔层800的厚度成反比，本申请中可以通过调整隔牺牲层800的厚度来控制自对准凹陷810的尺寸，当需要较大尺寸的自对准凹陷810时，则在目标层200上及整合图案单元310的表面形成厚度较小的间隔牺牲层800，当需要较小尺寸的自对准凹陷810时，则在目标层200上及整合图案单元310的表面形成厚度较大的间隔牺牲层800。

接着执行步骤S107，在所述自对准凹陷810中形成多个第三图案单元910，所述第三图案单元910配置于所述第一图案单元410围成的第二空白区440的中心点，如图18A、图18B所示，图18B为图18A沿AA’方向的截面图。

可选地，用于形成所述第三图案单元910的所述自对准凹陷810位于所述数组区域110中。

具体地，半导体衬底100包括数组区域110和周边区域120，当在周边区域120形成的图案集成度到设计要求时，无需再增加周边区域120的图案集成度，可以仅增加数组区域110的图案集成度，即在位于数组区域110的自对准凹陷810中形成第三图案单元910。

可选地，在所述自对准凹陷810中形成所述第三图案单元910的步骤包括：在所述数组区域110的间隔牺牲层800上形成自对准掩膜层900，所述自对准掩膜层900填充于所述数组区域110的所述自对准凹陷810中，并且所述自对准掩膜层900延伸覆盖所述数组区域110的间隔牺牲层800，如图17A、图17B所示，图17B为图17A沿AA’方向的截面图。对所述自对准掩膜层900进行刻蚀以去除在所述间隔牺牲层800上的所述自对准掩膜层900，当在所述数组区域110暴露出所述间隔牺牲层800时停止刻蚀，以保留并分离在所述数组区域110的所述自对准凹陷810中形成的所述第三图案单元910，如图18A、图18B所示，图18B为图18A沿AA’方向的截面图。

可选地，在所述数组区域110的所述间隔牺牲层800上形成所述自对准掩膜层900的步骤包括：在所述间隔牺牲层800上形成所述自对准掩膜层900，所述自对准掩膜层900填充于所述自对准凹陷810内，并且延伸覆盖所述间隔牺牲层800，如图13A、图13B所示，图13B为图13A沿AA’方向的截面图。在所述数组区域110的所述自对准掩膜层900上形成分区掩膜层1000，如图15A、图15B所示，图15B为图15A沿AA’方向的截面图。以所述数组区域100的所述分区掩膜层1000为掩膜，通过刻蚀工艺移除在所述周边区域120的所述自对准掩膜层900，以在所述数组区域110的间隔牺牲层800上形成所述自对准掩膜层900，如图16A、图16B所示，图16B为图16A沿AA’方向的截面图。

可选地，在所述数组区域110的所述自对准掩膜层900上形成所述分区掩膜层1000的步骤包括：在所述自对准掩膜层900上形成所述分区掩膜层1000，如图14A、图14B所示，图14B为图14A沿AA’方向的截面图。通过曝光光刻工艺移除在所述周边区域120的所述分区掩膜层1000，以在所述数组区域110的所述自对准掩膜层900上形成所述分区掩膜层1000，如图15A、图15B所示，图15B为图15A沿AA’方向的截面图。

具体地，如图13A、图13B、图14A、图14B所示，根据本申请的技术方案，首先在间隔牺牲层800上依次形成自对准掩膜层900和分区掩膜层1000，形成自对准掩膜层900和分区掩膜层1000的方法包括但不限于电介质旋涂、化学气相沉积、流体化学气相沉积、及高密度等离子体化学气相沉积中的一种。自对准掩膜层900和分区掩膜层1000的材料包括但不限于氮化硅、氧化硅以及碳等其他的材料。且间隔牺牲层800、自对准掩膜层900和分区掩膜层1000的材料之间存在较高选择比。

如图15A、图15B、图16A、图16B、图17A、图17B所示，形成分区掩膜层1000之后，首先通过曝光光刻工艺移除在周边区域120上的分区掩膜层1000，保留数组区域110上的分区掩膜层1000。再以数组区域110上的分区掩膜层1000为掩膜，通过刻蚀工艺对自对准掩膜层900进行刻蚀，移除周边区域120的自对准掩膜层900，保留数组区域110的自对准掩膜层900。之后再移除数组区域110的分区掩膜层1000。本申请中可以采用干法刻蚀工艺及湿法刻蚀工艺中的至少一种对自对准掩膜层900进行刻蚀以移除周边区域120的自对准掩膜层900。移除周边区域120的自对准掩膜层900之后即可增加数组区域110的图案密集化程度。

如图18A、图18B所示，接着对数组区域110的自对准掩膜层900进行刻蚀。本申请中可以采用干法刻蚀工艺及湿法刻蚀工艺中的至少一种对数组区域110的自对准掩膜层900进行刻蚀。当在数组区域110暴露出间隔牺牲层800时停止刻蚀，即可在自对准凹陷810中形成第三图案单元910。

接着执行步骤S108，通过刻蚀工艺移除所述间隔牺牲层800，如图19A、图19B所示，图19B为图19A沿AA’方向的截面图。

具体地，本申请中可以采用干法刻蚀工艺及湿法刻蚀工艺中的至少一种以移除间隔牺牲层800。将间隔牺牲层800移除之后，在目标层200表面上形成有整合图案单元310和第三图案单元910，如图19A、图19B所示。

接着执行步骤S109，将所述整合图案单元310及所述第三图案单元910转置于所述目标层200以形成多个微图案210，如图20A、图20B所示，图20B为图20A沿AA’方向的截面图。

具体地，以整合图案单元310及第三图案单元910为掩膜，通过刻蚀工艺将整合图案单元310及第三图案单元910转置于目标层200上以形成微图案210，如图20A、图20B所示。本申请中可以采用干法刻蚀工艺及湿法刻蚀工艺中的至少一种以形成微图案210。

可选地，所述微图案210包括数组微图案211和周边微图案212，如图20A、图20B所示，图20B为图20A沿AA’方向的截面图。

具体地，本申请中形成的数组图案211和周边微图案212均位于同一层上，且本申请中可以分别调整数组区域110和周边区域120的图案集成度。

通过本申请提供的微图案刻蚀方法，能够制作出集成度高、图案重叠容差长的微图案，并且制程中曝光次数少，制造成本低，循环周期长。

需要说明的是，以上实施方式中描述的微图案刻蚀方法的步骤均为从整体上反映本申请技术方案、解决本申请技术问题的必要步骤，但不限于上述步骤，本领域技术人员可以理解在半导体封装工艺中还可以包括已知的其他步骤，为使本申请的说明书简明扼要，这些常规的已知步骤在本申请中没有详细描述，但也应当视为属于本申请的保护范围。

以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节，在本申请的技术构思范围内，可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。

此外，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所公开的内容。

Claims (5)

1.一种具有微图案的半导体衬底结构，其特征在于，包括：

半导体衬底(100)，包括数组区域(110)和周边区域(120)；

形成于所述半导体衬底(100)表面的目标层(200)；

形成于所述目标层(200)的微图案(210)，所述微图案(210)包括数组微图案(211)和周边微图案(212)，所述数组微图案(211)对应所述数组区域(110)，所述周边微图案(212)对应所述周边区域(120)。

2.根据权利要求1所述的半导体衬底结构，其特征在于，所述数组微图案(211)包括第一数组微图案(2111)和第二数组微图案(2112)，所述第二数组微图案(2112)分别配置于三个或三个以上所述第一数组微图案(2111)围成的第一区域(2114)的中心点，所述第一数组微图案(2111)相邻于所述第一区域(2114)还围成缺乏所述第二数组微图案(2112)的第二区域(2115)，使所述第二数组微图案(2112)与在一线性上相邻的两个所述第一数组微图案(2111)分别形成不同的空隙。

3.根据权利要求2所述的半导体衬底结构，其特征在于，所述第一数组微图案(2111)之间形成有第一空隙(2116)，所述第二数组微图案(2112)之间形成有第二空隙(2117)，所述第一空隙(2116)与所述第二空隙(2117)的尺寸相同。

4.根据权利要求2所述的半导体衬底结构，其特征在于，所述数组微图案(211)还包括第三数组微图案(2113)，所述第三数组微图案(2113)配置于所述第二区域(2115)的中心点。

5.根据权利要求4所述的半导体衬底结构，其特征在于，所述第一数组微图案(2111)、所述第二数组微图案(2112)和所述第三数组微图案(2113)皆包括柱状图形。