TWI798011B - 半導體結構及其製造方法 - Google Patents

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Abstract

在此提供一種半導體結構及其製造方法。半導體結構包括一半導體基底，其包括：一本體部，包括一第一主動區及與其鄰接的一第二主動區；一半導體條部，形成於對應第一主動區的本體部上；一第一組半導體分支部，自半導體條部的一第一側壁延伸至對應第二主動區的本體部上；以及第一隔離結構與第二隔離結構，形成於對應第二主動區的本體部上。第一隔離結構與半導體條部之間的第一界面與第二隔離結構與半導體條部之間的第二界面皆為平面，且第一界面與第二界面沿著半導體條部的延伸方向彼此錯開。

Description

半導體結構及其製造方法
本發明係有關於一種半導體技術，且特別係有關於一種用於記憶裝置的半導體結構及其製造方法。
隨著對微型化的需求日益增加，如何提高半導體元件的密度成為重要的課題。在半導體結構的製程中，為了降低特徵部件尺寸，可使用間隔層自對準雙重圖案化(spacer self-aligned double patterning, SADP)製程，以降低半導體元件的關鍵圖形尺寸，進而增加半導體結構的集積度。習知的SADP製程通常包括：由多個犧牲芯軸（mandrel）構成的圖案；於犧牲芯軸兩相對側壁形成間隔層；移除犧牲芯軸以留下由間隔層構成的圖案；以及利用間隔層構成的圖案來定義位於其下方的膜層。
在半導體記憶裝置（例如，快閃記憶體）的製造中，使用SADP製程來製作小尺寸的特徵部件，諸如主動區、字元線、選擇閘極、或相似特徵部件。例如，在主動區中，通常包括半導體條部以及連接於半導體條部的多個平行排列的半導體分支部，其中半導體分支部所分布的範圍又稱為陣列主動區。
然而，隨著半導體裝置的微型化，半導體分支部的線寬及線距變小，因此容易發生頸縮(necking)現象。如此一來，半導體分支部容易發生關鍵圖形尺寸(critical dimension, CD)變異及/或斷裂，隔離結構的末端與半導體條部之間的界面為弧面且膨大，因而降低良率及可靠度。
因此，有必要尋求一種新穎的半導體結構之製造方法，以能夠解決或改善上述的問題。
本發明實施例提供一種半導體結構及其製造方法，能夠排除或減輕相鄰的半導體分支部在SADP製程中發生頸縮現象，以及隔離結構的末端與半導體條部之間的界面為弧面且膨大的問題。
在本發明的一些實施例中，揭示一種半導體結構，其包括半導體基底。半導體基底包括本體部、半導體條部、第一組半導體分支部及第一組隔離結構。本體部包括第一主動區及鄰接第一主動區的第二主動區。半導體條部形成於對應第一主動區的本體部上。第一組半導體分支部包括多個第一半導體分支部，自半導體條部的第一側壁延伸於對應第二主動區的本體部上，且各個第一半導體分支部的延伸方向不同於該半導體條部的延伸方向。第一組隔離結構包括第一隔離結構與第二隔離結構，第一組隔離結構形成於對應第二主動區的本體部上，第一隔離結構與第二隔離結構分別位於不同的兩相鄰的第一半導體分支部之間，且第一隔離結構與第二隔離結構沿著半導體條部的延伸方向交替排列。其中第一隔離結構與半導體條部之間的第一界面與第二隔離結構與半導體條部之間的第二界面皆為平面，且第一界面與第二界面沿著半導體條部的延伸方向彼此錯開。
在本發明的一些實施例中，揭示一種半導體結構之製造方法，其包括依序形成第一罩幕層、犧牲材料層以及第一圖案於半導體基底上，其中半導體基底包括第一主動區及分別位於第一主動區兩相對側的第二主動區及第三主動區。第一圖案包括：條部，位於第一主動區，且延伸於第一方向上；以及第一組分支部及第二組分支部，分別位於第二主動區及第三主動區，且延伸於不同於第一方向的第二方向上。第一組分支部與條部的第一側壁分隔一距離，第二組分支部與條部的第二側壁分隔此距離，且此距離小於第一組分支部中兩相鄰的分支部之間的間距。上述方法更包括將第一圖案轉移至犧牲材料層，以在犧牲材料層內形成第二圖案。另外，上述方法包括去除第一圖案以及形成間隔層於第一罩幕層上，以環繞第二圖案中的條部、第一組分支部及第二組分支部。之後，去除犧牲材料層，以在間隔層內形成開口圖案。上述方法也包括利用具有開口圖案的該間隔層作為蝕刻罩幕，以圖案化第一罩幕層。之後，利用圖案化的第一罩幕層作為蝕刻罩幕，以圖案化半導體基底。
根據本發明的一些實施例，由於第一圖案的第一組分支部(第二組分支部)的各分支部與條部所間隔的距離小於第一組分支部 (第二組分支部)的兩相鄰分支部之間的間距，因此在後續圖案化半導體基底之後，可形成具有不一致的寬度的半導體條部。並且，隔離結構與半導體條部之間的界面為平面。如此一來，相鄰的隔離結構與半導體條部的界面彼此錯開，並且隔離結構與半導體條部之間的界面為平面，因而排除或減輕相鄰的半導體分支部在SADP製程中發生頸縮現象。因此，可避免半導體分支部發生關鍵圖形尺寸變異及/或斷裂。當本發明的半導體結構用於製作記憶裝置時，可使記憶裝置具有穩定的操作電流，且提升良率及可靠度。
為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。再者，本發明的不同範例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
如第1A、2A、3A及4A圖所示，根據一些實施例，本發明一實施例之半導體結構之製造方法包括提供半導體基底100，其包括第一主動區AA1及分別位於第一主動區AA1兩相對側的第二主動區AA2及第三主動區AA3。在一些實施例中，第一主動區AA1與後續製作的源極線的覆蓋面積重疊，因此也稱為共同源極線區(有時也稱為源極軌道區)。第二主動區AA2及第三主動區AA3也稱為陣列主動區。本實施例之半導體結構例如為半導體裝置(例如，記憶體裝置)的主動區。
半導體基底100可為矽半導體基底、絕緣層上覆矽（silicon-on-insulator, SOI）半導體基底、其他合適的半導體基底（例如，砷化鎵半導體基底、氮化鎵半導體基底、或矽化鍺半導體基底）。在一些實施例中，半導體基底100為矽半導體基底。接著，依序形成待定義層110、硬式罩幕層112（其有時也稱作第一罩幕層）、犧牲材料層114以及多層罩幕結構於半導體基底100上，以覆蓋半導體基底100的第一主動區AA1、第二主動區AA2及第三主動區AA3。
在一些實施例中，待定義層110可為單層或多層結構。例如，當待定義層110為單層結構時，待定義層110的材料可包括金屬或其他合適的導電材料。另外，當待定義層110為多層結構時，待定義層110可包括導電層及介電層。導電層的材料可包括金屬、摻雜的多晶矽或其他合適的導電材料。介電層的材料可包括氧化矽、氮化矽、氮氧化矽、低k值材料或其組合。例如，待定義層110可包括氧化矽層以及依序位於其上的多晶矽層、四乙基正矽酸鹽(TEOS)氧化物層、氮化矽層及氧化矽層。可透過合適的沉積製程（例如，化學氣相沉積製程、原子層沈積製程、旋轉塗佈製程或上述製程之組合）形成待定義層110。為了簡化圖式，此處僅繪示一平整層來表示待定義層110。
在一些實施例中，硬式罩幕層112可包括多晶矽或其他合適的罩幕材料。另外，犧牲材料層114可包括碳或其他合適的材料。
在一些實施例中，多層罩幕結構包括選擇性硬式罩幕層116及位於其上方的罩幕圖案層120（其也稱作第二罩幕層）。在一些實施例中，硬式罩幕層116可作為抗反射層，且可包括氮化矽、氮氧化矽或其他合適的抗反射材料。可透過合適的沉積製程形成硬式罩幕層112、犧牲材料層114及硬式罩幕層116，例如化學氣相沉積製程、原子層沈積製程、旋轉塗佈製程或其他合適的沉積製程。再者，罩幕圖案層120可包括光阻材料。
在一些實施例中，多層罩幕結構作為後續蝕刻製程的蝕刻罩幕，且罩幕圖案層120的第一圖案對應於半導體基底100的第一主動區AA1、第二主動區AA2及第三主動區AA3。具體來說，第一圖案包括條部120a、第一組分支部120b以及第二組分支部120c。條部120a對應於半導體基底100的第一主動區AA1，且延伸於第一方向（例如，Y方向）上。第一組分支部120b及第二組分支部120c分別對應於半導體基底100的第二主動區AA2及第三主動區AA3，且延伸於不同於第一方向的第二方向（例如，X方向）上。在一些實施例中，第一組分支部120b與第二組分支部120c以條部120a作為一對稱軸而對稱排列於條部120a的兩相對側。具體來說，如第1A及2A圖所示，第一組分支部120b中的各分支部與條部120a的第一側壁121相隔一距離。相似地，第二組分支部120c中的各分支部與條部120a的第二側壁123相隔與前述的距離相同的距離。在一些實施例中，條部120a的寬度可大體上相同於第一組分支部120b及第二組分支部120c中的各分支部的寬度。在其他一些實施例中，條部120a的寬度可大於第一組分支部120b及第二組分支部120c中的任一分支部的寬度。
在一些實施例中，條部120a用以定義記憶裝置的共同源極線區。第一組分支部120b及第二組分支部120c用以定義記憶裝置中的電晶體的通道區及源極/汲極區。在本實施例中，條部120a為一矩形圖案，其中條部120a的短邊平行於第二方向，而條部120a的長邊平行於第一方向。再者，第一組分支部120b與第二組分支部120c中的各分支部也為一矩形圖案，其中各分支部的短邊平行於第一方向，而各分支部的長邊平行於第二方向。
接下來，請同時參照第1B、2B、3B及4B圖，根據一些實施例，可對罩幕圖案層120進行選擇性修整，以縮減第一圖案的線寬，而形成修整罩幕圖案層120’。修整罩幕圖案層120’包括修整條部120a’、修整第一組分支部120b’以及修整第二組分支部120c’(統稱為修整圖案)。修整條部120a’、修整第一組分支部120b’以及修整第二組分支部120c’的線寬分別小於條部120a、第一組分支部120b以及第二組分支部120c的線寬。另外，修整第一組分支部120b’中的各分支部與修整條部120a’的第一側壁121’相隔距離D1。相似地，修整第二組分支部120c’中的各分支部與修整條部120a’的第二側壁123’亦相隔距離D1。
接下來，請同時參照第1C、2C、3C及4C圖，根據一些實施例，將修整罩幕圖案層120’的修整圖案轉移至下方的硬式罩幕層116及犧牲材料層114內。之後，依序去除犧牲材料圖案層114’上方的修整罩幕圖案層120’及硬式罩幕層116而露出硬式罩幕層112的局部的上表面。如此一來，犧牲材料圖案層114’於半導體基底100上也具有對應第一圖案(如第1A圖所示)或修整罩幕圖案層120’(如第1B圖所示)的第二圖案。具體來說，第二圖案包括條部114a、第一組分支部114b及第二組分支部114c。再者，條部114a、第一組分支部114b及第二組分支部114c分別對應於修整圖案的條部120a’、第一組分支部120b’及第二組分支部120c’。 條部114a、第一組分支部114b以及第二組分支部114c的線寬分別大體上相等於條部120a’、第一組分支部120b’及第二組分支部120c’的線寬。另外，第一組分支部114b中的各分支部與條部114a的第一側壁115相隔的距離大體上相同於距離D1。相似地，第二組分支部114c中的各分支部與條部120a的第二側壁117相隔同樣的距離(即距離D1)。可透過合適的蝕刻製程（例如，乾蝕刻、濕蝕刻或其組合）形成犧牲材料圖案層114’（其有時也稱作犧牲芯軸）。
接下來，請同時參照第1D、2D、3D及4D圖，根據一些實施例，形成間隔材料襯層130於犧牲材料圖案層114’與硬式罩幕層112上，其中間隔材料襯層130是順應性地覆蓋犧牲材料圖案層114’(如第3D圖與第4D圖所示)。然而，由於第一組分支部114b(第二組分支部114c)的各分支部與條部114a所間隔的距離D1小於第一組分支部114b(第二組分支部114c)的兩相鄰分支部之間的間距，因此間隔材料襯層130將填滿第一組分支部114b(第二組分支部114c)的各分支部與條部114a之間的間距(如第2D圖所示)。換句話說，位於條部114a與第一組分支部114b(第二組分支部114c)的各分支部之間(如第2D圖所示)的間隔材料襯層130的最小厚度大於位於兩相鄰的分支部之間130a的間隔材料襯層130的最小厚度(如第4D圖所示)。在一些實施例中，間隔材料襯層130的材料包括氧化矽或其他合適的材料。可透過合適的沉積製程形成間隔材料襯層130，例如化學氣相沉積製程、原子層沈積製程、旋轉塗佈製程或其他合適的沉積製程。
接下來，請同時參照第1E、2E、3E及4E圖，根據一些實施例，透過蝕刻間隔材料襯層130而形成間隔層130a於犧牲材料圖案層114’所暴露出的硬式罩幕層112上。例如，對間隔材料襯層130進行異向性蝕刻製程（例如，反應性離子蝕刻（reactive ion etching, RIE）製程），使間隔層130a環繞第二圖案的條部114a、第一組分支部114b以及第二組分支部114c。如此一來，如第1E圖所示，位於條部114a的兩相對側的間隔層130a分別具有凹凸輪廓（或稱為梳狀結構）。
接下來，請同時參照第1F、2F、3F及4F圖，根據一些實施例，去除犧牲材料圖案層114’而留下具有開口圖案130b的間隔層130a。可透過合適的蝕刻製程（例如，乾蝕刻、濕蝕刻或其組合）進行去除步驟。
接下來，請同時參照第1G、2G、3G及4G圖，根據一些實施例，形成罩幕結構146於間隔層130a及硬式罩幕層112上。罩幕結構146可作為後續蝕刻硬式罩幕層112的蝕刻罩幕。具體來說，罩幕結構146可包括平坦層140及頂部圖案層142。
在一些實施例中，平坦層140用以提供一實質上平坦的上表面。具體來說，平坦層140可為旋塗碳（spin on carbon, SOC）層或由其他具有抗反射特性的材料。再者，頂部圖案層142具有條形圖案，因此也稱作條形罩幕層，如第1G圖所示。頂部圖案層142對應於且覆蓋開口圖案130b，用以在後續製程中定義共用源極線圖案。在一些實施例中，頂部圖案層142可包括光阻材料。
接下來，請同時參照第1H、2H、3H及4H圖，根據一些實施例，利用留下的間隔層130a及罩幕結構146作為一蝕刻罩幕(其也稱為結合的蝕刻罩幕)，對硬式罩幕層112進行蝕刻而露出下方待定義層110的上表面。上述蝕刻製程可包括乾蝕刻製程、濕蝕刻製程或其組合。在進行上述蝕刻之後，去除留下的平坦層140及頂部圖案層142。
圖案化的硬式罩幕層112包括第三圖案。具體來說，第三圖案包括條部112a、第一組分支部112b及第二組分支部112c。並且，第三圖案具有第一組開口112d及第二組開口112e。條部112a對應於第一主動區AA1，且延伸於第一方向上。
再者，第一組分支部112b及第二組分支部112c分別對應於半導體基底100的第二主動區AA2及第三主動區AA3，且延伸於第二方向上。亦即，第一組分支部112b及第二組分支部112c的一端連接至條部112a。在一些實施例中，第一組分支部112b與第二組分支部112c以條部120a作為一對稱軸而對稱排列於條部112a的兩相對側。
另外，第一組開口112d位於第二主動區AA2，且與第一組分支部112b沿第一方向交替排列。第二組開口112e位於第三主動區AA3，且與第二組分支部112c沿第一方向交替排列。在一些實施例中，如第1H圖所示，第一組開口112d中兩相鄰的開口具有不同的長度。第二組開口112e中兩相鄰的開口具有不同的長度。再者，第一組開口112d與第二組開口112e以條部120a作為一對稱軸而對稱排列於條部112a的兩相對側。
接下來，請同時參照第1I、2I、3I及4I圖，根據一些實施例，將圖案化的硬式罩幕層112的第三圖案轉移至待定義層110中。具體來說，將圖案化的硬式罩幕層112作為一蝕刻罩幕，依序對待定義層110及下方的半導體基底100進行蝕刻，以將第三圖案依序轉移至待定義層110及半導體基底100內。上述蝕刻製程可包括乾蝕刻製程、濕蝕刻製程或其組合。
接著，去除待定義層110，以露出半導體基底100的上表面。具體來說，圖案化的半導體基底100包括本體部100a、半導體條部101、第一組半導體分支部103及第二組半導體分支部105。並且，圖案化的半導體基底100具有第一組隔離開口104以及第二組隔離開口106。本體部100a包括第一主動區AA1、第二主動區AA2及第三主動區AA3。半導體條部101對應於第三圖案的條部112a，而對應於半本體部100a的第一主動區AA1，且延伸於第一方向上。半導體條部101可作為記憶裝置的共同源極線區。
再者，第一組半導體分支部103及第二組半導體分支部105分別對應於第三圖案的第一組分支部112b及第二組分支部112c，因此第一組半導體分支部103及第二組半導體分支部105分別對應於半導體基底100的第二主動區AA2及第三主動區AA3，且延伸於第二方向上。第一組半導體分支部103的每一半導體分支部自半導體條部101的第一側壁101a延伸於對應第二主動區AA2的本體部100a上方。第二組半導體分支部105的每一半導體分支部自半導體條部101的第二側壁101b延伸於對應第三主動區AA3的本體部100a上方(如第4I圖所示)。在一些實施例中，第一組半導體分支部103及第二組半導體分支部105以半導體條部101作為一對稱軸而對稱排列於半導體條部101的兩相對側。在一些實施例中，第一組半導體分支部103及第二組半導體分支部105中的每一半導體分支部作為記憶裝置中一電晶體的通道區及源極/汲極區。
另外，第一組隔離開口104對應於第三圖案的第一組開口112d，且第一組隔離開口104與第一組半導體分支部103沿第一方向交替排列。相似地，第二組隔離開口106對應於第三圖案的第二組開口112c，且第二組隔離開口106與第二組半導體分支部105沿第一方向交替排列。在一些實施例中，在第一組隔離開口104中，兩相鄰的隔離開口具有不同的長度。相似地，在第二組隔離開口106中，兩相鄰的隔離開口具有不同的長度。再者，第一組隔離開口104與第二組隔離開口106以半導體條部101作為一對稱軸而對稱排列於半導體條部101的兩相對側。
在一些實施例中，在去除待定義層110之後，填入一絕緣材料於第一組隔離開口104及第二組隔離開口106內，以分別形成第一組隔離結構104a及第二組隔離結構106a。第一組隔離結構104a及第二組隔離結構106a也可稱作淺溝槽隔離結構。在一些實施例中，第一組隔離結構104a用以隔離第一組半導體分支部103中兩相鄰的半導體分支部，而第二組隔離結構106a及用以隔離第二組半導體分支部105中兩相鄰的半導體分支部。
如第1I圖所示，在本實施例的半導體結構中半導體條部101具有不一致的寬度，其中第一組隔離結構104a中的各隔離結構與半導體條部之間的界面為平面，且兩相鄰的隔離結構分別與半導體條部之間的界面沿著半導體條部的延伸方向彼此錯開。在一實施例中，在第一組隔離結構104a中，兩相鄰的隔離結構具有不同的長度(例如，第一長度及第二長度)。在一些實施例中，第一組隔離結構104a由具有第一長度的隔離結構及第二長度的隔離結構交替排列而成。相似地，第二組隔離結構106a中兩相鄰的隔離結構也具有不同的長度(例如，第一長度及第二長度)。再者，第二組隔離結構106a由具有第一長度的隔離結構及第二長度的隔離結構交替排列而成。
請參照第1I-1圖，其繪示出根據本發明另一實施例之半導體結構俯視示意圖。此處，相同於第1I圖中半導體結構的部件係使用相同的標號並省略其說明。第1I-1圖中半導體結構具有相似於第1I圖中的半導體結構，且可由相同或相似於第1A至1I圖所述方法形成。例如，請參照第1G圖，藉由使頂部圖案層(條形罩幕層)142與條部開口（如第1F、2F及3F圖所示）存在疊對偏移（overlay shift），以形成如第1I-1圖所示的半導體結構。因此，不同於第1I圖，於第1I-1圖所示的半導體結構中，第一組隔離結構104a與第二組隔離結構106a係非對稱地排列於半導體條部101的兩相對側。儘管如此，第一組隔離結構104a與第二組隔離結構106a中的各隔離結構與半導體條部101之間的界面為平面，且兩相鄰的隔離結構分別與半導體條部101之間的界面沿著半導體條部的延伸方向彼此錯開。詳細來說，在本實施例中，半導體條部101具有第一延伸部1011與第二延伸部1012，第一延伸部1011自第一界面1011a的延伸平面延伸第一凸出長度L1至第二界面1011b，第二延伸部1012自第三界面1012a的延伸平面延伸第二凸出長度L2至第四界面1012b，且第一凸出長度L1與第二凸出長度L2不同。
此外，於本實施例中，第一組隔離結構104a中的兩相鄰的隔離結構的長度的差值不同於第二組隔離結構106a中的兩相鄰的隔離結構的長度的差值。
根據上述實施例，由於罩幕圖案層的第一組分支部(第二組分支部)的各分支部與條部所間隔的距離小於第一組分支部 (第二組分支部)的兩相鄰分支部之間的間距，因此在後續圖案化半導體基底之後，可形成具有不一致的寬度的半導體條部。如此一來，相鄰的隔離結構與半導體條部的界面彼此錯開，並且隔離結構與半導體條部之間的界面為平面，因而排除或減輕相鄰的半導體分支部在SADP製程中發生頸縮現象。因此，可避免半導體分支部發生關鍵圖形尺寸變異及/或斷裂，使記憶裝置具有穩定的操作電流，且記憶裝置的良率及可靠度得以增加。
根據上述實施例，儘管在SADP製程中發生疊對偏移，相鄰的隔離結構與半導體條部的側壁的界面仍可彼此錯開，因此可增加用於蝕刻隔離開口的製程容許度，進而降低製造成本。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:半導體基底 100a:本體部 101:半導體條部 101a, 107, 115, 121, 121’:第一側壁 101b, 109, 117, 123, 123’:第二側壁 103:第一組半導體分支部 104:第一組隔離開口 104a:第一組隔離結構 105:第二組半導體分支部 106:第二組隔離開口 106a:第二組隔離結構 110:待定義層 112, 116:硬式罩幕層 112a, 114a, 120a, 120a’:條部 112b, 114b, 120b, 120b’:第一組分支部 112c, 114c, 120c, 120c’:第二組分支部 112d:第一組開口 112e:第二組開口 114:犧牲材料層 114’:犧牲材料圖案層 120:罩幕圖案層 120’:修整罩幕圖案層 130:間隔材料襯層 130a:間隔層 130b:開口圖案 140:平坦層 142:頂部圖案層 146:罩幕結構 1011:第一延伸部 1011a:第一界面 1011b:第二界面 1012:第二延伸部 1012a:第三界面 1012b:第四界面 AA1:第一主動區 AA2:第二主動區 AA3:第三主動區 D1:距離 L1:第一凸出長度 L2:第二凸出長度
第1A至1I圖係繪示出根據本發明一實施例之半導體結構之製造方法於各步驟中的俯視示意圖。 第1I-1圖係繪示出根據本發明另一實施例之半導體結構的俯視示意圖。 第2A至2I圖係分別繪示出沿第1A至1I圖中A-A’線的剖面示意圖。 第3A至3I圖係分別繪示出沿第1A至1I圖中B-B’線的剖面示意圖。 第4A至4I圖係分別繪示出沿第1A至1I圖中C-C’線的剖面示意圖。
101:半導體條部
101a:第一側壁
101b:第二側壁
103:第一組半導體分支部
104:第一組隔離開口
104a:第一組隔離結構
105:第二組半導體分支部
106:第二組隔離開口
106a:第二組隔離結構
AA1:第一主動區
AA2:第二主動區
AA3:第三主動區

Claims (18)

  1. 一種半導體結構，包括：一半導體基底，包括：一本體部，包括一第一主動區及鄰接該第一主動區的一第二主動區；一半導體條部，形成於對應該第一主動區的該本體部上；一第一組半導體分支部，包括多個第一半導體分支部，自該半導體條部的一第一側壁延伸至對應該第二主動區的該本體部上，且各該第一半導體分支部的延伸方向不同於該半導體條部的延伸方向；以及一第一組隔離結構，包括一第一隔離結構與一第二隔離結構，該第一組隔離結構形成於對應該第二主動區的該本體部上，該第一隔離結構與該第二隔離結構分別位於不同的兩相鄰的該些第一半導體分支部之間，且該第一隔離結構與該第二隔離結構沿著該半導體條部的延伸方向交替排列，其中該第一隔離結構與該半導體條部之間的一第一界面與該第二隔離結構與該半導體條部之間的一第二界面皆為一平面，且該第一界面與該第二界面沿著該半導體條部的延伸方向彼此錯開。
  2. 如請求項1所述之半導體結構，其中該第一隔離結構具有一第一長度，且該第二隔離結構具有不同於該第一長度的一第二長度。
  3. 如請求項1所述之半導體結構，其中該本體部更包括一第三主動區鄰接該第一主動區，該第一主動區位於該第二主動區與該第三主動區之間，且該半導體基底更包括：一第二組半導體分支部，包括多個第二半導體分支部，自該半導體條部的一第二側壁延伸於對應該第三主動區的該本體部上，且各該第二半導體分支部的延伸方向不同於該半導體條部的延伸方向；以及一第二組隔離結構，包括一第三隔離結構與一第四隔離結構，該第二組隔離結構形成於對應該第三主動區的該本體部上，該第三隔離結構與該第四隔離結構分別位於不同的兩相鄰的該些第二半導體分支部之間，且該第三隔離結構與該第四隔離結構沿著該半導體條部的延伸方向交替排列，其中該第三隔離結構與該半導體條部之間的一第三界面與該第四隔離結構與該半導體條部之間的一第四界面皆為一平面，且該第三界面與該第四界面沿著該半導體條部的延伸方向彼此錯開。
  4. 如請求項3所述之半導體結構，其中該第三隔離結構的長度與該第四隔離結構的長度不同。
  5. 如請求項3所述之半導體結構，其中該第一組半導體分支部與該第二組半導體分支部以該半導體條部作為一對稱軸而分別排列於該半導體條部的兩相對側。
  6. 如請求項3所述之半導體結構，其中該第一組隔離結構與該第二組隔離結構以該半導體條部作為一對稱軸而分別排列於該半導體條部的兩相對側。
  7. 如請求項3所述之半導體結構，其中該第一隔離結構的長度與該第二隔離結構的長度的差值不同於該第三隔離結構的長度與該第四隔離結構的長度的差值。
  8. 如請求項3所述之半導體結構，其中該半導體條部具有一第一延伸部與一第二延伸部，該第一延伸部自該第一界面的延伸平面延伸一第一凸出長度至該第二界面，該第二延伸部自該第三界面的延伸平面延伸一第二凸出長度至該第四界面，且該第一凸出長度與該第二凸出長度不同。
  9. 一種半導體結構之製造方法，包括：依序形成一第一罩幕層、一犧牲材料層以及一第一圖案於一半導體基底上，其中該半導體基底包括一第一主動區及位於該第一主動區兩相對側的一第二主動區及一第三主動區，且該第一圖案包括：一條部，位於該第一主動區，且延伸於一第一方向上；以及一第一組分支部及一第二組分支部，分別位於該第二主動區及該第三主動區，且延伸於不同於該第一方向的一第二方向上， 其中該第一組分支部與該條部的一第一側壁分隔一距離，該第二組分支部與該條部的一第二側壁分隔該距離，且該距離小於該第一組分支部中兩相鄰的分支部之間的間距；將該第一圖案轉移至該犧牲材料層，以在該犧牲材料層內形成一第二圖案；去除該第一圖案；形成一間隔層於該第一罩幕層上，以環繞該第二圖案中的一條部、一第一組分支部及該第二組分支部；去除該犧牲材料層，以在該間隔層內形成一開口圖案；利用該間隔層作為一蝕刻罩幕，以圖案化該第一罩幕層；以及利用該圖案化的第一罩幕層作為一蝕刻罩幕，以圖案化該半導體基底。
  10. 如請求項9所述之半導體結構之製造方法，更包括：在去除該犧牲材料層之後且在圖案化該第一罩幕層之前，形成一條形罩幕層對應於且覆蓋由去除該犧牲材料層的該第二圖案中的該條部而形成的一條部開口，使圖案化該第一罩幕層期間，利用該間隔層及該條形罩幕層作為一結合的蝕刻罩幕。
  11. 如請求項10所述之半導體結構之製造方法，更包括： 在依序形成該第一罩幕層、該犧牲材料層以及該第二罩幕層之前，形成一待定義層於該半導體基底上；以及在圖案化該半導體基底之前，利用該圖案化的第一罩幕層作為一蝕刻罩幕，以圖案化該待定義層。
  12. 如請求項11所述之半導體結構之製造方法，其中圖案化之後的該半導體基底包括：一本體部，包括該第一主動區、該第二主動區及該第三主動區；一半導體條部，形成於對應該第一主動區的該本體部上；一第一組半導體分支部，包括多個第一半導體分支部，自該半導體條部的一第一側壁延伸至對應該第二主動區的該本體部上，且各該第一半導體分支部的延伸方向不同於該半導體條部的延伸方向；一第一組隔離開口，形成於對應該第二主動區的該本體部上，該第一組隔離開口包括一第一隔離開口與一第二隔離開口分別位於不同的兩相鄰的該些第一半導體分支部之間，且延伸至該半導體條部的該第一側壁，該第一隔離開口與該第二隔離開口沿著該半導體條部的延伸方向交替排列；一第二組半導體分支部，包括多個第二半導體分支部，自該半導體條部的一第二側壁延伸至對應該第三主動區的該本體部上，且各該第二半導體分支部的延伸方向不同於該半導體條部的延伸方向；以及一第二組隔離開口，形成於對應該第三主動區的該本體部上，該第二組隔離開口包括一第三隔離開口與一第四隔離開口分別位於不同的兩相鄰的該些第二半導體分支部之間，且延伸至該半導體條部的該 第二側壁，該第三隔離開口與該第四隔離開口沿著該半導體條部的延伸方向交替排列。
  13. 如請求項12所述之半導體結構之製造方法，更包括填入一絕緣材料於該第一組隔離開口及該第二組隔離開口內，以分別形成一第一組隔離結構及一第二組隔離結構。
  14. 如請求項12所述之半導體結構之製造方法，其中該第一隔離開口及該第二隔離開口分別具有一第一長度及不同於該第一長度的一第二長度，且該第三隔離開口及該第四隔離開口分別具有該第一長度及該第二長度。
  15. 如請求項12所述之半導體結構之製造方法，該第一隔離開口及該第二隔離開口分別具有一第一長度及不同於該第一長度的一第二長度，且該第三隔離開口及該第四隔離開口分別具有一第三長度及不同於該第三長度的一第四長度，且該第一長度不同於該第三長度及該第四長度。
  16. 如請求項9所述之半導體結構之製造方法，其中該第一罩幕層、該犧牲材料層以及該第一圖案分別包括一多晶矽層、一碳層以及一光阻層。
  17. 如請求項13所述之半導體結構之製造方法，其中該第一組隔離結構的一第一隔離結構與該半導體條部之間的一第一界面與該第一組隔離結構的一第二隔離結構與該半導體條部之間的一第二界面皆為一平面，且該第一界面與該第二界面沿著該半導體條部的延 伸方向彼此錯開，該半導體條部具有一第一延伸部與一第二延伸部，該第一延伸部自該第一界面的延伸平面延伸一第一凸出長度至該第二界面，該第二延伸部自該第三界面的延伸平面延伸一第二凸出長度至該第四界面，且該第一凸出長度與該第二凸出長度不同。
  18. 如請求項13所述之半導體結構之製造方法，其中該第一組隔離結構的一第一隔離結構的長度與該第一組隔離結構的一第二隔離結構的長度的差值不同於該第二組隔離結構的一第三隔離結構的長度與該第一組隔離結構的一第四隔離結構的長度的差值。
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