TW201907544A

TW201907544A - 半導體結構及其製造方法

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Publication number: TW201907544A
Application number: TW106122170A
Authority: TW
Inventors: 張維哲; 田中義典
Original assignee: 華邦電子股份有限公司
Priority date: 2017-07-03
Filing date: 2017-07-03
Publication date: 2019-02-16
Also published as: TWI623084B

Abstract

一種半導體結構，包括基底、設置在基底中的多個第一隔離結構、至少一條埋入式字元線與至少一個第二隔離結構。埋入式字元線與第一隔離結構相交。第二隔離結構與第一隔離結構相交。第二隔離結構的至少一部分的材料與第一隔離結構的材料不同。

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種具有埋入式字元線的半導體結構及其製造方法。

在採用埋入式字元線的半導體元件的製程中，會在基底中形成相交的隔離結構以定義出主動區。然而，在後續形成埋入式字元線的過程中，濕式清洗與熱製程均會使得隔離結構擴大，而導致主動區的尺寸縮小。因此，接觸窗與主動區的接觸面積也會隨著縮小，而導致接觸窗與主動區之間的阻值增加。如此一來，當上述半導體元件應用於記憶體中時，將使得記憶體的寫入回覆時間增加，且操作速度降低。

此外，在形成埋入式字元線的過程中，容易在隔離結構上形成凹陷。因此，在後續形成連接至主動區的接觸窗時，導體材料殘會留在隔離結構的凹陷中，而在接觸窗之間產生短路的問題。

本發明提供一種半導體結構及其製造方法，其可有效地防止主動區的尺寸縮小，且可避免在接觸窗之間產生短路的問題。

本發明提出一種半導體結構，包括基底、多個第一隔離結構、至少一條埋入式字元線與至少一個第二隔離結構。第一隔離結構設置在基底中。埋入式字元線設置在基底中。埋入式字元線與第一隔離結構相交。第二隔離結構設置在基底中。第二隔離結構與第一隔離結構相交。第二隔離結構的至少一部分的材料與第一隔離結構的材料不同。第二隔離結構的至少一部分的底面低於基底的頂面。

依照本發明的一實施例所述，在上述半導體結構中，更包括閘介電層。閘介電層設置在埋入式字元線與基底之間。第一隔離結構的材料例如是氧化物，且第二隔離結構的至少一部分的材料例如是氮化物。

依照本發明的一實施例所述，在上述半導體結構中，第二隔離結構可包括第一隔離層與第二隔離層。第二隔離層位於第一隔離層與基底之間。於一較佳實施例中，第一隔離層的材料例如是氮化物，且第二隔離層的材料例如是氧化物。

依照本發明的一實施例所述，在上述半導體結構中，由第一隔離結構與第二隔離結構定義出多個主動區。位於第二隔離結構的一側的主動區的上視圖案可在正斜率的延伸方向上延伸，且位於第二隔離結構的另一側的主動區的上視圖案可在負斜率的延伸方向上延伸。

依照本發明的一實施例所述，在上述半導體結構中，由第一隔離結構與第二隔離結構定義出多個主動區。位於第二隔離結構的一側與另一側的主動區的上視圖案可具有相同的延伸方向。

本發明提出一種半導體結構的製造方法，包括以下步驟。在基底中形成多個第一隔離結構。在基底中形成至少一條埋入式字元線。埋入式字元線與第一隔離結構相交。在形成埋入式字元線之後，在基底中形成至少一個第二隔離結構。第二隔離結構與第一隔離結構相交。

依照本發明的一實施例所述，在上述半導體結構的製造方法中，第一隔離結構的形成方法可包括以下步驟。在基底上形成第一圖案化硬罩幕層。以第一圖案化硬罩幕層為罩幕，移除部分基底，而在基底中形成多個第一開口。在第一開口中形成第一隔離結構。埋入式字元線的形成方法可包括以下步驟。在基底上形成第二圖案化硬罩幕層。以第二圖案化硬罩幕層為罩幕，移除部分基底，而在基底中形成至少一個第二開口。在第二開口的部分表面上形成閘介電層。在第二開口中形成埋入式字元線。

依照本發明的一實施例所述，在上述半導體結構的製造方法中，更可包括對第一隔離結構進行回蝕刻製程。

依照本發明的一實施例所述，在上述半導體結構的製造方法中，第二隔離結構的至少一部分的材料與第一隔離結構的材料可為不同。

依照本發明的一實施例所述，在上述半導體結構的製造方法中，第二隔離結構的形成方法可包括以下步驟。在基底上形成圖案化光阻層。以圖案化光阻層為罩幕，移除部分基底，而在基底中形成至少一個第三開口。移除圖案化光阻層。形成填滿第三開口的第一隔離層。

依照本發明的一實施例所述，在上述半導體結構的製造方法中，第二隔離結構的形成方法更可包括在形成填滿第三開口的第一隔離層之前，在第三開口中形成第二隔離層。

依照本發明的一實施例所述，在上述半導體結構的製造方法中，第一隔離層的材料例如是氮化物，且第二隔離層的材料例如是氧化物。

基於上述，在本發明所提出的半導體結構中，由於第二隔離結構的至少一部分的材料與第一隔離結構的材料不同，因此可有效地防止主動區的尺寸縮小，且可避免在後續形成的接觸窗之間產生短路的問題。如此一來，本發明所提出的半導體結構可有效地降低半導體元件的寫入回覆時間與提升操作速度，且可提高產品良率，進而可提升半導體元件的效能與產量。

此外，在本發明所提出的半導體結構的製造方法中，由於是在先形成埋入式字元線之後，才形成第二隔離結構，因此可減少第二隔離結構所經受的熱製程並降低可能會在第二隔離結構上產生凹陷的製程數量，因此可有效地防止主動區的尺寸縮小，且可避免在後續形成的接觸窗之間產生短路的問題。如此一來，本發明所提出的半導體結構的製造方法可有效地降低半導體元件的寫入回覆時間與提升操作速度，且可提高產品良率，進而可提升半導體元件的效能與產量。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1E為本發明一實施例的半導體結構的製造流程上視圖。圖2A至圖2E為沿著圖1A至圖1E中的A-A’剖面線的剖面圖。圖3A至圖3E為沿著圖1A至圖1E中的B-B’剖面線的剖面圖。圖4A至圖4E為沿著圖1A至圖1E中的C-C’剖面線的剖面圖。本發明的半導體結構可被實施在動態隨機存取記憶體中。

請參照圖1A、圖2A、圖3A與圖4A，在基底100上形成第一圖案化硬罩幕層102。基底100可為半導體基底，如矽基底。

第一圖案化硬罩幕層102的形狀例如是彎曲形或直線形。在此實施例中，第一圖案化硬罩幕層102的形狀是以彎曲形為例來進行說明。在第一圖案化硬罩幕層102的形狀為彎曲形的情況下，有助於提升後續形成的主動區與接觸窗的接觸面積，以降低接觸窗與主動區之間的阻值，進而降低半導體元件的寫入回覆時間，以提升操作速度。

第一圖案化硬罩幕層102可為多層結構或單層結構。在此實施例中，第一圖案化硬罩幕層102是以多層結構為例來進行說明。舉例來說，第一圖案化硬罩幕層102可包括墊氧化層104與墊氮化層106。墊氧化層104形成在基底100上，且墊氮化層106形成在墊氧化層104上。墊氧化層104的材料例如是氧化矽。墊氮化層106的材料例如是氮化矽。墊氧化層104與墊氮化層106的形成方法例如是先依序形成墊氧化材料層(未繪示)與墊氮化材料層(未繪示)，再對氧化材料層與墊氮化材料層進行圖案化製程。墊氧化材料層的形成方法例如是熱氧化法。墊氮化材料層的形成方法例如是化學氣相沉積法。

接著，以第一圖案化硬罩幕層102為罩幕，移除部分基底100，而在基底100中形成多個第一開口108。部分基底100的移除方法例如是乾式蝕刻法。

然後，在第一開口108中形成第一隔離結構110。藉此，可在基底100中形成多個第一隔離結構110。第一隔離結構110的材料例如是氧化物，如氧化矽。第一隔離結構110的形成方法例如是先形成填滿第一開口108的隔離材料層，接著可對隔離材料層進行回火(anneal)製程，再移除第一開口108以外的隔離材料層。隔離材料層的形成方法例如是化學氣相沉積法。第一開口108以外的隔離材料層的移除方法例如是化學機械研磨法。

接下來，請參照圖1B、圖2B、圖3B與圖4B，可選擇性地對第一隔離結構110進行回蝕刻製程，以調整第一隔離結構110的高度。回蝕刻製程例如是乾式蝕刻製程。

之後，可選擇性地移除第一圖案化硬罩幕層102。在此實施例中，是以移除第一圖案化硬罩幕層102中的墊氮化層106為例進行說明。墊氮化層106的移除方法例如是乾式蝕刻法。

繼之，在基底100上方的墊氧化層104上形成第二圖案化硬罩幕層112。第二圖案化硬罩幕層112可為多層結構或單層結構。在此實施例中，第二圖案化硬罩幕層112是以多層結構為例來進行說明。舉例來說，第二圖案化硬罩幕層112可包括硬罩幕層114與硬罩幕層116。硬罩幕層114形成在墊氧化層104上，且硬罩幕層116形成在硬罩幕層114上。在此實施例中，硬罩幕層114的材料是以氧化矽為例來進行說明，且硬罩幕層116的材料是以碳化矽為例來進行說明。硬罩幕層114與硬罩幕層116例如是藉由組合使用沉積製程與圖案化製程所形成，但本發明並不以此為限。在其他實施例中，第二圖案化硬罩幕層112亦可藉由自對準雙重圖案化製程(Self-Align Double Patterning，SADP)所形成。此外，在第二圖案化硬罩幕層112的形成過程中，可同時移除基底100上的部分墊氧化層104(如圖4B所示)。

再者，請參照圖1C、圖2C、圖3C與圖4C，以第二圖案化硬罩幕層112為罩幕，移除部分基底100，而在基底100中形成至少一個第二開口118。此外，在移除部分基底100的製程中，會同時移除部分第一隔離結構110。部分基底100的移除方法例如是乾式蝕刻法。此外，在硬罩幕層116的材料選用碳化矽的情況下，在移除部分基底100的製程中，會同時移除硬罩幕層116。

隨後，在第二開口118的部分表面上形成閘介電層120，以隔離基底100與後續形成的埋入式字元線122。閘介電層120的形成方法例如是熱氧化法。

接著，在第二開口118中形成埋入式字元線122。藉此，可在基底100中形成至少一條埋入式字元線122。埋入式字元線122與第一隔離結構110相交。埋入式字元線122的頂面例如是低於基底100的頂面。埋入式字元線122的材料例如是金屬或摻雜多晶矽，其中金屬可為鎢(W)、TiN(氮化鈦)或其組合。埋入式字元線122的形成方法例如是先形成填滿第二開口118的導體層(未繪示)，再對導體層進行回蝕刻製程。導體層的形成方法例如是物理氣相沉積法或化學氣相沉積法。回蝕刻製程例如是乾式蝕刻製程。

然後，請參照圖1D、圖2D、圖3D與圖4D，在基底100上方的硬罩幕層114上形成圖案化光阻層124。此外，部分圖案化光阻層124可填入第二開口118中。圖案化光阻層124可藉由微影製程所形成。

接下來，以圖案化光阻層124為罩幕，移除部分基底100，而在基底100中形成至少一個第三開口126。部分基底100的移除方法例如是乾式蝕刻法。

請參照圖1E、圖2E、圖3E與圖4E，其中在圖1E中省略繪示位於基底100的頂面上方的膜層以及第二開口118中的第一隔離層128，以更清楚地進行說明。

之後，移除圖案化光阻層124。圖案化光阻層124的移除方法例如是乾式去光阻法或濕式去光阻法。

繼之，形成填滿第三開口126的第一隔離層128，且位於第三開口126中的第一隔離層128可用以作為第二隔離結構130。藉此，可在形成埋入式字元線122之後，在基底100中形成至少一個第二隔離結構130。第二隔離結構130與第一隔離結構110相交。此外，部分第一隔離層128可填入第二開口118中。第一隔離層128的材料例如是氮化物，如氮化矽。第一隔離層128的形成方法例如是化學氣相沉積法。

第二隔離結構130的至少一部分的材料與第一隔離結構110的材料可為不同。舉例來說，第一隔離結構110的材料例如是氧化物(如，氧化矽)，且第二隔離結構130的至少一部分的材料例如是氮化物(如，氮化矽)。在此實施例中，是以第二隔離結構130的整體的材料與第一隔離結構110的材料不同為例來進行說明，但本發明並不以此為限。

第一隔離結構110與第二隔離結構130定義出多個主動區AA1。位於第二隔離結構130的一側的主動區AA1的上視圖案可在正斜率的延伸方向D1上延伸，且位於第二隔離結構130的另一側的主動區AA1的上視圖案可在負斜率D2的延伸方向上延伸。

此外，在第二隔離結構130的材料選用氮化物的情況下，可不需進行回火製程即可達成隔離結構表面所需的硬度，因此可防止主動區AA1的尺寸縮小，且可避免在第二隔離結構130上產生凹陷。

基於上述實施例可知，在上述半導體結構的製造方法中，由於是在先形成埋入式字元線122之後，才形成第二隔離結構130，因此可減少第二隔離結構130所經受的熱製程並降低可能會在第二隔離結構130上產生凹陷的製程數量，因此可有效地防止主動區AA1的尺寸縮小，且可避免在後續形成的接觸窗之間產生短路的問題。如此一來，上述半導體結構的製造方法可有效地降低半導體元件的寫入回覆時間與提升操作速度，且可提高產品良率，進而可提升半導體元件的效能與產量。另外，上述半導體結構的製造方法可應用於各種半導體元件(如，動態隨機存取記憶體)的製程中。

以下，藉由圖1E、圖2E、圖3E與圖4E來說明此實施例的半導體結構。

請參照圖1E、圖2E、圖3E與圖4E，半導體結構包括基底100、多個第一隔離結構110、至少一條埋入式字元線122與至少一個第二隔離結構130。第一隔離結構110設置在基底100中。埋入式字元線122設置在基底100中。埋入式字元線122與第一隔離結構110相交。第二隔離結構130設置在基底100中。第二隔離結構130與第一隔離結構110相交。第二隔離結構130的至少一部分的材料與第一隔離結構110的材料不同。第二隔離結構130的至少一部分的底面低於基底100的頂面。此外，半導體結構更可包括閘介電層120。閘介電層120設置在埋入式字元線122與基底100之間。另外，半導體結構的各構件的材料、特性、形成方法與配置方式已於上述實施例中進行詳盡地說明，於此不再重複說明。

基於上述實施例可知，在上述半導體結構中，由於第二隔離結構130的至少一部分的材料與第一隔離結構110的材料不同，因此可有效地防止主動區AA1的尺寸縮小，且可避免在後續形成的接觸窗之間產生短路的問題。如此一來，上述半導體結構可有效地降低半導體元件的寫入回覆時間與提升操作速度，且可提高產品良率，進而可提升半導體元件的效能與產量。

圖5為本發明另一實施例的半導體結構的上視圖。

請同時參照圖1E與圖5，圖5的半導體結構與圖1E的半導體結構的結構差異說明如下。在圖5的半導體結構中，由第一隔離結構110a與第二隔離結構130定義出多個主動區AA2。其中，多個第一隔離結構110a的上視圖案具有相同的延伸方向D3。位於第二隔離結構130的一側與另一側的主動區AA2的上視圖案具有相同的延伸方向D4。

另外，圖5的半導體結構的製造方法與圖1E的半導體結構的製造方法的差異說明如下。在圖1E的半導體結構的製造方法中，採用彎曲形的第一圖案化硬罩幕層102來形成第一隔離結構110(請參照圖1A)。然而，在圖5的半導體結構的製造方法中，採用直線形的圖案化硬罩幕層(未繪示)來形成第一隔離結構110a。

除此之外，圖5的半導體結構與圖1E的半導體結構的功效相似，且相同的構件使用相同的標號表示，故於此不再重複說明。

圖6為本發明另一實施例沿著圖1E中的B-B’剖面線的剖面圖。圖7為本發明另一實施例沿著圖1E中的C-C’剖面線的剖面圖。

請同時參照圖1E、圖3E、圖4E、圖6與圖7，圖6與圖7的半導體結構與圖3E與圖4E的半導體結構的結構差異說明如下。在圖6與圖7的半導體結構中，第二隔離結構130a可包括位於第三開口126中的第一隔離層128與第二隔離層132。第二隔離層132位於第一隔離層128與基底100之間。第一隔離層128的材料例如是氮化物，且第二隔離層132的材料例如是氧化物。第二隔離結構130a的頂部(位於第三開口126中的第一隔離層128)的材料與第一隔離結構110的材料不同。第二隔離結構130a的至少一部分(如，頂部，即位於第三開口126中的第一隔離層128)的底面低於基底100的頂面。

此外，在第一隔離層128的材料選用氮化物的情況下，第二隔離結構130a的頂部(位於第三開口126中的第一隔離層128)可具有足夠的硬度。因此，即使第二隔離層132的材料選用氧化物，亦無需對第二隔離層132進行回火製程來增加其硬度。如此一來，可防止主動區AA1的尺寸縮小，且可避免在第二隔離結構130a上產生凹陷。另外，第二隔離層132的介電常數可小於第一隔離層128的介電常數，藉由選擇介電常數較低的第二隔離層132，可提高第二隔離結構130a的絕緣特性。

另外，圖6與圖7的半導體結構的製造方法與圖3E與圖4E的半導體結構的製造方法的差異說明如下。圖6與圖7的半導體結構的製造方法更可包括在形成填滿第三開口126的第一隔離層128之前，在第三開口126中形成第二隔離層132。此外，第二隔離層132可同時形成在第二開口118中。第二隔離層132的形成方法例如是先形成填滿第二開口118與第三開口126的隔離材料層，再移除第二開口118與第三開口126以外的隔離材料層，且更可對位於第二開口118與第三開口126中的隔離材料層進行回蝕刻製程。隔離材料層的形成方法例如是化學氣相沉積法。第二開口118與第三開口126以外的隔離材料層的移除方法例如是化學機械研磨法。回蝕刻製程例如是乾式蝕刻法。除此之外，圖6與圖7的半導體結構與圖3E與圖4E的半導體結構的功效相似，且相同的構件使用相同的標號表示，故於此不再重複說明。

綜上所述，藉由上述實施例所提出的半導體結構及其製造方法，可有效地降低半導體元件的寫入回覆時間與提升操作速度，且可提高產品良率，進而可提升半導體元件的效能與產量。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底

102‧‧‧第一圖案化硬罩幕層

104‧‧‧墊氧化層

106‧‧‧墊氮化層

108‧‧‧第一開口

110、110a‧‧‧第一隔離結構

112‧‧‧第二圖案化硬罩幕層

114、116‧‧‧硬罩幕層

118‧‧‧第二開口

120‧‧‧閘介電層

122‧‧‧埋入式字元線

124‧‧‧圖案化光阻層

126‧‧‧第三開口

128‧‧‧第一隔離層

130、130a‧‧‧第二隔離結構

132‧‧‧第二隔離層

AA1、AA2‧‧‧主動區

D1、D2、D3、D4‧‧‧延伸方向

圖1A至圖1E為本發明一實施例的半導體結構的製造流程上視圖。圖2A至圖2E為沿著圖1A至圖1E中的A-A’剖面線的剖面圖。圖3A至圖3E為沿著圖1A至圖1E中的B-B’剖面線的剖面圖。圖4A至圖4E為沿著圖1A至圖1E中的C-C’剖面線的剖面圖。圖5為本發明另一實施例的半導體結構的上視圖。圖6為本發明另一實施例沿著圖1E中的B-B’剖面線的剖面圖。圖7為本發明另一實施例沿著圖1E中的C-C’剖面線的剖面圖。

Claims

一種半導體結構，包括：一基底；多個第一隔離結構，設置在該基底中；至少一埋入式字元線，設置在該基底中，其中該至少一埋入式字元線與該些第一隔離結構相交；以及至少一第二隔離結構，設置在該基底中，其中該至少一第二隔離結構與該些第一隔離結構相交，且該至少一第二隔離結構的至少一部分的材料與該些第一隔離結構的材料不同，該至少一第二隔離結構的該至少一部分的底面低於該基底的頂面。
如申請專利範圍第1項所述的半導體結構，更包括一閘介電層，設置在該至少一埋入式字元線與該基底之間，其中該些第一隔離結構的材料包括氧化物，且該至少一第二隔離結構的至少一部分的材料包括氮化物。
如申請專利範圍第1項所述的半導體結構，其中該至少一第二隔離結構包括：一第一隔離層；以及一第二隔離層，位於該第一隔離層與該基底之間。
如申請專利範圍第3項所述的半導體結構，其中該第一隔離層的材料包括氮化物，且該第二隔離層的材料包括氧化物。
如申請專利範圍第1項所述的半導體結構，其中由該些第一隔離結構與該至少一第二隔離結構定義出多個主動區，且位於該至少一第二隔離結構的一側的該主動區的上視圖案在正斜率的延伸方向上延伸，且位於該至少一第二隔離結構的另一側的該主動區的上視圖案在負斜率的延伸方向上延伸。
如申請專利範圍第1項所述的半導體結構，其中由該些第一隔離結構與該至少一第二隔離結構定義出多個主動區，且位於該至少一第二隔離結構的一側與另一側的該些主動區的上視圖案具有相同的延伸方向。
一種半導體結構的製造方法，包括：在一基底中形成多個第一隔離結構；在該基底中形成至少一埋入式字元線，其中該至少一埋入式字元線與該些第一隔離結構相交；以及在形成該至少一埋入式字元線之後，在該基底中形成至少一第二隔離結構，其中該至少一第二隔離結構與該些第一隔離結構相交。
如申請專利範圍第7項所述的半導體結構的製造方法，其中該些第一隔離結構的形成方法包括：在該基底上形成一第一圖案化硬罩幕層；以該第一圖案化硬罩幕層為罩幕，移除部分該基底，而在該基底中形成多個第一開口；以及在該些第一開口中形成該些第一隔離結構，且其中該至少一埋入式字元線的形成方法包括：在該基底上形成一第二圖案化硬罩幕層；以該第二圖案化硬罩幕層為罩幕，移除部分該基底，而在該基底中形成至少一第二開口；在該至少一第二開口的部分表面上形成一閘介電層；以及在該至少一第二開口中形成該至少一埋入式字元線。
如申請專利範圍第8項所述的半導體結構的製造方法，更包括對該些第一隔離結構進行回蝕刻製程。
如申請專利範圍第7項所述的半導體結構的製造方法，其中該至少一第二隔離結構的至少一部分的材料與該些第一隔離結構的材料不同。
如申請專利範圍第7項所述的半導體結構的製造方法，其中該至少一第二隔離結構的形成方法包括：在該基底上形成一圖案化光阻層；以該圖案化光阻層為罩幕，移除部分該基底，而在該基底中形成至少一第三開口；移除該圖案化光阻層；以及形成填滿該至少一第三開口的一第一隔離層。
如申請專利範圍第11項所述的半導體結構的製造方法，其中該至少一第二隔離結構的形成方法更包括：在形成填滿該至少一第三開口的該第一隔離層之前，在該至少一第三開口中形成一第二隔離層。
如申請專利範圍第12項所述的半導體結構的製造方法，其中該第一隔離層的材料包括氮化物，且該第二隔離層的材料包括氧化物。