JP6197381B2

JP6197381B2 - 半導体装置とその製造方法

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Publication number: JP6197381B2
Application number: JP2013119177A
Authority: JP
Inventors: 西川　伸之; 伸之西川
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Filing date: 2013-06-05
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Description

本発明は、半導体装置とその製造方法に関する。

LSI等の半導体装置にはMOM(Metal Oxide Metal)構造の容量素子が設けられることがある。

MOM構造の容量素子は、配線間の寄生容量を容量として利用するものであって、配線の形成と同時に容量を得ることができ、容量素子を形成するための余分な工程が不要であるというメリットがある。

その一方で、配線間の絶縁膜として酸化シリコン膜よりも誘電率が低い低誘電率絶縁膜を用いることが検討されている。

低誘電率絶縁膜は、配線遅延を抑制して回路の高速動作を可能にするものの、上記したMOM構造における配線間の寄生容量を低くしてしまうので、容量素子の大容量化を困難にしてしまう。

よって、一つの低誘電率絶縁膜内において、配線間の寄生容量が小さく配線遅延が抑制された領域と、配線間の寄生容量が大きく容量素子が大容量化された領域とを設けるのは難しい。

特開２００５−３５４０８０号公報

半導体装置とその製造方法において、一つの絶縁膜内において、配線間の寄生容量が小さい領域と寄生容量が大きい領域とを設けることを目的とする。

以下の開示の一観点によれば、第１の領域と第２の領域とを備えた半導体基板の上に絶縁膜を形成する工程と、前記第１の領域における前記絶縁膜に第１の溝を形成する工程と、前記第２の領域における前記絶縁膜に第２の溝を形成する工程と、前記第２の溝の内面に、前記絶縁膜よりも誘電率が高い改質層を形成する工程と、前記第２の領域における前記絶縁膜に前記第２の溝と接続されるホールを形成する工程と、前記第１の溝に第１の配線を形成する工程と、前記改質層を形成する工程の後、前記第２の溝の前記改質層に接するように、かつ、前記ホールの前記絶縁膜に接するように、前記第２の溝と前記ホールとに第２の配線を形成する工程とを有する半導体装置の製造方法が提供される。

また、その開示の他の観点によれば、第１の領域と第２の領域とを備えた半導体基板の上に形成され、前記第１の領域に第１の溝が設けられ、前記第２の領域に第２の溝と前記第２の溝と接続されるホールとが設けられた絶縁膜と、前記第２の溝の内面に設けられた前記絶縁膜の改質層と、前記第１の溝に設けられた第１の配線と、前記改質層と前記絶縁膜とに接するように設けられた第２の配線とを有し、前記改質層の誘電率が前記絶縁膜の誘電率よりも高い半導体装置が提供される。

以下の開示によれば、第２の領域の第２の溝に絶縁膜よりも誘電率が高い改質層を形成することで、第２の領域における第２の配線の寄生容量を大きくできる。また、第１の領域には誘電率が高い改質層を形成しないので、第１の領域における第１の配線の寄生容量を小さくすることができる。

図１は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。図２は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。図３は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。図４は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。図５は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。図６は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。図７は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。図８は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。図９は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。図１０は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。図１１は、本実施形態に係る半導体装置の製造途中の断面図（その１１）である。図１２は、本実施形態に係る半導体装置の製造途中の断面図（その１２）である。図１３は、本実施形態に係る半導体装置の製造途中の断面図（その１３）である。図１４は、本実施形態に係る半導体装置の製造途中の断面図（その１４）である。図１５は、本実施形態に係る半導体装置の製造途中の断面図（その１５）である。図１６は、本実施形態に係る半導体装置の製造途中の断面図（その１６）である。図１７は、本実施形態に係る半導体装置の製造途中の断面図（その１７）である。図１８は、本実施形態に係る半導体装置の製造途中の断面図（その１８）である。図１９は、本実施形態に係る半導体装置の製造途中の断面図（その１９）である。図２０は、本実施形態に係る半導体装置の製造途中の断面図（その２０）である。図２１は、本実施形態に係る半導体装置の製造途中の断面図（その２１）である。図２２は、本実施形態に係る半導体装置が備える容量素子を模式的に示す斜視図である。図２３は、本願発明者が行った実験の結果について示す図である。

本実施形態に係る半導体装置の製造方法について添付図面を参照しながら詳細に説明する。

本実施形態では、以下のようにして同一の絶縁膜内に配線容量が小さい領域と大きい領域とを設ける。

図１〜図２１は、本実施形態に係る半導体装置の製造途中の断面図である。

最初に、図１に示す断面構造を得るまでの工程について説明する。

まず、ロジック領域Iとアナログ領域IIとを備えたシリコン基板等の半導体基板２０を用意する。

なお、ロジック領域Iは、後でロジック回路が形成される領域であり、第１の領域の一例である。また、アナログ領域IIは、後でアナログ回路が形成される領域であり、第２の領域の一例である。

次に、半導体基板２０に素子分離絶縁膜２１を埋め込んで半導体基板２０の活性領域を画定し、更に活性領域における半導体基板の表面を熱酸化してゲート絶縁膜２５となるシリコン熱酸化膜を形成する。なお、素子分離絶縁膜２１は、例えばCVD法で形成された酸化シリコン膜である。

更に、ゲート絶縁膜２５の上にポリシリコン膜を形成した後、そのポリシリコン膜をパターニングして各領域I、IIに複数のゲート電極２６を形成する。

そして、半導体基板２０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックして各ゲート電極２６の横に絶縁性サイドウォール２７として残す。なお、その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。

次いで、各ゲート電極２６と絶縁性サイドウォール２８とをマスクにするイオン注入により半導体基板２０にn型不純物やp型不純物をイオン注入する。これにより、第１の領域Iにおけるゲート電極２６の横に第１のソースドレイン領域２９ａが形成され、第２の領域IIにおけるゲート電極２６の横に第２のソースドレイン領域２９ｂが形成される。

その後に、半導体基板２０の表面にコバルトシリサイド層等の高融点金属シリサイド層３０を形成する。

ここまでの工程により、第１の領域Iと第２の領域IIの各々に第１のMOSトランジスタTR1と第２のトランジスタTR2が形成される。これらのトランジスタのうち、第１のトランジスタTR1は第１の領域Iにおいてロジック回路の一部を形成し、第２のトランジスタTR2は第２の領域IIにおいてアナログ回路の一部を形成する。

次に、図２に示すように、シリコン基板２０の上側全面に第１の絶縁膜３１としてCVD法で酸化シリコン膜を形成した後、第１の絶縁膜３１の上面をCMP (Chemical Mechanical Polishing)で研磨して平坦化する。

そして、この第１の絶縁膜３１をパターニングして第１及び第２のソースドレイン領域２９ａ、２９ｂの各々の上にコンタクトホール３１ａを形成した後、各コンタクトホール３１ａ内にコンタクトプラグ３２を形成する。

コンタクトプラグ３２はタングステンを主材料としており、第１及び第２のソースドレイン領域２９ａ、２９ｂと電気的に接続される。

次に、図３に示すように、第１の絶縁膜３１とコンタクトプラグ３２の各々の上にCVD法で炭化シリコン（SiC）膜を３０nm〜７０nm程度の厚さに形成し、その炭化シリコン膜を第１のキャップ絶縁膜３３とする。

なお、第１のキャップ絶縁膜３３は炭化シリコン膜に限定されず、窒素、炭素、及び酸素のいずれかとシリコンとを含む絶縁膜を第１のキャップ絶縁膜３３として形成し得る。そのような絶縁膜としては、例えば、窒化シリコン膜、SiCN膜、及びSiOC膜がある。

その後、第１のキャップ絶縁膜３３の上に、第２の絶縁膜３４として酸化シリコン膜よりも誘電率が低く配線容量の低減に有利な低誘電率絶縁膜を形成する。

その低誘電率絶縁膜の種類は特に限定されないが、この例では富士通株式会社製のナノクリスタリングシリカ膜を第２の絶縁膜３４として約１５０nmの厚さに塗布法で形成する。ナノクリスタリングシリカ膜は、多孔質性の酸化シリコン膜の一種であって、その比誘電率は２．３程度である。

また、ナノクリスタリングシリカ膜に代えて、比誘電率が２．９程度のSiOC膜等の低誘電率絶縁膜を第２の絶縁膜３４として形成してもよい。

なお、ナノクリスタリングシリカ膜とSiOC膜は、いずれもシリコンと酸素とを含む低誘電率絶縁膜の一例である。

次に、図４に示すように、第２の絶縁膜３４の上にフォトレジストを塗布し、それを露光、現像することにより第１のレジスト膜３５を形成する。

そして、第１のレジスト膜３５をエッチングマスクにしながら、CF₄ガスをエッチングガスに使用するRIE (Reactive Ion Etching)により第１のキャップ絶縁膜３３と第２の絶縁３４とをドライエッチングする。

そのドライエッチングにより、第１の領域Iにおける第２の絶縁膜３４に第１の溝３４ａが形成され、かつ、第２の領域IIにおける第２の絶縁膜３４に第２の溝３４ｂが形成され、各溝３４ａ、３４ｂにコンタクトプラグ３２が露出する。

これらの溝３４ａ、３４ｂの幅は特に限定されない。本実施形態では第１の溝３４ａと第２の溝３４ｂの幅をいずれも５５nm〜１４０nmとする。

なお、このように第１のレジスト膜３５をマスクにするのに代えて、酸化シリコン膜等のハードマスクを用いたエッチングにより各溝３４ａ、３４ｂを形成してもよい。

この後に、第１のレジスト膜３５は除去される。

続いて、図５に示すように、ロジック領域Iに第２のレジスト膜３６を形成することにより、ロジック領域Iにおける第１の溝３４ａを第２のレジスト膜３６で埋める。なお、アナログ領域IIは、第２のレジスト膜３６で覆われずに露出する。

そして、図６に示すように、第２のレジスト膜３６をマスクにしつつ、酸素原子を含む雰囲気中で第２の絶縁膜３４をアニールすることにより、アナログ領域IIにおける第２の溝３４ｂの内面を改質する。

そのアニール条件は特に限定されない。例えば、窒素ガスにオゾンガスを添加した雰囲気中において基板温度を２００℃〜４００℃、アニール時間を２分〜５分、雰囲気の圧力を５０Torr〜６５０Torrとする条件でこのアニールを行い得る。

第２の溝３４ｂには第２の絶縁膜３４の酸素の未結合手が表出していることがあり、その未結合手の数がこのアニールで減少し、改質前と比較して第２の溝３４ｂの内面の酸素濃度が高まる。また、第２の絶縁膜３４が多孔質性の酸化シリコン膜である場合にはその膜中の空隙がこのアニールによって縮小し、これによっても第２の溝３４ｂの内面の酸素濃度が高まる。

このような酸素濃度の上昇により第２の溝３４ｂの表層部分は緻密化し、改質前の第２の絶縁膜３４よりも酸素濃度と誘電率が高い改質層３４ｘが第２の溝３４ｂの内面に形成される。

第２の絶縁膜３４として前述のようにナノクリスタリングシリカ膜を形成した場合、改質前の第２の絶縁膜３４の比誘電率は２．３程度（実効誘電率は３．０）であるが、改質層３４ｘの比誘電率は２．９程度（実効誘電率は３．１５）まで高められる。

なお、ロジック領域Iにおける第２の絶縁膜３４は、第２のレジスト膜３６で覆われているため改質されず、改質層３４ｘよりも低い誘電率に維持される。

また、このように改質層３４ｘを形成する方法としては、上記のアニールの他に、酸素原子を含むプラズマ雰囲気を用いたプラズマ処理、紫外線照射、及び電子線照射がある。

このうち、プラズマ処理は、酸素ガスと窒素ガスとの混合雰囲気においてプラズマ化の電力を５００Wとし、基板温度を２００℃〜４００℃、処理時間を１分〜３分、雰囲気の圧力を５０Torr〜６５０Torrとする条件で行い得る。

また、紫外線照射においては、上記のようにロジック領域Iを第２のレジスト膜３６で覆いつつ、酸素原子を含む減圧雰囲気中でアナログ領域IIにおける第２の絶縁膜３４に紫外線を照射する。その紫外線照射の条件としては、例えば、圧力が５０Torr〜６５０Torrの減圧下において、基板温度を２００℃〜４００℃、紫外線照射時間を２分〜５分、紫外線の波長を２２０nm〜２９０nmとする条件を採用し得る。

また、電子線照射においては、上記のようにロジック領域Iを第２のレジスト膜３６で覆いつつ、アナログ領域IIにおける第２の絶縁膜３４に電子線を照射する。電子線照射の条件としては、例えば、圧力が５０Torr〜６５０Torrの減圧雰囲気下において、基板温度を２００℃〜４００℃、電子線照射時間を２分〜５分、電子線のドーズ量を０．１mC/cm²〜１．０mC/cm²とする条件を採用し得る。

この後に、図７に示すように、第２のレジスト膜３６を除去する。

次に、図８に示すように、第２の絶縁膜３４と改質層３４ｘの各々の上と、各溝３４ａ、３４ｂの内面とに、スパッタ法で第１のバリアメタル膜４０としてチタン膜を５nm〜２０nm程度の厚さに形成する。

なお、第１のバリアメタル膜４１はチタン膜に限定されない。第１のバリアメタル膜４１の材料としては、チタン、タンタル、タングステン、ジルコニウム、ハフニウム、マグネシウム、及びモリブデンのいずれか、又はこれらの窒化物がある。更に、これらの各材料の単層膜又は積層膜で第１のバリアメタル膜４０を形成してもよい。

また、第１のバリアメタル膜４０の成膜方法もスパッタ法に限定されず、成膜とエッチングを周期的に繰り返す方法により第１のバリアメタル膜４０を形成してもよい。

次いで、図９に示すように、各領域I、IIの第１のバリアメタル膜４０の上にスパッタ法で第１の銅シード層４１を４０nm〜８０nmの厚さに形成する。

そして、図１０に示すように、上記の第１の銅シード層４１の上に電解めっき法又は無電解めっき法により第１の銅膜４２を形成する。第１の銅膜４２は１μｍ程度の厚さに形成され、その第１の銅膜４２により第１の溝３４ａと第２の溝３４ｂの各々は完全に埋められる。

その後に、図１１に示すように、第２の絶縁膜３４の上の余分な第１のバリアメタル膜４０、第１の銅シード層４１、及び第１の銅膜４２をCMP法により研磨して除去し、これらの膜を第１の溝３４ａに第１の配線４３として残す。また、これと同時に、第２の溝３４ｂにおいては、上記の第１のバリアメタル膜４０、第１の銅シード層４１、及び第１の銅膜４２が第２の溝３４ｂ内に第２の配線４４として残される。

このように絶縁膜の溝に導電膜を埋め込んで配線を形成する方法はダマシン法と呼ばれる。

次に、図１２に示すように、第２の絶縁膜３４と各配線４３、４４の上に第２のキャップ絶縁膜４６としてCVD法で炭化シリコン膜を３０nm〜７０nm程度の厚さに形成する。

なお、第２のキャップ絶縁膜４６は炭化シリコン膜に限定されず、窒素、炭素、及び酸素のいずれかとシリコンとを含む絶縁膜を第２のキャップ絶縁膜４６として形成し得る。そのような絶縁膜としては、例えば、窒化シリコン膜、SiCN膜、及びSiOC膜がある。

更に、第２のキャップ絶縁膜４６の上に、第３の絶縁膜４７と第４の絶縁膜４８をこの順に形成する。

これらの絶縁膜４７、４８の材料は特に限定されないが、配線遅延の低減に有利な低誘電率絶縁膜をこれらの絶縁膜４７、４８として形成するのが好ましい。

この例では第３の絶縁膜４７として低誘電率絶縁膜の一種であるSiOC膜をCVD法で１００nm〜３００nmの厚さ、例えば１８０nmの厚さに形成する。更に、第４の絶縁膜４８として前述のナノクリスタリングシリカ膜を塗布法で１００nm〜２００nmの厚さ、例えば１５０nmの厚さに形成する。

なお、このように第３の絶縁膜４７と第４の絶縁膜４８とを分けて形成するのに代えて、単層のSiOC膜を３８０nm程度の厚さに形成してもよい。

次いで、図１３に示すように、各領域I、IIにおける第４の絶縁膜４８の上に第３のレジスト膜５１を形成する。

そして、この第３のレジスト膜５１をマスクにして第４の絶縁膜４８をドライエッチングすることにより、ロジック領域Iとアナログ領域IIの各々の第４の絶縁膜４８に第３の溝４８ａと第４の溝４８ｂとを形成する。

これらの溝４８ａ、４８ｂの幅は特に限定されないが、この例では第３の溝４８ａと第４の溝４８ｂの幅をいずれも５５nm〜１４０nm程度とする。

また、このドライエッチングは、例えばCF₄ガスをエッチングガスに使用するRIEにより行われる。そのエッチングガスに対する第３の絶縁膜４７のエッチング速度は第４の絶縁膜４８のそれよりも遅いため、このエッチングは第３の絶縁膜４７の上面で停止する。

なお、このエッチングのマスクとして第３のレジスト膜５１に代えてハードマスクを形成してもよい。

この後に、第３のレジスト膜５１は除去される。

続いて、図１４に示すように、ロジック領域Iに第４のレジスト膜５２を形成することにより、ロジック領域Iにおける第３の溝４８ａ内を第４のレジスト膜５２で埋める。なお、アナログ領域IIは、第４のレジスト膜５２で覆われずに露出する。

そして、図６の工程と同様の条件を採用して、酸素原子を含む雰囲気中で第４の絶縁膜４８をアニールすることにより、アナログ領域IIにおける第４の溝４８ｂの内面を改質する。

これにより、図６の工程と同様の理由で第４の溝４８ｂの表層部分が緻密化し、改質前の第４の絶縁膜４８よりも誘電率が高い改質層４８ｘが第４の溝４８ｂの内面に形成される。

なお、図６の工程と同様に、酸素原子を含むプラズマ雰囲気を用いたプラズマ処理、紫外線照射、及び電子線照射のいずれかにより改質層４８ｘを形成してもよい。

この後に、図１５に示すように、第４のレジスト膜５２は除去される。

次いで、図１６に示すように、ロジック領域Iとアナログ領域IIの各々に第５のレジスト膜５４を形成する。

そして、第５のレジスト膜５４をマスクにしながら、各配線４３、４４の上の第２のキャップ絶縁膜４６と第３の絶縁膜４７とをドライエッチングすることにより、第３の溝４８ａや第４の溝４８ｂに重なるホール４７ａを形成する。

なお、このエッチングはRIEにより行われ、そのエッチングガスとしては例えばCF₄ガスが使用される。

この後に、第５のレジスト膜５４は除去される。

続いて、図１７に示すように、第４の絶縁膜４８及び改質層４８ｘの各々の上と、各溝４８ａ、４８ｂの内面と、ホール４７ａの内面とに、第２のバリアメタル膜５６としてチタン膜を形成する。このチタン膜はスパッタ法により形成され、例えば５nm〜２０nm程度の厚さに形成される。

第２のバリアメタル膜５６はチタン膜に限定されない。第２のバリアメタル膜５６の材料としては、チタン、タンタル、タングステン、ジルコニウム、ハフニウム、マグネシウム、及びモリブデンのいずれか、又はこれらの窒化物がある。更に、これらの各材料の単層膜又は積層膜で第２のバリアメタル膜５６を形成してもよい。

また、第２のバリアメタル膜５６の成膜方法もスパッタ法に限定されず、成膜とエッチングを周期的に繰り返す方法により第２のバリアメタル膜５６を形成してもよい。

続いて、図１８に示すように、第２のバリアメタル膜５６の上にスパッタ法で第２の銅シード層５７を４０nm〜８０nmの厚さに形成する。

更に、図１９に示すように、第２の銅シード層５７の上に電解めっき法又は無電解めっき法により第２の銅膜５８を形成する。

第２の導電膜５８は、第３の溝４８ａと第４の溝４８ｂの各々を完全に埋める厚さ、例えば１μｍ程度の厚さに形成される。

そして、図２０に示すように、第４の絶縁膜４８の上の余分な第２のバリアメタル膜５６、第２の銅シード層５７、及び第２の銅膜５８をCMP法により研磨して除去する。これにより、第２のバリアメタル膜５６、第２の銅シード層５７、及び第２の銅膜５８は、第３の溝４８ａにおいて第３の配線６１として残されると共に、第４の溝４８ｂにおいて第４の配線６２として残される。

これらの配線６１、６２はホール４７ａ内にも形成されており、そのホール４７ａを通じて各配線６１、６２と各配線４３、４４とが互いに接続される。

この後は、図１２〜図２０の工程を繰り返すことで所定の層数の多層配線構造を形成する。

そして、図２１に示すように最上層の導電パターンとしてアルミニウム膜等の電極パッド６５を形成し、更に各領域I、IIにパシベーション膜６６としてCVD法で窒化シリコン膜を形成する。

そして、そのパシベーション膜６６の上に保護絶縁膜６７として塗布法によりポリイミド膜を形成する。なお、パシベーション膜６６と保護絶縁膜６７には電極パッド６５が露出する窓６８がパターニングにより形成される。

以上により、本実施形態に係る半導体装置の基本構造が完成する。

この半導体装置においてはアナログ領域IIに第２の配線４４や第４の配線６２が間隔をおいて複数形成される。これらの配線４４、４６はMOM構造の容量素子C_MOMを形成し、各配線４４の間の寄生容量によってその容量素子C_MOMの容量が定まる。

容量素子C_MOMの使用用途は特に限定されないが、例えばアナログ領域IIにおけるRF(Radio Frequency)回路等において容量素子C_MOMを使用し得る。

次に、この容量素子C_MOMの容量について以下に説明する。

図２２は、容量素子C_MOMを模式的に示す斜視図である。

図２２に示すように、第２の配線４４と第４の配線６２は、いずれも平面視で櫛歯状であって、平面視で幅がW、長さがLの矩形状の領域に設けられる。

この場合、容量素子C_MOMの容量C_totalは、以下の式（１）で近似される。

C_total＝（Ca×L×W+Cw×W+Cl×L+Ce）×Kc・・・（１）
なお、Ca、Cw、Cl、Ce、Kcは適当な定数である。これらの定数のうち、Ca、Cw、Clは、第２の絶縁膜３４や第４の絶縁膜４８の誘電率に依存し、当該誘電率が高いほど大きな値となる。

上記した本実施形態によれば、図６の工程でアナログ領域IIの第２の絶縁膜３４を改質することにより、改質前よりも誘電率が高い改質層３４ｘを第２の溝３４ｂに形成する。よって、第２の溝３４ｂに形成された第２の配線４４間の容量が増大し、式（１）の容量C_totalを大きくして容量素子C_MOMの大容量化を実現できる。

なお、改質処理が原因で第２の領域IIにおける第２の絶縁膜３４はシュリンクするため、改質を行わない場合と比較して隣接する第２の配線４４同士の間隔が狭まり、これによっても容量素子C_MOMの大容量化を図ることができる。

しかも、図６の改質処理がなされていないロジック領域Iにおける第２の絶縁膜３４はその誘電率が低い値に維持される。よって、ロジック領域Iにおいては、第１の配線４３の寄生容量を低減し、第１の配線４３の配線遅延を抑制することができる。

このように、本実施形態では、第２の絶縁膜３４内において、配線間の寄生容量が小さく配線遅延が抑制されたロジック領域Iと、配線間の寄生容量が大きく容量素子C_MOMが大容量化されたアナログ領域IIとを設けることが可能となる。

これと同様に、第４の絶縁膜４８に対しても図１４の工程で改質処理を行うことで、改質前よりも誘電率が高い改質層４８ｘがアナログ領域IIに形成されるため、容量素子C_MOMを大容量化しつつ、ロジック領域Iの配線遅延を防止できる。

次に、本願発明者が行った実験について説明する。

この実験では、第１の配線４３の抵抗値Rと配線容量Cとの関係を調査した。また、第２の配線４４についても、その抵抗値Rと配線容量Cとの関係が調査された。

この実験の結果を図２３に示す。

図２３において、■で示す系列は第１の配線４３についての実験結果を示し、□で示す系列は第２の配線４４についての実験結果を示す。

配線の抵抗値Rと配線容量Cとは反比例の関係にあることが知られており、第１の配線４３の実験結果は第１の反比例曲線G1で近似され、第２の配線４４の実験結果は第２の反比例曲線G2で近似される。

これらの曲線のうち、第２の反比例曲線G2は第１の反比例曲線G1よりも原点側から遠い方へシフトしている。これにより、第２の配線４４のRC積が第１の配線４３のRC積よりも大きく、実効誘電率が高くなっており、配線容量を用いるアナログ回路に要求される配線に第２の配線４４が適していることが分かる。そのRC積の差は約５％である。

以上説明した各実施形態に関し、更に以下の付記を開示する。

（付記１）第１の領域と第２の領域とを備えた半導体基板の上に絶縁膜を形成する工程と、
前記第１の領域における前記絶縁膜に第１の溝を形成する工程と、
前記第２の領域における前記絶縁膜に第２の溝を形成する工程と、
前記第２の溝の内面に、前記絶縁膜よりも誘電率が高い改質層を形成する工程と、
前記第１の溝に第１の配線を形成する工程と、
前記改質層を形成する工程の後、前記第２の溝に第２の配線を形成する工程と、
を有する半導体装置の製造方法。

（付記２）前記改質層を形成する工程は、酸素原子を含むプラズマ雰囲気、酸素原子を含むアニール雰囲気、紫外線、及び電子線のいずれかに前記第２の溝の内面を曝すことにより行われることを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）前記第１の溝内にレジスト膜を形成する工程を更に有し、
前記改質層を形成する工程は、前記第１の溝内に前記レジスト膜が形成された状態で行われることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。

（付記４）前記絶縁膜を形成する工程において、該絶縁膜として低誘電率絶縁膜を形成することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。

（付記５）前記第２の配線は平面視で櫛歯状であることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置の製造方法。

（付記６）前記第２の配線は容量素子を形成することを特徴とする付記５に記載の半導体装置の製造方法。

（付記７）前記第１の領域はロジック領域であり、前記第２の領域はアナログ領域であることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。

（付記８）第１の領域と第２の領域とを備えた半導体基板の上に形成され、前記第１の領域に第１の溝が設けられ、前記第２の領域に第２の溝が設けられた絶縁膜と、
前記第２の溝の内面に設けられた前記絶縁膜の改質層と、
前記第１の溝に設けられた第１の配線と、
前記改質層の上に設けられた第２の配線とを有し、
前記改質層の誘電率が前記絶縁膜の誘電率よりも高いことを特徴とする半導体装置。

（付記９）前記絶縁膜は、シリコンと酸素とを含む低誘電率絶縁膜であり、
前記改質層における酸素濃度が、前記絶縁膜における酸素濃度よりも高いことを特徴とする付記８に記載の半導体装置。

２０…半導体基板、２１…素子分離絶縁膜、２５…ゲート絶縁膜、２６…ゲート電極、２７…絶縁性サイドウォール、２９ａ、２９ｂ…第１及び第２のソースドレイン領域、３０…高融点金属シリサイド層、３１…第１の絶縁膜、３１ａ…コンタクトホール、３２…コンタクトプラグ、３３…第１のキャップ絶縁膜、３４…第２の絶縁膜、３４ａ、３４ｂ…第１及び第２の溝、３４ｘ…改質層、３５…第１のレジスト膜、３６…第２のレジスト膜、４０…第１のバリアメタル膜、４１…第１の銅シード層、４２…第１の銅膜、４３…第１の配線、４４…第２の配線、４６…第２のキャップ絶縁膜、４７…第３の絶縁膜、４８…第４の絶縁膜、４８ａ、４８ｂ…第３及び第４の溝、４８ｘ…改質層、５１…第３のレジスト膜、５２…第４のレジスト膜、５４…第５のレジスト膜、５６…第２のバリアメタル膜、５７…第２の銅シード層、５８…第２の銅膜、６１…第３の配線、６２…第４の配線、６５…電極パッド、６６…パシベーション膜、６７…保護絶縁膜、６８…窓。

Claims

第１の領域と第２の領域とを備えた半導体基板の上に絶縁膜を形成する工程と、
前記第１の領域における前記絶縁膜に第１の溝を形成する工程と、
前記第２の領域における前記絶縁膜に第２の溝を形成する工程と、
前記第２の溝の内面に、前記絶縁膜よりも誘電率が高い改質層を形成する工程と、
前記第２の領域における前記絶縁膜に前記第２の溝と接続されるホールを形成する工程と、
前記第１の溝に第１の配線を形成する工程と、
前記改質層を形成する工程の後、前記第２の溝の前記改質層に接するように、かつ、前記ホールの前記絶縁膜に接するように、前記第２の溝と前記ホールとに第２の配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記改質層を形成する工程は、酸素原子を含むプラズマ雰囲気、酸素原子を含むアニール雰囲気、紫外線、及び電子線のいずれかに前記第２の溝の内面を曝すことにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
前記絶縁膜を形成する工程において、該絶縁膜として低誘電率絶縁膜を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
前記第２の配線は平面視で櫛歯状であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
第１の領域と第２の領域とを備えた半導体基板の上に形成され、前記第１の領域に第１の溝が設けられ、前記第２の領域に第２の溝と前記第２の溝と接続されるホールとが設けられた絶縁膜と、
前記第２の溝の内面に設けられた前記絶縁膜の改質層と、
前記第１の溝に設けられた第１の配線と、
前記改質層と前記絶縁膜とに接するように設けられた第２の配線とを有し、
前記改質層の誘電率が前記絶縁膜の誘電率よりも高いことを特徴とする半導体装置。