JP5924198B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関する。

LSI等の半導体装置の高集積化に伴い、半導体装置の配線を形成する方法としてダマシン法が採用されつつある。ダマシン法は、絶縁膜に形成された配線溝に金属膜を埋め込み、その金属膜を研磨することで配線溝内に配線を形成する方法であり、エッチングで金属膜をパターニングする必要がないので配線の微細化に有利である。

ダマシン法で金属膜を研磨するにはCMP(Chemical Mechanical Polishing)法が使用される。そのCMP法では、研磨対象の金属膜の他に、配線溝の周囲の絶縁膜も研磨されて絶縁膜の上面の平坦性が低下し、ひいては半導体装置の歩留まりが低下してしまう。

半導体装置の製造方法において、絶縁膜の平坦性を向上させることを目的とする。

以下の開示の一観点によれば、半導体基板の周縁を含む第１の領域と、該第１の領域よりも前記半導体基板の中央側に位置する第２の領域とに、第１の絶縁膜を形成する工程と、少なくとも前記第２の領域における前記第１の絶縁膜の表面に溝を形成する工程と、前記溝を形成する工程の後に、前記第１の絶縁膜に第１の金属膜を形成する工程と、前記第２の領域の前記第１の金属膜上に第２の金属膜を形成する工程と、前記第１の領域の前記第１の金属膜上に、前記第２の金属膜より研磨レートが小さい第１の膜を形成する工程と、前記第１の膜を形成する工程の後に、前記第２の領域の前記溝内に前記第２の金属膜を残すように、前記第２の領域の前記第１の絶縁膜の前記表面の上方の前記第２の金属膜を研磨して除去する工程とを有する半導体装置の製造方法が提供される。
さらに、以下の開示の一観点によれば、半導体基板の周縁を含む第１の領域と、該第１の領域よりも前記半導体基板の中央側に位置する第２の領域とに、第１の絶縁膜を形成する工程と、少なくとも前記第２の領域における前記第１の絶縁膜に溝を形成する工程と、前記溝を形成する工程の後に、前記第１の絶縁膜に第１の金属膜を形成する工程と、前記第２の領域の前記第１の金属膜上に第２の金属膜を形成する工程と、前記第１の領域の前記第１の金属膜上及び前記第２の領域の前記第２の金属膜上に、第１の材料膜を形成し、前記第２の領域における前記第２の金属膜上の前記第１の材料膜を除去して、前記第１の領域の前記第１の金属膜上に、前記第２の金属膜より研磨レートが小さい第１の膜を形成する工程と、前記第１の膜を形成する工程の後に、前記第２の領域の前記溝内に前記第２の金属膜を残すように、前記第２の金属膜を研磨して除去する工程とを有する半導体装置の製造方法が提供される。

以下の開示によれば、第２の金属膜を研磨するとき、第１の領域の絶縁膜が第１の膜によって保護されるので、研磨によって絶縁膜の上面の平坦性が低下するのを防止できる。

図１（ａ）、（ｂ）は、検討に使用した半導体装置の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、検討に使用した半導体装置の製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、検討に使用した半導体装置の製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、検討に使用した半導体装置の製造途中の断面図（その４）である。 図５（ａ）、（ｂ）は、検討に使用した半導体装置の製造途中の拡大平面図（その１）である。 図６（ａ）、（ｂ）は、検討に使用した半導体装置の製造途中の拡大平面図（その２）である。 図７（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。 図８（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。 図９（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１０（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の拡大平面図（その１）である。 図１１は、本実施形態に係る半導体装置の製造途中の拡大平面図（その２）である。 図１２（ａ）、（ｂ）は、本実施形態において配線と絶縁膜との積層方法の別の例について説明するための拡大断面図（その１）である。 図１３（ａ）、（ｂ）は、本実施形態において配線と絶縁膜との積層方法の別の例について説明するための拡大断面図（その２）である。 図１４は、本実施形態において配線と絶縁膜との積層方法の別の例について説明するための拡大断面図（その３）である。 図１５は、本実施形態において配線と絶縁膜との積層数を更に増やして得られた半導体装置の断面図である。

本実施形態の説明に先立ち、本願発明者が行った検討結果について説明する。

図１〜図４は、この検討に使用した半導体装置の製造途中の断面図であり、図５〜図６はその拡大平面図である。

この半導体装置は、ダマシン法で形成された配線を備えるものであり、以下のようにして製造される。

まず、図１（ａ）に示すように、半導体基板１としてシリコン基板を用意する。半導体基板１は、その周縁を含む第１の領域Iと、第１の領域Iよりも基板の中央寄りの第２の領域IIとを有する。

これらの領域のうち、第１の領域Iは、半導体基板１の端１ｅから１mm〜４mm、例えば２mmだけ基板の内側に入った領域であって、当該領域には製品用の半導体装置は作製されない。なお、半導体基板１の欠けを防止するため、第１の領域Iの半導体基板１には面取り加工が施されている。

一方、第２の領域IIは複数の製品用の半導体装置が切り出される領域であって、MOS(Metal Oxide Semiconductor)トランジスタTRが予め形成される。

そのトランジスタTRは、半導体基板１の表面を熱酸化してなるゲート絶縁膜２の上にポリシリコン膜をパターニングしてなるゲート電極４を備え、そのゲート電極４の横には絶縁性サイドウォール６として酸化シリコン膜が形成される。そして、例えばゲート電極４と絶縁性サイドウォール６とをマスクにして半導体基板１にn型不純物をイオン注入することにより、ゲート電極４の横の半導体基板１にn型導電型のソース領域８ａとn型導電型のドレイン領域８ｂとが形成される。なお、ソース領域８ａ及びドレイン領域８ｂは、n型の導電型に代えてp型の導電型を有するものでもよい。

次に、半導体基板１の上に下層絶縁膜としてCVD(Chemical Vapor Deposition)法で酸化シリコン膜を成膜し、必要に応じてCMP法で酸化シリコン膜の平坦化を行い、例えば４００nm程度の厚さに形成する（図示せず）。

次に、ゲート電極４及びソース領域８ａ、ドレイン領域８ｂのそれぞれに接続するコンタクトプラグ（図示せず）を、下層絶縁膜中に形成する。

次に、下層絶縁膜上に、絶縁膜１０としてCVD(Chemical Vapor Deposition)法で酸化シリコン膜を例えば４００ｎｍ程度の厚さに形成する。

図５（ａ）は本工程を終了後の平面図であり、上記の図１（ａ）は図５（ａ）のA1−A1線に沿う断面図に相当する。

続いて、図１（ｂ）に示すように、絶縁膜１０の上にフォトレジストを塗布し、それを露光、現像してレジスト膜１２を形成する。

図５（ｂ）は本工程を終了後の平面図であり、上記の図１（ａ）は図５（ｂ）のA2−A2線に沿う断面図に相当する。

図５（ｂ）に示すように、上記のフォトレジストの露光はチップ領域C毎に行われ、半導体基板１の周縁の第１の領域Iにおいてもチップ領域Cが設定される。

そして、図２（ａ）に示すように、上記のレジスト膜１２をマスクにしながら、例えばフッ化炭素（CF）系のエッチングガスを使用するRIE(Reactive Ion Etching)により絶縁膜１０をエッチングし、第１の領域Iと第２の領域IIの各々の絶縁膜１０に例えば深さが２５０nm程度の溝１０ａを形成する。

図５（ｂ）を参照して説明したように、この例では露光の単位となるチップ領域Cを半導体基板１の周縁にも設定したため、第１の領域Iと第２の領域IIとで溝１０ａの粗密差が生じない。そのため、その粗密差が原因で第１の領域Iと第２の領域IIとの間でエッチングレートに差が発生せず、第２の領域IIにおいて溝１０ａの幅や深さが不均一になることを防止できる。

このエッチングを終了後、図２（ｂ）に示すように、酸素プラズマを用いるアッシングによりレジスト膜１２を除去する。

次いで、図３（ａ）に示すように、絶縁膜１０の上と溝１０ａ内とにバリアメタル膜１４として例えばタンタル膜をスパッタ法で３０nm程度の厚さに形成する。

なお、バリアメタル膜１４は、第１の金属膜の一例であって、溝１０ａ内に後で形成される配線中の銅が絶縁膜１０に拡散するのを防止する機能を有する。そのような機能を有する材料としては、例えばチタン、タンタル、及びこれらの窒化物がある。

そして、このバリアメタル膜１４の上に銅のシード層１６ｓをスパッタ法で５０nm程度の厚さに形成する。その後に、シード層１６ｓを給電層にする電解メッキ法によりバリアメタル膜１４の上に第２の導電体１６ｘとして銅膜を８００nm程度の厚さに形成し、この第２の導電体１６ｘで溝１０ａを完全に埋める。

ここで、クリーンルーム内において半導体基板１を移動するときには不図示のカセットが用いられる。カセットは、１ロットの半導体基板１をまとめて収容するものであって、移動時等における振動によって半導体基板１の第１の領域Iがカセットに擦れる。

特に、銅を材料とする第２の導電体１６ｘは他の金属と比較して柔らかいため、第２の導電体１６ｘが擦れることでカセットが銅で汚染されてしまう。

このような汚染を防止するため、次の工程では、図３（ｂ）に示すように、第１の領域Iにおける第２の導電体１６ｘをウエットエッチングして除去すると共に、第２の領域IIに残された部分の第２の導電体１６ｘを第２の金属膜１６とする。このウエットエッチングはEBR(Edge Bevel Rinse)とも呼ばれる。

このEBRで使用し得るエッチング液としては、例えば、硫酸と過酸化水素水との混合溶液等のような酸性溶液がある。このエッチング液を第１の領域Iに対してのみ滴下することで、第２の領域IIに第２の金属膜１６を残しながら、カセットを汚染する原因となる第２の導電体１６ｘを第１の領域Iから除去することができる。

なお、このエッチング液に対してバリアメタル膜１４はエッチング耐性があるため、バリアメタル膜１４は第１の領域Iに残存する。バリアメタル膜１４は、銅を材料とする第２の金属膜１６よりも硬いため、第２の金属膜１６と比べてバリアメタル膜１４による汚染は起こりにくい。

図６（ａ）は、本工程を終了後の平面図であり、上記の図３（ｂ）は図６（ａ）のA3−A3線に沿う断面図に相当する。

図６（ａ）に示すように、本工程でEBRを行ったことにより、第１の領域Iにバリアメタル膜１４が露出する。

次に、図４（ａ）に示すように、絶縁膜１０の上の余分な第２の金属膜１６とバリアメタル膜１４とをCMP法で研磨して除去し、これらの膜を第２の領域IIの溝１０ａ内のみに配線１６ａとして残す。このようにCMP法により溝１０ａ内に配線１６ａを形成する方法はダマシン法と呼ばれる。

ここで、この例ではEBRによって第１の領域Iから第２の金属膜１６が除去されているため、第１の領域Iにおいては溝１０ａが第２の金属膜１６で覆われておらず、溝１０ａの周囲の絶縁膜１０が容易に研磨される。

その結果、第１の領域Iにおける絶縁膜１０は、本工程のCMPによって第２の領域IIにおけるよりも過剰に研磨され、第１の領域Iの絶縁膜１０の上面の平坦性が低下することになる。

図６（ｂ）は、本工程を終了後の平面図であり、上記の図４（ｂ）は図６（ａ）のA4−A4線に沿う断面図に相当する。

図６（ｂ）に示すように、第１の領域Iにおいては溝１０ａが配線１６ａで埋め込まれず、溝１０ａは空洞の状態となる。

この後は、上記の図１（ａ）〜図４（ａ）の工程を繰り返すことにより、図４（ｂ）に示す断面構造を得る。

図４（ｂ）では絶縁膜１０と配線１６ａとをそれぞれ３層ずつ積層した多層構造を例示しているが、このように絶縁膜１０を積層すると上記した平坦性の低下が最上層の絶縁膜１０で顕著となり、第２の領域IIにおいても絶縁膜１０の平坦性が低下することになる。

そのため、第２の領域IIにおける配線１６ａの形状が崩れてしまい、第２の領域IIにおいて製品仕様を満たす半導体装置の数が減り、半導体装置の歩留まり低下を招いてしまう。

以下に、このような絶縁膜１０の平坦性の低下を防止することができる実施形態について説明する。

（本実施形態）
図７〜図９は、本実施形態に係る半導体装置の製造途中の断面図であり、図１０〜図１１はその拡大平面図である。なお、図７〜図１１において図１〜図６で説明したのと同じ要素にはこれらにおけるのと同じ符号を付し、以下ではその説明を省略する。

まず、上記の図１（ａ）〜図３（ｂ）の工程を行うことにより、図７（ａ）に示すように、第２の金属膜１６として形成した銅膜がEBRで第１の領域Iから除去された状態とする。

そして、図７（ｂ）に示すように、第２の金属膜１６の上と、第１の領域Iにおけるバリアメタル膜１４の上と溝１０ａ内とにスパッタ法でタンタル膜を５０nm程度の厚さに形成し、そのタンタル膜を第１の導電体２０ｘとする。

なお、第１の導電体２０ｘはタンタル膜に限定されず、第２の金属膜１６との間でCMPの研磨レートに差が生じるような任意の材料を第１の導電体２０ｘの材料として採用し得る。そのような材料としては、バリアメタル膜１４と同一種類の金属、例えば、チタン、タンタル、及びこれらの窒化物がある。また、第１の導電体２０ｘに代えて絶縁体を形成してもよい。

これ以降の工程では、第２の金属膜１６と第１の導電体２０ｘとを以下の第１〜第３のステップで研磨し、第２の領域IIから第１の導電体２０ｘを除去する。

最初の第１のステップでは、図８（ａ）に示すように、CMP法により第１の導電体２０ｘを研磨することにより第２の領域IIから第１の導電体２０ｘを除去し、第１の領域Iに残された部分の第１の導電体２０ｘを第１の膜２０とする。

そのCMPでは不図示の研磨パッドを使用するが、第２の領域IIは第２の金属膜１６の厚みによって第１の領域Iよりも研磨パッドに強く押圧される。よって、このCMPでは、第２の領域IIの第１の膜２０が優先的に研磨され、第１の領域Iに第１の膜２０を残すことができる。

また、このCMPで使用するスラリは特に限定されないが、バリアメタル用のシリカ系のスラリを使用するのが好ましい。シリカ系のスラリを用いることにより、第１の膜２０の研磨レートが第２の金属膜１６の研磨レートよりも大きくなるため、第２の金属膜１６を残しながら、第２の領域IIにおける第１の膜２０を選択的に研磨することができる。

なお、第１の膜２０が厚すぎると、本ステップにおいて第２の領域IIから第１の膜２０を除去するのが困難となる。よって、例えば第２の金属膜１６よりも薄く、より好ましくはバリアメタル膜１４と同程度の厚さに第１の膜２０を形成し、本ステップで第１の膜２０を容易に除去できるようにするのが好ましい。

また、本工程の終了時点では、第１の領域Iにおけるバリアメタル膜１４と第１の膜２０との合計膜厚は、第２領域IIにおけるバリアメタル膜１４の膜厚より大きい状態となる。

図１０（ａ）は、本ステップを終了後の平面図であり、上記の図８（ａ）は図１０（ａ）のA4−A4線に沿う断面図に相当する。

図１０（ａ）に示すように、本ステップを行うことにより、第２の領域IIに第２の金属膜１６が露出する。

次の第２のステップでは、図８（ｂ）に示すように、上記の第１のステップにおけるよりも砥粒濃度が低いコロイダルシリカスラリを用いて、第２の領域IIに残されていた第２の金属膜１６を研磨する。

本ステップで使用するコロイダルシリカスラリに対し、第１の膜２０の研磨レートは第２の金属膜１６の研磨レートよりも小さい。よって、本ステップでは、第１の領域Iにおいて絶縁膜１０が露出しないように第１の領域Iに第１の膜２０を残しながら、第２の金属膜１６を選択的に研磨することができる。その結果、第２の領域IIにおいて絶縁膜１０の上の余分な第２の金属膜１６を除去して溝１０ａ内のみに第２の金属膜１６を配線１６ａとして残すことができる。

なお、上記のコロイダルシリカスラリを用いると、バリアメタル膜１４の研磨レートは第２の金属膜１６の研磨レートよりも小さくなるので、本ステップの終了後には第２の領域IIにバリアメタル１４が残存する。

図１０（ｂ）は、本ステップを終了後の平面図であり、上記の図８（ｂ）は図１０（ｂ）のA5−A5線に沿う断面図に相当する。

図１０（ｂ）に示すように、第１の領域Iは第１の膜２０で保護された状態となる。

次の第３のステップでは、図９（ａ）に示すように、第２の領域IIに残存するバリアメタル膜１４を研磨する。これにより、第２の領域IIにおいて、溝１０ａの内部にバリアメタル膜１４を残しつつ、絶縁膜１０の上からバリアメタル膜１４が除去される。

本ステップで使用し得るスラリとしては、例えばシリカ系のスラリがある。

ここで、本ステップの開始時においては、第１の領域Iにおける絶縁膜１０が第１の膜２０（図８（ｂ）参照）で保護されているため、不図示の研磨パッドで絶縁膜１０が直接研磨されるのを第１の膜２０で防止できる。これにより、第１の領域Iにおいて絶縁膜１０が露出しないようになるため、第１の領域Iにおいて絶縁膜１０の上面が低下するのを防止でき、本ステップが終了した後においても絶縁膜１０の平坦性を維持することが可能となる。

なお、薄い第１の膜２０では研磨パッドから第１の領域Iにおける絶縁膜１０を保護で
きないので、第１の膜２０による第２の金属膜１６の保護の実効を図るためには、第１の膜２０のある程度の厚さが求められる。そのため、第１の膜２０はバリアメタル膜１４の膜厚と同程度、又はやや厚くするのが好ましい。

図１１は、本ステップを終了後の平面図であり、上記の図９（ａ）は図１１のA6−A6線に沿う断面図に相当する。

図１１に示すように、本ステップを行っても第１の領域Iにはバリアメタル膜１４が残存するが、本ステップの研磨条件によってはバリアメタル膜１４の一部が除去される場合もある。

この後は、図７（ａ）〜図９（ａ）の工程を繰り返すことにより、図９（ｂ）に示すような絶縁膜１０と配線１６ａとの積層構造を得る。

上記したように、本実施形態では第１の膜２０（図８（ｂ）参照）によって各絶縁膜１０の上面の平坦性が維持されているため、このように複数の絶縁膜１０を積層しても、最上層の絶縁膜１０の上面の平坦性が第２の領域IIにおいて顕著に低下することはない。

よって、絶縁膜１０の平坦性の低下が原因で第２の領域IIにおいて配線１６ａの形状が崩れるのを防止でき、第２の領域IIに作製される半導体装置の歩留まりを向上させることができる。

なお、配線１６ａと絶縁膜１０との積層方法は上記に限定されない。これらの積層方法の別の例について、図１２〜図１４を参照しながら説明する。図１２〜図１４は、図９（ａ）のA部の拡大断面図に相当する図である。

まず、上記のように図９（ａ）の断面構造を得た後、図１２（ａ）に示すように、上記の絶縁膜１０と配線１６ａの上に、新たに別の絶縁膜１０を形成する。その絶縁膜１０は、例えばTEOS(Tetraethyl Orthosilicate)ガスを使用するCVD法で形成された厚さが約５００nmの酸化シリコン膜である。

次いで、図１２（ｂ）に示すように、絶縁膜１０をパターニングして配線１６ａに至る深さのホール１０ｂを形成する。

その後、図１３（ａ）に示すように、絶縁膜１０を再びパターニングすることにより、ホール１０ｂに重なる溝１０ａを形成する。

次に、図１３（ｂ）に示すように、溝１０ａとホール１０ｂの各々の内面と絶縁膜１０の上とにスパッタ法でタンタル膜を約３０nmの厚さに形成し、そのタンタル膜をバリアメタル膜１４とする。

そして、このバリアメタル膜１４の上に銅のシード層１６ｓをスパッタ法で５０nm程度の厚さに形成する。その後に、シード層１６ｓを給電層にする電解メッキ法によりバリアメタル膜１４の上に第２の金属膜１６として銅膜を１０００nm程度の厚さに形成し、この第２の金属膜１６で溝１０ａとホール１０ｂの各々を完全に埋める。

この後は、上記した図７（ａ）〜図９（ａ）と同一の工程を行うことにより、図１４に示す断面構造を得る。

この例では、溝１０ａの下にホール１０ｂを形成したため、溝１０ａ内の配線１６ａがホール１０ｂを介してその下の配線１６ａと電気的に接続される。

図１５は、配線１６ａと絶縁膜１０との積層数を更に増やして得られた半導体装置の断面図である。なお、図１５において、図１〜図１４で説明したのと同じ要素にはこれらの図におけるのと同じ符号を付し、以下ではその説明を省略する。

この半導体装置では、最上層の絶縁膜１０のホール１０ｂ内にタングステンを材料とするコンタクトプラグ３０を形成し、そのコンタクトプラグ３０と絶縁膜１０の上に電極パッド３１を形成する。

その電極パッド３１は、スパッタ法で形成された第１の窒化チタン膜３１ａ、銅含有アルミニウム膜３１ｂ、及び第２の窒化チタン膜３１ｃをこの順に積層してなり、その中央付近では銅含有アルミニウム膜３１ｂが露出する。

そして、この電極パッド３１の上には、酸化シリコン膜等の第１のパシベーション膜３３と窒化シリコン膜等の第２のパシベーション膜３４がCVD法でこの順に形成され、これらのパシベーション膜３３、３４の開口３３ａから上記の電極パッド３１が露出する。

以上説明した本実施形態によれば、図７（ｂ）に示したように、EBR後に形成した第１の膜２０によって第１の領域Iの絶縁膜１０が保護される。よって、図８（ａ）〜図９（ａ）のようにダマシン法で配線１６ａを形成するときに、第１の領域Iにおける絶縁膜１０がCMPで研磨されるのを防止できる。その結果、研磨が原因で絶縁膜１０の上面の平坦性が第１の領域Iで低下せず、第１の領域Iに隣接する第２の領域IIにおいても絶縁膜１０の上面を平坦な状態に維持できる。

これにより、図９（ｂ）や図１５のように複数の絶縁膜１０を積層しても最上層の絶縁膜１０で平坦性が低下することがないため、平坦性の低下が原因で配線１６ａの形状が崩れることがなく、半導体装置の歩留まりを向上させることができる。

以上、本実施形態について詳細に説明したが、本実施形態は上記に限定されない。

例えば、図１５ではソース領域８ａとドレイン領域８ｂとに接続されるコンタクトプラグ３５を例示しているが、そのコンタクトプラグ３５を形成するときに上記実施形態を適用してもよい。

コンタクトプラグ３５は、コンタクトホール１０ａ内にチタン膜等のバリアメタル膜３５ａとタングステン膜３５ｂとを順に形成し、コンタクトホール１０ａ以外のこれらの膜３５ａ、３５ｂをCMPで研磨して除去することで形成され得る。その研磨の際、本実施形態を適用することで、最下層の絶縁膜１０の平坦性を維持することができる。

以上説明した各実施形態に関し、更に以下の付記を開示する。

（付記１） 半導体基板の周縁を含む第１の領域と、該第１の領域よりも前記半導体基板の中央側に位置する第２の領域とに、第１の絶縁膜を形成する工程と、
少なくとも前記第２の領域における前記第１の絶縁膜に溝を形成する工程と、
前記溝を形成する工程の後に、前記第1の絶縁膜に第１の金属膜を形成する工程と、
前記第２の領域の前記第１の金属膜上に第２の金属膜を形成する工程と、
前記第１の領域の前記第１の金属膜上に、前記第２の金属膜より研磨レートが小さい第１の膜を形成する工程と、
前記第１の膜を形成する工程の後に、前記第２の領域の前記溝内に前記第２の金属膜を残すように、前記第２の金属膜を研磨して除去する工程と、
を有する半導体装置の製造方法。

（付記２） 前記第１の膜は、前記第１の金属膜と同一の種類の金属膜であり、
前記第１の領域における前記第１の金属膜と前記第１の膜の合計膜厚は、前記第２の領域における前記第１の金属膜の膜厚より大きいことを特徴とする付記１記載の半導体装置の製造方法。

（付記３） 前記第１の膜を形成する工程は、
前記第１の領域の前記第１の金属膜上及び前記第２の領域の前記第２の金属膜上に、第１の導電体を形成する工程と、
前記第２の領域における前記第２の金属膜上の前記第１の導電体を除去して前記第1の膜とする工程と、
を有することを特徴とする付記１又は２記載の半導体装置の製造方法。

（付記４） 前記第２の金属膜を除去する工程は、
前記第１の領域において前記第１の絶縁膜が露出しないように、前記第２の領域において前記第２の金属膜を研磨する工程を含むことを特徴とする付記１乃至３のいずれか一項記載の半導体装置の製造方法。

（付記５） 前記第２の金属膜を形成する工程は、
前記第１の領域及び前記第２の領域の前記第１の金属膜上に、第２の導電体を形成する工程と、
前記第１の領域の前記第２の導電体を除去して、前記第２の金属膜とする工程と、
を有することを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。

（付記６） 前記半導体装置の製造方法は、
前記第２の金属膜を除去する工程の後に前記第１の金属膜を研磨することにより、前記第２の領域において、前記溝の内部に前記第１の金属膜を残しつつ前記第１の金属膜を除去する工程をさらに含み、
前記第１の金属膜を除去する工程は、
前記第１の領域において前記第１の絶縁膜が露出しないように、前記第２の領域において前記第１の金属膜を研磨する工程を含む
ことを特徴とする付記１乃至５のいずれか一項記載の半導体装置の製造方法。

（付記７） 前記第１の膜を形成する工程において、前記第２の金属膜よりも薄く、かつ、前記第１の金属膜よりも厚く前記第１の膜を形成することを特徴とする付記１乃至付記６いずれか一項記載の半導体装置の製造方法。

（付記８） 前記溝を形成する工程において、前記第１の領域における前記第１の絶縁膜にも前記溝を形成することを特徴とする付記１乃至付記７のいずれか一項記載の半導体装置の製造方法。

（付記９） 前記第２の金属膜として銅膜を形成することを特徴とする付記１乃至付記８のいずれか一項記載の半導体装置の製造方法。

（付記１０） 前記第１の膜として、チタン膜、タンタル膜、及びこれらの窒化膜のいずれかを形成することを特徴とする付記１乃至付記９のいずれか一項記載の半導体装置の製造方法。

（付記１１） 前記第１の絶縁膜を形成する工程、前記溝を形成する工程、前記第１の金属膜を形成する工程、前記第２の金属膜を形成する工程、前記第１の膜を形成する工程、及び前記第２の金属膜を研磨して除去する工程を複数回行うことにより、前記溝内に残された前記第２の金属膜と前記第１の絶縁膜との積層構造を形成することを特徴とする付記１乃至付記１０のいずれか一項記載の半導体装置の製造方法。

１…半導体基板、１ｅ…端、２…ゲート絶縁膜、４…ゲート電極、６…絶縁性サイドウォール、８ａ…ソース領域、８ｂ…ドレイン領域、１０…絶縁膜、１０ａ…溝、１０ｂ…ホール、１２…レジスト膜、１４…バリアメタル膜、１６…第２の金属膜、１６ａ…配線、１６ｓ…シード層、２０…第１の膜、３０…コンタクトプラグ、３１…電極パッド、３１ａ…第１の窒化チタン膜、３１ｂ…銅含有アルミニウム膜、３１ｃ…第２の窒化チタン膜、３３…第１のパシベーション膜、３３ａ…開口、３４…第２のパシベーション膜。

Claims (11)

1. 半導体基板の周縁を含む第１の領域と、該第１の領域よりも前記半導体基板の中央側に位置する第２の領域とに、第１の絶縁膜を形成する工程と、
   少なくとも前記第２の領域における前記第１の絶縁膜の表面に溝を形成する工程と、
   前記溝を形成する工程の後に、前記第１の絶縁膜に第１の金属膜を形成する工程と、
   前記第２の領域の前記第１の金属膜上に第２の金属膜を形成する工程と、
   前記第１の領域の前記第１の金属膜上に、前記第２の金属膜より研磨レートが小さい第１の膜を形成する工程と、
   前記第１の膜を形成する工程の後に、前記第２の領域の前記溝内に前記第２の金属膜を残すように、前記第２の領域の前記第１の絶縁膜の前記表面の上方の前記第２の金属膜を研磨して除去する工程と、
   を有する半導体装置の製造方法。
2. 前記第１の膜は、前記第１の金属膜と同一の種類の金属膜であり、
   前記第１の領域における前記第１の金属膜と前記第１の膜の合計膜厚は、前記第２の領域における前記第１の金属膜の膜厚より大きいことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１の膜を形成する工程は、
   前記第１の領域の前記第１の金属膜上及び前記第２の領域の前記第２の金属膜上に、第１の導電体を形成する工程と、
   前記第２の領域における前記第２の金属膜上の前記第１の導電体を除去して前記第１の膜とする工程と、
   を有することを特徴とする請求項１又は２記載の半導体装置の製造方法。
4. 前記第２の金属膜を除去する工程は、
   前記第１の領域において前記第１の絶縁膜が露出しないように、前記第２の領域において前記第２の金属膜を研磨する工程を含むことを特徴とする請求項１乃至３のいずれか一項記載の半導体装置の製造方法。
5. 前記第２の金属膜を形成する工程は、
   前記第１の領域及び前記第２の領域の前記第１の金属膜上に、第２の導電体を形成する工程と、
   前記第１の領域の前記第２の導電体を除去して、前記第２の金属膜とする工程と、
   を有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
6. 前記半導体装置の製造方法は、
   前記第２の金属膜を除去する工程の後に前記第１の金属膜を研磨することにより、前記第２の領域において、前記溝の内部に前記第１の金属膜を残しつつ前記第１の金属膜を除去する工程をさらに含み、
   前記第１の金属膜を除去する工程は、
   前記第１の領域において前記第１の絶縁膜が露出しないように、前記第２の領域において前記第１の金属膜を研磨する工程を含むことを特徴とする請求項１乃至５のいずれか一項記載の半導体装置の製造方法。
7. 半導体基板の周縁を含む第１の領域と、該第１の領域よりも前記半導体基板の中央側に位置する第２の領域とに、第１の絶縁膜を形成する工程と、
   少なくとも前記第２の領域における前記第１の絶縁膜に溝を形成する工程と、
   前記溝を形成する工程の後に、前記第１の絶縁膜に第１の金属膜を形成する工程と、
   前記第２の領域の前記第１の金属膜上に第２の金属膜を形成する工程と、
   前記第１の領域の前記第１の金属膜上及び前記第２の領域の前記第２の金属膜上に、第１の材料膜を形成し、前記第２の領域における前記第２の金属膜上の前記第１の材料膜を除去して、前記第１の領域の前記第１の金属膜上に、前記第２の金属膜より研磨レートが小さい第１の膜を形成する工程と、
   前記第１の膜を形成する工程の後に、前記第２の領域の前記溝内に前記第２の金属膜を残すように、前記第２の金属膜を研磨して除去する工程と、
   を有する半導体装置の製造方法。
8. 前記第１の材料膜は、導電体であることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記第１の材料膜は、絶縁体であることを特徴とする請求項７記載の半導体装置の製造方法。
10. 前記第１の膜を形成する工程において、前記第２の金属膜よりも薄く、かつ、前記第１の金属膜よりも厚く前記第１の膜を形成することを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置の製造方法。
11. 前記溝を形成する工程において、前記第１の領域における前記第１の絶縁膜にも前記溝を形成することを特徴とする請求項７乃至１０のいずれか一項に記載の半導体装置の製造方法。

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