TWI727195B - 用於形成積體電路之方法以及積體電路 - Google Patents

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涂國基
朱文定
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Abstract

一種用於形成積體電路之方法以及積體電路。用於形成 積體電路之方法包括：在一些實施例中，形成自邏輯半導體區分隔記憶體半導體區之隔離結構。記憶體單元結構形成於記憶體半導體區上，且形成覆蓋記憶體單元結構及邏輯半導體區之記憶體覆蓋層。第一蝕刻執行於記憶體覆蓋層中以自邏輯半導體區移除記憶體覆蓋層，且以定義隔離結構上的傾斜、面對邏輯之側壁。邏輯裝置結構形成於邏輯半導體區上。此外，第二蝕刻執行於記憶體覆蓋層中以自記憶體半導體移除記憶體覆蓋層，而留下定義面對邏輯之側壁的記憶體覆蓋層之虛擬區段。

Description

用於形成積體電路之方法以及積體電路
本發明是有關於一種用於形成積體電路之方法以及積體電路，且特別是有關於一種用於形成積體電路中整合記憶體及邏輯之方法以及積體電路。
積體電路(integrated circuit，IC)製造業在過去數十年內已經歷指數增長。隨著IC的發展，功能密度(亦即，每芯片區域的互連裝置的數目)通常已增大，同時幾何大小(亦即，可產生的最小組件)已減小。IC演進中之一些進展包含嵌式記憶體(embedded memory)技術及高κ金屬閘極(high κ metal gate，HKMG)技術。嵌式記憶體技術是記憶體裝置與相同半導體晶片上之邏輯裝置的整合，以使得記憶體裝置支援邏輯裝置之操作。高κ金屬閘極(HKMG)技術是使用金屬閘電極及高κ閘極介電層的半導體裝置之製造。
本發明一實施例提供一種用於形成積體電路之方法，所述方法包括：形成自基板之邏輯區分隔所述基板之記憶體區的隔離結構；形成覆蓋所述記憶體區、所述邏輯區以及所述隔離結構之多層膜；在所述多層膜中執行第一蝕刻以在所述記憶體區上形成記憶體單元結構且以自所述隔離結構之一部分移除所述多層膜；形成覆蓋所述記憶體單元結構、所述邏輯區上之所述多層膜之剩餘部分以及所述隔離結構的覆蓋層；在所述覆蓋層中執行第二蝕刻以自所述邏輯區移除所述覆蓋層，其中所述第二蝕刻在所述隔離結構之所述部分上形成邏輯側壁，且其中所述邏輯側壁朝向所述邏輯區向下傾斜；以及在所述覆蓋層就地之情況下，在所述邏輯區上形成邏輯裝置結構。
本發明一實施例提供一種積體電路，包括：基板，包括邏輯區及記憶體區；記憶體單元，在所述記憶體區上；邏輯裝置，在所述邏輯區上；隔離結構，凹進於所述基板之頂部表面中且包括介電質，其中所述隔離結構分隔所述記憶體區及所述邏輯區，且其中所述隔離結構具有面對所述記憶體單元且朝向所述記憶體單元向下傾斜之記憶體側壁；以及虛擬結構，在所述隔離結構上，其中所述虛擬結構與所述記憶體側壁接界，且其中所述虛擬結構及所述隔離結構定義面對所述邏輯裝置且朝向所述邏輯裝置向下傾斜之邏輯側壁。
本發明一實施例提供一種用於形成積體電路之方法，所述方法包括：使基板之記憶體區相對於所述基板之邏輯區凹進；形成自所述邏輯區分隔所述記憶體區之隔離結構；在所述隔離結構中執行第一蝕刻以形成面對所述記憶體區且朝向所述記憶體區向下傾斜之記憶體側壁；在所述記憶體區上形成記憶體單元結構；形成覆蓋所述記憶體單元結構、所述邏輯區以及所述隔離結構之覆蓋層；在所述覆蓋層中執行第二蝕刻以自所述邏輯區移除所述覆蓋層，其中所述第二蝕刻形成邏輯側壁，且其中所述邏輯側壁朝向所述邏輯區向下傾斜；在所述覆蓋層就地之情況下，在所述邏輯區上形成邏輯裝置結構；以及在所述覆蓋層中執行第三蝕刻以自所述記憶體區及所述記憶體側壁移除所述覆蓋層，而在所述隔離結構上留下所述覆蓋層之虛擬區段，其中所述虛擬區段定義所述邏輯側壁。
100A、200A、200B、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900、3000、3100、3200、3300、3400、3500、3600、3700、3800、3900:橫截面圖
100B:放大橫截面圖
102:邊界結構
102l:面對邏輯之邊界側壁
102m:面對記憶體之邊界側壁
104:記憶體單元
106:邏輯裝置
108:半導體基板
108b:體半導體區
110:邊界隔離結構
110h:小凸起
112:虛擬記憶體結構
112l:下部虛擬記憶體層
112u:上部虛擬記憶體層
114:虛擬邏輯結構
114l:下部虛擬邏輯層
114u:上部虛擬邏輯層
116:記憶體源極/汲極區
116e:記憶體源極/汲極延伸
118:選擇性導電記憶體通道
120:資料儲存元件
122:記憶體閘電極
124:記憶體隔離結構
126:邏輯源極/汲極區
126e:邏輯源極/汲極延伸
128:選擇性導電邏輯通道
130:邏輯閘極介電層
132:邏輯閘電極
134:邏輯隔離結構
136:互連結構
138:互連介電層
138a:第一層間介電層/第一ILD層
138b:第二ILD層
138c:金屬間介電層/IMD層
140:導線
142:接觸通孔
202:資料覆蓋元件
204:界面層
206:記憶體井
208:記憶體側壁間隔件
210:邏輯介電層/下部邏輯介電層
212:邏輯井
214:邏輯側壁間隔件
216:額外側壁間隔件
218:矽化物襯墊
220:接觸蝕刻停止層
300:頂部佈局圖
402:第一下部襯墊層
404:第一上部襯墊層
406:保護層
502、908、1102、1302、1606、2002、2302、2502、2608、2802、2902、3102、3504:遮罩
602:虛擬氧化層
802:第二下部襯墊層
804:第二上部襯墊層
902:記憶體隔離溝渠
904:邊界隔離溝渠
906:邏輯隔離溝渠
1002:邏輯覆蓋層
1502:資料儲存層
1504:資料覆蓋層
1506:虛擬記憶體閘極層
1508:記憶體硬遮罩層
1602:記憶體硬遮罩
1604:虛擬記憶體閘極
1802:記憶體蝕刻停止層
1804:記憶體覆蓋層
1804t:頂部表面
2402:上部邏輯介電層
2404:虛擬邏輯閘極層
2406:邏輯硬遮罩層
2602:邏輯硬遮罩
2604:虛擬邏輯閘極
2606:虛擬硬遮罩
3502:第一閘極開口
3602:p型金屬層
4000:流程圖
4002、4004、4006、4008、4010、4012、4014、4016、4018、4020、4022、4024、4026、4028、4030:步驟
A:線
B:IC邊界區
D、X、Y、Z:距離
H:高度
HD:虛擬高度
HDL:虛擬邏輯高度
HL:邏輯高度
HM:記憶體高度
L:IC邏輯區
M:IC記憶體區
T1:第一厚度
T2:第二厚度
WDL:虛擬邏輯寬度
WDM:虛擬記憶體寬度
θ:角度
K:節點
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增加或減小各種特徵之尺寸。
圖1A及圖1B說明包括分隔記憶體單元及邏輯裝置之邊界結構的積體電路(IC)之一些實施例之各種橫截面圖，其中邊界結構具有錐形(tapered)之面對邏輯(logic-facing)之側壁。
圖2A及圖2B說明圖1A及圖1B之IC的各種更詳細實施例的橫截面圖。
圖3說明圖1A及圖1B之IC的一些實施例之頂部佈局圖。
圖4至圖39說明一種用於形成包括分隔記憶體單元及邏輯裝置之邊界結構之IC的方法之一些實施例之一系列橫截面圖，其中邊界結構具有錐形之面對邏輯之側壁。
圖40A及圖40B說明圖4至圖39之方法的一些實施例的流程圖。
本揭露內容提供用於實施本揭露內容之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露內容。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡單及清晰性之目的，且本身並不指示所論述之各種實施例及/或組態之間的關係。
此外，為易於描述，諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」等的空間相對術語可在本文中用以描述 如圖式中所說明的一個元件或特徵與另一(一些)元件或特徵之關係。除圖式中所描繪之定向以外，空間相對術語意欲涵蓋裝置或設備在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解釋。更甚至，術語「第一」、「第二」、「第三」、「第四」及類似術語僅為通用標識符，且因而可在各種實施例中互換。舉例而言，當在一些實施例中元件(例如，開口)可稱作「第一」元件時，在其他實施例中元件可稱作「第二」元件。
根據用於製造積體電路(IC)之一些方法，邊界隔離結構形成於半導體基板中，從而分隔記憶體半導體區及邏輯半導體區。記憶體單元結構形成於記憶體半導體區上。形成覆蓋記憶體單元結構且部分地定義(define)上覆(overlie)於邊界隔離結構的面對邏輯(logic-facing)之側壁的記憶體覆蓋層。多層邏輯膜形成於記憶體覆蓋層、面對邏輯之側壁以及邏輯半導體區上。多層邏輯膜包括高κ介電層及虛擬閘極層。多層邏輯膜經圖案化以形成邏輯半導體區上之邏輯裝置結構，且記憶體覆蓋層自記憶體單元結構移除。平坦化執行於記憶體單元結構及邏輯裝置結構中以暴露記憶體單元及邏輯裝置結構之虛擬閘極。暴露之虛擬閘極用金屬閘電極替換。
所述方法的挑戰是，多層邏輯膜之圖案化(patterning)可未能自面對邏輯之側壁完全移除高κ閘極介電質。亦即，面對邏輯之側壁是垂直的，以使得高κ閘極介電層具有沿面對邏輯之 側壁的整個高度延伸之垂直區段。此外，圖案化藉由垂直蝕刻來執行，以使得垂直蝕刻必須沿面對邏輯之側壁的整個高度蝕刻穿過垂直區段以完全移除垂直區段。然而，面對邏輯之側壁的高度往往會大於高κ閘極介電層之厚度，由此垂直蝕刻並未持續足夠長以完全移除垂直區段。此外，在垂直蝕刻的確持續足夠長以完全移除垂直區段之程度，將損壞下伏(underlie)於高κ閘極介電層之結構。另外，面對邏輯之側壁由具有不同蝕刻速率的多種材料定義，以使得外側凹部可在形成面對邏輯之側壁與圖案化多層邏輯膜之間形成於面對邏輯之側壁中。這些凹部捕獲高κ閘極介電層之材料且使得難以自面對邏輯之側壁完全移除高κ閘極介電層。
面對邏輯之側壁上的剩餘高κ介電材料可擴散或以其他方式移動至半導體基板中，進而改變半導體基板上之半導體裝置的摻雜分佈。摻雜分佈中之改變可轉而致使半導體基板上之半導體裝置不可操作及/或不適合於其既定目的。此外，剩餘高κ介電材料可污染用於形成IC之製程工具，且使用受污染之製程工具形成的其他IC可以上文所描述之相同方式受到不利影響。
本申請案之各種實施例是關於一種用於形成包括分隔記憶體單元及邏輯裝置之邊界結構之IC的方法，其中邊界結構具有錐形(tapered)之面對邏輯之側壁。在一些實施例中，隔離結構形成於半導體基底上。隔離結構自半導體基板之邏輯半導體區分隔半導體基板之記憶體半導體區。記憶體單元結構形成於記憶體 半導體區上。形成覆蓋記憶體單元結構及邏輯半導體區之記憶體覆蓋層。第一蝕刻執行於記憶體覆蓋層中以自邏輯半導體區而非記憶體半導體區移除記憶體覆蓋層。第一蝕刻定義隔離結構上的面對邏輯之側壁，且面對邏輯之側壁朝向邏輯半導體區向下傾斜。在記憶體覆蓋層就地(in place)之情況下，邏輯裝置結構形成於邏輯半導體區上。邏輯裝置結構包括高κ邏輯閘極介電層及上覆於高κ邏輯閘極介電層之邏輯閘極。第二蝕刻執行於記憶體覆蓋層中以自記憶體半導體移除記憶體覆蓋層，而留下定義面對邏輯之側壁的記憶體覆蓋層之虛擬區段。
藉由形成具有傾斜特徵之面對邏輯之側壁，高κ介電材料可在將沈積之高κ介電材料圖案化為高κ邏輯閘極介電層時自面對邏輯之側壁完全地移除。舉例而言，傾斜特徵增加表面積，沿所述表面積蝕刻劑可與面對邏輯之側壁上的高κ介電材料相互作用，進而使得高κ介電材料自面對邏輯之側壁完全移除。這轉而增加塊體(bulk)製造良率及形成於半導體基板上之半導體裝置的可靠性。亦即，任何剩餘高κ材料可擴散至半導體基板中，且可改變半導體基板之摻雜分佈，由此可改變半導體基板上的半導體裝置之操作參數及/或可致使半導體裝置不可操作。這將轉而減小塊體製造良率及/或降低裝置可靠性。另外，剩餘高κ材料可污染用於形成IC之製程工具，進而如上文所描述污染其他IC。
參考圖1A，提供包括分隔記憶體單元104及邏輯裝置106的邊界結構102的IC之一些實施例之橫截面圖100A。邊界結構 102在IC之IC邊界區B處上覆於半導體基板108。邊界結構102包括邊界隔離結構110、虛擬記憶體結構112以及虛擬邏輯結構114。半導體基板108可為或可包括例如塊狀矽基板、第III-V族基板、絕緣體上之矽(silicon-on-insulator，SOI)基板或某一其他適合的半導體基板。
邊界隔離結構110延伸至半導體基板108之頂部中且包括小凸起(hillock)110h。小凸起110h沿邊界隔離結構110之頂部且比邏輯裝置106更接近於記憶體單元104。此外，小凸起110h部分或全部地定義面對記憶體(memory-facing)之邊界側壁102m且部分或全部地定義面對邏輯之邊界側壁102l。面對記憶體之邊界側壁102m面對記憶體單元104且自小凸起110h之頂部朝向記憶體單元104向下傾斜。面對邏輯之邊界側壁102l面對邏輯裝置106且自小凸起110h之頂部朝向邏輯裝置106向下傾斜。在一些實施例中，面對記憶體之邊界側壁102m以比面對邏輯之邊界側壁102l更小之角度傾斜。在一些實施例中，面對記憶體之邊界側壁102m及/或面對邏輯之邊界側壁102l自上而下各自是光滑的。在一些實施例中，面對記憶體之邊界側壁102m及/或面對邏輯之邊界側壁102l連續地自上而下各自是圓弧的。在一些實施例中，面對記憶體之邊界側壁102m及/或面對邏輯之邊界側壁102l自上而下各自具有線形輪廓(line-shaped profile)。邊界隔離結構110可為或可包括例如淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構或某一其他合適的 隔離結構。
虛擬記憶體結構112上覆於小凸起110h，且在一些實施例中，部分地定義面對邏輯之邊界側壁102l。虛擬記憶體結構112包括下部虛擬記憶體層112l及上部虛擬記憶體層112u。上部虛擬記憶體層112u上覆於下部虛擬記憶體層112l，且可為或包括例如氧化矽、氮化矽、氮氧化矽、碳化矽、一些其他適合的介電質(dielectric(s))、多晶矽、鋁銅、鉭、一些其他適合的金屬(metal(s))或金屬合金(metal alloy(s))、氮化鉭、氮化鈦、一些其他適合的金屬氮化物(metal nitride(s))、一些其他適合的材料(material(s))或前述內容之任意組合。如本文中所使用，具有後綴「(s)」的術語(例如，介電質)可為單數或複數。下部虛擬記憶體層112l是相較於上部虛擬記憶體層112u不同的材料，且可為或包括例如氧化矽、一些其他適合的介電質或前述內容之任意組合。在一些實施例中，下部虛擬記憶體層112l為或包括氧化矽或一些其他適合的介電質，且上部虛擬記憶體層112u為或包括多晶矽或一些其他適合的材料。
虛擬邏輯結構114在虛擬記憶體結構112與邏輯裝置106之間上覆於邊界隔離結構110。虛擬邏輯結構114包括下部虛擬邏輯層114l及上部虛擬邏輯層114u。上部虛擬邏輯層114u上覆於下部虛擬邏輯層114l，且可為或包括例如多晶矽、氮化矽、氮氧化矽、碳化矽、一些其他適合的虛擬材料或前述內容之任意組合。下部虛擬邏輯層114l是相較於上部虛擬邏輯層114u不同的材料， 且可為或包括例如氧化矽、高κ介電質、一些其他適合的介電質或前述內容之任意組合。在一些實施例中，下部虛擬邏輯層114l為或包括高κ介電質或一些其他適合的介電質，且上部虛擬邏輯層114u為或包括多晶矽或一些其他適合的材料。
如下文所見，虛擬記憶體結構112及虛擬邏輯結構114可在一些金屬閘極替換製程期間減少凹陷及/或腐蝕。舉例而言，一些金屬閘極替換製程可在記憶體單元結構及邏輯單元結構中於IC之IC記憶體區M及IC之IC邏輯區L處分別執行化學機械拋光(chemical mechanical polish，CMP)以暴露這些結構的虛擬閘極。在無虛擬記憶體結構112及/或虛擬邏輯結構114之情況下，CMP可相對於IC記憶體區M及邏輯區L更快速地平坦化IC邊界區B，進而導致凹陷及自IC記憶體區M及邏輯區L不平坦地移除材料。這類不平坦的移除導致不均勻記憶單元及/或不均勻邏輯裝置，這可不利地影響塊體製造良率。
記憶體單元104在IC記憶體區M處覆蓋於半導體基板108上，且可為例如定義記憶體單元陣列的多個記憶單元中之一者。記憶體單元104可為或包括例如鐵電式隨機存取記憶體(ferroelectric random-access-memory，FeRAM)單元、可擦程式設計唯讀記憶體(erasable programmable read-only memory，EPROM)穿隧氧化物(tunnel oxide，ETOX)記憶體單元或一些其他適合的記憶體單元。在一些實施例中，記憶體單元104之記憶體高度HM是在約1000埃(angstrom，A)至4500埃、約1000 埃至2500埃、約2500埃至4500埃或約2000埃至3000埃之間。然而，用於記憶體高度HM之其他值是適用的。記憶體單元104包括一對記憶體源極/汲極區116、選擇性導電記憶體通道118、資料儲存元件120以及記憶體閘電極122。記憶體源極/汲極區116是半導體基板108之摻雜區且上覆於半導體基板108之體半導體區108b。此外，記憶體源極/汲極區116藉由選擇性導電記憶體通道118側向地間隔開。在一些實施例中，選擇性導電記憶體通道118在體半導體區108b中，且體半導體區108b具有與記憶體源極/汲極區116相對之摻雜類型。舉例而言，記憶體源極/汲極區116可為n型，且體半導體區108b可為p型，或反之亦然。
資料儲存元件120及記憶體閘電極122堆疊於選擇性導電記憶體通道118上，以使得記憶體閘電極122上覆於資料儲存元件120。此外，資料儲存元件120及記憶體閘電極122側向地夾在記憶體源極/汲極區116之間。資料儲存元件120經組態以在第一資料狀態與第二資料狀態之間可逆地改變從而儲存一些資料。在記憶體單元104為FeRAM單元的實施例中，資料儲存元件120可為或包括例如矽摻雜氧化鉿、鋯鈦酸鉛(lead zirconate titanate，PZT)或某一其他適合的鐵電材料。記憶體閘電極122可為或包括例如摻雜多晶矽、金屬、一些其他適合的導電材料或前述內容之任意組合。
在記憶體源極/汲極區116為n型的一些實施例中，記憶體閘電極122為n型多晶矽、具有n型功函數(work function)之 金屬或具有n型功函數之某一其他適合的導電材料。如本文中所使用，n型功函數可為例如：1)n型多晶矽之功函數在約0.1電子伏特(eV)、0.2電子伏特或0.4電子伏特內之功函數；2)小於約4.0電子伏特、4.2電子伏特或4.4電子伏特的功函數；3)在約3.5電子伏特至4.4電子伏特、4.0電子伏特至4.4電子伏特或3.8電子伏特至4.5電子伏特之間的功函數；4)其他適合的n型功函數；或5)前述內容之任意組合。如本文中所使用，具有n型功函數之金屬可為或包括例如鉿、鋯、鈦、鉭、鋁、一些其他適合的n型功函數金屬或前述內容之任意組合。在記憶體源極/汲極區116為p型的一些實施例中，記憶體閘電極122為p型多晶矽、具有p型功函數之金屬或具有p型功函數之某一其他適合的導電材料。如本文中所使用，p型功函數可為例如：1)p型多晶矽之功函數在約0.1電子伏特、0.2電子伏特或0.4電子伏特內之功函數；2)大於約4.8電子伏特、5.0電子伏特或5.2電子伏特的功函數；3)在約4.8電子伏特至5.2電子伏特、5.0電子伏特至5.4電子伏特或4.6電子伏特至5.6電子伏特之間的功函數；4)其他適合的p型功函數；或5)前述內容之任意組合。如本文中所使用，具有p型功函數之金屬可為例如釕、鈀、鉑、鈷、鎳、氮化鈦鋁、氮化鎢碳、一些其他適合的p型功函數金屬或前述內容之任意組合。
記憶體隔離結構124延伸至半導體基板108之頂部中以自圍繞結構以電氣(electrically)及物理方式分隔記憶體單元104。在一些實施例中，記憶體隔離結構124包括一對記憶體隔離區段。 記憶體隔離區段分別在記憶體單元104之相對側上，以使得記憶體單元104夾在記憶體隔離區段之間。記憶體隔離結構124可為或包括例如STI結構、DTI結構或一些其他適合的隔離結構。
邏輯裝置106在IC邏輯區L處上覆於半導體基板108，且可為或包括例如金屬氧化物半導體(metal-oxide-semiconductor，MOS)電晶體、絕緣閘場效電晶體(insulated-gate field-effect transistor，IGFET)或某一其他適合的邏輯裝置。此外，邏輯裝置106具有小於記憶體高度HM的邏輯高度HL。邏輯高度HL可例如在約500埃至3500埃、約500埃至2000埃、約2000埃至3500埃或約2000埃至2400埃之間。然而，用於邏輯高度HL之其他值是適用的。邏輯裝置106包括一對邏輯源極/汲極區126、選擇性導電邏輯通道128、邏輯閘極介電層130以及邏輯閘電極132。邏輯源極/汲極區126為半導體基板108之摻雜區且上覆於體半導體區108b。此外，邏輯源極/汲極區126藉由選擇性導電邏輯通道128側向地間隔開。在一些實施例中，選擇性導電邏輯通道128在體半導體區108b中，且體半導體區108b具有與邏輯源極/汲極區126相對之摻雜類型。舉例而言，邏輯源極/汲極區126可為p型，而體半導體區108b可為n型，或反之亦然。
邏輯閘極介電層130及邏輯閘電極132堆疊於選擇性導電邏輯通道128上，以使得邏輯閘電極132上覆於邏輯閘極介電層130。此外，邏輯閘極介電層130及邏輯閘電極132側向地夾在邏輯源極/汲極區126之間。邏輯閘極介電層130可為或包括例如 氧化鉿、氧化鋁、矽酸鋯、矽酸鉿、氧化鋯、一些其他適合的高κ介電質、氧化矽、一些其他適合的介電質或前述內容之任意組合。邏輯閘電極132可為或包括例如摻雜多晶矽、金屬、一些其他適合的導電材料或前述內容之任意組合。在邏輯源極/汲極區126為n型的一些實施例中，邏輯閘電極132為n型多晶矽、具有n型功函數之金屬或具有n型功函數之某一其他適合的導電材料。在邏輯源極/汲極區126為p型的一些實施例中，邏輯閘電極132為p型多晶矽、具有p型功函數之金屬或具有p型功函數之某一其他適合的導電材料。在邏輯閘電極132為金屬(例如，p型或n型金屬)的一些實施例中，邏輯閘極介電層130為或包括高κ介電材料或某一其他適合的介電質。
藉由形成具有傾斜及平滑特徵的面對邏輯之邊界側壁102l，沈積以形成邏輯閘極介電層130的介電材料可在將沈積之介電材料圖案化為邏輯閘極介電層130時自面對邏輯之邊界側壁102l完全移除。其中沈積之介電材料為或包括高κ介電材料，未能自邏輯閘極介電層130完全移除高κ介電材料可導致問題。亦即，面對邏輯之邊界側壁102l上的剩餘高κ介電材料可擴散或以其他方式移動至半導體基板108中，進而改變半導體基板108上的半導體裝置之摻雜分佈。摻雜分佈中的改變可轉而導致半導體裝置之操作參數中的變化及/或致使半導體裝置不可操作。此外，剩餘高κ介電材料可污染用於形成IC之製程工具，且可以上文所描述之相同方式不利地影響使用受污染之製程工具形成的其他IC。 因此，藉由自面對邏輯之邊界側壁102l完全移除剩餘高κ介電材料，半導體裝置之摻雜分佈不會發生因剩餘高κ介電材料而引起的改變，及/或製程工具不受剩餘高κ介電材料污染。這可轉而引起高塊體製造良率。
在一些實施例中，半導體基板108在IC記憶體區M處之第一頂部表面部分凹進至低於半導體基板108在邏輯區L處之第二頂部表面部分距離D。如下文所見，凹進可促進較均勻之CMP負載且可在一些金屬閘極替換製程期間增加塊體製造良率。舉例而言，一些金屬閘極替換製程可分別在記憶體單元結構及邏輯單元結構中於IC記憶體區M及IC邏輯區L處執行CMP以暴露這些結構之虛擬閘極。在無凹進之情況下，記憶體單元結構之頂部表面可實質上高於邏輯裝置結構之頂部表面，這是因為記憶體單元結構具有比邏輯裝置結構更大的高度(亦即，HM>HL)。如此，CMP負載在IC記憶體區M處相對於IC邏輯區L可以是較高的，且可導致CMP傾斜。傾斜之CMP轉而導致記憶體單元及邏輯裝置結構之不均勻平坦化，這導致具有不均勻操作參數之記憶單元及邏輯裝置。不均勻操作參數可轉而導致低塊體製造良率及/或不適用於其既定目的之半導體裝置。此外，由於記憶體單元結構與邏輯裝置結構之間的高度差，記憶體單元結構可在暴露邏輯裝置結構之虛擬閘極之前實質上由CMP消耗。這轉而可毀壞記憶體單元結構且導致低塊體製造良率。因此，半導體基板108之凹進可提高塊體製造良率。
在一些實施例中，選擇凹進之距離D作為記憶體高度HM與邏輯高度HL之間的差，如此記憶體單元104及邏輯裝置106各自的頂部表面為大致平坦的。如上文所論述，這可增強CMP負載而形成圖1A之IC。距離D可例如為約1奈米至100奈米、約1奈米至30奈米、約30奈米至65奈米、約65奈米至100奈米、約25奈米至35奈米或一些其他適合的凹進範圍。
邏輯隔離結構134延伸至半導體基板108之頂部中以自圍繞結構以電氣及物理方式分隔邏輯裝置106。在一些實施例中，邏輯隔離結構134包括一對邏輯隔離區段。邏輯區段分別在邏輯裝置106之相對側上，以使得邏輯裝置106夾在邏輯隔離區段之間。邏輯隔離結構134可為或包括例如STI結構、DTI結構或一些其他適合的隔離結構。
互連結構136覆蓋邊界結構102、記憶體單元104以及邏輯裝置106。互連結構136包括互連介電層138、多個導線140以及多個接觸通孔142。為易於說明，僅一些導線140被標記為140，且僅一些接觸通孔142被標記為142。導線140及接觸通孔142堆疊於互連介電層138中，且接觸通孔142自導線140延伸至記憶體源極/汲極區116及邏輯源極/汲極區126。互連介電層138可為或包括例如二氧化矽、低κ介電質、氮化矽、一些其他適合的介電質或前述內容之任意組合。如本文中所使用，低κ介電質可為例如具有小於約3.9、3、2或1之介電常數κ的介電質。導線140及接觸通孔142可為或包括例如銅、鋁銅、鋁、鎢、一些其他 適合的金屬或前述內容之任意組合。
參考圖1B，提供圖1A之邊界結構102的放大橫截面圖100B。如所說明，面對邏輯之邊界側壁102l以角度θ傾斜。若角度θ過於小(例如，小於約15度或某一其他值)，則虛擬記憶體寬度WDM可以是大的，由此IC邊界區B可以是大的且可能浪費晶片區域。若角度θ過於大(例如，大於約75度或某一其他值)，則高κ介電材料可不在形成圖1A之IC期間自面對邏輯之邊界側壁102l有效地移除。如上所指出，在形成邏輯裝置106之後留存於面對邏輯之邊界側壁102l上的高κ介電材料可改變半導體基板108中的摻雜分佈，由此可致使半導體基板108上的半導體裝置不可操作及/或不適用於其既定目的。此外，剩餘高κ介電材料可污染用於形成圖1A之IC的製程工具，且使用受污染之製程工具形成的其他IC可不利地受影響。角度θ可例如在約15度至75度、約15度至40度、約40度至75度或某一其他適合的範圍之間。然而，用於角度θ的其他值是適用的。
在一些實施例中，角度θ藉由試誤法確定。舉例而言，圖1A之IC使用面對邏輯之邊界側壁102l的不同角度θ來形成，且成像用於分析哪些角度θ引起高κ介電材料自面對邏輯之邊界側壁102l的有效移除。成像可例如使用掃描電子顯微鏡(scanning electron microscope，SEM)、透射電子顯微鏡(transmission electron microscope，TEM)或某一其他適合的顯微鏡或成像裝置來執行。
亦藉由圖1B之放大橫截面圖100B所說明，虛擬記憶體 結構112具有虛擬高度HD及虛擬記憶體寬度WDM。虛擬高度HD可例如在約1000埃至1800埃、約1000埃至1400埃、約1400埃至1800埃或約1200埃至1400埃之間。虛擬記憶體寬度WDM可例如在約1000埃至10000埃、約1000埃至5000埃或約5000埃至10000埃之間。然而，用於虛擬高度HD及/或虛擬記憶體寬度WDM的其他值是適用的。
在一些實施例中，虛擬記憶體結構112具有側向地自邊界隔離結構110之第一邊緣偏移距離X的側壁。距離X可為例如約0.5微米至3.0微米、約0.5微米至1.75微米、約1.75微米至3.0微米或一些其他值或值範圍。在一些實施例中，面對邏輯之邊界側壁102l朝向虛擬邏輯結構114向下傾斜且結束於距邊界隔離結構110之第二邊緣距離Y，其中第二邊緣在邊界隔離結構110與邊界隔離結構110之第一邊緣的相對側上。距離Y可為例如約0.5微米至4.0微米、約0.5微米至2.25微米、約2.25微米至4.0微米或一些其他值或值範圍。在一些實施例中，虛擬記憶體結構112之側壁與面對邏輯之邊界側壁102l的末端分隔距離Z。距離Z可為例如約0.1微米至3.0微米、約0.1微米至1.5微米、約1.5微米至3.0微米或一些其他值或值範圍。在一些實施例中，邊界隔離結構110具有等於距離X、距離Y、距離Z之總和(例如，X+Y+Z)的寬度，且/或距離X、距離Y、距離Z之總和在約1微米至10微米、約1微米至5.5微米、約5.5微米至10微米或一些其他值或值範圍之間。
若距離X、距離Y、距離Z之總和過於大，則可能浪費晶片區域。若距離X、距離Y、距離Z之總和過於小，則虛擬記憶體結構112及/或虛擬邏輯結構114可過於小以在一些金屬閘極替換製程期間有效地減少凹陷及/或腐蝕。舉例而言，一些金屬閘極替換製程可分別在記憶體單元結構及邏輯單元結構中於IC之IC記憶體區M(參看圖1A)及IC之IC邏輯區L(參看圖1A)處執行CMP以暴露這些結構之虛擬閘極。若虛擬記憶體結構112及/或虛擬邏輯結構114過於小，則CMP可相對於IC記憶體區M及邏輯區L更快速地平坦化IC邊界區B，進而導致凹陷及材料自IC記憶體區M及邏輯區L的不平坦移除。在一些實施例中，距離X、距離Y、距離Z藉由試誤法確定。舉例而言，圖1A之IC使用距離X、距離Y、距離Z的不同值來形成，且成像用於分析虛擬記憶體結構112及/或虛擬邏輯結構114是否在金屬閘極替換製程期間有效地減少凹陷及/或腐蝕。成像可例如使用SEM、TEM或某一其他適合的顯微鏡或成像裝置來執行。
虛擬邏輯結構114具有虛擬邏輯寬度WDL。虛擬邏輯寬度WDL可例如在約1000埃至10000埃、約1000埃至5000埃或約5000埃至10000埃之間。然而，用於虛擬邏輯寬度WDL的其他值是適用的。此外，虛擬邏輯結構114具有虛擬邏輯高度HDL。虛擬邏輯高度HDL可例如在約10埃至300埃之邏輯高度HL(參看圖1A)、約10埃至150埃之邏輯高度HL或約150埃至300埃之邏輯高度HL內。然而，用於虛擬邏輯高度HDL的其他值是適用的。
參考圖2A，提供圖1A及圖1B之IC的一些較詳細實施例之橫截面圖200A，其中IC包含一些額外特徵(下文所論述)。此外，最初來自圖1A及圖1B之特徵經受修改(例如，幾何結構、位置等的改變)以適應額外特徵。舉例而言，記憶體源極/汲極區116可側向地與記憶體閘電極122間隔開以適應記憶體源極/汲極延伸116e。
如所說明，資料覆蓋元件202在資料儲存元件120與記憶體閘電極122之間上覆於資料儲存元件120。資料覆蓋元件202是導電的，且在一些實施例中是用於記憶體閘電極122之材料的擴散障壁(diffusion barrier)。舉例而言，資料覆蓋元件202可防止記憶體閘電極122之金屬擴散至資料儲存元件120中。在這些實施例中之一些中，資料覆蓋元件202可為或包括例如氮化鈦、氮化鉭、某一其他適合的擴散障壁材料或前述內容之任意組合。在資料儲存元件120包括氧的一些實施例中，資料覆蓋元件202具有與氧的低反應性。這類低反應性可為例如取決於與氧反應的約5電子伏特至10電子伏特(eV)之能量、約5電子伏特至7電子伏特之能量、約7電子伏特至10電子伏特之能量、大於約5電子伏特之能量或指示低反應性的某一其他量之能量。在這些實施例中之一些中，資料覆蓋元件202可為或包括例如氮化鈦、氮化鉭、鉑、銥、鎢、具有低氧反應性之一些其他適合的材料或前述內容之任意組合。
界面層204在半導體基板108與資料儲存元件120之間 下伏於資料儲存元件120。在一些實施例中，界面層204增加資料儲存元件120與半導體基板108之黏附性。在一些實施例中，界面層204有助於資料儲存元件120之形成。在一些實施例中，界面層204使資料儲存元件120與半導體基板108電絕緣。界面層204可為或包括例如氧化矽、氮氧化矽、非鐵電高κ介電質、一些其他適合的介電質或前述內容之任意組合。
記憶體井(memory well)206在記憶體源極/汲極區116與體半導體區108b之間下伏於記憶體單元104。記憶體井206為半導體基板108之摻雜區且具有與記憶體源極/汲極區116相對之摻雜類型。此外，一對記憶體源極/汲極延伸116e側向地在記憶體源極/汲極區116之間上覆於記憶體井206。記憶體源極/汲極延伸116e分別與記憶體源極/汲極區116接界，且選擇性導電記憶體通道118自記憶體源極/汲極延伸116e中之一者延伸至記憶體源極/汲極延伸116e中之另一者。記憶體源極/汲極延伸116e為半導體基板108之摻雜區，且具有與記憶體源極/汲極區116相同之摻雜類型，但比所述記憶體源極/汲極區更小之摻雜濃度。
記憶體側壁間隔件208在IC記憶體區M處上覆於半導體基板108，且包括一對記憶體側壁間隔件區段。記憶體側壁間隔件區段分別與記憶體閘電極122之相對側壁接界，且各自在記憶體閘電極122與記憶體源極/汲極區116中之單獨一者之間。記憶體側壁間隔件208可為或包括例如氮化矽、氮氧化矽、氧化矽、一些其他適合的介電質或前述內容之任意組合。
邏輯介電層210在半導體基板108與邏輯閘極介電層130之間下伏於邏輯閘極介電層130。在一些實施例中，邏輯介電層210可為或包括例如氧化矽、氮氧化矽、一些其他適合的介電質或前述內容之任意組合。
邏輯井(logic well)212在邏輯源極/汲極區126與體半導體區108b之間下伏於邏輯裝置106。邏輯井212為半導體基板108之摻雜區且具有與邏輯源極/汲極區126相對之摻雜類型。在一些實施例中，邏輯井212鄰接邏輯隔離結構134。在其他實施例中，邏輯井212與邏輯隔離結構134間隔開。此外，一對邏輯源極/汲極延伸126e側向地在邏輯源極/汲極區126之間上覆於邏輯井212。邏輯源極/汲極延伸126e分別與邏輯源極/汲極區126接界，且選擇性導電邏輯通道128自邏輯源極/汲極延伸126e中之一者延伸至邏輯源極/汲極延伸126e中的另一者。邏輯源極/汲極延伸126e為半導體基板108之摻雜區，且具有與邏輯源極/汲極區126相同之摻雜類型，但比所述邏輯源極/汲極區更小之摻雜濃度。
邏輯側壁間隔件214分別在IC邏輯區L及IC邊界區B處上覆於半導體基板108。邏輯側壁間隔件214包括第一對邏輯側壁間隔件區段及第二對邏輯側壁間隔件區段。第一對之邏輯側壁間隔件區段分別與邏輯閘電極132之相對側壁接界，且各自在邏輯閘電極132與邏輯源極/汲極區126中之單獨一者之間。第二對之邏輯側壁間隔件區段分別與虛擬邏輯結構114之相對側壁接界。邏輯側壁間隔件214可為或包括例如氮化矽、氮氧化矽、氧化矽、 一些其他適合的介電質或前述內容之任意組合。
額外側壁間隔件216分別與記憶體側壁間隔件208及邏輯側壁間隔件214接界。額外側壁間隔件216包括IC記憶體區M處之第一對額外側壁間隔件區段、IC邏輯區L處之第二對額外側壁間隔件區段以及IC邊界區B處之第三對額外側壁間隔件區段。第一對之額外側壁間隔件區段分別上覆於記憶體源極/汲極延伸116e。第二對之額外側壁間隔件區段分別上覆於邏輯源極/汲極延伸126e。第三對之額外側壁間隔件與虛擬邏輯結構114接界。額外側壁間隔件216可為或包括例如氮化矽、氮氧化矽、氧化矽、氮化矽、一些其他適合的介電質或前述內容之任意組合。
矽化物襯墊218覆蓋記憶體源極/汲極區116及邏輯源極/汲極區126，且接觸蝕刻停止層(contact etch stop layer)220覆蓋矽化物襯墊218。此外，接觸蝕刻停止層220覆蓋半導體基板108，記憶體單元104、邏輯裝置106、虛擬記憶體結構112與虛擬邏輯結構114之間的邊界隔離結構110、記憶體隔離結構124以及邏輯隔離結構134。矽化物襯墊218提供耦接於接觸通孔142與記憶體源極/汲極區116及邏輯源極/汲極區126之間的電阻。矽化物襯墊218可為或包括例如矽化鎳、矽化鎢、矽化鈦、矽化鈷、一些其他適合的矽化物或前述內容之任意組合。接觸蝕刻停止層220在形成接觸通孔142時提供蝕刻終止，且可為或包括例如氧化矽、氮化矽、一些其他適合的介電質或前述內容之任意組合。
互連介電層138包括堆疊於彼此上的第一層間介電(first interlayer dielectric，ILD)層138a、第二ILD層138b以及金屬間介電(intermetal dielectric，IMD)層138c。第一ILD層138a在記憶體單元104、邏輯裝置106、虛擬記憶體結構112以及虛擬邏輯結構114之間。此外，第一ILD層138a具有與記憶體單元104、邏輯裝置106、虛擬記憶體結構112以及虛擬邏輯結構114各自之頂部表面大致平坦的頂部表面。第二ILD層138b上覆於第一ILD層138a，且IMD層138c上覆於第二ILD層138b。導線140上覆於第一ILD層138a及第二ILD層138b，且導線140由IMD層138c側向地圍繞。接觸通孔142自導線140延伸穿過第一ILD層138a及第二ILD層138b至矽化物襯墊218。第一ILD層138a及第二ILD層138b以及IMD層138c可為或包括例如二氧化矽、低κ介電質、氮化矽、一些其他適合的介電質或前述內容之任意組合。在一些實施例中，第一ILD層138a及第二ILD層138b為相同材料，而IMD層138c為不同材料。
參考圖2B，提供圖2A之IC的一些替代實施例之橫截面圖200B，其中面對邏輯之邊界側壁102l的底部為圓形。藉由圓化(rounding)面對邏輯之邊界側壁的底部，面對邏輯之邊界側壁102l逐漸轉變為邊界隔離結構110之實質上水平上部表面。這可例如促進面對邏輯之邊界側壁102l上的高κ介電材料之較高效移除，這是因為圓化增大表面區域，用於移除高κ介電材料的蝕刻劑可沿所述表面區域與高κ介電材料介接。
參考圖3，提供圖1A、圖1B、圖2A以及圖2B中之任 一者之IC的一些實施例之頂部佈局圖300。圖1A、圖1B、圖2A以及圖2B之IC可例如沿圖3中之線A截取。如所說明，IC邊界區B沿IC記憶體區M之邊界在閉合路徑中側向地延伸以完全地封閉IC記憶體區M且以自IC邏輯區L分隔IC記憶體區M。此外，IC邏輯區L沿IC邊界區B之邊界在閉合路徑中側向地延伸以完全地封閉IC邊界區B。舉例而言，IC邊界區B及/或IC邏輯區L可各自具有為圓形環形、方形環形、矩形環形或一些其他適合的閉合路徑形狀的頂部佈局。
在IC記憶體區M處，多個記憶單元104經配置成列及行。為易於說明，僅多個記憶單元104中的一些被標記為104。在一些實施例中，圖2A及圖2B之記憶體井206(未展示)下伏於記憶單元104。在IC邊界區B處，虛擬記憶體結構112沿IC記憶體區M之邊界在閉合路徑中側向地延伸以完全地封閉記憶體區M。此外，虛擬邏輯結構114沿虛擬記憶體結構112之邊界在閉合路徑中側向地延伸以完全地封閉虛擬記憶體結構112。此外，邊界隔離結構110(以虛線展示)亦沿IC記憶體區M之邊界在閉合路徑中側向地延伸以完全地封閉記憶體區M。在IC邏輯區L處，多個邏輯裝置106沿IC邊界區B之邊界間隔開。為易於說明，僅多個邏輯裝置106中的一些被標記為106。多個邏輯裝置106可例如沿呈環形圖案的IC邊界區B之邊界間隔開。環形圖案可為圓形環形、方形環形、矩形環形或一些其他適合的環形圖案。
參考圖4至圖39，提供說明用於形成包括分隔記憶體單 元及邏輯裝置之邊界結構之IC的方法之一些實施例之一系列橫截面圖400至橫截面圖3900。IC可為例如圖1A、圖1B、圖2A或圖2B中之任一者的IC。
如由圖4的橫截面圖400所說明，形成在IC記憶體區M、IC邊界區B以及IC邏輯區L處堆疊於半導體基板108上的第一下部襯墊層402、第一上部襯墊層404以及保護層406。半導體基板108可為或包括例如塊狀矽基板、第III-V族基板、SOI基板或一些其他適合的半導體基板。第一下部襯墊層402及保護層406為介電質，且可為或包括例如氧化矽、一些其他適合的介電質或前述內容之任意組合。第一上部襯墊層404為介電質，且可為或包括例如氮化矽、一些其他適合的介電質或前述內容之任意組合。在一些實施例中，第一下部襯墊層402及保護層406為相同材料，且第一上部襯墊層404為不同材料。舉例而言，第一下部襯墊層402及保護層406可為或包括氧化矽或一些其他適合的介電質，而第一上部襯墊層404可為或包括氮化矽或一些其他適合的介電質。第一下部襯墊層402、第一上部襯墊層404以及保護層406可藉由例如化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、熱氧化、原子層沈積(atomic layer deposition，ALD)、一些其他適合的氧化或沈積製程(process(es))或前述內容之任意組合形成。如本文中所使用，具有後綴「(es)」的術語(例如，製程)可為例如單數或複數。
如由圖5之橫截面圖500所說明，保護層406及第一上 部襯墊層404經圖案化以自以下區域移除保護層406及第一上部襯墊層404：1)IC記憶體區M；以及2)鄰近IC記憶體區M的IC邊界區B之一部分。圖案化可例如藉由蝕刻製程或一些其他適合的圖案化製程執行。在一些實施例中，蝕刻製程包括形成以下區域上之遮罩502：1)IC邏輯區L；以及2)鄰近IC邏輯區L的IC邊界區B之一部分。在遮罩502就地之情況下蝕刻執行於保護層406及第一上部襯墊層404中，且隨後移除遮罩502。遮罩502可為或包括例如光阻劑或一些其他適合的遮罩材料。在一些實施例中，第一下部襯墊層402充當用於蝕刻之蝕刻終止。
如由圖6之橫截面圖600所說明，執行氧化製程以部分地消耗未藉由保護層406及第一上部襯墊層404覆蓋的第一下部襯墊層402及半導體基板108。氧化製程使IC記憶體區M處之半導體基板108凹進，以使得半導體基板108在IC記憶體區M處之第一頂部表面部分凹進至低於半導體基板108在IC邏輯區L處之第二頂部表面部分距離D。在一些實施例中，選擇距離D作為形成於IC記憶體區M處的記憶體單元之目標記憶體高度與形成於IC邏輯區L處的邏輯裝置之目標邏輯高度之間的差。如下文所論述，這可例如增強圖34處之CMP負載(CMP loading)。距離D可為例如約10埃至1000埃、約10埃至500埃、約500埃至1000埃、約250埃至350埃或一些其他適合的凹進範圍。此外，氧化製程形成IC記憶體區M及未由保護層406及第一上部襯墊層404覆蓋的IC邊界區B之一部分上的虛擬氧化層602。氧化製程可為 或包括例如濕式氧化法、一些其他適合的氧化製程或前述內容之任意組合。
雖然圖6說明使IC記憶體區M處之半導體基板108凹進的氧化製程，但其他製程可執行所述凹進。舉例而言，可執行蝕刻製程以使IC記憶體區M處之半導體基板108凹進。在蝕刻製程執行凹進的一些實施例中，對第一上部襯墊層404使用遮罩，且/或蝕刻製程使用乾式蝕刻劑、濕式蝕刻劑、一些其他適合的蝕刻劑或前述內容之任意組合。在蝕刻製程執行凹進的一些實施例中，省略保護層406，以使得保護層406並不形成於圖4處。在蝕刻製程執行凹進的一些實施例中，關於圖5描述的蝕刻製程及執行凹進的蝕刻製程為同一個，以使得第一上部襯墊層404、第一下部襯墊層402以及半導體基板108藉由相同蝕刻製程蝕刻及/或使用相同遮罩(例如，圖5之遮罩502)來蝕刻。
如由圖7之橫截面圖700所說明，移除保護層406(參看圖6)、第一上部襯墊層404(參看圖6)、第一下部襯墊層402(參看圖6)以及虛擬氧化層602(參看圖6)。在一些實施例中，保護層406及虛擬氧化層602藉由一或多個蝕刻製程及/或一些其他適合的移除製程來移除。此外，在一些實施例中，保護層406及虛擬氧化層602為相同材料，且/或藉由第一蝕刻製程或一些其他適合的移除製程同時移除。半導體基板108及第一上部襯墊層404可例如在第一蝕刻製程期間充當蝕刻停止層。在移除保護層406之後移除第一上部襯墊層404。在一些實施例中，第一上部襯墊層 404藉由第二蝕刻製程或一些其他適合的移除製程來移除。第二蝕刻製程可例如為或包括濕式蝕刻製程、乾式蝕刻製程或一些其他適合的蝕刻製程，且/或可例如使用包括磷酸(例如H3PO4)之濕式蝕刻劑或一些其他適合的蝕刻劑。半導體基板108及第一下部襯墊層402可例如在第二蝕刻製程期間充當蝕刻停止層。在移除第一上部襯墊層404之後移除第一下部襯墊層402。在一些實施例中，第一下部襯墊層402藉由第三蝕刻製程或一些其他適合的移除製程來移除。半導體基板108可例如在第三蝕刻製程期間充當蝕刻終止層。
如由圖8之橫截面圖800所說明，形成在IC記憶體區M、IC邊界區B以及IC邏輯區L處堆疊於半導體基板108上的第二下部襯墊層802及第二上部襯墊層804。第二下部襯墊層802為與第二上部襯墊層804不同的材料，且為介電質。第二下部襯墊層802可為或包括例如氧化矽、一些其他適合的介電質或前述內容之任意組合。第二上部襯墊層804為介電質，且可為或包括例如氮化矽、一些其他適合的介電質或前述內容任意組合。在一些實施例中，第二下部襯墊層802為或包括氧化矽或一些其他適合的介電質，而第二上部襯墊層804為或包括氮化矽或一些其他適合的介電質。第二下部襯墊層802及第二上部襯墊層804可由例如CVD、PVD、熱氧化、ALD、一些其他適合的氧化或沈積製程或前述內容之任意組合形成。
如由圖9之橫截面圖900所說明，第二下部襯墊層802、 第二上部襯墊層804以及半導體基板108經圖案化。圖案化分別在IC記憶體區M、IC邊界區B以及IC邏輯區L處形成記憶體隔離溝渠902、邊界隔離溝渠904以及邏輯隔離溝渠906。記憶體隔離溝渠902劃分半導體基板108之區域以用於製造中的單獨記憶體單元，且邏輯隔離溝渠906劃分半導體基板108之區域以用於製造中的單獨邏輯裝置。邊界隔離溝渠904分隔IC記憶體區M及IC邏輯區L。圖案化可例如藉由蝕刻製程或某一其他適合的圖案化製程來執行。在一些實施例中，蝕刻製程包括形成具有記憶體隔離溝渠902、邊界隔離溝渠904以及邏輯隔離溝渠906之佈局的遮罩908。在遮罩908就地之情況下蝕刻執行於半導體基板108中，且隨後移除遮罩908。遮罩908可為或包括例如光阻劑或某一其他適合的遮罩材料。
如由圖10之橫截面圖1000所說明，記憶體隔離結構124、邊界隔離結構110以及邏輯隔離結構134分別形成於記憶體隔離溝渠902、邊界隔離溝渠904以及邏輯隔離溝渠906(參看圖9)中。記憶體隔離結構124、邊界隔離結構110以及邏輯隔離結構134包括介電材料，且可為或包括例如STI結構、DTI結構或某一其他適合的隔離結構。介電材料可為或包括例如氧化矽、一些其他適合的介電材料或前述內容之任意組合。
在一些實施例中，記憶體隔離結構124、邊界隔離結構110以及邏輯隔離結構134藉由沈積覆蓋圖9之結構的介電層且進一步填充記憶體隔離溝渠902、邊界隔離溝渠904以及邏輯隔離溝 渠906來形成。隨後，平坦化執行於介電層及第二上部襯墊層804中直至介電層之頂部表面與第二上部襯墊層804之頂部表面大致平坦為止，進而自介電層形成記憶體隔離結構124、邊界隔離結構110以及邏輯隔離結構134。由於圖6處之凹進，第二上部襯墊層804在IC記憶體區M處凹進，且平坦化移除IC邏輯區L處之第二上部襯墊層804比IC記憶體區M處更多。其結果是，在完成平坦化之後，第二上部襯墊層804具有IC記憶體區M處之第一厚度T1及IC邏輯區L處的小於第一厚度T1之第二厚度T2。平坦化可例如藉由CMP或某一其他適合的平坦化製程執行。
亦由圖10之橫截面圖1000所說明，形成覆蓋記憶體隔離溝渠902、邊界隔離溝渠904以及邏輯隔離溝渠906且進一步覆蓋第二上部襯墊層804的邏輯覆蓋層1002。邏輯覆蓋層1002為介電質且可為例如氧化矽、一些其他適合的介電質或前述內容之任意組合。此外，邏輯覆蓋層1002可藉由例如CVD、PVD、ALD、一些其他適合的沈積製程或前述內容之任意組合來形成。
如由圖11之橫截面圖1100所說明，邏輯覆蓋層1002經圖案化以自以下區域移除邏輯覆蓋層1002：1)IC記憶體區M；以及2)鄰近IC記憶體區M的邊界隔離結構110之一部分。此外，在移除之後，邊界隔離結構110及記憶體隔離結構124凹進未由邏輯覆蓋層1002覆蓋處。邊界隔離結構110之凹進定義面對且朝向IC記憶體區M向下傾斜的面對記憶體之邊界側壁102m。在一些實施例中，面對記憶體之邊界側壁102m自上而下是平滑的，且 在一些實施例中連續地自上而下是弧形的。
圖案化及凹進可例如藉由蝕刻製程或某一其他適合的圖案化/凹進製程執行。在一些實施例中，蝕刻製程包括形成覆蓋以下區域的遮罩1102：1)IC邏輯區L；以及2)鄰近IC邏輯區L的邊界隔離結構110之一部分。在遮罩1102就地之情況下蝕刻執行於邏輯覆蓋層1002、邊界隔離結構110以及記憶體隔離結構124中，且隨後移除遮罩1102。遮罩1102可為或包括例如光阻劑或某一其他適合的遮罩材料。在一些實施例中，邏輯覆蓋層1002、邊界隔離結構110以及記憶體隔離結構124為或包括相同材料，且第二上部襯墊層804為不同材料。此外，在一些實施例中，由於材料的差異，故蝕刻相對於邏輯覆蓋層1002、邊界隔離結構110以及記憶體隔離結構124最低限度地蝕刻第二上部襯墊層804。
如由圖12之橫截面圖1200所說明，第二上部襯墊層804自IC記憶體區M移除。在一些實施例中，第二上部襯墊層804可例如藉由蝕刻製程或某一其他適合的移除製程來移除。蝕刻製程可例如為或包括濕式蝕刻製程、乾式蝕刻製程或某一其他適合的蝕刻製程，且/或可例如使用包括磷酸(例如H3PO4)之濕式蝕刻劑或某一其他適合的蝕刻劑。邏輯覆蓋層1002、邊界隔離結構110、記憶體隔離結構124以及第二下部襯墊層802可例如充當用於蝕刻製程之蝕刻停止層，且邏輯覆蓋層1002亦可例如保護第二上部襯墊層804不自IC邏輯區L處移除。
如由圖13之橫截面圖1300所說明，記憶體井206形成 於IC記憶體區M處，上覆於半導體基板108之體半導體區108b。在一些實施例中，記憶體井206具有與體半導體區108b不同的摻雜類型或濃度。舉例而言，記憶體井206可為p型，而體半導體區108b可為n型，或反之亦然。記憶體井206可例如藉由離子植入製程或某一其他適合的摻雜製程來形成。離子植入製程可例如包括形成覆蓋IC邊界區B及IC邏輯區L之遮罩1302。離子植入可在遮罩1302就地之情況下執行，且隨後可移除遮罩1302。遮罩1302可為或包括例如光阻劑或某一其他適合的遮罩材料。應注意，離子植入可例如在第二下部襯墊層802就地之情況下藉由選擇對離子植入之離子而言足夠高以穿過第二下部襯墊層802的植入能量來執行。
如由圖14之橫截面圖1400所說明，第二下部襯墊層802(參看圖13)自IC記憶體區M移除，且邏輯覆蓋層1002(參看圖13)自IC邊界區B及IC邏輯區L移除。移除可例如藉由蝕刻製程或某一其他適合的移除製程執行。在一些實施例中，第二上部襯墊層804及半導體基板108充當用於蝕刻之蝕刻停止層。
如由圖15之橫截面圖1500所說明，界面層204形成於IC記憶體區M處。界面層204為介電質，且可為或包括例如氧化矽、非鐵電高κ介電質、一些其他適合的介電質或前述內容之任意組合。此外，界面層204可例如藉由CVD、PVD、ALD、熱氧化、一些其他適合的氧化及/或沈積製程或前述內容之任意組合形成。在界面層204藉由熱氧化形成的實施例中，界面層204可定 域於IC記憶體區M。亦即，熱氧化之氧化物可容易地形成於IC記憶體區M處的暴露之半導體材料(參看圖14)上，但不可形成(或最低限度地形成)於邊界隔離結構110之材料及第二上部襯墊層804之材料上。
亦由圖15之橫截面圖1500所說明，形成在IC記憶體區M、IC邊界區B以及IC邏輯區L處堆疊於界面層204上方的資料儲存層1502、資料覆蓋層1504、虛擬記憶體閘極層1506以及記憶體硬遮罩層(memory hard mask layer)1508。資料儲存層1502、資料覆蓋層1504、虛擬記憶體閘極層1506以及記憶體硬遮罩層1508可例如藉由CVD、PVD、ALD、無電式電鍍(electroless plating)、電鍍、一些其他適合的電鍍及/或沈積製程或前述內容之任意組合形成。
資料儲存層1502為可在第一資料狀態與第二資料狀態之間可逆地改變從而儲存一些資料的材料。在FeRAM於IC記憶體區M處製造的實施例中，資料儲存層1502可為或包括例如矽摻雜氧化鉿(例如，Si：HfO2)、PZT或某一其他適合的鐵電材料。資料覆蓋層1504為導電的，且在一些實施例中為用於下文所形成的金屬閘極之擴散障壁。在這些實施例中之一些中，資料覆蓋層1504可為或包括例如氮化鈦、氮化鉭、某一其他適合的擴散障壁材料或前述內容之任意組合。在資料儲存層1502包括氧的一些實施例中，資料覆蓋層1504具有與氧的低反應性。這類低反應性可為例如取決於與氧反應的約5電子伏特至10電子伏特之能量、約5電 子伏特至7電子伏特之能量、約7電子伏特至10電子伏特之能量、大於約5電子伏特之能量或指示低反應性的某一其他量之能量的反應性。在這些實施例中之一些中，資料覆蓋層1504可為或包括例如氮化鈦、氮化鉭、鉑、銥、鎢、具有低氧反應性之一些其他適合的材料或前述內容之任意組合。虛擬記憶體閘極層1506可為或包括例如多晶矽或某一其他適合的虛擬材料。記憶體硬遮罩層1508可為或包括例如氧化矽、氮化矽、氮氧化矽、一些其他適合的介電質或前述內容之任意組合。在一些實施例中，記憶體硬遮罩層1508包括下部氮化物層(未展示)及上覆於下部氮化物層之上部氧化層(未展示)。
如由圖16之橫截面圖1600所說明，資料儲存層1502、資料覆蓋層1504、虛擬記憶體閘極層1506以及記憶體硬遮罩層1508經圖案化以定義堆疊於IC記憶體區M處的記憶體硬遮罩(memory hard mask)1602、虛擬記憶體閘極1604、資料覆蓋元件202以及資料儲存元件120。圖案化可例如藉由蝕刻製程或一些其他適合的圖案化製程執行。蝕刻製程可例如包括形成具有記憶體硬遮罩1602之佈局的遮罩1606。在遮罩1606就地之情況下蝕刻可執行於資料儲存層1502、資料覆蓋層1504、虛擬記憶體閘極層1506以及記憶體硬遮罩層1508中，且隨後可移除遮罩1606。遮罩1606可為或包括例如光阻劑或某一其他適合的遮罩材料。在一些實施例中，界面層204及邊界隔離結構110充當用於蝕刻之蝕刻停止層。
如由圖17之橫截面圖1700所說明，記憶體側壁間隔件208形成於以下上：1)虛擬記憶體閘極1604之側壁；以及2)上覆於邊界隔離結構110的虛擬記憶體閘極層1506之側壁。記憶體側壁間隔件208可例如為或包括氮化矽、氮氧化矽、氧化矽、一些其他適合的介電質或前述內容之任意組合。在一些實施例中，用於形成記憶體側壁間隔件208之製程包括形成覆蓋且鑲襯(lining)圖16之結構的記憶體側壁間隔件層，及隨後在記憶體側壁間隔件層中執行深蝕刻(etch back)。深蝕刻移除記憶體側壁間隔件層之水平區段，而不移除記憶體側壁間隔件層之垂直區段，由此垂直區段對應於記憶體側壁間隔件208。記憶體側壁間隔件層可例如保形地(conformally)形成，且/或可例如藉由CVD、PVD、ALD、一些其他適合的沈積製程或前述內容之任意組合來形成。
如由圖18之橫截面圖1800所說明，形成覆蓋且鑲襯圖17之結構的記憶體蝕刻停止層1802。記憶體蝕刻停止層1802可為或包括例如氧化矽、氮化矽、一些其他適合的介電質或前述內容之任意組合。記憶體蝕刻停止層1802可例如保形地形成，且/或可例如藉由CVD、PVD、ALD、一些其他適合的沈積製程或前述內容之任意組合來形成。
亦由圖18之橫截面圖1800所說明，形成覆蓋記憶體蝕刻停止層1802的記憶體覆蓋層1804。由於圖6處之凹進，故記憶體覆蓋層1804在IC記憶體區M處凹進。記憶體覆蓋層1804可例如為或包括氮化矽、氮氧化矽、一些其他適合的介電質、多晶矽、 鋁銅、鉭、一些其他適合的金屬或金屬合金、氮化鉭、氮化鈦、一些其他適合的金屬氮化物或一些其他適合的材料。在一些實施例中，記憶體蝕刻停止層1802為或包括氧化矽或某一其他適合的介電質，且記憶體覆蓋層1804為或包括多晶矽或某一其他適合的材料。此外，記憶體覆蓋層1804可例如藉由CVD、PVD、ALD、一些其他適合的沈積製程或前述內容之任意組合來形成。
如由圖19之橫截面圖1900所說明，平坦化執行於記憶體覆蓋層1804中以平化記憶體覆蓋層1804之頂部表面1804t。平坦化可例如藉由CMP或某一其他適合的平坦化製程執行。由於記憶體覆蓋層1804在IC記憶體區M處凹進(參看圖18)，故記憶體覆蓋層1804之頂部表面1804t自IC邏輯區L向下傾斜至IC記憶體區M。
如由圖20之橫截面圖2000所說明，記憶體覆蓋層1804及記憶體蝕刻停止層1802經圖案化以自以下區域移除記憶體覆蓋層1804及記憶體蝕刻停止層1802：1)IC邏輯區L；以及2)鄰近IC邏輯區L的邊界隔離結構110之一部分。此外，資料儲存層1502(參看圖19)、資料覆蓋層1504(參看圖19)、虛擬記憶體閘極層1506(參看圖19)以及記憶體硬遮罩層1508(參看圖19)連同在IC邊界區B處記憶體側壁間隔件208(參看圖19)中之一者自IC邏輯區L及IC邊界區B移除。圖案化及移除定義面對邏輯之邊界側壁102l。面對邏輯之邊界側壁102l面對IC邏輯區L，且朝向IC邏輯區L向下傾斜。在一些實施例中，面對邏輯之邊界 側壁102l自上而下為平滑的及/或連續地自上而下為弧形的。此外，在一些實施例中，面對邏輯之邊界側壁102l具有線形橫截面輪廓。
在一些實施例中，面對邏輯之邊界側壁102l的角度θ在約15度至75度、約15度至40度、約40度至75度或某一其他適合的範圍之間。然而，用於角度θ的其他值是適用的。若角度θ過於小(例如，小於約15度或某一其他值)，則在下文圖28處形成的上部虛擬記憶體層112u可過於大，由此可能浪費晶片區域。若角度θ過於大(例如，大於約75度或某一其他值)，則在圖26處上部邏輯介電層2402之高κ介電材料可不自面對邏輯之邊界側壁102l有效地移除。在一些實施例中，角度θ藉由試誤法確定。舉例而言，圖26之圖案化可利用面對邏輯之邊界側壁102l的不同角度θ來執行，且成像可用於確定哪些角度θ引起高κ介電材料之有效移除。成像可例如使用SEM、TEM或某一其他適合的顯微鏡或成像裝置來執行。
形成朝向IC邏輯區L延伸且距邊界隔離結構110之鄰近邊緣距離Y結束的面對邏輯之邊界側壁102l。距離Y可例如為約0.5微米至4.0微米、約0.5微米至2.25微米、約2.25微米至4.0微米或一些其他值或值範圍。此外，在圖20處的圖案化完成之後，面對邏輯之邊界側壁102l的開端與面對邏輯之邊界側壁102l之末端側向地分隔距離Z。距離Z可例如由角度θ及記憶體覆蓋層1804之高度H定義。舉例而言，藉由三角學，距離Z可為高度H除以 角度θ之正切的商(例如，Z=H/tan(θ))。
圖案化及移除可例如藉由蝕刻製程或某一其他圖案/移除製程執行。蝕刻製程可例如藉由形成覆蓋以下區域的遮罩2002來執行：1)IC記憶體區M；以及2)鄰近IC記憶體區M的邊界隔離結構110之一部分。蝕刻可在遮罩2002就地之情況下執行，且可隨後移除遮罩2002。遮罩2002可為或包括例如光阻劑或某一其他適合的遮罩材料。在一些實施例中，蝕刻引起遮罩2002下之基蝕(undercutting)。在一些實施例中，蝕刻藉由乾式蝕刻或某一其他適合的蝕刻執行。在一些實施例中，乾式蝕刻包括：1)將自偏壓之蝕刻氣體產生的電漿應用於記憶體覆蓋層1804以使記憶體覆蓋層1804減薄；2)將自聚合物類或富聚合物(polymer-rich)氣體產生的電漿應用於記憶體覆蓋層1804以形成面對邏輯之邊界側壁102l；3)將自不含聚合物之氣體產生的電漿應用於記憶體覆蓋層1804以移除IC邏輯區L上的記憶體覆蓋層1804之剩餘材料；以及4)應用自離子氣體(例如，氬氣或一些其他惰性氣體)產生的電漿以使面對邏輯之邊界側壁102l平滑。
如由圖21之橫截面圖2100所說明，使邊界隔離結構110及邏輯隔離結構134未由記憶體覆蓋層1804覆蓋的各自部分凹進。在一些實施例中，凹進可例如使面對邏輯之邊界側壁102l的底部圓化或曲線化。凹進可例如藉由蝕刻製程或某一其他適合的移除/凹進製程執行。蝕刻製程可例如為或包括濕式蝕刻製程、乾式蝕刻製程或某一其他適合的蝕刻製程，且/或可例如使用包括氫氟酸 (HF)之濕式蝕刻劑或某一其他適合的化學製品。
如由圖22之橫截面圖2200所說明，第二上部襯墊層804(參看圖21)自IC邏輯區L移除。在一些實施例中，第二上部襯墊層804可例如藉由蝕刻製程或某一其他適合的移除製程移除。蝕刻製程可例如為或包括濕式蝕刻製程、乾式蝕刻製程或某一其他適合的蝕刻製程，且/或可例如使用包括磷酸(例如H3PO4)之濕式蝕刻劑或某一其他適合的蝕刻劑。記憶體覆蓋層1804、邊界隔離結構110以及第二下部襯墊層802可例如充當用於蝕刻之蝕刻停止層，且記憶體覆蓋層1804亦可例如在蝕刻期間保護IC記憶體區M處之結構。
應理解，第二下部襯墊層802及第二上部襯墊層804(參看圖20)在形成IC記憶體區M處之記憶體單元結構時充當覆蓋膜以保護IC邏輯區L。若不存在第二下部襯墊層802及第二上部襯墊層804，則下文形成於IC邏輯區L處的邏輯裝置將經受效能變化，這可不利地影響塊體製造良率。舉例而言，圖13至圖17處的製程可將摻雜劑無意地引入至IC邏輯區L處的半導體基板108中。這些摻雜劑可不利地影響邏輯裝置之摻雜分佈，進而使邏輯裝置之效能參數變化及/或致使邏輯裝置不可操作。相應地，第二下部襯墊層802及第二上部襯墊層804防止下文形成於IC邏輯區L處的邏輯裝置發生效能變化且可增加塊體製造良率。
如由圖2300之橫截面圖2300所說明，邏輯井212形成於IC邏輯區L處，上覆於體半導體區108b。在一些實施例中， 邏輯井212具有與體半導體區108b不同的摻雜類型或濃度。舉例而言，邏輯井212可為p型，而體半導體區108b可為n型，或反之亦然。邏輯井212可例如藉由離子植入製程或某一其他適合的摻雜製程來形成。離子植入製程可例如包括形成覆蓋IC邊界區B及IC記憶體區M之遮罩2302。離子植入可在遮罩2302就地之情況下執行，且隨後可移除遮罩2302。遮罩2302可為或包括例如光阻劑或某一其他適合的遮罩材料。應注意，離子植入可例如在第二下部襯墊層802就地之情況下藉由選擇對離子植入之離子而言足夠高以穿過第二下部襯墊層802的植入能量來執行。
如由圖24之橫截面圖2400所說明，第二下部襯墊層802(參看圖23)自IC邏輯區L移除。移除可例如藉由蝕刻製程或某一其他適合的移除製程執行。蝕刻製程可例如為或包括濕式蝕刻製程、乾式蝕刻製程或某一其他適合的蝕刻製程，且/或可例如使用包括氫氟酸(HF)之濕式蝕刻劑或某一其他適合的化學製品。此外，蝕刻製程可例如執行作為清潔製程或某一其他製程之部分。
亦由圖24之橫截面圖2400所說明，形成堆疊於IC記憶體區M、IC邊界區B以及IC邏輯區L處的下部邏輯介電層210、上部邏輯介電層2402、虛擬邏輯閘極層2404以及邏輯硬遮罩層(logic hard mask layer)2406。下部邏輯介電層210可為或包括例如氧化矽、一些其他適合的介電質或前述內容之任意組合。上部邏輯介電層2402可為或包括例如氧化矽、高κ介電質、一些其 他適合的介電質或前述內容之任意組合。在一些實施例中，上部邏輯閘極介電層2402包括氧化矽層(未展示)及上覆於氧化矽層之高κ介電層(未展示)。虛擬邏輯閘極層2404可為或包括例如多晶矽或某一其他適合的虛擬材料。邏輯硬遮罩層2406可為或包括例如氧化矽、氮化矽、氮氧化矽、一些其他適合的介電質或前述內容之任意組合。在一些實施例中，邏輯硬遮罩層2406包括下部氮化物層(未展示)及上覆於下部氮化物層之上部氧化層(未展示)。
下部邏輯介電層210、上部邏輯介電層2402、虛擬邏輯閘極層2404以及邏輯硬遮罩層2406可例如藉由CVD、PVD、ALD、熱氧化、一些其他適合的沈積或氧化製程或前述內容之任意組合來形成。在一些實施例中，下部邏輯介電層210由氧化形成，而上部邏輯介電層2402、虛擬邏輯閘極層2404以及邏輯硬遮罩層2406藉由CVD、PVD、ALD或一些其他適合的沈積製程來形成。在下部邏輯介電層210由氧化形成的實施例中，熱量(thermal)可定域於IC邏輯區L。亦即，氧化製程之氧化物可容易地形成於IC邏輯區L處的暴露之半導體材料上，但可不形成(或最低限度地形成)於邊界隔離結構110之材料上。
如由圖25之橫截面圖2500所說明，邏輯硬遮罩層2406經圖案化以移除以下區域處的邏輯硬遮罩層2406之一部分：1)IC記憶體區M；以及2)鄰近IC記憶體區M的IC邊界區B之一部分。此外，虛擬邏輯閘極層2404在以下區域處凹進：1)IC記 憶體區M；以及2)鄰近IC記憶體區M的IC邊界區B之部分。如此，虛擬邏輯閘極層2404具有IC記憶體區M處之第一厚度T1及IC邏輯區L處的大於第一厚度T1之第二厚度T2。圖案化及凹進可例如藉由蝕刻製程或一些其他適合的圖案化/凹進製程執行。在一些實施例中，蝕刻製程包括形成以下區域上之遮罩2502：1)IC邏輯區L；以及2)鄰近IC邏輯區L的IC邊界區B之一部分。在遮罩2502就地之情況下蝕刻執行於邏輯硬遮罩層2406及虛擬邏輯閘極層2404中，且隨後移除遮罩2502。遮罩2502可為或包括例如光阻劑或某一其他適合的遮罩材料。
如由圖26之橫截面圖2600所說明，上部邏輯介電層2402(參看圖25)、虛擬邏輯閘極層2404(參看圖25)以及邏輯硬遮罩層2406(參看圖25)經圖案化。圖案化定義堆疊於IC邏輯區M處的邏輯硬遮罩(logic hard mask)2602、虛擬邏輯閘極2604以及邏輯閘極介電層130。圖案化亦定義堆疊於邊界隔離結構110上的下部虛擬邏輯層114l、上部虛擬邏輯層114u以及虛擬硬遮罩(dummy hard mask)2606。圖案化可例如藉由蝕刻製程或某一其他適合的圖案化製程執行。蝕刻製程可例如包括形成具有邏輯硬遮罩2602及虛擬硬遮罩2606之佈局的遮罩2608。在遮罩2608就地之情況下蝕刻可執行於上部邏輯介電層2402、虛擬邏輯閘極層2404以及邏輯硬遮罩層2406中，且可隨後移除遮罩2608。遮罩2608可為或包括例如光阻劑或某一其他適合的遮罩材料。在一些實施例中，記憶體覆蓋層1804、邊界隔離結構110、邏輯隔離 結構134以及下部邏輯介電層210充當用於蝕刻製程之蝕刻停止層。
藉由形成具有傾斜及平滑特徵的面對邏輯之邊界側壁102l，上部邏輯介電層2402之材料可在將上部邏輯介電層2402圖案化為邏輯閘極介電層130時自面對邏輯之邊界側壁102l完全地移除。其中上部邏輯介電層2402包括高κ介電材料，面對邏輯之邊界側壁102l上的剩餘高κ介電材料可擴散或以其他方式移動至半導體基板108中，進而改變半導體基板108上的半導體裝置之摻雜分佈。摻雜分佈的改變可轉而導致半導體裝置之操作參數的變化及/或致使半導體裝置不可操作。此外，剩餘高κ介電材料可污染下文所使用之製程工具，且可以上文所描述之相同方式不利地影響使用受污染之製程工具形成的其他IC。因此，自面對邏輯之邊界側壁102l完全移除高κ介電材料可防止改變半導體裝置之摻雜分佈及/或污染製程工具。這可轉而提高塊體製造良率。
如由圖27之橫截面圖2700所說明，邏輯側壁間隔件214形成於以下上：1)上部虛擬邏輯層114u之側壁；以及2)虛擬邏輯閘極2604之側壁。邏輯側壁間隔件214可例如為或包括氮化矽、氮氧化矽、氧化矽、一些其他適合的介電質或前述內容之任意組合。在一些實施例中，用於形成邏輯側壁間隔件214之製程包括形成覆蓋且鑲襯圖26之結構的邏輯側壁間隔件層，及隨後在邏輯側壁間隔件層中執行深蝕刻。深蝕刻移除邏輯側壁間隔件層之水平區段，而不移除邏輯側壁間隔件層之垂直區段，由此垂直區段 對應於邏輯側壁間隔件214。邏輯側壁間隔件層可例如保形地形成，且/或可例如藉由CVD、PVD、ALD、一些其他適合的沈積製程或前述內容之任意組合來形成。
如由圖28之橫截面圖2800所說明，記憶體覆蓋層1804(參看圖27)經圖案化以自IC記憶體區M移除記憶體覆蓋層1804，而留下邊界隔離結構110上的記憶體覆蓋層1804之虛擬區段。記憶體覆蓋層1804之剩餘部分定義上部虛擬記憶體層112u。圖案化可例如藉由蝕刻製程或某一其他適合的圖案化製程執行。在一些實施例中，蝕刻製程包括形成以下區域上的遮罩2802：1)IC邏輯區L；以及1)鄰近IC邏輯區L的IC邊界區B之一部分。在遮罩2802就地之情況下蝕刻執行於記憶體覆蓋層1804中，且隨後移除遮罩2802。遮罩2802可為或包括例如光阻劑或某一其他適合的遮罩材料。
在一些實施例中，面對邏輯之邊界側壁102l的開端自邊界隔離結構110之第一邊緣側向地偏移距離X。距離X可例如為約0.5微米至3.0微米、約0.5微米至1.75微米、約1.75微米至3.0微米或一些其他值或值範圍。在一些實施例中，面對邏輯之邊界側壁102l朝向虛擬邏輯結構114向下傾斜且結束於距邊界隔離結構110之第二邊緣距離Y，其中第二邊緣在邊界隔離結構110與邊界隔離結構110之第一邊緣的相對側上。距離Y可為例如約0.5微米至4.0微米、約0.5微米至2.25微米、約2.25微米至4.0微米或一些其他值或值範圍。在一些實施例中，面對邏輯之邊界 側壁102l的開端及面對邏輯之邊界側壁102l的末端由距離Z側向地分隔開。距離Z可例如為約0.1微米至3.0微米、約0.1微米至1.5微米、約1.5微米至3.0微米或一些其他值或值範圍。在一些實施例中，邊界隔離結構110具有等於距離X、距離Y、距離Z之總和(例如，X+Y+Z)的寬度，且/或距離X、距離Y、距離Z之總和在約1微米至10微米、約1微米至5.5微米、約5.5微米至10微米或一些其他值或值範圍之間。
若距離X、距離Y、距離Z之總和過於大，則可能浪費晶片區域。若距離X、距離Y、距離Z之總和過於小，則上部虛擬記憶體層112u及/或上部虛擬邏輯層114u可過於小以在下文於圖34處所論述之平坦化期間有效地減少凹陷及/或腐蝕。如下文所詳述，這可導致不均勻記憶單元及/或不均勻邏輯裝置。在一些實施例中，距離X、距離Y、距離Z藉由試誤法確定。舉例而言，圖34之IC使用距離X、距離Y、距離Z的不同值來形成，且成像用於分析虛擬記憶體結構112及/或虛擬邏輯結構114是否在圖34處之平坦化期間有效地減少凹陷及/或腐蝕。成像可例如使用SEM、TEM或某一其他適合的顯微鏡或成像裝置來執行。
如由圖29之橫截面圖2900所說明，記憶體蝕刻停止層1802(參看圖27)經圖案化。圖案化移除記憶體蝕刻停止層1802未由上部虛擬記憶體層112u覆蓋之一部分，且定義下伏於上部虛擬記憶體層112u之下部虛擬記憶體層112l。圖案化可例如藉由蝕刻製程或某一其他適合的移除製程執行。蝕刻製程可例如為或包 括濕式蝕刻製程、乾式蝕刻製程或某一其他適合的蝕刻製程，且/或可例如使用包括氫氟酸(HF)之濕式蝕刻劑或某一其他適合的化學製品。此外，蝕刻製程可例如執行作為清潔製程或某一其他製程之部分。
亦由圖29之橫截面圖2900所說明，一對記憶體源極/汲極延伸116e及一對邏輯源極/汲極延伸126e分別形成於記憶體井206及邏輯井212上。記憶體源極/汲極延伸116e分別形成於虛擬記憶體閘極1604之相對側上，且具有與記憶體井206相對之摻雜類型。邏輯源極/汲極延伸126e分別在虛擬邏輯閘極2604之相對側上，且具有與邏輯井212相對之摻雜類型。記憶體源極/汲極延伸116e及邏輯源極/汲極延伸126e可例如藉由一或多個離子植入製程或一些其他適合的摻雜製程形成。舉例而言，可針對p型源極/汲極延伸執行第一離子植入製程，而可針對n型源極/汲極延伸執行第二離子植入製程。離子植入製程可例如包括形成具有所形成之源極/汲極延伸之佈局的遮罩2902。離子植入可在遮罩2902就地之情況下執行，且可隨後移除遮罩2902。遮罩2902可為或包括例如光阻劑或某一其他適合的遮罩材料。應注意，可例如藉由選擇對離子植入之離子而言足夠高以穿過介電層的植入能量來執行穿過介電層(例如，界面層204)的離子植入。
如由圖30之橫截面圖3000所說明，額外側壁間隔件216形成於記憶體側壁間隔件208、邏輯側壁間隔件214之側壁上。額外側壁間隔件216可例如為或包括氮化矽、氮氧化矽、氧化矽、 一些其他適合的介電質或前述內容之任意組合。在一些實施例中，用於形成額外側壁間隔件216之製程包括形成覆蓋且鑲襯圖29之結構的側壁間隔件層，及隨後在側壁間隔件層中執行深蝕刻。深蝕刻移除側壁間隔件層之水平區段，而不移除側壁間隔件層之垂直區段，由此垂直區段對應於額外側壁間隔件216。側壁間隔件層可例如保形地形成，且/或可例如藉由CVD、PVD、ALD、一些其他適合的沈積製程或前述內容之任意組合來形成。
如由圖3100之橫截面圖3100所說明，一對記憶體源極/汲極區116及一對邏輯源極/汲極區126分別形成於記憶體井206及邏輯井212上。記憶體源極/汲極區116分別鄰接記憶體源極/汲極延伸116e，且邏輯源極/汲極區126分別鄰接邏輯源極/汲極延伸126e。記憶體源極/汲極區116及邏輯源極/汲極區126可例如藉由一或多個離子植入製程或一些其他適合的摻雜製程形成。舉例而言，可針對p型源極/汲極區執行第一離子植入製程，而可針對n型源極/汲極區執行第二離子植入製程。離子植入製程可例如包括形成具有所形成之源極/汲極區之佈局的遮罩3102。離子植入可在遮罩3102就地之情況下執行，且可隨後移除遮罩3102。遮罩3102可為或包括例如光阻劑或某一其他適合的遮罩材料。應注意，可例如藉由選擇對離子植入之離子而言足夠高以穿過介電層的植入能量來執行穿過介電層的離子植入。
如由圖32之橫截面圖3200所說明，矽化物襯墊218形成於記憶體源極/汲極區116及邏輯源極/汲極區126上。矽化物襯 墊218可為或包括例如矽化鎳、一些其他適合的矽化物或前述內容之任意組合。在一些實施例中，用於形成矽化物襯墊218的製程包括：1)形成覆蓋且鑲襯圖31之結構的保護介電層；2)圖案化保護介電層以暴露源極/汲極；3)在保護介電層就地之情況下執行自我對準金屬矽化物(salicide)製程；以及4)移除保護介電層。在一些實施例中，移除藉由蝕刻或一些其他適合的移除製程執行。相對於下伏及/或鄰近於保護介電層之其他材料，蝕刻優先移除保護介電層之材料。
如由圖33之橫截面圖3300所說明，形成覆蓋且鑲襯圖32之結構的接觸蝕刻停止層220。接觸蝕刻停止層220可為或包括例如氧化矽、氮化矽、一些其他適合的介電質或前述內容之任意組合。接觸蝕刻停止層220可例如保形地形成，且/或可例如藉由CVD、PVD、ALD、一些其他適合的沈積製程或前述內容之任意組合來形成。
亦由圖33之橫截面圖3300所說明，第一ILD層138a形成於接觸蝕刻停止層220上方。第一ILD層138a可例如為氧化矽、低κ介電質、一些其他適合的介電質或前述內容之任意組合。第一ILD層138a可例如藉由CVD、PVD、ALD、濺鍍(sputtering)、一些其他適合的沈積製程或前述內容之任意組合來形成。
如由圖34之橫截面圖3400所說明，平坦化執行於第一ILD層138a中以共平坦化(coplanarize)第一ILD層138a之頂部表面與虛擬記憶體閘極1604之頂部表面及虛擬邏輯閘極2604之 頂部表面，進而暴露虛擬記憶體閘極1604及虛擬邏輯閘極2604。在平坦化期間，移除記憶體硬遮罩1602(參看圖33)及邏輯硬遮罩2602(參看圖33)。平坦化可例如藉由CMP或一些其他適合的平坦化製程執行。
在平坦化藉由CMP執行的實施例中，由於半導體基板108在IC記憶體區M處之凹進(參看圖6)，故CMP均勻且塊體製造良率高。舉例而言，IC邏輯區L處的邏輯裝置結構可具有邏輯高度HL且IC記憶體區M處的記憶體單元結構可具有大於邏輯高度HL之記憶體高度HM。因此，在不凹進(例如，距離D)之情況下，記憶體單元結構之頂部表面可實質上高於邏輯裝置結構之頂部表面。如此，CMP負載在IC記憶體區M處相對於IC邏輯區L可以是較高的，且可導致CMP傾斜。傾斜CMP轉而導致邏輯裝置結構及記憶體單元結構之不均勻移除，這可導致具有不均勻操作參數及低塊體製造良率之半導體裝置。此外，由於記憶體單元結構與邏輯裝置結構之間的高度差，故記憶體單元結構可在暴露虛擬邏輯閘極2604之前實質上藉由CMP消耗。這轉而可毀壞記憶體單元結構且導致低塊體製造良率。
上部虛擬記憶體層112u及下部虛擬記憶體層112l以及上部虛擬邏輯層114u及下部虛擬邏輯層114l定義邊界隔離結構110上之虛擬結構。由於虛擬結構，故在平坦化藉由CMP執行的實施例中平坦化期間的凹陷及/或腐蝕可減少。舉例而言，在無虛擬結構之情況下，CMP可相對於IC記憶體區M及IC邏輯區L更快速 地平坦化IC邊界區B，這是因為IC邊界區B處待移除之材料比IC記憶體區M及IC邏輯區L處待移除之材料更軟。IC邊界區B處之較快移除造成IC邊界區B處之凹陷以及IC記憶體區M及IC邏輯區L處之不均勻移除。這轉而導致分別在IC記憶體區M及IC邏輯區L處的不均勻記憶體單元結構及/或不均勻邏輯裝置結構，這可不利地影響塊體製造良率。相應地，虛擬結構可減少凹陷且改進IC記憶體區M及IC邏輯區L處的半導體裝置之均勻度，進而提高塊體製造良率。
如由圖35之橫截面圖3500所說明，移除第一虛擬閘極。第一虛擬閘極為對應於p通道切換裝置之虛擬閘極，且在一些實施例中為虛擬邏輯閘極2604。如本文中所使用，切換裝置為具有經組態以在導電狀態與非導電狀態之間「切換」之選擇性導電通道的MOS裝置或一些其他半導體裝置。移除使得第一閘極開口3502代替移除之虛擬閘極。移除可例如藉由蝕刻製程或某一其他適合的移除製程執行。在一些實施例中，蝕刻製程包括形成具有第一虛擬閘極之佈局的遮罩3504。隨後，在遮罩3504就地之情況下蝕刻執行於第一虛擬閘極中，且隨後移除遮罩3504。遮罩3504可為或包括例如光阻劑或某一其他適合的遮罩材料。
如由圖36之橫截面圖3600所說明，形成覆蓋圖35之結構且進一步填充第一閘極開口3502(參看圖35)的p型金屬層3602。p型金屬層3602為或包含具有p型功函數之金屬，且可為或包括例如釕、鈀、鉑、鈷、鎳、氮化鈦鋁、氮化鎢碳、一些其他適合 的p型功函數金屬或前述內容之任意組合。p型金屬層3602可藉由例如CVD、PVD、無電式電鍍、電鍍、一些其他適合的生長或沈積製程或前述內容之任意組合來形成。
如由圖37之橫截面圖3700所說明，平坦化執行於p型金屬層3602(參看圖36)中以形成p型金屬閘電極。在一些實施例中，p型金屬閘電極為IC邏輯區L處之邏輯閘電極132。在一些實施例中，平坦化延伸至第一ILD層138a中以確保完全移除p型金屬層3602的未使用之金屬。平坦化可例如藉由CMP或一些其他適合的平坦化製程執行。如同圖34處的平坦化一樣，由上部虛擬記憶體層112u及下部虛擬記憶體層112l以及上部虛擬邏輯層114u及下部虛擬邏輯層114l所定義的虛擬結構可促進IC邊界區B、IC記憶體區M以及IC邏輯區L之較均勻平坦化。
如由圖38之橫截面圖3800所說明，圖35至圖37處之方法重複n通道切換裝置，由此第二虛擬閘極經n型金屬閘電極替換。n型金屬閘電極為或包含具有n型功函數之金屬，且可為或包括例如鉿、鋯、鈦、鉭、鋁、一些其他適合的n型功函數金屬或前述內容之任意組合。在一些實施例中，n型金屬閘電極為IC記憶體區M處的記憶體閘電極122。
如由圖39之橫截面圖3900所說明，形成覆蓋圖38之結構且具有為平面或實質上平面之頂部表面的第二ILD層138b。第二ILD層138b可為或包括例如氧化物、低κ介電質、一些其他適合的介電質或前述內容之任意組合。此外，第二ILD層138b可例 如藉由沈積第二ILD層138b且隨後在第二ILD層138b之頂部表面中執行平坦化來形成。
亦由圖39之橫截面圖3900所說明，形成延伸穿過第一ILD層138a及第二ILD層138b至矽化物襯墊218的接觸通孔142。接觸通孔142可例如為銅、鎢、鋁銅、某一其他適合的導電材料或前述內容之任意組合。接觸通孔142可例如藉由圖案化第一ILD層138a及第二ILD層138b以定義具有接觸通孔142之佈局的多個接觸通孔開口且隨後用導電材料填充接觸通孔開口來形成。
亦由圖39之橫截面圖3900所說明，形成上覆於第二ILD層138b的IMD層138c，且形成凹進至IMD層138c中且分別上覆於接觸通孔142的導線140。IMD層138c可為或包括例如氧化物、低κ介電質、一些其他適合的介電質或前述內容之任意組合。接觸通孔142可例如為銅、鋁銅、某一其他適合的導電材料或前述內容之任意組合。在一些實施例中，用於形成IMD層138c及導線140的製程包括圖案化IMD層138c以定義具有導線140之佈局的多個導線開口，及隨後用導電材料填充導線開口。
雖然圖35至圖38說明虛擬邏輯閘極2604對應於p通道切換裝置且虛擬記憶體閘極1604對應於n通道切換裝置，但應瞭解在其他實施例中，虛擬邏輯閘極2604可對應於n通道切換裝置且虛擬記憶體閘極1604可對應於p通道切換裝置。此外，在其他實施例中，虛擬邏輯閘極2604及虛擬記憶體閘極1604可對應於在其他實施例中具有相同通道類型之切換裝置。舉例而言，虛擬 邏輯閘極2604及虛擬記憶體閘極1604可對應於各自具有n通道的兩個切換裝置。作為另一實例，虛擬邏輯閘極2604及虛擬記憶體閘極1604可對應於各自具有p通道的兩個切換裝置。
參考圖40A及圖40B，提供用於形成包括分隔記憶體單元及邏輯裝置之邊界結構之IC的方法之一些實施例之流程圖4000。方法可例如對應於圖4至圖39之方法。
在4002處，基板在記憶體區處相對於鄰近記憶體區之邏輯區凹進。參見例如圖4至圖7。
在4004處，形成覆蓋記憶體區及邏輯區之襯墊層。參見例如圖8。
在4006處，形成分隔記憶體區及邏輯區之邊界隔離結構，其中邊界隔離結構定義朝向記憶體區向下傾斜的面對記憶體之側壁。參見例如圖9至圖11。
在4008處，自記憶體區移除襯墊層。參見例如圖12。
在4010處，記憶體單元結構及多層膜分別形成於記憶體區及邏輯區上，其中記憶體單元結構上覆於記憶體井。參見例如圖13至圖17。
在4012處，形成覆蓋記憶體單元結構及多層膜之覆蓋層，其中覆蓋層之頂部表面朝向記憶體區向下傾斜。參見例如圖18及圖19。
在4014處，自邏輯區域及部分地自邊界隔離結構移除覆蓋層，其中移除定義上覆於邊界隔離結構且朝向邏輯區域向下傾 斜的面對邏輯之側壁。參見例如圖20。
在4016處，移除多層膜及襯墊層。參見例如圖20及21。
在4018處，使邊界隔離結構在未經覆蓋處凹進。參見例如圖22。
在4020處，邏輯裝置結構及虛擬邏輯結構分別形成於邏輯區及邊界隔離結構上，其中邏輯裝置結構上覆於邏輯井。參見例如圖24至圖27。圖40A的步驟4020由節點K接續至圖40B的步驟4022。
在4022處，自記憶體區及部分地自邊界隔離結構移除覆蓋層，其中移除定義沿面對邏輯之側壁的虛擬記憶體結構。參見例如圖28。
在4024處，形成源極/汲極延伸及源極/汲極區。參見例如圖29至圖31。
在4026處，矽化物形成於源極/汲極區上。參見例如圖32。
在4028處，用金屬閘電極替換記憶體單元結構及邏輯裝置結構之虛擬閘極。參見例如圖33至圖38。
在4030處，形成接觸通孔及導線之堆疊。參見例如圖39。
雖然圖40A及圖40B的流程圖4000在本文中說明且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋這些動作或事件的所說明次序。舉例而言，除本文中所說明及/或所描 述的動作或事件之外，一些動作可與其它動作或事件以不同次序及/或同時出現。此外，並非可需要所有所說明的動作來實施本文中之描述的一或多個態樣或實施例，且本文中所描繪的動作中之一或多者可在一或多個單獨動作及/或階段中進行。
在一些實施例中，本申請案提供一種用於形成IC之方法，方法包含：形成自基板之邏輯區分隔基板之記憶體區的隔離結構；形成覆蓋記憶體區、邏輯區以及隔離結構的多層膜；在多層膜中執行第一蝕刻以在記憶體區上形成記憶體單元結構且以自隔離結構之一部分移除多層膜；形成覆蓋記憶體單元結構、邏輯區上之多層膜之剩餘部分以及隔離結構的覆蓋層；在覆蓋層中執行第二蝕刻以自邏輯區移除覆蓋層，其中第二蝕刻在隔離結構之部分上形成邏輯側壁，且其中邏輯側壁朝向邏輯區向下傾斜；以及在覆蓋層就地之情況下，在邏輯區上形成邏輯裝置結構。在一些實施例中，方法更包括在覆蓋層中執行第三蝕刻以自記憶體區移除覆蓋層，而在隔離結構之部分上留下覆蓋層的虛擬區段，其中虛擬區段定義邏輯側壁。在一些實施例中，邏輯裝置結構的形成包含：形成覆蓋覆蓋層及邏輯區之高κ介電層，且進一步鑲襯邏輯側壁；形成覆蓋且鑲襯高κ介電層之虛擬閘極層；以及在高κ介電層及虛擬閘極層中執行第三蝕刻以形成堆疊於邏輯區上的虛擬閘極及高κ閘極介電層，其中第三蝕刻自邏輯側壁移除高κ介電層。在一些實施例中，方法更包含用金屬閘電極替換虛擬閘極。在一些實施例中，第三蝕刻進一步在所述隔離結構上定義在邏輯側壁與 邏輯裝置結構之間側向地間隔開的虛擬邏輯結構。在一些實施例中，方法更包含使記憶體區相對於邏輯區凹進，其中隔離結構在凹進之後形成。在一些實施例中，凹進包含：形成覆蓋邏輯區但不覆蓋記憶體區的遮罩；在遮罩就地之情況下，執行氧化製程以氧化記憶體區，其中氧化製程部分地消耗記憶體區以使記憶體區凹進；以及移除遮罩及由氧化製程形成之氧化物。在一些實施例中，方法更包含：形成覆蓋邏輯區及隔離結構之鄰近部分的遮罩；以及在遮罩就地之情況下，在隔離結構中執行第三蝕刻以定義記憶體側壁，其中記憶體側壁朝向記憶體區向下傾斜。在一些實施例中，方法更包含：形成覆蓋記憶體區、邏輯區以及隔離結構之襯墊層；在襯墊層中執行平坦化直至暴露隔離結構為止；自記憶體區但不自邏輯區移除襯墊層；以及在形成記憶體單元結構之後，自邏輯區移除襯墊層，其中記憶體單元結構形成於自記憶體區移除襯墊層與自邏輯區移除襯墊層之間。
在一些實施例中，本申請案提供IC，所述IC包含：基板，包含邏輯區及記憶體區；記憶體單元，在記憶體區上；邏輯裝置，在邏輯區上；隔離結構，凹進至基板之頂部表面中且包含介電質，其中隔離結構分隔記憶體區及邏輯區，且其中隔離結構具有面對記憶體單元且朝向記憶體單元向下傾斜之記憶體側壁；以及虛擬結構，在隔離結構上，其中虛擬結構與記憶體側壁接界，且其中虛擬結構及隔離結構定義面對邏輯裝置且朝向邏輯裝置向下傾斜之邏輯側壁。在一些實施例中，記憶體單元包含閘電極及下伏於 閘電極之鐵電資料儲存元件。在一些實施例中，邏輯側壁在邏輯側壁之底部處為圓形。在一些實施例中，虛擬結構上覆於隔離結構之小凸起，且其中小凸起在記憶體與邏輯側壁之間。在一些實施例中，記憶體側壁以比邏輯側壁更小之角度傾斜。在一些實施例中，記憶體區藉由記憶體單元之高度與邏輯裝置之高度之間的差相對於邏輯區凹進。在一些實施例中，IC更包含側向地在虛擬結構與邏輯裝置之間上覆於隔離結構之第二虛擬結構，其中第二虛擬結構具有與虛擬結構之頂部表面大致平坦之頂部表面。在一些實施例中，邏輯裝置包含高κ介電層及上覆於高κ介電層之金屬閘電極，且其中虛擬邏輯結構包含上部多晶矽層及下部高κ介電層。在一些實施例中，虛擬結構包含下部氧化層及上覆於下部氧化層之上部多晶矽層，且其中下部氧化層及上部多晶矽層兩者定義邏輯側壁。
在一些實施例中，本申請案提供用於形成IC的另一種方法，方法包含：使基板之記憶體區相對於基板之邏輯區凹進；形成自邏輯區分隔記憶體區之隔離結構；在隔離結構中執行第一蝕刻以形成面對記憶體區且朝向記憶體區向下傾斜之記憶體側壁；在記憶體區上形成記憶體單元結構；形成覆蓋記憶體單元結構、邏輯區以及隔離結構之覆蓋層；在覆蓋層中執行第二蝕刻以自邏輯區移除覆蓋層，其中第二蝕刻形成邏輯側壁，且其中邏輯側壁朝向邏輯區向下傾斜；在覆蓋層就地之情況下，在邏輯區上形成邏輯裝置結構；以及在覆蓋層中執行第三蝕刻以自記憶體區及記 憶體側壁移除覆蓋層，而在隔離結構上留下覆蓋層之虛擬區段，其中虛擬區段定義邏輯側壁。在一些實施例中，方法更包含在邏輯區上形成多層膜，其中多層膜部分地覆蓋隔離結構且與記憶體側壁間隔開，其中形成覆蓋多層膜之覆蓋層，且其中第二蝕刻移除多層膜。
前述內容概述若干實施例之特徵以使得本領域的技術人員可更佳地理解本揭露內容之態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他製程及結構之基礎。本領域的技術人員亦應認識到，這類等效構造並不脫離本揭露內容之精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇之情況下在本文中作出各種改變、替代及更改。
4000:流程圖
4002、4004、4006、4008、4010、4012、4014、4016、4018、4020:步驟

Claims (10)

  1. 一種用於形成積體電路(IC)之方法，所述方法包括：形成自基板之邏輯區分隔所述基板之記憶體區的隔離結構；形成覆蓋所述邏輯區及所述隔離結構之相鄰部分的遮罩；在所述遮罩就地之情況下，在所述隔離結構中執行第一蝕刻以定義記憶體側壁，其中所述記憶體側壁朝向所述記憶體區向下傾斜；形成覆蓋所述記憶體區、所述邏輯區以及所述隔離結構之多層膜；在所述多層膜中執行第二蝕刻以在所述記憶體區上形成記憶體單元結構且以自所述隔離結構之一部分移除所述多層膜；形成覆蓋所述記憶體單元結構、所述邏輯區上之所述多層膜之剩餘部分以及所述隔離結構的覆蓋層；在所述覆蓋層中執行第三蝕刻以自所述邏輯區移除所述覆蓋層，其中所述第三蝕刻在所述隔離結構之所述部分上形成邏輯側壁，且其中所述邏輯側壁朝向所述邏輯區向下傾斜且自上而下是光滑的；以及在所述覆蓋層就地之情況下，在所述邏輯區上形成邏輯裝置結構。
  2. 如申請專利範圍第1項所述的方法，更包括：在所述覆蓋層中執行第四蝕刻以自所述記憶體區移除所述覆蓋層，而在所述隔離結構之所述部分上留下所述覆蓋層之虛擬區 段，其中所述虛擬區段定義所述邏輯側壁。
  3. 如申請專利範圍第1項所述的方法，其中形成所述邏輯裝置結構包括：形成覆蓋所述覆蓋層及所述邏輯區之高κ介電層，且進一步鑲襯(lining)所述邏輯側壁；形成覆蓋且鑲襯所述高κ介電層之虛擬閘極層；以及在所述高κ介電層及所述虛擬閘極層中執行第四蝕刻以形成堆疊於所述邏輯區上的虛擬閘極及高κ閘極介電層，其中所述第四蝕刻自所述邏輯側壁移除所述高κ介電層。
  4. 如申請專利範圍第1項所述的方法，更包括：使所述記憶體區相對於所述邏輯區凹進，其中所述隔離結構在所述凹進之後形成。
  5. 如申請專利範圍第1項所述的方法，其中所述記憶體側壁以比所述邏輯側壁更小之角度傾斜。
  6. 如申請專利範圍第4項所述的方法，更包括：形成覆蓋所述記憶體區、所述邏輯區以及邊界區之襯墊層；在所述襯墊層中執行平坦化直至暴露所述隔離結構為止；自所述記憶體區但不自所述邏輯區移除所述襯墊層；以及在形成所述記憶體單元結構之後，自所述邏輯區移除所述襯墊層，其中所述記憶體單元結構形成於自所述記憶體區移除所述襯墊層與自所述邏輯區移除所述襯墊層之間。
  7. 一種積體電路(IC)，包括： 基板，包括邏輯區及記憶體區；記憶體單元，在所述記憶體區上；邏輯裝置，在所述邏輯區上；隔離結構，部分地凹進於所述基板之頂部表面中且包括介電質，其中所述隔離結構分隔所述記憶體區及所述邏輯區，且其中所述隔離結構具有面對所述記憶體單元且朝向所述記憶體單元向下傾斜之記憶體側壁，所述記憶體側壁凸出於位於所述記憶體區中的所述基板的頂面；以及虛擬結構，在所述隔離結構上，其中所述虛擬結構與所述記憶體側壁接界，且其中所述虛擬結構及所述隔離結構定義面對所述邏輯裝置之邏輯側壁，且所述邏輯側壁朝向所述邏輯裝置向下傾斜且自上而下具有線形輪廓。
  8. 如申請專利範圍第7項所述的IC，其中所述虛擬結構上覆於所述隔離結構之小凸起，且其中所述小凸起在所述記憶體側壁與所述邏輯側壁之間，其中所述記憶體側壁被介電質覆蓋並與所述介電質接觸。
  9. 如申請專利範圍第7項所述的IC，更包括：第二虛擬結構，側向地在所述虛擬結構與所述邏輯裝置之間上覆於所述隔離結構，其中所述第二虛擬結構具有大致與所述虛擬結構之頂部表面平坦之頂部表面。
  10. 一種用於形成積體電路(IC)之方法，所述方法包括：使基板之記憶體區相對於所述基板之邏輯區凹進； 形成自所述邏輯區分隔所述記憶體區之隔離結構；在所述隔離結構中執行第一蝕刻以形成面對所述記憶體區且朝向所述記憶體區向下傾斜之記憶體側壁；在所述記憶體區上形成記憶體單元結構；形成覆蓋所述記憶體單元結構、所述邏輯區以及所述隔離結構之覆蓋層；在所述覆蓋層中執行第二蝕刻以自所述邏輯區移除所述覆蓋層，其中所述第二蝕刻形成邏輯側壁，且其中所述邏輯側壁朝向所述邏輯區向下傾斜且自上而下是光滑的；在所述覆蓋層就地之情況下，在所述邏輯區上形成邏輯裝置結構；以及在所述覆蓋層中執行第三蝕刻以自所述記憶體區及所述記憶體側壁移除所述覆蓋層，而在所述隔離結構上留下所述覆蓋層之虛擬區段，其中所述虛擬區段定義所述邏輯側壁。
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