TWI458050B - 分離式字元線之製程 - Google Patents

分離式字元線之製程 Download PDF

Info

Publication number
TWI458050B
TWI458050B TW099137413A TW99137413A TWI458050B TW I458050 B TWI458050 B TW I458050B TW 099137413 A TW099137413 A TW 099137413A TW 99137413 A TW99137413 A TW 99137413A TW I458050 B TWI458050 B TW I458050B
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
etching
word line
conductor
Prior art date
Application number
TW099137413A
Other languages
English (en)
Other versions
TW201209966A (en
Inventor
Chih Hao Lin
Original Assignee
Rexchip Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rexchip Electronics Corp filed Critical Rexchip Electronics Corp
Publication of TW201209966A publication Critical patent/TW201209966A/zh
Application granted granted Critical
Publication of TWI458050B publication Critical patent/TWI458050B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

分離式字元線之製程
本發明有關於半導體積體電路結構之製程，尤有關於一種記憶單元(memory cell)之埋入分離式字元線(buried split word line)結構的製造方法。
半導體記憶體儲存複數個帶有資訊的位元於記憶單元陣列。例如，動態隨機存取記憶單元(DRAM cell)通常包含一存取場效電晶體(access FET)及一儲存電容(capacitor)。許多類型的記憶單元設有埋入式字元線及位元線，藉由在半導體基板(substrate)形成複數個溝槽(trench)並將該些溝槽填滿金屬的方式，以埋入記憶單元的字元線及位元線。儲存電容可形成於基板表面上，或形成於設置在該基板上方的金屬層中。例如，在許多類型的DRAM記憶單元中，埋入分離式字元線係形成於埋入式位元線的上方，同時，埋入分離式字元線在溝槽中的延伸方向係正交於埋入式位元線的延伸方向。
製造半導體元件(如DRAM)的過程中，埋入分離式字元線結構使位於相鄰列(row)的複數個記憶單元可以分別閘控(gating)其存取場效電晶體。第1A~1E圖顯示埋入分離式字元線結構之傳統製造方法之不同階段的處理技術。參考第1A圖，墊氮化層(pad nitride)104(例如氮化矽(Si3 N4 ))係覆蓋於結晶矽(crystalline silicon)基板102上方。在此，墊氮化層104被當作一硬遮罩(hard mask)。一光阻層(photoresist)(未顯示)係沉積(deposit)於該硬遮罩之上，該光阻層進行曝光(exposed)及圖案定形(patterned)後，蝕刻(etched)以去除曝光的區域。之後，半導體晶圓100進行蝕刻處理以將光阻層圖案轉移至該硬遮罩，利用該硬遮罩形成的字元線溝槽的圖案，將半導體晶圓100中未被硬遮罩覆蓋的區域進行蝕刻以在半導體晶圓100中形成字元線溝槽。基板102被蝕刻至一預設的深度後，形成字元線溝槽120。在進行後續步驟之前，該光阻層會先被移除。
參考第1B圖，藉由如臨場蒸氣產生(In-situ steam generation，ISSG)氧化作用，將閘極氧化層(gate oxide，SiO2 ，GOX)106形成於各溝槽120的側壁區122與底部124，而一粘合層(glue layer)108(例如氮化鈦(TiN))再形成於閘極氧化層106上。然後，一導體層(conductive layer)110形成於晶圓100的工作面(working surface)上，其包含以化學氣相沉積(chemical vapor deposition，CVD)方式將各字元線溝槽120填滿一耐火金屬(refractory metal)，例如鎢(Tungsten)或多晶矽(polysilicon)。接著，藉由如化學機械研磨(chemical mechanical polishing/planarization，CMP)方式，將晶圓100的工作面磨平或平坦化後，對粘合層108及導體層110進行乾蝕刻(dry etched，RIE)以在各字元線溝槽120中形成凹陷(recess)。
參考第1C圖，沉積一氧化層112以填滿字元線溝槽120，接著，利用等向性蝕刻(isotropic etching)來移除部分的氧化層112，蝕刻完後，各字元線溝槽120的側壁122將遺留下二氧化矽間隙壁(oxide spacer)112a、112b。之後，字元線溝槽120被蝕刻而貫穿導體層110及粘合層108，甚至，蝕刻至基板102而在基板102形成凹陷。據此，如第1D圖所示，沿著各字元線溝槽120的側壁122，導體層110被分成二部份110a、110b，同時粘合層108也被分成二部份108a、108b。參考第1E圖，一隔離材質114(例如二氧化矽)形成於晶圓100的工作面上，同時填滿各字元線溝槽120。最後，利用CMP或其他平坦化步驟，將凸出於墊氮化層104上表面的一部分隔離材質114去除。
參考第1E圖，一般而言，分離式字元線110a、110b結構的高度y係與存取場效電晶體的通道(channel)長度有關，而分離式字元線110a、110b結構的寬度x係與閘極(gate)區的片電阻值(sheet resistance)有關。導體層110及粘合層108的蝕刻深度決定分離式字元線結構的高度y，而導體層110及粘合層108蝕刻深度的一致性則取決於機台能力。換言之，高度y可能因操作機台的不同而有極大差異。另一方面，在上述鎢/矽蝕刻過程中，二氧化矽間隙壁112a、112b的厚度及側向蝕刻程度決定分離式字元線結構的寬度x。然而，在蝕刻過程中很難精確地控制上述所有因素以得到一個穩定且具有一致尺寸的埋入分離式字元線結構。
有鑑於上述問題，本發明之目的之一是提供一種埋入分離式字元線結構的製造方法，以得到一個具有更穩定且更一致之尺寸的埋入分離式字元線結構。
根據本發明之一實施例，係提供一種埋入分離式字元線結構的製造方法，包含：提供一基板，該基板設有一溝槽；在該溝槽內，形成一共形的導體層；在該溝槽內的該導體層上，沉積一第一絕緣層；蝕刻該第一絕緣層至一第一蝕刻深度；根據該第一蝕刻深度，蝕刻該導體層至一第二蝕刻深度，藉以形成一U形閘極導體；在該U形閘極導體上方的溝槽內，沉積一共形的第二絕緣層；以及，蝕刻去除一第三絕緣層、該U形閘極導體及該基板三者的一部分，以在該基板形成一凹陷，藉以將該U形閘極導體分離為二部份；其中，該第三絕緣層係形成於該U形閘極導體的上方，以及，該第二蝕刻深度係大於該第一蝕刻深度。
以下之說明將舉出本發明之數個較佳的示範實施例及其優點。雖然在半導體記憶體的任一記憶單元設有許多溝槽與其他元件，但礙於篇幅的限制，各圖式將只顯示一溝槽。
第2圖為本發明埋入分離式字元線結構之製造方法之第一實施例的流程圖。第3A~3G圖係根據第2圖之實施例，顯示本發明埋入分離式字元線結構之製造方法之不同階段的處理技術。以下，第2圖中的各製造步驟將利用第3A~3G圖來說明。
在開始說明本發明的製造方法之前，係假設與第1A圖有關的處理步驟已執行完畢。本發明由步驟212開始執行：請參考第2圖及第3A圖，閘極氧化層302先形成於各溝槽120的側壁區122與底部124，再利用原子層沉積法(atomic layer deposition，ALD)，於閘極氧化層302之上，沉積一共形(conformal)粘合層304(例如氮化鈦)至一第一厚度。然後，在步驟214中，利用ALD於粘合層304之上，沉積一共形導體層306(例如鎢或多晶矽)至一第二厚度，以形成一字元線結構，當然，該導體層306也可採用其他適合的導體材質。在步驟214中，粘合層304的第一厚度加上導體層306的第二厚度相當於分離式字元線結構的寬度x(請參考第1E圖)，因此在進行ALD之前必須事先定義好前述第一厚度及第二厚度。須注意的是，在前面的揭露之中，ALD係僅作為一實施例以方便說明，並非本發明的限制。在實際運作上，任何能形成共形粘合層304及共形導體層306的沉積法，皆屬本發明的範疇。
在步驟216中，中心氧化層308係形成於晶圓的工作面上，並填滿各溝槽120。利用CMP或其他平坦化步驟，移除凸出於導體層306上表面的一部分中心氧化層308。接著，進行濕式化學蝕刻(wet chemical etching)，例如利用氫氟酸(HF)溶液，使中心氧化層308在各溝槽120中形成凹陷(recess)，該凹陷深度或蝕刻深度為y1，如第3B圖所示。在進行後續步驟之前，先行測量該中心氧化層308的蝕刻深度y1。
接著，在步驟218中，根據第3C圖中凹陷的氧化層的蝕刻深度y1，進行濕式化學蝕刻，例如以氫氟酸溶液蝕刻，使粘合層304及共形導體層306形成凹陷，該凹陷深度或蝕刻深度為y2。其中，蝕刻深度y2大於蝕刻深度y1，同時粘合層304的表面及共形導體層306的表面實質上為共平面(coplanar)。本發明係將凹陷的氧化層的蝕刻深度y1當作一參考位準，來動態調整粘合層304及共形導體層306的蝕刻深度y2。舉例而言，當該蝕刻深度y1過深時，則動態調整機台來將粘合層304及共形導體層306的蝕刻深度y2調到相對比較淺的位準；相反的，當該蝕刻深度y1過淺時，則動態調整機台來將粘合層304及共形導體層306的蝕刻深度y2調到相對比較深的位準。在此，蝕刻深度y2的大小隨蝕刻深度y1的減少而增加。依此，本發明之步驟216及218即可決定字元線結構的高度y，而不需依賴各機台能力。
在步驟220中，利用濕式化學蝕刻，例如氫氟酸溶液，以去除中心氧化層308，如第3D圖所示。然後，在步驟222中，利用ALD來將一共形氧化層310形成於溝槽120內，如第3E圖所示。接著，在步驟224中，對氧化層310進行二氧化矽間隙壁蝕刻後，留下二氧化矽間隙壁310a、310b。請參考第3F圖，字元線溝槽120被蝕刻而貫穿氧化層310、導體層306及粘合層304，甚至，蝕刻至基板102而形成一對分離式字元線306a、306b及一對分離式粘合層304a、304b。接著，在步驟226中，沉積一隔離材質312，例如二氧化矽，以填滿各字元線溝槽120。最後，在步驟228中，利用CMP或其他平坦化技術，移除凸出於墊氮化層104上表面的一部分隔離材質312，如第3G圖所示。
請注意，步驟220並非必要步驟。在本發明之第二實施例中，係從第2圖的流程圖中刪除該步驟220，因此，第2圖以虛線顯示該步驟220。第4A~4B圖係根據本發明埋入分離式字元線結構之製造方法之第二實施例，顯示埋入分離式字元線結構之製造方法之額外處理步驟。如上所述，在本發明第二實施例中，由於第2圖的流程圖已刪除步驟220，因此，步驟218之後係直接接到步驟222~228(圖未示)。換言之，第二實施例的流程圖中，在步驟218之前的運作與第一實施例完全相同，至於刪除步驟220後的步驟222~228將利用第4A~4B、3G圖來作說明。
參考第4A圖，利用如ALD在字元線溝槽120內形成一共形氧化層402(步驟222)。因為在本發明第二實施例中中心氧化層308並沒有被移除(因為未執行步驟220)，第4A圖中溝槽120的開口(opening)的深度比第3E圖中溝槽120的開口還要淺。接著，在步驟224中，對氧化層402及中心氧化層308進行二氧化矽間隙壁蝕刻後，留下二氧化矽間隙壁402a、402b。請參考第4B圖，字元線溝槽120被蝕刻而貫穿氧化層402、中心氧化層308、導體層306及粘合層304，甚至，蝕刻至基板102而形成一對分離式字元線306a、306b及一對分離式粘合層304a、304b。接著，在步驟226中，沉積一隔離材質312，例如二氧化矽，以填滿各字元線溝槽120。最後，在步驟228中，利用CMP將工作面平坦化，如第3G圖所示。
在上述二個實施例中，群組化控制(步驟216及218)決定了埋入分離式字元線結構(306a加上304a，或306b加上304b)的高度y，且步驟214(沉積共形導體層/粘合層)決定了埋入分離式字元線結構(306a加上304a，或306b加上304b)的寬度x。另外，在整個製程中，側向蝕刻程度亦明顯地降低。因此，相較於傳統製程，根據本發明製程所製得的埋入分離式字元線結構，具有更穩定且更一致的尺寸。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。
100．．．晶圓
102．．．基板
104．．．墊氮化層
106、302．．．閘極氧化層
108、108a、108b、304、304a、304b．．．粘合層
110、110a、110b、306、306a、306b．．．導體層
112、310、402．．．氧化層
112a、112b、310a、310b．．．二氧化矽間隙壁
114、312．．．隔離材質
120．．．字元線溝槽
122．．．側壁區
124．．．底部
304a、304b．．．分離式粘合層
306a、306b．．．分離式字元線
308．．．中心氧化層
402a、402b．．．二氧化矽間隙壁
第1A~1E圖顯示埋入分離式字元線結構之傳統製造方法之不同階段的處理技術。
第2圖為本發明埋入分離式字元線結構之製造方法之第一實施例的流程圖。
第3A~3G圖係根據第2圖之實施例，顯示本發明埋入分離式字元線結構之製造方法之不同階段的處理技術。
第4A~4B圖係根據本發明埋入分離式字元線結構之製造方法之第二實施例，顯示埋入分離式字元線結構之製造方法之額外處理步驟。

Claims (9)

  1. 一種埋入分離式字元線結構之製造方法，包含以下步驟：提供一基板，該基板設有一溝槽；在該溝槽內，形成一共形的導體層；在該溝槽內的該導體層上，沉積一第一絕緣層；蝕刻該第一絕緣層至一第一蝕刻深度；根據該第一蝕刻深度，蝕刻該導體層至一第二蝕刻深度，藉以形成一U形閘極導體；在該U形閘極導體上方的溝槽內，沉積一共形的第二絕緣層；以及蝕刻去除一第三絕緣層、該U形閘極導體及該基板三者的一部分，以在該基板形成一凹陷，藉以將該U形閘極導體分離為二部份；其中，該第三絕緣層係形成於該U形閘極導體的上方，以及，該第二蝕刻深度係大於該第一蝕刻深度。
  2. 如申請專利範圍第1項所記載之方法，其中該形成該共形導體層的步驟包含：在該溝槽內，形成一個具一第一厚度且共形的第四絕緣層；在該第四絕緣層上，形成一個具一第二厚度的粘合層；以及在該粘合層上，形成具一第三厚度的該導體層。
  3. 如申請專利範圍第2項所記載之方法，其中該形成具該第三厚度的該導體層的步驟中，係利用原子層沉積法(atomic layer deposition，ALD)，來將具該第三厚度的該導體層形成於該粘合層上。
  4. 如申請專利範圍第2項所記載之方法，其中該埋入分離式字元線結構的寬度相當於該第二厚度加上該第三厚度。
  5. 如申請專利範圍第1項所記載之方法，其中若該第二蝕刻深度越深，則該埋入分離式字元線結構的高度越低。
  6. 如申請專利範圍第1項所記載之方法，其中該第二絕緣層係更沉積於該第一絕緣層上，以及，該第三絕緣層包含該第一絕緣層及該第二絕緣層。
  7. 如申請專利範圍第1項所記載之方法，其中該蝕刻該導體層的步驟包含：蝕刻該粘合層至該第二蝕刻深度；以及蝕刻該導體層至該第二蝕刻深度，藉以形成該U形閘極導體，其中，該粘合層的表面及該U形閘極導體的表面實質上為共平面(coplanar)。
  8. 如申請專利範圍第1項所記載之方法，其中該第二蝕刻深度的大小隨該第一蝕刻深度的減少而增加。
  9. 如申請專利範圍第1項所記載之方法，更包含：在進行該沉積該第二絕緣層的步驟之前，移除該第一絕緣層；其中，該第三絕緣層僅包含該第二絕緣層。
TW099137413A 2010-08-27 2010-11-01 分離式字元線之製程 TWI458050B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/870,612 US8377813B2 (en) 2010-08-27 2010-08-27 Split word line fabrication process

Publications (2)

Publication Number Publication Date
TW201209966A TW201209966A (en) 2012-03-01
TWI458050B true TWI458050B (zh) 2014-10-21

Family

ID=45697823

Family Applications (2)

Application Number Title Priority Date Filing Date
TW099136645A TWI397974B (zh) 2010-08-27 2010-10-27 分離式字元線之製程
TW099137413A TWI458050B (zh) 2010-08-27 2010-11-01 分離式字元線之製程

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW099136645A TWI397974B (zh) 2010-08-27 2010-10-27 分離式字元線之製程

Country Status (3)

Country Link
US (1) US8377813B2 (zh)
CN (1) CN102386139B (zh)
TW (2) TWI397974B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI794055B (zh) * 2021-12-20 2023-02-21 南亞科技股份有限公司 具有改良電阻之字元線的記憶體元件與相關的製備方法
US11901267B2 (en) 2021-12-21 2024-02-13 Nanya Technology Corporation Memory device having word lines with improved resistance

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077185A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置の製造方法、半導体装置及びデータ処理システム
US8728945B2 (en) * 2010-11-03 2014-05-20 Texas Instruments Incorporated Method for patterning sublithographic features
DE102011004757B4 (de) * 2011-02-25 2012-12-20 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren
US8994084B2 (en) * 2011-08-30 2015-03-31 Winbond Electronics Corp. Dynamic random access memory and method for fabricating the same
US9460956B2 (en) * 2014-06-12 2016-10-04 Taiwan Semiconductor Manufacturing Company Limited Method of forming shallow trench isolation and semiconductor device
US11309433B2 (en) * 2020-03-18 2022-04-19 Winbond Electronics Corp. Non-volatile memory structure and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965144B2 (en) * 2002-08-20 2005-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and fabricating method with self-aligned bit line contact to word line in split gate flash
JP2006191004A (ja) * 2004-12-31 2006-07-20 Dongbuanam Semiconductor Inc メモリ素子及びその製造方法
CN1897305A (zh) * 2005-07-15 2007-01-17 三星电子株式会社 垂直沟道半导体器件及其制造方法
US20090108248A1 (en) * 2007-10-31 2009-04-30 Qimonda Ag Integrated circuit including doped semiconductor line having conductive cladding
TW201021098A (en) * 2008-11-17 2010-06-01 Hynix Semiconductor Inc Method for fabricating semiconductor device with vertical gate

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0101695D0 (en) * 2001-01-23 2001-03-07 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
TW513807B (en) * 2001-12-17 2002-12-11 Nanya Technology Corp Manufacturing method of self-aligned split-gate flash memory
JP2004023008A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp 半導体集積回路装置およびその製造方法
TWI283912B (en) * 2002-10-21 2007-07-11 Nanya Technology Corp A trench type stacked gate flash memory and the method to fabricate the same
KR100673012B1 (ko) * 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
JP2007311574A (ja) * 2006-05-18 2007-11-29 Nec Electronics Corp 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965144B2 (en) * 2002-08-20 2005-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and fabricating method with self-aligned bit line contact to word line in split gate flash
JP2006191004A (ja) * 2004-12-31 2006-07-20 Dongbuanam Semiconductor Inc メモリ素子及びその製造方法
CN1897305A (zh) * 2005-07-15 2007-01-17 三星电子株式会社 垂直沟道半导体器件及其制造方法
US20090108248A1 (en) * 2007-10-31 2009-04-30 Qimonda Ag Integrated circuit including doped semiconductor line having conductive cladding
TW201021098A (en) * 2008-11-17 2010-06-01 Hynix Semiconductor Inc Method for fabricating semiconductor device with vertical gate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI794055B (zh) * 2021-12-20 2023-02-21 南亞科技股份有限公司 具有改良電阻之字元線的記憶體元件與相關的製備方法
US11901267B2 (en) 2021-12-21 2024-02-13 Nanya Technology Corporation Memory device having word lines with improved resistance

Also Published As

Publication number Publication date
CN102386139A (zh) 2012-03-21
US20120052668A1 (en) 2012-03-01
TW201209961A (en) 2012-03-01
TW201209966A (en) 2012-03-01
TWI397974B (zh) 2013-06-01
US8377813B2 (en) 2013-02-19
CN102386139B (zh) 2014-01-08

Similar Documents

Publication Publication Date Title
TWI458050B (zh) 分離式字元線之製程
KR20200079366A (ko) 반도체 메모리 장치
TWI524466B (zh) 半導體結構與其形成方法
TW201727874A (zh) 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法
TWI412121B (zh) 具埋入式字元線之裝置及其製造方法
JP6133013B2 (ja) 半導体素子及びその形成方法
TW200952041A (en) Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
TWI727195B (zh) 用於形成積體電路之方法以及積體電路
TW202137518A (zh) 三維記憶體元件及其製造方法
TW201220475A (en) Memory device and method of fabricating the same
TW201933570A (zh) 中段製程結構
TWI708321B (zh) 半導體結構及其製造方法
CN113707612B (zh) 存储器件及其形成方法
KR20100077603A (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
TWI680564B (zh) 半導體裝置及其製造方法
TWI769797B (zh) 動態隨機存取記憶體及其製造法方法
CN111863826B (zh) 图形化掩膜的制作方法及三维nand存储器的制作方法
JP2008004881A (ja) 素子分離構造部の製造方法
US20210057288A1 (en) Semiconductor device and method of fabricating the same
JP2013030698A (ja) 半導体装置の製造方法
WO2023159679A1 (zh) 半导体结构及其制作方法
US20230276610A1 (en) Semiconductor structure and method for manufacturing same
KR20050052643A (ko) 리세스 채널을 갖는 트랜지스터 형성방법
CN117355135A (zh) eDRAM及其形成方法
KR20230029190A (ko) 게이트 구조물 및 이를 포함하는 반도체 장치

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent