TWI412121B - 具埋入式字元線之裝置及其製造方法 - Google Patents

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Description

具埋入式字元線之裝置及其製造方法
本發明有關於半導體積體電路結構之製程，尤有關於一種記憶單元(memory cell)之埋入字元線(buried word line)結構的製程。
半導體記憶體儲存複數個帶有資訊的位元於記憶單元陣列。例如，動態隨機存取記憶單元(DRAM cell)通常包含一存取場效電晶體(access FET)及一儲存電容(capacitor)。許多類型的記憶單元設有埋入式字元線及位元線，藉由在半導體基板(substrate)形成複數個溝槽(trench)並將該些溝槽填滿金屬的方式，以埋入記憶單元的字元線及位元線。儲存電容可形成於基板表面上，或形成於設置在該基板上方的金屬層中。例如，在許多類型的DRAM記憶單元中，埋入分離式字元線係形成於埋入式位元線的上方，同時，埋入分離式字元線在溝槽中的延伸方向係正交於埋入式位元線的延伸方向。
第1A圖顯示包含埋入式字元線與位元線(bit line)之記憶單元的透視圖。第1B圖顯示在埋入式字元線尚未形成前，第1A圖中切線AA方向之一橫切面圖。參考第1B圖，首先，一氮化層108(例如氮化矽(Si3 N4 ))係覆蓋於一矽(silicon)基板(substrate)101上方，接著，基板101被蝕刻(etched)至一預設的深度後，形成位元線溝槽(trench)150。一氧化層襯墊(silicon dioxide(SiO2 )liner)102形成於各位元線溝槽150的底部與部分側壁區，而一粘合層(glue layer)103再形成於氧化層襯墊102上。接著，金屬沉積於粘合層103上以形成位元線104後，氮化層襯墊108a形成於各位元線溝槽150之金屬層104的頂部和部分側壁區上。最後，剩餘的空間則填滿氧化層106。
參考第1A圖，一記憶單元100包含埋入式字元線及位元線116、104，其耦接至設置於基板101之一垂直式存取電晶體(vertical access transistor)130。垂直式存取電晶體130係以半導體柱(pillar)的型態、從下方的基板101往外延伸而形成。每一垂直式存取電晶體130包含一第一源極(source)/汲極區(drain)131、一通道(channel)區132及一第二源極/汲極區133。氮化層108形成於第一源極/汲極區131之上。埋入式字元線116被安排設置於埋入式位元線104的上方，而且字元線116在溝槽110中的延伸方向係正交(orthogonal)於埋入式位元線104的延伸方向。
由於字元線溝槽110的延伸方向係正交於位元線溝槽150的延伸方向，矽基板101及氧化層106係沿著字元線溝槽110的延伸方向交替地被設置，進而在字元線溝槽110後續的蝕刻過程中，衍生了一些問題。首先，由於矽和二氧化矽具有二個不同的蝕刻率(etching rate)，故矽基板101及氧化層106會有二個截然不同的蝕刻深度，進而在字元線溝槽110的延伸方向造成凹凸不平的側壁及底部。第1C圖顯示在埋入式字元線已形成後，第1A圖中切線AA方向之一橫切面圖。其中，閘極氧化層(gate oxide，SiO2 ，GOX)及粘合層的標號分別是114及115。從第1A圖及第1C圖中字元線溝槽110的底部可以明顯觀察到，字元線溝槽110的蝕刻深度比氧化層106的蝕刻深度還深，在字元線溝槽110的底部形成一深度差y。之後，在字元線溝槽110填滿金屬(圖未示)(例如鎢(tungsten))、且蝕刻鎢以形成一凹陷(recess)之後，再進一步蝕刻去除鎢的中心區以形成字元線溝槽110中的二相鄰字元線116(以下稱之為”字元線分離步驟”)。在上述字元線分離步驟中，為了將字元線溝槽110的底部清除乾淨，容易過度蝕刻字元線溝槽110的底部，而使得字元線116及位元線104之間的絕緣層變薄。實際運作時，很難將字元線溝槽110底部的鎢清除乾淨，然而，金屬殘渣可能導致短路。
再者，由於矽和二氧化矽具有二個不同的蝕刻率，故字元線溝槽110的側壁亦凹凸不平。確切而言，在字元線溝槽110剛成形時，氧化層側壁會比矽側壁更為突出。因此，在上述字元線分離步驟結束時，沿著氧化層側壁形成的鎢的厚度通常較沿著矽側壁形成的鎢還要薄。一般而言，字元線(或鎢)越薄，電阻值越大，凹凸不平的側壁會大幅增加閘極電阻值。即使字元線溝槽110只設置單一字元線，其凹凸不平的側壁及底部也會影響閘極電阻值的一致性。
有鑑於上述問題，本發明之目的之一是提供一種具一記憶單元之積體電路，藉由沉積一隔離層來設置一個具有平整側壁與底部的字元線溝槽，該該隔離層和該基板的蝕刻率(etching rate)相近。
根據本發明之一實施例，係提供一種積體電路，包含一垂直式電晶體、一字元線、一位元線以及一隔離層。該垂直式電晶體係形成於一基板上，包含一通道區，係位在一下接面區及一上接面區之間。該字元線，係設置於一字元線溝槽(trench)內，同時，相鄰於該通道區。該位元線係設置於該字元線的下方的一位元線溝槽內，該位元線溝槽係位於該垂直式電晶體的下方。以及，該隔離層用以隔離該字元線及該位元線，係設置於該位元線之上方的該位元線溝槽內。其中，該隔離層和該基板的蝕刻率(etching rate)相近。
根據本發明之一實施例，另提供一種具一記憶單元之積體電路，包含一字元線、一位元線以及一隔離層。該字元線係設置於一基板之一字元線溝槽內，而該位元線係設置於該字元線的下方的一位元線溝槽內，而且該位元線的延伸方向係正交於該字元線的延伸方向。以及，該隔離層係用以隔離該字元線及該位元線，且設置該位元線之上方的該位元線溝槽內。其中，該隔離層和該基板的蝕刻率相近。
根據本發明之一實施例，另提供一種記憶元件，包含複數個相互連接的記憶單元，各該記憶單元包含一字元線、一位元線以及一隔離層。該字元線係設置於一基板之一字元線溝槽內，而該位元線係設置於該字元線的下方的一位元線溝槽內，且該位元線的延伸方向正交於該字元線的延伸方向。以及，該隔離層係用以隔離該字元線及該位元線，且設置於該位元線之上方的該位元線溝槽內。其中，該隔離層和該基板的蝕刻率相近。
根據本發明之一實施例，另提供一種具一記憶單元之積體電路的製造方法，包含以下步驟。首先，在一基板之一位元線溝槽內，形成一位元線。接著，於該位元線之上方的該位元線溝槽內，形成一隔離層。之後，於該基板之該位元線下方，形成一字元線溝槽，其中，該位元線的延伸方向係正交於該字元線溝槽的延伸方向。最後，在該字元線溝槽內，形成一字元線溝槽。其中，該隔離層係用以隔離該字元線和該位元線，以及該隔離層和該基板的蝕刻率相近。
第2A圖為本發明具有平整字元線溝槽之記憶單元之第一實施例的透視圖。參考第2A圖，本發明記憶單元200包含埋入式字元線及位元線116、104，其耦接至設置於基板101之垂直式存取電晶體130。記憶單元200可為使用埋入式字元線及位元線116、104之任何形式的記憶單元，例如：DRAM單元、磁阻式隨機記憶單元(Magnetoresistive Random Access Memory cell)、快閃記憶單元(flash cell)等等。為方便說明，以下說明的記憶單元200將以DRAM單元為例作介紹。然而，本領域技術人士應可理解，以下實施例也可應用至使用埋入式字元線及位元線116、104之其他形式的記憶單元。
須注意的是：在本說明書及圖式中，相同標號的元件具有相同的功能。
第2B圖顯示第2A圖中切線BB方向之一橫切面圖。參考第2B圖，二相鄰字元線116係設置於同一溝槽110內，然而，若溝槽110內僅設置單一字元線116，則溝槽110內將沒有間格250的空間(如第5圖所示)。可以從第2A圖觀察到，每一字元線116和垂直式存取電晶體130的通道區132之間係以閘極氧化層114及粘合層115水平隔開。
如第2B圖所示，位元線104位於字元線116的下方，且設置於基板101的位元線溝槽150(圖未示)內。位元線104和上方的字元線116之間係以閘極氧化層114、粘合層115、一隔離層210及一氧化層襯墊212垂直相隔。沿著字元線溝槽110的延伸方向，交替地設置矽基板101及隔離層210，如第2A及4D圖所示。在本實施例中，基板101為一矽基板。根據本發明，形成該隔離層210的材質可以是蝕刻率接近基板101的任何材質，例如：摻雜式多晶矽(doped polysilicon)、非摻雜式(non-doped)多晶矽、摻雜式非晶矽(amorphous polysilicon)、非摻雜式非晶矽等等。因為矽基板101及隔離層210有相近的蝕刻率，在字元線溝槽110剛成形時，矽基板101及隔離層210的蝕刻深度實質上相同，如第2B圖所示，字元線溝槽110的側壁與底部相當平整(smooth)。請注意，第2B圖中二相鄰字元線116之間的隔離層210凹陷(recess)是由後續的字元線分離步驟所形成，無關於矽基板101及隔離層210的蝕刻率。相較於習知技術中字元線溝槽110的側壁與底部為凹凸不平，本發明已顯著改善字元線溝槽110的側壁與底部之平整度，並避免了習知技術中因為不同蝕刻率所引起的各種問題。
第3圖係根據第2A圖之實施例，顯示本發明記憶單元之製造方法之一實施例的流程圖。第4A~4G圖係根據第3圖之實施例，顯示本發明記憶單元之製造方法之不同階段的處理技術。以下，第3圖中的各製造步驟將利用第4A~4G圖來說明。本發明由步驟310開始執行：將位元線104形成於基板101的位元線溝槽內150。根據一實施例，覆蓋氮化層108之矽基板101，被蝕刻至一預設的深度後，形成位元線溝槽150。參考第4A圖，氧化層襯墊102形成於各位元線溝槽150的底部與部分側壁區，而一粘合層103再形成於氧化層襯墊102上。在沉積一導體材質(例如鎢)於粘合層103上之後，該導體材質接著被部分蝕刻以形成位元線104。再者，將絕緣襯墊212(例如氧化層襯墊)沉積於位元線104上及位元線溝槽150之側壁上。或者，也可在基板101上設一多晶矽區來形成位元線104。
參考第4B圖，在步驟320中，位元線溝槽150中填滿一隔離材質。之後，利用CMP或其他平坦化技術，移除凸出於氮化層108上表面的一部分隔離材質。該隔離材質進一步被蝕刻至一蝕刻深度而形成該隔離層210，同時，該隔離層210頂部的高度等於或低於氮化層108與基板101之間接面的高度。當然，該隔離層210頂部的高度也必須高於後續形成之字元線116頂部的高度，以確保字元線溝槽110之側壁的平整度。在一實施例中，基板101為一矽基板，同時，該隔離材質為非單晶矽(non-monolithic silicon)，例如：摻雜式多晶矽、非摻雜式多晶矽、摻雜式非晶矽、非摻雜式非晶矽等等。然後，沉積絕緣(isolation)材質214(例如二氧化矽)以填滿位元線溝槽150，再利用CMP將工作面(working surface)平坦化，如第4C圖所示。
第4D圖係在字元線溝槽剛形成後，顯示第2A圖中的切線CC方向之一橫切面圖。第4E圖係在字元線溝槽剛形成後，顯示第2A圖中的切線BB方向之一橫切面圖。
在步驟330中，在基板101上形成字元線溝槽110，該字元線溝槽110位於位元線104上方且和位元線104的延伸方向相互正交。從第4D圖可以明顯看到，沿著字元線溝槽110的延伸方向，交替地設置矽基板101及隔離層210。因為矽基板101及隔離層210有相似或相近的蝕刻率，在字元線溝槽110的蝕刻步驟結束時，矽基板101及隔離層210的蝕刻深度亦相近。比較第1C、4D及4E圖，相較於記憶單元100之字元線溝槽，本發明記憶單元200中字元線溝槽110的側壁與底部相對比較平整。對於後續的字元線116沉積，比較平整的字元線溝槽110之側壁與底部係有助於閘極電阻值的一致性。
在步驟340中，於字元線溝槽110內，形成字元線116。根據一實施例，閘極氧化層114先形成於字元線溝槽110的側壁與底部，粘合層115再形成於閘極氧化層114上，如第4F及4G圖所示。一導體材質(例如鎢)沉積於粘合層115上，接著，該導體材質被部分蝕刻以形成字元線116。根據第2A圖的實施例，鎢的中心區域被蝕刻去除，甚至，被蝕刻至隔離層210而在隔離層210上形成一凹陷。然後，利用絕緣(isolation)材質222(例如氧化物或氮化物)填滿字元線溝槽110內的剩餘空間以分隔二相鄰字元線116。最後，於字元線116上方，形成一頂部絕緣層220，並利用CMP將工作面平坦化。
在另一實施例中，在記憶單元300中，字元線溝槽110內僅設置單一字元線116，同時，頂部絕緣層220係形成於字元線116的上方，如第5圖所示。單一字元線116為公共字元線，係由位於該字元線溝槽110之二側的複數個記憶單元所共用(圖未示)，其運作方式係本技術領域者所習知，在此不予贅述。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。
100、200、300．．．晶圓
101．．．基板
102、212．．．氧化層襯墊
103、115．．．粘合層
104．．．位元線
106．．．氧化層
108．．．氮化層
108a．．．氮化層襯墊
110．．．字元線溝槽
114．．．閘極氧化層
116．．．字元線
130．．．垂直式存取電晶體
131．．．第一源極/汲極區
132．．．通道區
133．．．第二源極/汲極區
150．．．位元線溝槽
210．．．隔離層
214、222．．．絕緣材質
220．．．頂部絕緣層
第1A圖顯示包含埋入式字元線與位元線之記憶單元的透視圖。
第1B圖顯示在埋入式字元線尚未形成前，第1A圖中切線AA方向之一橫切面圖。
第1C圖顯示在埋入式字元線已形成後，第1A圖中切線AA方向之一橫切面圖。
第2A圖為本發明具有平整字元線溝槽之記憶單元之第一實施例的透視圖。
第2B圖顯示第2A圖中切線BB方向之一橫切面圖。
第3圖係根據第2A圖之實施例，顯示本發明記憶單元之製造方法之一實施例的流程圖。
第4A~4G圖係根據第3圖之實施例，顯示本發明記憶單元之製造方法之不同階段的處理技術。
第5圖為本發明具有平整字元線溝槽之記憶單元之第二實施例的透視圖。
200‧‧‧晶圓
101‧‧‧基板
102‧‧‧氧化層襯墊
103、115‧‧‧粘合層
104‧‧‧位元線
108‧‧‧氮化層
110‧‧‧字元線溝槽
114‧‧‧閘極氧化層
116‧‧‧字元線
130‧‧‧垂直式存取電晶體
131‧‧‧第一源極/汲極區
132‧‧‧通道區
133‧‧‧第二源極/汲極區
210‧‧‧隔離層
214‧‧‧絕緣材質

Claims (29)

  1. 一種積體電路，包含：一垂直式電晶體(vertical transistor)，係形成於一基板上，該垂直式電晶體包含一通道(channel)區，係位在一下接面區及一上接面區之間；一字元線，係設置於一字元線溝槽(trench)內，同時，相鄰於該通道區；一位元線，係設置於該字元線的下方的一位元線溝槽內，該位元線溝槽係位於該垂直式電晶體的下方；以及一隔離層，用以隔離該字元線及該位元線，該隔離層係設置於該位元線之上方的該位元線溝槽內；其中，該隔離層和該基板的蝕刻率(etching rate)相近。
  2. 如申請專利範圍第1項所記載之電路，更包含：一絕緣層，位於該位元線溝槽內，且介於該隔離層及該位元線之間。
  3. 如申請專利範圍第1項所記載之電路，其中該字元線溝槽的側壁與底部實質上是平整的。
  4. 如申請專利範圍第1項所記載之電路，其中當該基板的材質為矽時，該隔離層係由摻雜式多晶矽(doped polysilicon)、非摻雜式多晶矽(non-doped polysilicon)、摻雜式非晶矽(amorphous silicon)、非摻雜式非晶矽之其一來實施。
  5. 如申請專利範圍第1項所記載之電路，其中該字元線為一公共字元線，係由位於該字元線溝槽之二側的複數個記憶單元所共用。
  6. 如申請專利範圍第1項所記載之電路，其中該隔離層的頂部係低於該基板的頂部。
  7. 如申請專利範圍第1項所記載之電路，其中該隔離層的頂部係高於該字元線的頂部。
  8. 一種具一記憶單元之積體電路，包含：一字元線，設置於一基板之一字元線溝槽內；一位元線，設置於該字元線的下方的一位元線溝槽內，該位元線的延伸方向係正交於該字元線的延伸方向；以及一隔離層，用以隔離該字元線及該位元線，該隔離層設置該位元線之上方的該位元線溝槽內；其中，該隔離層和該基板的蝕刻率相近。
  9. 如申請專利範圍第8項所記載之電路，更包含：一絕緣層，位於該位元線溝槽內，且介於該隔離層及該位元線之間。
  10. 如申請專利範圍第8項所記載之電路，其中該字元線溝槽的側壁與底部實質上是平整的。
  11. 如申請專利範圍第8項所記載之電路，其中當該基板的材質為矽時，該隔離層係由摻雜式多晶矽、非摻雜式多晶矽、摻雜式非晶矽、非摻雜式非晶矽之其一來實施。
  12. 如申請專利範圍第8項所記載之電路，其中該字元線為一公共字元線，係由位於該字元線溝槽之二側的複數個記憶單元所共用。
  13. 如申請專利範圍第8項所記載之電路，其中該隔離層的頂部係低於該基板的頂部。
  14. 如申請專利範圍第8項所記載之電路，其中該隔離層的頂部係高於該字元線的頂部。
  15. 一種記憶元件，包含複數個相互連接的記憶單元，各該記憶單元包含：一字元線，係設置於一基板之一字元線溝槽內；一位元線，係設置於該字元線的下方的一位元線溝槽內，該位元線的延伸方向正交於該字元線的延伸方向；以及一隔離層，用以隔離該字元線及該位元線，該隔離層係設置於該位元線之上方的該位元線溝槽內；其中，該隔離層和該基板的蝕刻率相近。
  16. 如申請專利範圍第15項所記載之元件，其中該字元線為一公共字元線，係由位於該字元線溝槽之二側的複數個記憶單元所共用。
  17. 如申請專利範圍第15項所記載之元件，更包含：一絕緣層，位於該位元線溝槽內，且介於該隔離層及該位元線之間。
  18. 如申請專利範圍第15項所記載之元件，其中該字元線溝槽的側壁與底部實質上是平整的。
  19. 如申請專利範圍第15項所記載之元件，其中當該基板的材質為矽時，該隔離層係由摻雜式多晶矽、非摻雜式多晶矽、摻雜式非晶矽、非摻雜式非晶矽之其一來實施。
  20. 如申請專利範圍第15項所記載之元件，其中該隔離層的頂部係低於該基板的頂部。
  21. 如申請專利範圍第15項所記載之元件，其中該隔離層的頂部係高於該字元線的頂部。
  22. 一種具一記憶單元之積體電路的製造方法，包含：在一基板之一位元線溝槽內，形成一位元線；於該位元線之上方的該位元線溝槽內，形成一隔離層；於該基板之該位元線下方，形成一字元線溝槽，其中，該位元線的延伸方向係正交於該字元線溝槽的延伸方向；以及在該字元線溝槽內，形成一字元線溝槽；其中，該隔離層係用以隔離該字元線和該位元線，以及該隔離層和該基板的蝕刻率相近。
  23. 如申請專利範圍第22項所記載之方法，其中該字元線為一公共字元線，係由位於該字元線溝槽之二側的複數個記憶單元所共用。
  24. 如申請專利範圍第22項所記載之方法，更包含：去除該字元線的中心區，用以將該字元線分成二半。
  25. 如申請專利範圍第22項所記載之方法，其中該字元線溝槽的側壁與底部實質上是平整的。
  26. 如申請專利範圍第22項所記載之方法，其中當該基板的材質為矽時，該隔離層係由摻雜式多晶矽、非摻雜式多晶矽、摻雜式非晶矽、非摻雜式非晶矽之其一來實施。
  27. 如申請專利範圍第22項所記載之方法，其中該形成該隔離層的步驟包含：在該位元線溝槽的頂部與側壁上，形成一絕緣襯墊；以及在該絕緣襯墊上，形成該隔離層，其中，該隔離層的頂部係低於該基板的頂部。
  28. 如申請專利範圍第22項所記載之方法，其中該隔離層的頂部係低於該基板的頂部。
  29. 如申請專利範圍第22項所記載之方法，其中該隔離層的頂部係高於該字元線的頂部。
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