TW202407982A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202407982A
TW202407982A TW111149585A TW111149585A TW202407982A TW 202407982 A TW202407982 A TW 202407982A TW 111149585 A TW111149585 A TW 111149585A TW 111149585 A TW111149585 A TW 111149585A TW 202407982 A TW202407982 A TW 202407982A
Authority
TW
Taiwan
Prior art keywords
layer
contact
stepped
gate
stack
Prior art date
Application number
TW111149585A
Other languages
English (en)
Other versions
TWI849638B (zh
Inventor
郭振
徐偉
袁彬
江力
霍宗亮
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202407982A publication Critical patent/TW202407982A/zh
Application granted granted Critical
Publication of TWI849638B publication Critical patent/TWI849638B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明提供了一種半導體裝置，其包括具有閘極層和絕緣層的儲存堆疊體。閘極層和絕緣層交替堆疊，並且在階梯區域中形成為階梯臺階。此外，半導體裝置包括形成在階梯區域中的階梯臺階上的著陸堆疊體。著陸堆疊體包括對覆蓋階梯區域的接觸隔離層具有蝕刻選擇性的上層。然後，半導體裝置包括位於階梯臺階中的第一階梯臺階上的第一接觸結構。第一接觸結構延伸穿過接觸隔離層和著陸堆疊體中的第一接觸孔。第一接觸結構與第一階梯臺階的第一閘極層（例如，頂部閘極層）連接。

Description

半導體裝置及其製造方法
本發明涉及一種儲存系統、半導體裝置和用於半導體裝置製造方法的技術領域。
半導體製造開發了垂直裝置技術，例如三維（3D）NAND快閃記憶體技術等，以實現更高的資料儲存密度而不需要更小的儲存單元。在一些實施例中，3D NAND儲存裝置包括核心區域和階梯區域。核心區包括交替的閘極層和絕緣層的堆疊體。交替的閘極層和絕緣層的堆疊體用於形成垂直堆疊的儲存單元。階梯區域包括採用階梯臺階形式的相應閘極層，以促進形成至相應閘極層的觸點。觸點用於將驅動電路設備連接到相應的閘極層，以控制堆疊的儲存單元。
本發明的各方面提供了一種半導體裝置。半導體裝置包括閘極層和絕緣層的儲存堆疊體。閘極層和絕緣層交替堆疊，並在階梯區域中形成為階梯臺階。此外，半導體裝置包括在階梯區域中的階梯臺階上形成的著陸堆疊體。著陸堆疊體包括對覆蓋階梯區域的接觸隔離層具有蝕刻選擇性的上層。然後，半導體裝置包括位於階梯臺階中的第一階梯臺階上的第一接觸結構。第一接觸結構延伸穿過接觸隔離層和著陸堆疊體中的第一接觸孔。第一接觸結構與第一階梯臺階的第一閘極層（例如，頂部閘極層）連接。
在一些實施例中，具有上層的著陸堆疊體在階梯臺階之上延伸。在一些實施例中，上層由導電材料形成。
根據本發明的一方面，上層由與閘極層相同的材料形成。在實施例中，上層包括鎢。在一些實施例中，半導體裝置包括設置在上層和第一接觸結構之間的間隔體隔離結構。間隔體隔離結構將上層與第一接觸結構隔離。根據本發明的一方面，間隔體隔離結構設置在上層的從第一接觸孔的側壁凹陷的凹陷空間中。
在一些實施例中，著陸堆疊體還包括隔離層。隔離層包括設置在從第一階梯臺階到第二階梯臺階的立板側壁上的第一部分。隔離層的第一部分將上層與第二階梯臺階的第二閘極層隔離。在一些實施例中，隔離層包括設置在多個閘極層和絕緣層的側壁上的第二部分。隔離層可以在階梯臺階之上延伸。
本發明的各方面還提供了一種用於製造半導體裝置的方法。所述方法包括在階梯區域中的閘極層和絕緣層的儲存堆疊體中形成階梯臺階。閘極層和絕緣層交替堆疊。此外，所述方法包括在階梯區域中的階梯臺階之上形成著陸堆疊體。著陸堆疊體包括蝕刻停止層，所述蝕刻停止層對覆蓋階梯區域的接觸隔離層具有蝕刻選擇性。然後，所述方法包括在階梯臺階中的第一階梯臺階上形成第一接觸結構。第一接觸結構延伸穿過接觸隔離層和著陸堆疊體中的第一接觸孔。第一接觸結構與第一階梯臺階的第一閘極層（例如，頂部閘極層）連接。
為了形成階梯臺階，在一些實施例中，所述方法包括在用於儲存堆疊體的初始儲存堆疊體中形成階梯臺階。初始儲存堆疊體包括對應於閘極層的犧牲層。然後，所述方法包括用閘極層替換犧牲層以形成儲存堆疊體。
為了形成著陸堆疊體，在一些實施例中，所述方法包括沉積與初始儲存堆疊體中的階梯臺階共形的隔離層，在隔離層之上沉積頂側犧牲層，以及在用閘極層替換犧牲層的同時用蝕刻停止層替換頂側犧牲層。
為了沉積隔離層，在一些實施例中，所述方法包括使用原子層沉積法（ALD）來沉積二氧化矽膜，其覆蓋階梯臺階的立板側壁以及階梯區域中的多個閘極層和絕緣層的側壁。
為了形成第一接觸結構，在一些實施例中，所述方法包括在蝕刻停止層和第一接觸結構之間形成間隔體隔離結構。間隔體隔離結構將蝕刻停止層與第一接觸結構隔離。為了形成間隔體隔離結構，所述方法包括通過利用蝕刻停止層中的停止部蝕刻接觸隔離層來在接觸隔離層中形成第一接觸孔的第一部分，在第一接觸孔的第二部分的側壁上使蝕刻停止層凹陷，這向蝕刻停止層中形成了凹陷空間。第一接觸孔的第二部分在蝕刻停止層中。然後，所述方法包括形成填充凹陷空間的間隔體隔離結構。在實施例中，所述方法包括使用原子層沉積法（ALD）來沉積二氧化矽。二氧化矽填充凹陷空間。
為了形成第一接觸結構，所述方法包括基於第一接觸孔的第一部分和第二部分形成第一接觸孔的第三部分，並且第一接觸孔的第三部分暴露了第一階梯臺階的第一閘極層。然後，所述方法包括在第一接觸孔中形成第一接觸結構。
本發明的各方面還提供了一種儲存系統裝置。儲存系統裝置包括耦接到半導體裝置以控制半導體裝置上的資料儲存操作的控制器。
以下公開內容提供了用於實施所提供主題的不同特徵的許多不同的實施例或示例。下面描述部件和佈置的具體實施例以簡化本發明。當然，這些僅僅是實施例並非意在進行限制。例如，在下面的描述中，在第二特徵之上或上形成第一特徵可以包括其中第一特徵和第二特徵可以直接接觸的實施例，並且還可以包括其中附加特徵可以形成在第一特徵和第二特徵之間，使得第一和第二特徵可以不直接接觸的實施例。此外，本發明可以在各種實施例中重複附圖標記的數字和/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例和/或構造之間的關係。
此外，為了便於描述，本文可以使用諸如“下面”、“下方”、“下部”、“上方”、“上部”等空間相對術語來描述一個元件或特徵相對於另一個元件或特徵的如圖所示的關係。除了圖中描繪的取向之外，空間相對術語旨在涵蓋裝置在使用或操作中的不同取向。設備可以以其他方式定向（旋轉90度或在其他取向），並且本文使用的空間相對描述詞可以類似地得到相應解釋。
三維（3D）NAND快閃記憶體裝置包括形成在閘極層和絕緣層的儲存堆疊體中的垂直儲存單元串。閘極層和絕緣層交替堆疊。閘極層可以對應於垂直儲存單元串中的電晶體的閘極端子。3D NAND快閃記憶體裝置可以包括階梯區域以促進與閘極層的連接。階梯區域包括階梯臺階，每個階梯臺階包括作為閘極層之一的頂部閘極層，並且每個閘極層可以是階梯臺階的頂部閘極層。在一些實施例中，通過接觸隔離層蝕刻接觸孔以暴露階梯區域中的相應階梯臺階上的相應頂部閘極層。然後，可以在接觸孔中形成接觸結構以將階梯臺階的相應頂部閘極層連接到例如3D NAND快閃記憶體裝置的字元線。
根據本發明的一些方面，為了防止用於形成接觸孔的蝕刻製程蝕刻穿過（也稱為穿通）階梯臺階的頂部閘極層（穿通可能導致與頂部閘極層之下的另一閘極層的短路），可以增加階梯臺階中的頂部閘極層的厚度。可以通過在後閘極技術中使用頂側犧牲層技術來執行階梯區域中的頂部閘極層的厚度增加。
在後閘極技術中，形成犧牲層和絕緣層的初始儲存堆疊體，並且犧牲層和絕緣層交替堆疊在初始儲存堆疊體中。在陣列區域中在初始儲存堆疊體中形成通道結構並且在階梯區域中基於初始儲存堆疊體形成階梯臺階後，可以將犧牲層替換為閘極層以形成儲存堆疊體。在一些實施例中，犧牲層由氮化矽製成，並且絕緣層由二氧化矽製成。
在一些實施例中，為了使用頂側犧牲層技術，在階梯區域中在初始儲存堆疊體中形成階梯臺階之後，頂部犧牲層（對應於頂部閘極層）可以在相應階梯臺階上暴露。然後，可以在階梯臺階之上形成頂側犧牲層（例如，附加的氮化矽層）。頂側犧牲層可以增加階梯臺階上的頂部犧牲層的厚度。頂側犧牲層可以被圖案化以分別在階梯臺階上形成初始著陸接墊，並且初始著陸接墊相互隔離。在用閘極層替換犧牲層的製程中，初始著陸接墊可以被形成閘極層的（多種）材料替換，以在階梯臺階上形成真正的著陸接墊。
在一些相關實施例中，頂側犧牲層的圖案化依賴於階梯區域中的側壁輪廓以確保著陸接墊的隔離。在相關實施例中，與可能導致階梯立板部分之上的陡坡的較薄頂部犧牲層相比，較厚的頂部犧牲層可能導致階梯立板部分之上的緩坡。在圖案化製程期間，緩坡可能導致相鄰階梯臺階之間的頂側犧牲層的殘留物，殘留物可能與儲存堆疊體中的犧牲層接觸。在用閘極層替換犧牲層的替換製程期間，殘留物可能被閘極層的材料替換，從而可能導致字元線之間的洩漏甚至短路。在另一個相關實施例中，階梯區域可以包括儲存堆疊體中的多個閘極層和絕緣層的側壁（在一些實施例中也稱為長壁）。當側壁的輪廓不夠陡峭時（例如側壁的一部分具有子台肩），圖案化製程可能會在子台肩處留下殘留物。當殘留物被閘極層的材料替換時，殘留物可能導致字元線之間的洩漏甚至短路。
本發明的一些方面提供了避免字元線之間的洩漏或短路的技術。例如，可以在階梯區域中的階梯臺階之上形成著陸堆疊體。著陸堆疊體包括蝕刻停止層。具有蝕刻停止層的著陸堆疊體可以在階梯臺階之上延伸。蝕刻停止層對覆蓋階梯區域的接觸隔離層具有蝕刻選擇性，並且可以用作用於蝕刻接觸隔離層中的接觸孔的停止層。因此，當在用於接觸結構的接觸隔離層中形成接觸孔時，蝕刻停止層可以防止蝕刻製程分別穿通階梯臺階上的頂部閘極層。此外，著陸堆疊體還包括隔離層，其在階梯臺階之上延伸並且可以從階梯臺階的側壁和/或階梯臺階的頂表面覆蓋閘極層，並且可以將階梯臺階的閘極層與蝕刻停止層隔離。
在一些實施例中，蝕刻停止層由諸如包括鎢的導電材料形成。然後，可以形成合適的間隔體隔離結構以將接觸結構與蝕刻停止層隔離。
本發明提供的技術可以降低階梯區域中側壁的輪廓要求，並且改進用於在階梯區域中形成階梯臺階的製程窗口。此外，本發明提供的技術允許更厚的頂側犧牲層（對應於蝕刻停止層）並且可以改善用於接觸孔蝕刻製程的製程窗口。
圖1A示出了根據本發明的一些實施例的半導體裝置100的透視圖，並且圖1B示出了半導體裝置100的沿圖1A所示的B-B'線的截面圖。半導體裝置100包括形成在陣列區域101（例如，101（L）、101（B）和101（R））和階梯區域102中的儲存堆疊體120。在陣列區域101中，半導體裝置100包括形成在儲存堆疊體120中的垂直儲存單元串111；並且在階梯區域102中，半導體裝置100包括接觸結構180（例如，180（A）、180（B）），其可以向垂直儲存單元串111中的電晶體的閘極端子提供字元線驅動信號。此外，半導體裝置100包括在階梯區域102中的階梯臺階之上延伸的著陸堆疊體170。著陸堆疊體170可以用於改進用於形成接觸結構的製程窗口並且可以用於避免字元線之間的洩漏。
注意，半導體裝置100可以是任何合適的裝置，例如，記憶體電路、具有形成在半導體晶粒上的記憶體電路的半導體晶粒、具有形成在半導體晶片上的多個半導體晶粒的半導體晶片、具有鍵合在一起的半導體晶粒堆疊體的半導體晶片、包括組裝在封裝基底上的一個或多個半導體晶粒或晶片的半導體封裝等。
還應注意，半導體裝置100可以包括其他合適的電路設備（未示出），例如形成在同一基底或其他合適的基底上的邏輯電路設備、電源電路設備等，並且適當地與儲存單元陣列耦接。
通常，半導體裝置100是基於諸如矽（Si）基底、鍺（Ge）基底、矽鍺（SiGe）基底、和/或絕緣體上矽（SOI）基底的基底而製造的。在一些實施例中，基底可以在半導體裝置100的最終產品中。在一些其他實施例中，可以在製造處理期間去除基底，因此基底不在半導體裝置100的最終產品中。為簡單起見，將基底的主表面稱為X-Y平面，並且將與主表面垂直的方向稱為Z方向。
在陣列區域101中，垂直儲存單元串111是基於儲存堆疊體120中的通道結構110而形成的。在圖1B的實施例中，垂直儲存單元串111被圖示為表示形成在陣列區域101中的垂直儲存單元串111的陣列。圖1B還示出了對應於垂直儲存單元串111的垂直儲存單元串111'的示意性符號版本。垂直儲存單元串111形成在各層的儲存堆疊體120中。儲存堆疊體120包括交替堆疊的閘極層123（例如，123、123（A）、123（B））和絕緣層122。閘極層123由閘極堆疊材料製成，例如高介電常數（高k）閘極絕緣層、金屬閘極（MG）電極等。絕緣層122由（多種）絕緣材料製成，例如氮化矽、二氧化矽等。在一些實施例中，用於閘極層123的金屬閘電極可以包括鎢，並且絕緣層122由二氧化矽形成。
注意，儘管圖1B示出了儲存堆疊體120的一部分，儲存堆疊體120可以在圖1B所示的部分上方包括附加的閘極層和絕緣層，並且可以在圖1B所示的部分下方包括附加的閘極層和絕緣層。
在陣列區域101中，通道結構110形成在儲存堆疊體120中。儲存堆疊體120和通道結構110被配置為形成垂直堆疊的電晶體。在一些實施例中，電晶體的堆疊體包括儲存單元和選擇電晶體，例如一個或多個底部選擇電晶體、一個或多個頂部選擇電晶體等。在一些實施例中，電晶體的堆疊體可以包括一個或多個虛設選擇電晶體。垂直儲存單元串111中的電晶體的閘極端子連接到字元線（WL）驅動電路，並且閘極層123可以對應於字元線。在一些實施例中，電晶體的堆疊體的一端連接到位元線（BL），並且電晶體的堆疊體的另一端連接到陣列公共源極（ACS）。
如圖1A所示，階梯區域102可以設置在陣列區域101的中央。例如，陣列區域101包括左側部分101（L）、右側部分101（R）和（多個）橋接部分101（B）。左側部分101（L）和右側部分101（R）通過（多個）橋接部分101（B）而互連。在一些實施例中，階梯區域102被左側部分101（L）、右側部分101（R）和（多個）橋接部分101（B）圍繞。注意，本發明不限於（多個）階梯區域和（多個）陣列區域的放置。
在階梯區域102中，階梯臺階形成在儲存堆疊體120中，每個階梯臺階包括與階梯臺階相關聯的頂部閘極層。例如，閘極層123（A）是階梯臺階1的頂部閘極層，並且閘極層123（B）是階梯臺階2的頂部閘極層。接觸結構180（例如，180（A）、180（B））形成在階梯區域102中的階梯臺階上。例如，在階梯區域102中，接觸結構180是基於接觸隔離層185中的接觸孔而形成的。接觸結構180可以將階梯臺階的相應頂部閘極層與連接到字元線驅動電路設備的佈線（未示出）連接起來。例如，接觸結構180（A）與閘極層123（A）導電連接，並且接觸結構180（B）與閘極層123（B）導電連接。接觸結構180由合適的導電材料形成，例如鈦（Ti）、氮化鈦（TiN）、鎢等。
根據本發明的一方面，半導體裝置100包括形成在階梯區域102中的著陸堆疊體170。著陸堆疊體170在階梯臺階之上延伸，例如覆蓋階梯臺階的頂表面和階梯臺階的側壁。著陸堆疊體170包括上層結構，例如蝕刻停止層175，其可以用作用於接觸孔蝕刻製程的蝕刻停止層，所述接觸孔蝕刻製程形成接觸隔離層185中的接觸孔。蝕刻停止層175可以用於保護頂部閘極層在接觸孔蝕刻製程期間不被穿通。例如，蝕刻停止層175被配置為對接觸隔離層185具有蝕刻選擇性。在實施例中，在接觸孔蝕刻製程中接觸隔離層185與蝕刻停止層175的蝕刻速率比超過10，例如20等。在一些實施例中，接觸隔離層185由氧化矽形成，並且蝕刻停止層175可以由與閘極層相同的（多種）材料形成。例如，蝕刻停止層175包括高介電常數（高k）閘極絕緣體和鎢。
在圖1B的實施例中，著陸堆疊體170還包括將蝕刻停止層175與閘極層123隔離的隔離層171。在一些實施例中，隔離層171沉積在階梯臺階之上，並覆蓋階梯臺階的頂表面和階梯臺階的側壁。然後，可以在隔離層171之上形成蝕刻停止層175，從而隔離層171將蝕刻停止層175與閘極層123隔離。例如，隔離層171的一部分171A覆蓋處於階梯臺階1和階梯臺階2之間的立板側壁，並且可以將閘極層123（B）與蝕刻停止層175隔離。
在圖1B的實施例中，在階梯臺階的頂表面上，隔離層171和絕緣層122中的一個絕緣層位於頂部閘極層和蝕刻停止層175之間，並且可以將蝕刻停止層175與頂部閘極層隔離。例如，在階梯臺階1上，隔離層171和絕緣層122中的一個絕緣層位於頂部閘極層123（A）和蝕刻停止層175之間，並且可以將蝕刻停止層175與頂部閘極層123（A）隔離；並且在階梯臺階2上，隔離層171和絕緣層122中的一個絕緣層位於頂部閘極層123（B）和蝕刻停止層175之間，並且可以將蝕刻停止層175與頂部閘極層123（B）隔離。
在一些其他實施例（未示出）中，在階梯臺階的頂表面上，隔離層171直接位於頂部閘極層上以將蝕刻停止層175與頂部閘極層隔離。
根據本發明的一些方面，階梯區域102可以包括多個閘極層123和絕緣層122的壁。多個閘極層123和絕緣層122的壁可以稱為長壁。例如，圖1B示出了在陣列區域101和階梯區域102的邊界處的多個閘極層123和絕緣層122的長壁128。在一些實施例中，長壁128是用於形成階梯區域102中的階梯臺階的切劈製程和其他處理技術的結果。切劈製程用於去除（例如，蝕刻）選定區域中的多個閘極層123和絕緣層122。在一些實施例中，長壁可能是多輪切劈製程的結果。例如，陣列區域101和階梯區域102的邊界處的長壁128是第一輪切劈製程和第二輪切劈製程的結果，第一輪切劈製程去除了階梯區域102中的閘極層123和絕緣層122的第一部分125，第二輪切劈製程去除了階梯區域102中的閘極層123和絕緣層122的第二部分126。由於製程變化（例如，對準變化、蝕刻變化等），長壁128在第一部分125與第二部分126的界面處具有台肩形狀的部分129，並且部分129被稱為子台肩部129。根據本發明的一方面，隔離層171還延伸並覆蓋長壁的側壁，例如長壁128的側壁。如圖1B所示，隔離層171的部分171B鋪設在長壁128的側壁上，並且可以保護長壁128的側壁。
在一些實施例中，隔離層171由二氧化矽製成。在一些實施例中，隔離層171通過原子層沉積法（ALD）形成，並且具有相對良好的臺階覆蓋範圍。
此外，根據本發明的一方面，半導體裝置100包括將接觸結構180與蝕刻停止層175隔離的間隔體隔離結構190（例如，190（A）、190（B））。間隔體隔離結構190可以包括任何合適的（多種）絕緣材料，例如氧化矽、二氧化矽等。在一些實施例中，通過在蝕刻停止層175的凹陷空間中填充絕緣材料來形成間隔體隔離結構190。在一些實施例中，間隔體隔離結構190（A）形成在蝕刻停止層175的從用於接觸結構180（A）的接觸孔的側壁凹陷的凹陷空間中，並且可以將蝕刻停止層175與接觸結構180（A）隔離。類似地，間隔體隔離結構190（B）形成於蝕刻停止層175從用於接觸結構180（B）的接觸孔的側壁凹陷的凹陷空間中，並且可以將蝕刻停止層175與接觸結構180（B）隔離。
圖2示出了概述根據本發明的一些實施例的用於製造諸如半導體裝置100的半導體裝置的製程200的流程圖。
在S210，在階梯區域中的儲存堆疊體中形成階梯臺階。儲存堆疊體包括交替堆疊的閘極層和絕緣層。在一些實施例中，階梯臺階形成在用於儲存堆疊體的初始儲存堆疊體中。初始儲存堆疊體包括交替堆疊的犧牲層和絕緣層。在初始儲存堆疊體的陣列區域中形成通道結構並且在初始儲存堆疊體的階梯區域中形成階梯臺階後，可以用閘極層替換犧牲層以形成儲存堆疊體。
在S220，在階梯臺階之上形成著陸堆疊體。著陸堆疊體包括蝕刻停止層，所述蝕刻停止層對階梯區域中的接觸隔離層具有蝕刻選擇性。在一些實施例中，隔離層沉積在初始儲存堆疊體中的階梯臺階之上，並且頂側犧牲層沉積在隔離層之上。在用閘極層替換犧牲層的同時，可以用蝕刻停止層替換頂側犧牲層。在一些實施例中，隔離層由使用原子層沉積（ALD）沉積的二氧化矽膜製成。通過ALD製備的二氧化矽膜具有良好的臺階覆蓋範圍，並且可以覆蓋階梯臺階的立板側壁和階梯區域中的多個閘極層和絕緣層的長壁的側壁。
在S230，在階梯區域中的階梯臺階上形成與閘極層的接觸結構。接觸結構形成在接觸孔中，所述接觸孔在接觸隔離層和著陸堆疊體中延伸。接觸結構分別與階梯臺階的頂部閘極層連接。例如，接觸結構180（A）形成在接觸孔中，所述接觸孔在接觸隔離層185和著陸堆疊體170中延伸，接觸結構180（A）與階梯臺階1的閘極層123（A）連接。
在實施例中，通過利用蝕刻停止層175中的停止部蝕刻接觸隔離層185，在接觸隔離層185中形成了接觸孔的第一部分。然後，使蝕刻停止層175凹陷以暴露隔離層171並向蝕刻停止層175中形成凹陷空間。然後，可以從接觸孔的側壁形成間隔體隔離結構。例如，可以沉積間隔體隔離層，並且間隔體隔離層填充凹陷空間並形成間隔體隔離結構190。在一些實施例中，通過使用原子層沉積（ALD）沉積二氧化矽來形成間隔體隔離層。
此外，接觸孔的第二部分是基於接觸孔的第一部分而形成的。例如，可以執行氧化物蝕刻製程以在隔離層中形成接觸孔的第二部分以及在頂部閘極層上方形成絕緣層。接觸孔的第二部分暴露了階梯臺階的頂部閘極層，例如階梯臺階1的閘極層123（A）。然後，接觸結構180（A）的材料（例如鈦（Ti）、氮化鈦（TiN）、鎢等）可以沉積在接觸孔中，並且可以與閘極層123（A）連接。
在S240，可以形成附加結構，例如佈線、鈍化、接合結構等。
注意，可以適當地調整製程200。可以修改和/或省略製程200中的（多個）步驟。可以添加附加的（多個）步驟。可以使用任何合適的實施順序。
圖3A-3I示出了根據本發明的一些實施例的處於晶片級製造的各個中間步驟的半導體裝置（例如半導體裝置100）的截面圖。
圖3A示出了在階梯區域102中形成階梯臺階之後的半導體裝置100的截面圖。在實施例中，層的初始儲存堆疊體120'沉積在基底（未示出）上。在圖3A的實施例中，初始儲存堆疊體120'包括交替堆疊的犧牲層121（例如，121、121（A）、121（B））和絕緣層122。在實施例中，犧牲層121由氮化矽製成，並且絕緣層122由二氧化矽製成。此外，通道結構110形成在陣列區域101中的初始儲存堆疊體120'中，並且階梯臺階（例如圖3A中的階梯臺階1和階梯臺階2）形成在階梯區域102中的初始儲存堆疊體120'中。在一些實施例中，形成階梯臺階的製程（例如，蝕刻製程）可以停止並暴露與所述階梯臺階相關聯的頂部犧牲層121上的絕緣層122。例如，形成階梯臺階1的製程（例如蝕刻製程）停止並暴露在犧牲層121（A）上方的絕緣層122（A）；形成階梯臺階2的製程（例如蝕刻製程）停止並暴露在犧牲層121（B）上方的絕緣層122（B）。
由於階梯臺階的形成，階梯區域102包括（多個）犧牲層和（多個）絕緣層的側壁。例如，階梯區域102包括立板側壁127，其是從階梯臺階1到階梯臺階2的過渡部分。階梯區域102還包括位於階梯區域102和陣列區域101之間的長壁128。
圖3B示出了在沉積隔離層171之後的半導體裝置100的截面圖。在實施例中，隔離層171具有相對良好的臺階覆蓋範圍。例如，隔離層171與初始儲存堆疊體120'中的階梯臺階共形。在實施例中，隔離層171是使用原子層沉積（ALD）沉積的二氧化矽膜。因此，隔離層171的一部分沉積在側壁上，例如階梯臺階的立板側壁上的部分171A，多個犧牲層121和絕緣層122的長壁的側壁上的部分171B。在一些實施例中，在製程變化內，隔離層171在側壁上的寬度（W）與隔離層171的厚度（T）大致相同。在實施例中，隔離層171在1nm至500nm的範圍內。
圖3C示出了在形成初始著陸堆疊體170'之後的半導體裝置100的截面圖。在一些實施例中，沉積頂側犧牲層174。在一些實施例中，可以使頂側犧牲層174圖案化以將頂側犧牲層174留在階梯區域102中。在實施例中，去除頂側犧牲層174的處於長壁128的側壁上的一部分。例如，可以形成合適的遮罩層（例如，軟遮罩層和/或硬遮罩層）以覆蓋階梯區域102中的頂側犧牲層174。可以曝光陣列區域101和長壁128的側壁區域中的頂側犧牲層174。然後，可以使用濕法蝕刻製程來去除頂側犧牲層174的暴露部分。
圖3D示出了在用閘極層替換犧牲層之後的半導體裝置100的截面圖。例如，用閘極層123替換犧牲層121，從而形成包括閘極層123和絕緣層122的真正的儲存堆疊體120。此外，同時，用（多種）閘極材料替換頂側犧牲層174以形成蝕刻停止層175，從而形成包括蝕刻停止層175和隔離層171的著陸堆疊體170。
在一些實施例中，在替換犧牲層之前在階梯區域102中形成接觸隔離層185。在實施例中，接觸隔離層185由氧化矽形成，並且可以使用高密度電漿（HDP）沉積法來沉積。可以例如使用化學機械拋光（CMP）製程適當地使接觸隔離層185平坦化。然後，可以由用於閘極層的（多種）材料替換包括犧牲層121和頂側犧牲層174的犧牲層。在一些實施例中，可以在初始儲存堆疊體120'中形成溝槽（未示出）。基於溝槽，可以（例如，使用合適的濕法蝕刻製程）去除犧牲層121和頂側犧牲層174以留下用於閘極層的（多種）材料的空間。此外，基於溝槽，可以將用於閘極層的（多種）材料（例如，高k隔離、鎢等）填充到空間中。然後，可以適當地填充溝槽。
注意，用閘極層替換犧牲層也可以用蝕刻停止層175替換頂側犧牲層174。
圖3E-3H示出了形成用於接觸結構的接觸孔的實施例。接觸孔可以暴露頂部閘極層。在一些實施例中，每個接觸孔包括三個部分，例如在接觸隔離層185中的第一部分、在蝕刻停止層175中的第二部分、以及在包括隔離層171和頂部閘極層上方的絕緣層的隔離堆疊體中的第三部分。
圖3E示出了在形成接觸孔的第一部分之後的半導體裝置100的截面圖。在一些實施例中，可以基於接觸遮罩來執行用於蝕刻接觸隔離層185的接觸孔蝕刻製程。接觸孔蝕刻製程可以被配置有基於蝕刻停止層175的材料（例如鎢）的停止部。由於不同階梯臺階上的接觸隔離層185的厚度差異，接觸孔蝕刻製程可以被配置為過蝕刻，以確保所有接觸孔都被蝕刻穿過接觸隔離層185。蝕刻停止層175可以增大接觸孔蝕刻製程的製程窗口，並且可以足夠厚以允許接觸孔蝕刻製程在蝕刻停止層175中停止並且可以避免蝕刻到閘極層（例如閘極層123（A）、閘極層123（B））中。
如圖所示，接觸孔181（A）的第一部分182（A）形成在階梯臺階1上，並且接觸孔181（A）的第一部分182（A）可以利用蝕刻停止層175中的停止部來形成。類似地，接觸孔181（B）的第一部分182（B）形成在階梯臺階2上，並且接觸孔181（B）的第一部分182（B）可以利用蝕刻停止層175中的停止部來形成。
圖3F示出了在蝕刻停止層175凹陷之後的半導體裝置100的截面圖。在實施例中，蝕刻停止層175包括鎢，並且鎢凹陷製程可以例如通過鎢的濕法蝕刻製程來執行。在實施例中，鎢凹陷製程可以等向性地去除鎢。例如，鎢凹陷製程在垂直方向上去除鎢以形成接觸孔181的第二部分183（例如，183（A）、183（B）），並暴露隔離層171。此外，鎢凹陷製程在水平方向上去除了鎢以向蝕刻停止層175中形成凹陷空間191（例如，191（A）、191（B））。
圖3G示出了在形成間隔體隔離結構190（例如，190（A）、190（B））之後的半導體裝置100的截面圖。在一些實施例中，可以例如使用ALD製程沉積二氧化矽層。二氧化矽可以沉積在接觸孔的第一部分的側壁、接觸孔的第二部分的側壁以及接觸孔181的第二部分183的底部上。例如，二氧化矽可以沉積到凹陷空間191中以形成間隔體隔離結構190。在實施例中，蝕刻停止層175的厚度在50nm至70nm的範圍內，並且二氧化矽可以沉積為具有35nm至60nm的厚度。
注意，過量的二氧化矽可能沉積在接觸隔離層185的頂表面上，並且可以例如通過CMP製程去除過量的二氧化矽。還應注意，二氧化矽可以沉積在接觸孔181的第二部分183的底部，例如由192所示。
圖3H示出了在完全形成接觸孔181之後的半導體裝置100的截面圖。在一些實施例中，可以執行基於物理氬離子轟擊的蝕刻製程以去除接觸孔181的第二部分183的底部處的二氧化矽192，並進一步去除通過接觸孔181暴露的隔離層171和絕緣層122，並形成接觸孔181的第三部分184（例如，184（A）、184（B））。接觸孔181最終暴露出階梯臺階上的頂部閘極層。例如，接觸孔181（A）暴露出閘極層123（A），並且接觸孔181（B）暴露出閘極層123（B）。
圖3I示出了在形成接觸結構180之後的半導體裝置100的截面圖。在一些實施例中，可以使用諸如鈦（Ti）、氮化鈦（TiN）、鎢的（多種）導電材料來填充接觸孔181，並且可以使用適當的平坦化製程（例如CMP製程）來去除多餘的（多種）導電材料並使表面平坦化。在圖3I的實施例中，接觸結構180（A）形成在階梯臺階1上，接觸結構180（A）與閘極層123（A）導電連接。此外，接觸結構180（B）形成在階梯臺階2上，接觸結構180（B）與閘極層123（B）導電連接。
注意，可以在之後執行附加的（多種）製程，例如形成佈線、（多個）鈍化層等的後端製程。
圖4示出了根據本發明的一些實施例的儲存系統裝置400的方塊圖。儲存系統裝置400包括一個或多個半導體儲存裝置，例如通過半導體儲存裝置411-414所示的那些，其可以分別被配置為與半導體裝置100類似。在一些實施例中，儲存系統裝置400是固態硬碟（SSD）。
儲存系統裝置400可以包括其他合適的部件。例如，儲存系統裝置400包括如圖4所示耦接在一起的介面401和主控制器402。儲存系統裝置400可以包括將主控制器402與半導體儲存裝置411-414耦接的匯流排420。此外，主控制器402分別與半導體儲存裝置411-414連接，例如通過相應的控制線421-424所示。
介面401被適當地配置為機械和電連接在儲存系統裝置400和主機裝置之間，並且可以用於在儲存系統裝置400和主機裝置之間傳輸資料。
主控制器402被配置為將相應的半導體儲存裝置411-414連接到介面401以進行資料傳輸。例如，主控制器402被配置為分別向半導體儲存裝置411-414提供啟用/禁用信號以啟動一個或多個半導體儲存裝置411-414以進行資料傳輸。
主控制器402負責完成儲存系統裝置400內的各種指令。例如，主控制器402可以執行故障區塊管理、錯誤檢查和糾正、垃圾收集等。
以上概述了幾個實施例的特徵，以便本領域技術人員可以更好地理解本發明的各方面。本領域技術人員應當理解，他們可以容易地使用本發明作為設計或修改其他製程和結構的基礎以用於完成本文介紹的實施例的相同目的和/或實現相同優點。本領域技術人員也應該意識到，這樣的等同構造並不脫離本發明的精神和範圍，並且可以在本文中進行各種改動、替換和變更而不脫離本發明的精神和範圍
以上概述了幾個實施例的特徵，以便本領域技術人員可以更好地理解本發明的各方面。本領域技術人員應當理解，他們可以容易地使用本發明作為設計或修改其他製程和結構的基礎以用於完成本文介紹的實施例的相同目的和/或實現相同優點。本領域技術人員也應該意識到，這樣的等同構造並不脫離本發明的精神和範圍，並且可以在本文中進行各種改動、替換和變更而不脫離本發明的精神和範圍。
100:半導體裝置 101:陣列區域 101(L):陣列區域左側部分 101(R):陣列區域右側部分 101(B)陣列區域橋接部分 102:階梯區域 120:儲存堆疊體 111,111’:垂直儲存單元串 180,180(A),180(B):接觸結構 170:著陸堆疊體 110:通道結構 123,123(A),123(B):閘極層 122,122(A),122(B):絕緣層 185:接觸隔離層 175:蝕刻停止層 171,171A,171B:隔離層 1:階梯臺階 2:階梯臺階 128:長壁 125:第一部分 126:第二部分 129:子台肩部 190,190(A),190(B):間隔體隔離結構 BL:位元線 WL:字元線 ACS:陣列公共源極 120’:初始儲存堆疊體 121,121(A),121(B):頂部犧牲層 127:立板側壁 170’:初始著陸堆疊體 174:頂側犧牲層 181,181(A),181(B):接觸孔 182(A),182(B):接觸孔的第一部分 191,191(A),191(B):凹陷空間 183:接觸孔的第二部分 184:接觸孔的第三部分 400:儲存系統裝置 411~414:半導體儲存裝置 401:介面 402:主控制器 420:匯流排 421~424:控制線
當與附圖一起閱讀時，從以下詳細描述可以最好地理解本發明的各方面。注意，根據行業的標準實踐，各種特徵並未按比例繪製。事實上，為了討論的清楚性，可以任意增大或減小各種特徵的尺寸。
圖1A-1B示出了根據本發明的一些實施例的半導體裝置的透視圖和截面圖。
圖2示出了概述根據本發明的一些實施例的用於製造半導體裝置的製程實施例的流程圖。
圖3A-3I示出了根據本發明的一些實施例的處於各個中間製造步驟的半導體裝置的截面圖。
圖4示出了根據本發明的一些實施例的儲存系統裝置的方塊圖。
100:半導體裝置
101:陣列區域
102:階梯區域
120:儲存堆疊體
111,111’:垂直儲存單元串
180,180(A),180(B):接觸結構
170:著陸堆疊體
110:通道結構
123,123(A),123(B):閘極層
122,122(A),122(B):絕緣層
185:接觸隔離層
175:蝕刻停止層
171,171A,171B:隔離層
1:階梯臺階
2:階梯臺階
128:長壁
125:第一部分
126:第二部分
129:子台肩部
190,190(A),190(B):間隔體隔離結構
BL:位元線
WL:字元線
ACS:陣列公共源極

Claims (20)

  1. 一種半導體裝置，包括： 具有閘極層和絕緣層的儲存堆疊體，該閘極層和該絕緣層被交替堆疊，並且在階梯區域中被形成為階梯臺階； 形成在該階梯區域中的該階梯臺階上的著陸堆疊體，該著陸堆疊體包括對覆蓋該階梯區域的接觸隔離層具有蝕刻選擇性的上層；以及 在該階梯臺階中的第一階梯臺階上的第一接觸結構，該第一接觸結構延伸穿過該接觸隔離層和該著陸堆疊體中的第一接觸孔並與該第一階梯臺階的第一閘極層連接。
  2. 如請求項1的半導體裝置，其中： 具有該上層的該著陸堆疊體在該階梯臺階之上延伸。
  3. 如請求項2的半導體裝置，其中，該上層由導電材料形成。
  4. 如請求項2的半導體裝置，其中，該上層由與該閘極層中的材料相同的材料形成。
  5. 如請求項3的半導體裝置，該半導體裝置還包括： 設置在該上層與該第一接觸結構之間的間隔體隔離結構，該間隔體隔離結構將該上層與該第一接觸結構隔離。
  6. 如請求項5的半導體裝置，其中： 該間隔體隔離結構設置在該上層的從該第一接觸孔的側壁凹陷的凹陷空間中。
  7. 如請求項1的半導體裝置，其中，該著陸堆疊體還包括： 隔離層，該隔離層包括設置在從該第一階梯臺階到第二階梯臺階的立板側壁上的第一部分，該第一部分將該上層與該第二階梯臺階的第二閘極層隔離。
  8. 如請求項7的半導體裝置，其中，該隔離層包括： 設置在多個閘極層和絕緣層的側壁上的第二部分。
  9. 如請求項7的半導體裝置，其中，該隔離層在該階梯臺階之上延伸。
  10. 如請求項7的半導體裝置，其中，該隔離層形成在該第一閘極層上方的絕緣層上。
  11. 如請求項1的半導體裝置，其中，該上層的材料為鎢。
  12. 一種製造半導體裝置的方法，包括： 在階梯區域中的閘極層和絕緣層的儲存堆疊體中形成階梯臺階，該閘極層和該絕緣層被交替堆疊； 在該階梯區域中的該階梯臺階之上形成著陸堆疊體，該著陸堆疊體包括蝕刻停止層，該蝕刻停止層對覆蓋該階梯區域的接觸隔離層具有蝕刻選擇性；以及 在該階梯臺階中的第一階梯臺階上形成第一接觸結構，該第一接觸結構延伸穿過該接觸隔離層和該著陸堆疊體中的第一接觸孔，該第一接觸結構與該第一階梯臺階的第一閘極層連接。
  13. 如請求項12的方法，其中，形成該階梯臺階還包括： 在用於該儲存堆疊體的初始儲存堆疊體中形成該階梯臺階，該初始儲存堆疊體包括對應於該閘極層的犧牲層，該犧牲層包括對應於該第一閘極層的第一犧牲層；以及 用該閘極層替換該犧牲層以形成該儲存堆疊體。
  14. 如請求項13的方法，其中，形成該著陸堆疊體還包括： 在該初始儲存堆疊體的該階梯臺階之上沉積隔離層； 在該隔離層之上沉積頂側犧牲層；以及 在用該閘極層替換該犧牲層的同時用該蝕刻停止層替換該頂側犧牲層。
  15. 如請求項14的方法，其中，沉積該隔離層還包括： 使用原子層沉積法沉積二氧化矽膜，該二氧化矽膜覆蓋該階梯臺階的立板側壁以及該階梯區域中的多個閘極層和絕緣層的側壁。
  16. 如請求項14的方法，其中，形成該第一接觸結構還包括： 在該蝕刻停止層與該第一接觸結構之間形成間隔體隔離結構，該間隔體隔離結構將該蝕刻停止層與該第一接觸結構隔離。
  17. 如請求項16的方法，其中，形成該間隔體隔離結構還包括： 通過利用該蝕刻停止層中的停止部蝕刻該接觸隔離層，在該接觸隔離層中形成該第一接觸孔的第一部分； 從該第一接觸孔的第二部分的側壁使該蝕刻停止層凹陷，向該蝕刻停止層中形成了凹陷空間，該第一接觸孔的該第二部分處於該蝕刻停止層中；以及 形成填充該凹陷空間的該間隔體隔離結構。
  18. 如請求項17的方法，其中，形成該間隔體隔離結構還包括： 使用原子層沉積法沉積二氧化矽，該二氧化矽填充該凹陷空間。
  19. 如請求項17的方法，其中，形成該第一接觸結構還包括： 基於該第一接觸孔的該第一部分和該第二部分形成該第一接觸孔的第三部分，該第一接觸孔的該第三部分暴露該第一階梯臺階的該第一閘極層；以及 在該第一接觸孔中形成該第一接觸結構。
  20. 一種儲存系統裝置，包括： 控制器，耦接到半導體儲存裝置以控制該半導體儲存裝置上的資料儲存操作；以及 該半導體儲存裝置，包括： 閘極層和絕緣層的儲存堆疊體，該閘極層和該絕緣層被交替堆疊，並且在階梯區域中被形成為階梯臺階； 形成在該階梯區域中的該階梯臺階上的著陸堆疊體，該著陸堆疊體包括對覆蓋該階梯區域的接觸隔離層具有蝕刻選擇性的蝕刻停止層；以及 在該階梯臺階中的第一階梯臺階上的第一接觸結構，該第一接觸結構延伸穿過該接觸隔離層和該著陸堆疊體中的第一接觸孔並與該第一階梯臺階的第一閘極層連接。
TW111149585A 2022-08-12 2022-12-22 半導體裝置及其製造方法 TWI849638B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/887,071 2022-08-12
US17/887,071 US20240057326A1 (en) 2022-08-12 2022-08-12 Semiconductor device and fabrication method therefor

Publications (2)

Publication Number Publication Date
TW202407982A true TW202407982A (zh) 2024-02-16
TWI849638B TWI849638B (zh) 2024-07-21

Family

ID=89845959

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111149585A TWI849638B (zh) 2022-08-12 2022-12-22 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US20240057326A1 (zh)
CN (1) CN117613030A (zh)
TW (1) TWI849638B (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102358302B1 (ko) * 2015-05-21 2022-02-04 삼성전자주식회사 수직형 낸드 플래시 메모리 소자 및 그 제조 방법
US10608010B2 (en) * 2018-03-09 2020-03-31 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
KR102612408B1 (ko) * 2018-11-02 2023-12-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
TWI849638B (zh) 2024-07-21
CN117613030A (zh) 2024-02-27
US20240057326A1 (en) 2024-02-15

Similar Documents

Publication Publication Date Title
US9559112B2 (en) Semiconductor devices and methods of fabricating the same
CN108133934B (zh) 半导体装置
KR101692389B1 (ko) 수직형 반도체 소자 및 그 제조 방법
TWI412121B (zh) 具埋入式字元線之裝置及其製造方法
CN108493192A (zh) 三维存储器及其制造方法
US11456236B2 (en) Vertical semiconductor devices including vertical memory cells and peripheral circuits under the vertical memory cells
TW202201744A (zh) 記憶體裝置與其製造方法
TWI814065B (zh) 記憶體元件
US20220139766A1 (en) Gap-fill layers, methods of forming the same, and semiconductor devices manufactured by the methods of forming the same
US20220310650A1 (en) Three-dimensional memory devices and fabricating methods thereof
KR100496259B1 (ko) 다마신 공정을 이용한 배선 및 그 형성 방법, 이를포함하는 반도체 소자 및 그 제조 방법
CN109817573B (zh) 存储器及其形成方法
JP5107499B2 (ja) 半導体装置
TWI849638B (zh) 半導體裝置及其製造方法
CN112542465B (zh) 一种三维存储器及其制作方法
US20240081051A1 (en) Semiconductor device and fabrication method therefor
CN113990879A (zh) 集成电路装置
US20230067727A1 (en) Contact structure and method of forming the same
US12021030B2 (en) Contact structure and method of forming the same
US20240055353A1 (en) Contact structure and method of forming the same
TWI856815B (zh) 記憶體元件及其形成方法
US20240015974A1 (en) Three-dimensional nand memory device and method of forming the same
US20240276719A1 (en) Vertical memory device
KR20230135686A (ko) 반도체 메모리 디바이스 및 이를 형성하는 방법
CN114023752A (zh) 半导体器件及其制备方法、三维存储器、电子设备