CN102376712A - 具有埋入式字元线的装置及其制造方法 - Google Patents

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Abstract

本发明提供一种具一存储单元的集成电路，包含一字元线、一位线以及一隔离层。该字元线系设置于一基板的一字元线沟槽内。该位线系设置于该字元线的下方的一位线沟槽内，且该位线的延伸方向正交于该字元线的延伸方向。以及，该隔离层用以隔离该字元线及该位线，设置于该位线的上方的该位线沟槽内。其中，该隔离层和该基板的蚀刻率相近。

Description

具有埋入式字元线的装置及其制造方法
技术领域
本发明有关于半导体集成电路结构的制造方法，尤有关于一种存储单元(memory cell)的埋入字元线(buried word line)结构的制造方法。
背景技术
半导体存储体储存多个带有信息的位元于存储单元阵列。例如，动态随机存取存储单元(DRAM cell)通常包含一存取场效晶体管(access FET)及一储存电容(capacitor)。许多类型的存储单元设有埋入式字元线及位线，藉由在半导体基板(substrate)形成多个沟槽(trench)并将该些沟槽填满金属的方式，以埋入存储单元的字元线及位线。储存电容可形成于基板表面上，或形成于设置在该基板上方的金属层中。例如，在许多类型的DRAM存储单元中，埋入分离式字元线系形成于埋入式位线的上方，同时，埋入分离式字元线在沟槽中的延伸方向系正交于埋入式位线的延伸方向。
图1A显示包含埋入式字元线与位线(bit line)的存储单元的透视图。图1B显示在埋入式字元线尚未形成前，图1A中切线AA方向的一横切面图。参考图1B，首先，一氮化层108(例如氮化硅(Si3N4))系覆盖于一硅(silicon)基板(substrate)101上方，接着，基板101被蚀刻(etched)至一预设的深度后，形成位线沟槽(trench)150。一氧化层衬垫(silicon dioxide(SiO2)liner)102形成于各位线沟槽150的底部与部分侧壁区，而一粘合层(glue layer)103再形成于氧化层衬垫102上。接着，金属沉积于粘合层103上以形成位线104后，氮化层衬垫108a形成于各位线沟槽150的金属层104的顶部和部分侧壁区上。最后，剩余的空间则填满氧化层106。
参考图1A，一存储单元100包含埋入式字元线及位线116、104，其耦接至设置于基板101的一垂直式存取晶体管(vertical access transistor)130。垂直式存取晶体管130系以半导体柱(pillar)的型态、从下方的基板101往外延伸而形成。每一垂直式存取晶体管130包含一第一源极(source)/漏极区(drain)131、一通道(channel)区132及一第二源极/漏极区133。氮化层108形成于第一源极/漏极区131之上。埋入式字元线116被安排设置于埋入式位线104的上方，而且字元线116在沟槽110中的延伸方向系正交(orthogonal)于埋入式位线104的延伸方向。
由于字元线沟槽110的延伸方向系正交于位线沟槽150的延伸方向，硅基板101及氧化层106系沿着字元线沟槽110的延伸方向交替地被设置，进而在字元线沟槽110后续的蚀刻过程中，衍生了一些问题。首先，由于硅和二氧化硅具有二个不同的蚀刻率(etchingrate)，故硅基板101及氧化层106会有二个截然不同的蚀刻深度，进而在字元线沟槽110的延伸方向造成凹凸不平的侧壁及底部。图1C显示在埋入式字元线已形成后，图1A中切线AA方向的一横切面图。其中，栅极氧化层(gate oxide，SiO2，GOX)及粘合层的标号分别是114及115。从图1A及图1C中字元线沟槽110的底部可以明显观察到，字元线沟槽110的蚀刻深度比氧化层106的蚀刻深度还深，在字元线沟槽110的底部形成一深度差y。之后，在字元线沟槽110填满金属(图未示)(例如钨(tungsten))、且蚀刻钨以形成一凹陷(recess)之后，再进一步蚀刻去除钨的中心区以形成字元线沟槽110中的二相邻字元线116(以下称之为“字元线分离步骤”)。在上述字元线分离步骤中，为了将字元线沟槽110的底部清除干净，容易过度蚀刻字元线沟槽110的底部，而使得字元线116及位线104之间的绝缘层变薄。实际运作时，很难将字元线沟槽110底部的钨清除干净，然而，金属残渣可能导致短路。
再者，由于硅和二氧化硅具有二个不同的蚀刻率，故字元线沟槽110的侧壁亦凹凸不平。确切而言，在字元线沟槽110刚成形时，氧化层侧壁会比硅侧壁更为突出。因此，在上述字元线分离步骤结束时，沿着氧化层侧壁形成的钨的厚度通常较沿着硅侧壁形成的钨还要薄。一般而言，字元线(或钨)越薄，电阻值越大，凹凸不平的侧壁会大幅增加栅极电阻值。即使字元线沟槽110只设置单一字元线，其凹凸不平的侧壁及底部也会影响栅极电阻值的一致性。
发明内容
有鉴于上述问题，本发明之目的之一是提供一种具一存储单元之集成电路，藉由沉积一隔离层来设置一个具有平整侧壁与底部的字元线沟槽，该该隔离层和该基板的蚀刻率(etching rate)相近。
根据本发明之一实施例，系提供一种集成电路，包含一垂直式晶体管、一字元线、一位线以及一隔离层。该垂直式晶体管系形成于一基板上，包含一通道区，系位在一下接面区及一上接面区之间。该字元线，系设置于一字元线沟槽(trench)内，同时，相邻于该通道区。该位线系设置于该字元线的下方的一位线沟槽内，该位线沟槽系位于该垂直式晶体管的下方。以及，该隔离层用以隔离该字元线及该位线，系设置于该位线的上方的该位线沟槽内。其中，该隔离层和该基板的蚀刻率(etching rate)相近。
根据本发明的一实施例，另提供一种具一存储单元的集成电路，包含一字元线、一位线以及一隔离层。该字元线系设置于一基板的一字元线沟槽内，而该位线系设置于该字元线的下方的一位线沟槽内，而且该位线的延伸方向系正交于该字元线的延伸方向。以及，该隔离层系用以隔离该字元线及该位线，且设置该位线的上方的该位线沟槽内。其中，该隔离层和该基板的蚀刻率相近。
根据本发明的一实施例，另提供一种存储元件，包含多个相互连接的存储单元，各该存储单元包含一字元线、一位线以及一隔离层。该字元线系设置于一基板的一字元线沟槽内，而该位线系设置于该字元线的下方的一位线沟槽内，且该位线的延伸方向正交于该字元线的延伸方向。以及，该隔离层系用以隔离该字元线及该位线，且设置于该位线的上方的该位线沟槽内。其中，该隔离层和该基板的蚀刻率相近。
根据本发明的一实施例，另提供一种具一存储单元的集成电路的制造方法，包含以下步骤。首先，在一基板的一位线沟槽内，形成一位线。接着，于该位线的上方的该位线沟槽内，形成一隔离层。之后，于该基板的该位线下方，形成一字元线沟槽，其中，该位线的延伸方向系正交于该字元线沟槽的延伸方向。最后，在该字元线沟槽内，形成一字元线沟槽。其中，该隔离层系用以隔离该字元线和该位线，以及该隔离层和该基板的蚀刻率相近。
附图说明
图1A显示包含埋入式字元线与位线的存储单元的透视图；
图1B显示在埋入式字元线尚未形成前，图1A中切线AA方向的一横切面图；
图1C显示在埋入式字元线已形成后，图1A中切线AA方向的一横切面图；
图2A为本发明具有平整字元线沟槽的存储单元的第一实施例的透视图；
图2B显示图2A中切线BB方向的一横切面图；
图3系根据图2A的实施例，显示本发明存储单元的制造方法的一实施例的流程图；
图4A至图4G系根据图3的实施例，显示本发明存储单元的制造方法的不同阶段的处理技术；
图5为本发明具有平整字元线沟槽的存储单元的第二实施例的透视图。
主要元件符号说明：
100、200、300晶圆
101基板
102、212氧化层衬垫
103、115粘合层
104位线
106氧化层
108氮化层
108a氮化层衬垫
110字元线沟槽
114栅极氧化层
116字元线
130垂直式存取晶体管
131第一源极/漏极区
132通道区
133第二源极/漏极区
150位线沟槽
210隔离层
214、222绝缘材质
220顶部绝缘层
具体实施方式
图2A为本发明具有平整字元线沟槽的存储单元的第一实施例的透视图。参考图2A，本发明存储单元200包含埋入式字元线及位线116、104，其耦接至设置于基板101的垂直式存取晶体管130。存储单元200可为使用埋入式字元线及位线116、104的任何形式的存储单元，例如：DRAM单元、磁阻式随机存储单元(Magnetoresistive Random Access Memorycell)、快闪存储单元(flash cell)等等。为方便说明，以下说明的存储单元200将以DRAM单元为例作介绍。然而，本领域技术人士应可理解，以下实施例也可应用至使用埋入式字元线及位线116、104的其他形式的存储单元。
须注意的是：在本说明书及图式中，相同标号的元件具有相同的功能。
图2B显示图2A中切线BB方向的一横切面图。参考图2B，二相邻字元线116系设置于同一沟槽110内，然而，若沟槽110内仅设置单一字元线116，则沟槽110内将没有间格250的空间(如图5所示)。可以从图2A观察到，每一字元线116和垂直式存取晶体管130的通道区132之间系以栅极氧化层114及粘合层115水平隔开。
如图2B所示，位线104位于字元线116的下方，且设置于基板101的位线沟槽150(图未示)内。位线104和上方的字元线116之间系以栅极氧化层114、粘合层115、一隔离层210及一氧化层衬垫212垂直相隔。沿着字元线沟槽110的延伸方向，交替地设置硅基板101及隔离层210，如第2A及4D图所示。在本实施例中，基板101为一硅基板。根据本发明，形成该隔离层210的材质可以是蚀刻率接近基板101的任何材质，例如：掺杂式多晶硅(doped polysilicon)、非掺杂式(non-doped)多晶硅、掺杂式非晶硅(amorphouspolysilicon)、非掺杂式非晶硅等等。因为硅基板101及隔离层210有相近的蚀刻率，在字元线沟槽110刚成形时，硅基板101及隔离层210的蚀刻深度实质上相同，如图2B所示，字元线沟槽110的侧壁与底部相当平整(smooth)。请注意，图2B中二相邻字元线116之间的隔离层210凹陷(recess)是由后续的字元线分离步骤所形成，无关于硅基板101及隔离层210的蚀刻率。相较于习知技术中字元线沟槽110的侧壁与底部为凹凸不平，本发明已显著改善字元线沟槽110的侧壁与底部的平整度，并避免了习知技术中因为不同蚀刻率所引起的各种问题。
图3系根据图2A的实施例，显示本发明存储单元的制造方法的一实施例的流程图。图4A至图4G系根据图3的实施例，显示本发明存储单元的制造方法的不同阶段的处理技术。以下，图3中的各制造步骤将利用图4A至图4G来说明。本发明由步骤310开始执行：将位线104形成于基板101的位线沟槽内150。根据一实施例，覆盖氮化层108的硅基板101，被蚀刻至一预设的深度后，形成位线沟槽150。参考图4A，氧化层衬垫102形成于各位线沟槽150的底部与部分侧壁区，而一粘合层103再形成于氧化层衬垫102上。在沉积一导体材质(例如钨)于粘合层103上之后，该导体材质接着被部分蚀刻以形成位线104。再者，将绝缘衬垫212(例如氧化层衬垫)沉积于位线104上及位线沟槽150的侧壁上。或者，也可在基板101上设一多晶硅区来形成位线104。
参考图4B，在步骤320中，位线沟槽150中填满一隔离材质。之后，利用CMP或其他平坦化技术，移除凸出于氮化层108上表面的一部分隔离材质。该隔离材质进一步被蚀刻至一蚀刻深度而形成该隔离层210，同时，该隔离层210顶部的高度等于或低于氮化层108与基板101之间接面的高度。当然，该隔离层210顶部的高度也必须高于后续形成的字元线116顶部的高度，以确保字元线沟槽110的侧壁的平整度。在一实施例中，基板101为一硅基板，同时，该隔离材质为非单晶硅(non-monolithic silicon)，例如：掺杂式多晶硅、非掺杂式多晶硅、掺杂式非晶硅、非掺杂式非晶硅等等。然后，沉积绝缘(isolation)材质214(例如二氧化硅)以填满位线沟槽150，再利用CMP将工作面(working surface)平坦化，如图4C所示。
图4D系在字元线沟槽刚形成后，显示图2A中的切线CC方向的一横切面图。图4E系在字元线沟槽刚形成后，显示图2A中的切线BB方向的一横切面图。
在步骤330中，在基板101上形成字元线沟槽110，该字元线沟槽110位于位线104上方且和位线104的延伸方向相互正交。从图4D可以明显看到，沿着字元线沟槽110的延伸方向，交替地设置硅基板101及隔离层210。因为硅基板101及隔离层210有相似或相近的蚀刻率，在字元线沟槽110的蚀刻步骤结束时，硅基板101及隔离层210的蚀刻深度亦相近。比较第1C、4D及4E图，相较于存储单元100的字元线沟槽，本发明存储单元200中字元线沟槽110的侧壁与底部相对比较平整。对于后续的字元线116沉积，比较平整的字元线沟槽110的侧壁与底部系有助于栅极电阻值的一致性。
在步骤340中，于字元线沟槽110内，形成字元线116。根据一实施例，栅极氧化层114先形成于字元线沟槽110的侧壁与底部，粘合层115再形成于栅极氧化层114上，如图4F及图4G所示。一导体材质(例如钨)沉积于粘合层115上，接着，该导体材质被部分蚀刻以形成字元线116。根据图2A的实施例，钨的中心区域被蚀刻去除，甚至，被蚀刻至隔离层210而在隔离层210上形成一凹陷。然后，利用绝缘(isolation)材质222(例如氧化物或氮化物)填满字元线沟槽110内的剩余空间以分隔二相邻字元线116。最后，于字元线116上方，形成一顶部绝缘层220，并利用CMP将工作面平坦化。
在另一实施例中，在存储单元300中，字元线沟槽110内仅设置单一字元线116，同时，顶部绝缘层220系形成于字元线116的上方，如图5所示。单一字元线116为公共字元线，系由位于该字元线沟槽110的二侧的多个存储单元所共用(图未示)，其运作方式系本技术领域者所习知，在此不予赘述。
以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，该行业者可进行各种变形或变更。

Claims (29)

1.一种集成电路，其特征在于，所述的电路包含：
一垂直式晶体管，形成于一基板上，所述的垂直式晶体管包含一通道区，位在一下接面区及一上接面区之间；
一字元线，设置于一字元线沟槽内，同时，相邻于所述的通道区；
一位线，设置于所述的字元线的下方的一位线沟槽内，所述的位线沟槽位于所述的垂直式晶体管的下方；以及
一隔离层，用以隔离所述的字元线及所述的位线，所述的隔离层设置于所述的位线的上方的所述的位线沟槽内；
其中，所述的隔离层和所述的基板的蚀刻率相近。
2.如权利要求1所述的电路，其特征在于，所述的电路更包含：
一绝缘层，位于所述的位线沟槽内，且介于所述的隔离层及所述的位线之间。
3.如权利要求1所述的电路，其特征在于，所述的字元线沟槽的侧壁与底部是平整的。
4.如权利要求1所述的电路，其特征在于，当所述的基板的材质为硅时，所述的隔离层由掺杂式多晶硅、非掺杂式多晶硅、掺杂式非晶硅、非掺杂式非晶硅的其一来实施。
5.如权利要求1所述的电路，其特征在于，所述的字元线为一公共字元线，由位于所述的字元线沟槽的二侧的多个存储单元所共用。
6.如权利要求1所述的电路，其特征在于，所述的隔离层的顶部低于所述的基板的顶部。
7.如权利要求1所述的电路，其特征在于，所述的隔离层的顶部高于所述的字元线的顶部。
8.一种具一存储单元的集成电路，其特征在于，所述的电路包含：
一字元线，设置于一基板的一字元线沟槽内；
一位线，设置于所述的字元线的下方的一位线沟槽内，所述的位线的延伸方向正交于所述的字元线的延伸方向；以及
一隔离层，用以隔离所述的字元线及所述的位线，所述的隔离层设置所述的位线的上方的所述的位线沟槽内；
其中，所述的隔离层和所述的基板的蚀刻率相近。
9.如权利要求8所述的电路，其特征在于，更包含：
一绝缘层，位于所述的位线沟槽内，且介于所述的隔离层及所述的位线之间。
10.如权利要求8所述的电路，其特征在于，所述的字元线沟槽的侧壁与底部实质上是平整的。
11.如权利要求8所述的电路，其特征在于，当所述的基板的材质为硅时，所述的隔离层由掺杂式多晶硅、非掺杂式多晶硅、掺杂式非晶硅、非掺杂式非晶硅的其一来实施。
12.如权利要求8所述的电路，其特征在于，所述的字元线为一公共字元线，由位于所述的字元线沟槽的二侧的多个存储单元所共用。
13.如权利要求8所述的电路，其特征在于，所述的隔离层的顶部低于所述的基板的顶部。
14.如权利要求8所述的电路，其特征在于，所述的隔离层的顶部高于所述的字元线的顶部。
15.一种存储元件，包含多个相互连接的存储单元，其特征在于，各所述的存储单元包含：
一字元线，设置于一基板的一字元线沟槽内；
一位线，设置于所述的字元线的下方的一位线沟槽内，所述的位线的延伸方向正交于所述的字元线的延伸方向；以及
一隔离层，用以隔离所述的字元线及所述的位线，所述的隔离层设置于所述的位线的上方的所述的位线沟槽内；
其中，所述的隔离层和所述的基板的蚀刻率相近。
16.如权利要求15所述的元件，其特征在于，所述的字元线为一公共字元线，由位于所述的字元线沟槽的二侧的多个存储单元所共用。
17.如权利要求15所述的元件，其特征在于，更包含：
一绝缘层，位于所述的位线沟槽内，且介于所述的隔离层及所述的位线之间。
18.如权利要求15所述的元件，其特征在于，所述的字元线沟槽的侧壁与底部实质上是平整的。
19.如权利要求15所述的元件，其特征在于，当所述的基板的材质为硅时，所述的隔离层由掺杂式多晶硅、非掺杂式多晶硅、掺杂式非晶硅、非掺杂式非晶硅的其一来实施。
20.如权利要求15所述的元件，其特征在于，所述的隔离层的顶部低于所述的基板的顶部。
21.如权利要求15所述的元件，其特征在于，所述的隔离层的顶部高于所述的字元线的顶部。
22.一种具一存储单元的集成电路的制造方法，其特征在于，所述的方法包含：
在一基板的一位线沟槽内，形成一位线；
于所述的位线的上方的所述的位线沟槽内，形成一隔离层；
于所述的基板的所述的位线下方，形成一字元线沟槽，其中，所述的位线的延伸方向正交于所述的字元线沟槽的延伸方向；以及
在所述的字元线沟槽内，形成一字元线沟槽；
其中，所述的隔离层用以隔离所述的字元线和所述的位线，以及所述的隔离层和所述的基板的蚀刻率相近。
23.如权利要求22所记载的方法，其特征在于，所述的字元线为一公共字元线，由位于所述的字元线沟槽的二侧的多个存储单元所共用。
24.如权利要求22所记载的方法，其特征在于，所述的方法更包含：
去除所述的字元线的中心区，用以将所述的字元线分成二半。
25.如权利要求22所记载的方法，其特征在于，所述的字元线沟槽的侧壁与底部实质上是平整的。
26.如权利要求22所记载的方法，其特征在于，当所述的基板的材质为硅时，所述的隔离层由掺杂式多晶硅、非掺杂式多晶硅、掺杂式非晶硅、非掺杂式非晶硅之其一来实施。
27.如权利要求22所记载的方法，其特征在于，所述的形成所述的隔离层的步骤包含：
在所述的位线沟槽的顶部与侧壁上，形成一绝缘衬垫；以及
在所述的绝缘衬垫上，形成所述的隔离层，其中，所述的隔离层的顶部低于所述的基板的顶部。
28.如权利要求22所记载的方法，其特征在于，所述的隔离层的顶部低于所述的基板的顶部。
29.如权利要求22所记载的方法，其特征在于，所述的隔离层的顶部高于所述的字元线的顶部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378127A (zh) * 2012-04-13 2013-10-30 南亚科技股份有限公司 垂直沟道晶体管

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068222A1 (en) * 2010-09-21 2012-03-22 Kabushiki Kaisha Toshiba Semiconductor Device and Method for Manufacturing the Same
KR101096167B1 (ko) * 2010-12-17 2011-12-20 주식회사 하이닉스반도체 매립워드라인을 구비한 반도체장치 제조 방법
US8786014B2 (en) * 2011-01-18 2014-07-22 Powerchip Technology Corporation Vertical channel transistor array and manufacturing method thereof
US9401363B2 (en) * 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
US8395139B1 (en) * 2011-12-06 2013-03-12 Nanya Technology Corp. 1T1R resistive memory device and fabrication method thereof
TWI479608B (zh) * 2012-03-14 2015-04-01 Rexchip Electronics Corp Semiconductor element and method for manufacturing semiconductor element
US8637912B1 (en) * 2012-07-09 2014-01-28 SK Hynix Inc. Vertical gate device with reduced word line resistivity
TWI459565B (zh) * 2012-07-25 2014-11-01 Rexchip Electronics Corp Vertical crystal with shallowly doped structure
CN110785843A (zh) * 2017-08-31 2020-02-11 美光科技公司 具有带有两个晶体管及一个电容器的存储器单元且具有与参考电压耦合的晶体管的主体区的设备
US11469306B2 (en) * 2019-10-24 2022-10-11 Samsung Electronics Co., Ltd. Semiconductor device having a gate electrode in a trench
KR20220043981A (ko) * 2020-09-28 2022-04-06 삼성전자주식회사 반도체 메모리 장치
CN115915750A (zh) * 2021-08-16 2023-04-04 长鑫存储技术有限公司 半导体器件、电子设备及制备方法
KR20230026608A (ko) * 2021-08-17 2023-02-27 삼성전자주식회사 반도체 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法
US7141838B1 (en) * 2005-01-27 2006-11-28 Spansion Llc Buried word line memory integrated circuit system
CN101335254A (zh) * 2007-06-26 2008-12-31 南亚科技股份有限公司 埋入式字线的结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
KR100391984B1 (ko) * 2001-08-08 2003-07-22 삼성전자주식회사 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그제조방법
KR100526869B1 (ko) * 2003-06-19 2005-11-09 삼성전자주식회사 반도체 메모리에서의 커패시터 하부 전극 형성방법
TWI223378B (en) * 2003-07-03 2004-11-01 Nanya Technology Corp Method of controlling top width of a deep trench
KR100577565B1 (ko) * 2004-02-23 2006-05-08 삼성전자주식회사 핀 전계효과 트랜지스터의 제조방법
US7518182B2 (en) * 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
KR100869353B1 (ko) * 2007-06-26 2008-11-19 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
KR100948093B1 (ko) * 2007-12-21 2010-03-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2009182105A (ja) * 2008-01-30 2009-08-13 Elpida Memory Inc 半導体装置及びその製造方法
KR101028993B1 (ko) * 2009-06-30 2011-04-12 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法
US7141838B1 (en) * 2005-01-27 2006-11-28 Spansion Llc Buried word line memory integrated circuit system
CN101335254A (zh) * 2007-06-26 2008-12-31 南亚科技股份有限公司 埋入式字线的结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378127A (zh) * 2012-04-13 2013-10-30 南亚科技股份有限公司 垂直沟道晶体管
CN103378127B (zh) * 2012-04-13 2016-01-20 南亚科技股份有限公司 垂直沟道晶体管

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TWI412121B (zh) 2013-10-11

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