WO2023019758A1 - 半导体器件及其制造方法 - Google Patents

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WO2023019758A1
WO2023019758A1 PCT/CN2021/129356 CN2021129356W WO2023019758A1 WO 2023019758 A1 WO2023019758 A1 WO 2023019758A1 CN 2021129356 W CN2021129356 W CN 2021129356W WO 2023019758 A1 WO2023019758 A1 WO 2023019758A1
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WO
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trench
layer
depth
insulating material
isolation layer
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PCT/CN2021/129356
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English (en)
French (fr)
Inventor
邵光速
肖德元
邱云松
Original Assignee
长鑫存储技术有限公司
北京超弦存储器研究院
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Publication date
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Priority to US17/836,315 priority patent/US20230059600A1/en
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Definitions

  • Embodiments of the present disclosure relate to semiconductor manufacturing technologies, and relate to, but are not limited to, a semiconductor device and a manufacturing method thereof.
  • the requirements for integration in the semiconductor manufacturing process are getting higher and higher.
  • semiconductor devices with a vertical channel structure are gradually being applied.
  • the transistor channel of the vertical channel structure is perpendicular to the surface of the substrate, so it can be conveniently arranged in an array.
  • the layout and process of its wiring need to be further optimized and improved.
  • the embodiments of the present disclosure provide a semiconductor device and a manufacturing method thereof to solve at least one problem existing in the prior art.
  • an embodiment of the present disclosure provides a method for manufacturing a semiconductor device, where the semiconductor device includes a substrate; the method includes:
  • a plurality of second grooves extending along a second direction are formed on the substrate on which the first grooves are formed; the first direction is perpendicular to the second direction; the second grooves of the first grooves a depth greater than a second depth of the second trench;
  • a first isolation layer is formed in the first trench and the second trench; on the cross-section in the second direction, between the first isolation layer and the sidewalls on both sides of the first trench, respectively having a first slit; the depth of the first slit is less than the first depth;
  • a word line extending along the second direction is formed on the conductive layer in the first trench and the second trench.
  • forming a plurality of second grooves extending along a second direction on the substrate formed with the first grooves includes:
  • first insulating layer covers the inner wall of the first trench
  • the plurality of second trenches extending along a second direction are formed on the substrate.
  • the forming a first isolation layer in the first trench and the second trench includes:
  • the third depth is less than the first A depth greater than the second depth; the first insulating layer and the second insulating layer remaining in the first trench and the second trench are the first isolation layer.
  • the method further includes:
  • the synchronously removing the first insulating material covered by the position in the first trench and the second trench whose inner depth is less than the third depth to form the first gap includes:
  • the first insulating material is removed by wet etching to form the first gap.
  • the first insulating material includes a silicon nitride material; the etching solution used in the wet etching includes a phosphoric acid solution.
  • the covering the surface of the substrate with the first insulating material to form the first insulating layer includes:
  • the method further includes:
  • a conductive layer of a first conductive material is deposited on the bottom of the first slit on both sides of the first trench to form two bit lines parallel to each other and extending along the first direction.
  • the first conductive material at the bottom is the conductive layer.
  • the forming the word line along the second direction in the first trench and the second trench and on the conductive layer includes:
  • a second isolation layer is formed at the bottom of the third trench; wherein, the bottom of the second isolation layer is connected to the remaining first isolation layer between the two bit lines in the first trench ,
  • the top of the isolation layer is lower than the substrate surface in areas other than the first trench and the second trench;
  • the word line is formed.
  • forming the word line in the third trench above the second isolation layer includes:
  • a fourth trench is formed on the second conductive material along the second direction; wherein, the fourth trench separates the gate conductive layer on a cross-section in the first direction;
  • the first insulating material is filled in the fourth trench to form a third isolation layer; the gate conductive layers connected to the second conductive material on both sides of the third isolation layer form the word line.
  • an embodiment of the present disclosure provides a semiconductor device, including:
  • the first isolation layer located in the first trench and the second trench; on the cross-section in the second direction, between the first isolation layer and the sidewalls on both sides of the first trench, respectively having a first slit; the depth of the first slit is less than the first depth;
  • a conductive layer of a first conductive material is deposited on the bottom of the first slit on both sides of the first trench, and the conductive layer forms two bit lines parallel to each other and extending along the first direction;
  • word lines extending along a second direction in the first trench and the second trench, and on the conductive layer.
  • the first isolation layer includes:
  • the first isolation layer and the conductive layer in the first gap are covered with a second isolation layer
  • the second isolation layer has the word lines extending along the second direction.
  • the semiconductor device also includes:
  • a gate oxide layer located on the second isolation layer and covering sidewalls of the first trench and the second trench;
  • the word line includes: a gate conductive layer located between adjacent gate oxide layers; the gate conductive layer communicates in the second direction;
  • a first isolation with a first gap between the sidewalls on both sides of the first trench is formed in the trench. layer, and then form a bit line structure buried in the substrate by means of substrate conductive material in the first gaps on both sides of the first trench.
  • the bit lines formed by depositing conductive materials used in the embodiments of the present disclosure have higher conductivity, and thus can improve the overall performance of the semiconductor device.
  • the integration degree of the semiconductor device can be improved and the parasitic capacitance between the bit lines can be reduced.
  • FIG. 1 is a flowchart of a method for manufacturing a semiconductor device provided by an embodiment of the present disclosure
  • FIGS. 2A to 2E are top views and cross-sectional views of the first groove formed in the manufacturing method provided by the embodiment of the present disclosure
  • 3A to 3C are cross-sectional views of covering the first insulating layer in the first trench in the manufacturing method provided by the embodiment of the present disclosure
  • 4A to 4C are cross-sectional views of covering the second insulating layer in the first trench in the manufacturing method provided by the embodiment of the present disclosure
  • 5A to 5D are cross-sectional views of the second grooves formed in the manufacturing method provided by the embodiments of the present disclosure.
  • 6A to 6D are cross-sectional views of filling the first insulating layer in the second trench in the manufacturing method provided by the embodiment of the present disclosure
  • 7A to 7D are cross-sectional views of the recessed region formed in the manufacturing method provided by the embodiment of the present disclosure.
  • FIGS. 8A to 8C are cross-sectional views of the protective layer formed in the recessed region in the manufacturing method provided by the embodiment of the present disclosure.
  • 9A to 9D are cross-sectional views of the first slit formed in the manufacturing method provided by the embodiment of the present disclosure.
  • 10A to 10C are top views and cross-sectional views after bit lines are formed in the first slit in the manufacturing method provided by an embodiment of the present disclosure
  • 11A to 11D are cross-sectional views of forming a second isolation layer in the manufacturing method provided by an embodiment of the present disclosure.
  • 12A to 12D are cross-sectional views of forming a gate conductive layer in the manufacturing method provided by the embodiment of the present disclosure
  • FIGS. 13A to 13D are cross-sectional views of word lines formed in the manufacturing method provided by the embodiments of the present disclosure.
  • FIG. 14 is a schematic structural diagram of a semiconductor device provided by an embodiment of the present disclosure.
  • an embodiment of the present disclosure provides a method for manufacturing a semiconductor device, the semiconductor device including a substrate; the method includes:
  • Step S101 forming a plurality of first trenches extending along a first direction on the substrate;
  • Step S102 forming a plurality of second grooves extending along a second direction on the substrate formed with the first grooves; the first direction is perpendicular to the second direction; the first grooves the first depth of the groove is greater than the second depth of the second groove;
  • Step S103 forming a first isolation layer in the first trench and the second trench; on the cross-section in the second direction, the first isolation layer and the sidewalls on both sides of the first trench There are first gaps between them; the depth of the first gap is smaller than the first depth;
  • Step S104 depositing a conductive layer of a first conductive material on the bottom of the first slit on both sides of the first trench to form two bit lines parallel to each other and extending along the first direction;
  • Step S105 forming word lines extending along the second direction in the first trench and the second trench and on the conductive layer.
  • grooves with patterns may be formed on the surface of the substrate by etching.
  • the first direction is a direction extending parallel to the surface of the substrate, and a plurality of first grooves may be formed in this direction, and these first grooves are parallel to each other.
  • the plurality of first grooves are parallel to each other and may have equal spacing, depth and width. Therefore, these first trenches can be formed simultaneously by etching.
  • the above etching can be one etching or multiple etchings.
  • FIG. 2A it is a top view after forming the first groove
  • FIG. 2B, FIG. 2C, FIG. 2D and FIG. 2E are the aa' section, bb' section, cc' section and dd' section in FIG. 2A respectively.
  • a plurality of parallel first grooves 110 are formed on the substrate 100 .
  • second trenches distributed perpendicular to the first trenches may be formed again by means of etching.
  • the extending direction of the second trench is also parallel to the substrate surface, but perpendicular to the first direction.
  • a network structure can be formed on the surface of the substrate, that is, a plurality of first grooves and second grooves interlaced with each other.
  • the unetched regions form semiconductor pillars perpendicular to the substrate surface one by one, and these semiconductor pillars can be used as vertical channels of transistors, thereby forming transistor arrays.
  • a first isolation layer is formed in the first trench and the second trench, and the first isolation layer is made of an insulating material, such as oxide, nitride or other organic materials. Since the first depth of the second trench is greater than the second depth of the second trench, the thickness of the first isolation layer in the first trench is also different from that in the second trench.
  • the first conductive material may be a metal material, or a doped semiconductor material or other conductive materials.
  • the first conductive material may be metal copper, metal tungsten and so on.
  • word lines can be formed on the conductive layer of the first trench and in the second trench. In fact, the word lines extend along the second trench, that is, extend along the second direction. However, since a part of the material constituting the word line may be located in the first trench, it needs to be formed in the first trench and the second trench. Of course, two adjacent word lines can be separated by an insulating material.
  • the embodiments of the present disclosure provide a method of forming buried word lines and bit lines in the substrate, and each transistor channel has a double bit line structure, that is, two Each side has a conductive layer formed by depositing a conductive material.
  • the bit lines formed by depositing conductive materials used in the embodiments of the present disclosure have higher electrical conductivity, so the overall performance of the semiconductor device can be improved.
  • the integration degree of the semiconductor device can be improved and the parasitic capacitance between the bit lines can be reduced.
  • forming a plurality of second grooves extending along a second direction on the substrate formed with the first grooves includes:
  • first insulating layer covers the inner wall of the first trench
  • the plurality of second trenches extending along a second direction are formed on the substrate.
  • a layer of the first insulating material may be covered on the surface of the substrate by means of epitaxial growth or deposition, for example, chemical vapor deposition (Chemical Vapor Deposition, CVD), atomic layer
  • the above-mentioned first insulating layer is formed by Atomic Layer Deposition (ALD) or Physical Vapor Deposition (PVD).
  • the first insulating material may be oxide, nitride or other insulating materials.
  • the first insulating material may cover the entire inner wall of the first trench, including the bottom and sidewalls of the first trench.
  • regions other than the first groove on the surface of the substrate will also cover the above-mentioned first insulating material.
  • 3A to 3C are cross-sectional views of the corresponding positions of the bb' section, the cc' section and the dd' section after covering the first insulating material; Both surfaces are covered with a first insulating material to form a first insulating layer 111 .
  • the first trenches may then be filled with a second insulating material such that all of the first trenches are filled.
  • Figures 4A to 4C are cross-sectional views of the corresponding positions of the bb' section, the cc' section and the dd' section after filling the second insulating material.
  • the first insulating layer in the first trench 111 are filled with a second insulating layer 112 .
  • the second insulating material is different from the first insulating material.
  • the first insulating material is silicon nitride (SiN)
  • the second insulating material may be silicon oxide (SiO).
  • planarization treatment such as grinding may be performed, so that the surface of the substrate and the surface of the second insulating material form a flat plane.
  • the planarization treatment at this time may remove the first insulating material on the surface of the substrate, or may retain part of the first insulating material.
  • etching may be performed on the above-mentioned plane to form a plurality of second trenches extending along the second direction. It should be noted that the etching process needs to simultaneously act on the silicon material of the substrate and the insulating material filled in the first trench, so that a complete second trench can be formed, and the cross-section along the direction of the first trench See, a plurality of adjacent recessed regions are formed on the second insulating material in the first trench.
  • FIGS. 5A to 5D After forming the second trench 120, cross-sectional views of the aa' cross-section, bb' cross-section, cc' cross-section and dd' cross-section are shown in FIGS. 5A to 5D . Since the depth of the second trench 120 is smaller than that of the first trench 110, the shape of the bottom of the first trench 110 and the first insulating layers 111 and 112 can still be seen on the dd' section along the second trench.
  • the first trench and the second trench are two sets of linear trenches perpendicular to each other, and each first trench is connected to each second trench. There is a common area where slots intersect.
  • the first groove and the second groove form a network structure, and the unetched substrate area is a semiconductor column perpendicular to the direction of the substrate surface.
  • the first depth of the first groove is greater than the second depth of the second groove, therefore, after the formation of the second groove, the bottom of the first groove still retains a portion extending along the first direction.
  • the second trench can be formed after the first trench is formed, so that the first trench and the second trench have different depths, and the second trench is formed.
  • the inner wall of the first groove will not be damaged during the process of grooving.
  • the forming a first isolation layer in the first trench and the second trench includes:
  • the third depth is less than the first A depth greater than the second depth; the first insulating layer and the second insulating layer remaining in the first trench and the second trench are the first isolation layer.
  • the first isolation layer includes a structure composed of part of the first insulating material and part of the second insulating material, including the insulating material at the bottom of the first trench, and the first trench is not etched when the second trench is formed. off insulation.
  • first gap between the first insulating material in the first trench and the sidewalls on both sides of the first trench, and at least part of the first gap can take advantage of the conductive material to form a conductive layer.
  • the conductive layer is a conductive line covering at least part of the sidewall of the first trench and extending in the first direction.
  • two conductive lines can be formed. In this way, for a transistor array in a semiconductor device, each column of transistors has two bit lines, that is, a double bit line structure buried inside the substrate.
  • the buried double bit line structure formed by depositing conductive material in the first gap realizes simple process and is beneficial to the design of highly integrated semiconductor devices.
  • the method further includes:
  • the first trench and the second trench are filled with the insulating material.
  • the cross-sectional views of the aa' section, the bb' section, the cc' section and the dd' section after filling the first insulating material are shown in Figs. 6A to 6D.
  • the first insulating layer 111 covering the sidewall and the second insulating layer 112 filling the first trench can be seen in the first trench 110 .
  • the second trench 120 is filled with the insulating layer 121 made of the first insulating material.
  • a recessed region 130 may be formed in the first trench 110 and the second trench 120 by etching back a part of the first insulating material. It should be noted that the removal of the first insulating material will not affect the second insulating material, therefore, the second insulating material remains flush with the top of the first trench, while the first A portion of the insulating material is removed to form a recessed region of a fourth depth. The second trench is filled with the first insulating material, therefore, the second trench is recessed to a fourth depth as a whole.
  • FIG. 8A to Figure 8C are aa' section, bb' section and cc' section In the cross-sectional view above, the dd' cross-section remains unchanged compared to FIG. 7D , and a layer of second insulating material is formed on the inner wall of the recessed region 130 in the second trench 120 . In this way, a protective layer 140 can be formed in the area of the top of the first trench 110 and the second trench 120 .
  • the protection layer 140 is integrated with the second insulating material in the original first trench, so that the width of the recessed region 130 on the cross-section is reduced.
  • the dd' cross-section has not changed compared to Figure 7D, please refer to Figure 7D.
  • ALD can be used to grow a layer of silicon oxide in the recessed region, and then etch back can be performed again to remove the silicon oxide at the bottom of the recessed region in the second trench, so that the first insulating material (such as silicon nitride ) are exposed.
  • the top of the first trench is sealed by the second insulating material, while the surface of the first insulating material is exposed in the second trench, thus forming a protective layer.
  • etching may be performed on the first insulating material, leaving the second insulating material.
  • the above-mentioned protection layer 140 is retained in the top area of the first trench 110 and the second trench 120, while the lower part is hollowed out, so that the first insulating material can be formed on the side wall of the first trench 110.
  • the above-mentioned first slit 150 is described in FIG. 9A to FIG. 9D .
  • the synchronously removing the first insulating material covered by the position in the first trench and the second trench whose inner depth is less than the third depth to form the first gap includes:
  • the first insulating material is removed by wet etching to form the first gap.
  • the method for forming the above-mentioned first gap may use wet etching to clean the first insulating material, and the etching depth is smaller than the third depth. In this way, the first insulating material in the second trench will be removed, and at the same time, part of the first insulating material on both sides of the first isolation layer in the first trench will be removed, leaving only the position where the bottom is greater than the third depth the first insulating layer. Thus, a first slit is formed on the sidewall of the first groove.
  • the first insulating material includes a silicon nitride material; the etching solution used in the wet etching includes a phosphoric acid solution.
  • the phosphoric acid solution can corrode the first insulating material, thereby removing the first insulating material, but the phosphoric acid solution will not corrode oxides such as silicon oxide. Therefore, oxide can be used as the second insulating material.
  • the covering the surface of the substrate with the first insulating material to form the first insulating layer includes:
  • the thickness of the first insulating layer formed by ALD is uniform, therefore, the first gap formed after removing part of the first insulating material also has a uniform width.
  • depositing the conductive material in the first gap can form a uniform bit line, thereby reducing the resistance of the bit line and improving the conductivity.
  • the method further includes:
  • planarization can be performed by chemical mechanical polishing (CMP).
  • a conductive layer of a first conductive material is deposited on the bottom of the first slit on both sides of the first trench to form two bit lines parallel to each other and extending along the first direction.
  • the first conductive material at the bottom is the conductive layer.
  • a first gap can be formed between the first isolation layer and the sidewall of the first trench, and then the first gap can be filled with the first conductive material by deposition.
  • metal materials such as copper and tungsten, doped semiconductor materials or other conductive materials.
  • FIGS. 10B and 10C are cross-sectional views on the cc' cross section and the dd' cross section after bit lines are formed.
  • the aa' cross-section and bb' cross-section do not see the bit line formed by the conductive material, so there is no change.
  • FIG. 9A and FIG. 9B but at the bottom of the first trench shown in FIG. 10B and FIG. 10C A bit line 160 formed of conductive material can be seen.
  • the bit line extends along the direction of the first trench, and the structure in the second trench is not affected by the bit line. Therefore, the bit line only needs to be formed in the portion where the depth of the first trench is greater than that of the second trench. That is to say, the conductive layer to be formed for constituting the bit line may only cover a part of the bottom area of the first trench, ie, form a thin line. Therefore, part of the first conductive material in the first slit can be removed, and only the first conductive material at the bottom of the first slit remains, thereby forming a bit line.
  • the forming the word line along the second direction in the first trench and the second trench and on the conductive layer includes:
  • a second isolation layer is formed at the bottom of the third trench; wherein, the bottom of the second isolation layer is connected to the remaining first isolation layer between the two bit lines in the first trench , the top of the second isolation layer is lower than the first trench and the substrate surface in areas other than the second trench;
  • the word line is formed.
  • the first trench is still filled with the first isolation layer and the protection layer, and the word line needs to be formed along the direction of the second trench. Therefore, part of the first isolation layer and the protection layer need to be removed, so that A third groove is formed in the first groove and the second groove. Exemplarily, a portion of the second insulating material still remains at the bottom of the third trench and may serve as the second isolation layer.
  • the second insulating material in both the first trench and the second trench can be removed during the process of removing part of the first isolation layer, and then the second insulating material in the first trench can be removed again.
  • the trench 110 and the second trench 120 are covered with a layer of first insulating material, and make it cover the formed bit line, so as to form the above-mentioned second isolation layer 170 .
  • the formation of the second isolation layer 170 can firstly fill the first insulating material to the top of the trench, and then etch back the whole to a certain depth. At this time, the remaining first insulating material is the above-mentioned second isolation layer.
  • all the insulating materials in the first trench and the second trench can also be removed, and then refilled with an insulating material, which can be the first insulating material , may also be a second insulating material, so as to form the above-mentioned second isolation layer.
  • the first insulating material can be silicon oxide, and a layer of silicon oxide can also be covered on the sidewall of the third trench, and this layer of silicon oxide can be used as a gate oxide layer.
  • bit line is buried between the substrate and the insulating material, and will not be exposed.
  • a word line may be further formed in the third trench.
  • forming the word line in the third trench above the second isolation layer includes:
  • a fourth trench is formed on the second conductive material along the second direction; wherein, the fourth trench separates the gate conductive layer on a cross-section in the first direction;
  • the first insulating material is filled in the fourth trench to form a third isolation layer; the gate conductive layers connected to the second conductive material on both sides of the third isolation layer form the word line.
  • the word line is substantially composed of gates surrounded by vertical channels formed by semiconductor pillars connected in a straight line, and the gates include a gate oxide layer and a gate conductive layer. Therefore, in the process of forming the gate oxide layer, the gate oxide layer may be formed on the sidewalls of the first trench and the area on the second isolation layer in the second trench (that is, the entire third trench), The gate oxide layer surrounds and covers the sidewall of each semiconductor pillar.
  • the method for forming the gate oxide layer may utilize the above-mentioned ALD method to deposit a layer of silicon oxide, or perform oxidation treatment on the sidewall of the semiconductor pillar, so that the surface of the sidewall of the semiconductor pillar is oxidized into a layer of uniform silicon oxide.
  • a second conductive material may be filled between the gate oxide layers, that is, the third trench whose sidewalls are covered with the gate oxide layer, to form a gate conductive layer.
  • the second conductive material can be a metal material, such as metal copper, metal tungsten and so on.
  • the gate conductive layer 181 made of metal material is located between the gate oxide layer 182 and the above-mentioned second isolation layer 170 .
  • the top of the gate conductive layer 201 may also be covered with a layer of second insulating material to form a gate protection layer 183 . In this way, the gate electrode is also buried inside the substrate and will not be exposed on the surface of the substrate.
  • a fourth trench needs to be formed in the middle of the position of the second trench, as shown in FIGS. 13A to 13D
  • the fourth trench 190 separates the conductive material into a plurality of word lines 180 along the second direction.
  • an insulating material may be filled in the fourth trench 190 , for example, by deposition methods such as CVD, ALD or PVD, to form a third isolation layer 191 .
  • the third isolation layer 191 and the second isolation layer 170 are connected as a whole when they are made of the same material.
  • the third isolation layer may be the first insulating material or the second insulating material. If it is the second insulating material, the third isolation layer is integrated with the second isolation layer and the gate protection layer on the top.
  • the gate conductive layer between two adjacent third isolation layers forms a word line.
  • an embodiment of the present disclosure provides a semiconductor device 200, including:
  • the first isolation layer 230 located in the first trench 210 and the second trench 220; on the cross-section in the second direction, the first isolation layer 230 and the first trench 210 There are first gaps 240 between the side walls; the depth of the first gaps 240 is smaller than the first depth;
  • a conductive layer 250 of a first conductive material is deposited on the bottom of the first slit 240 on both sides of the first trench, and the conductive layer forms two bit lines parallel to each other and extending along the first direction;
  • Word lines 260 extending along the second direction are provided in the first trench 210 and the second trench 220 and on the conductive layer 250 .
  • the first isolation layer includes:
  • the first isolation layer and the conductive layer in the first gap are covered with a second isolation layer
  • the second isolation layer has the word lines extending along the second direction.
  • the semiconductor device also includes:
  • a gate oxide layer located on the second isolation layer and covering sidewalls of the first trench and the second trench;
  • the word line includes: a gate conductive layer located between adjacent gate oxide layers; the gate conductive layer communicates in the second direction;
  • the disclosed devices and methods may be implemented in other ways.
  • the device embodiments described above are only illustrative.
  • the division of the units is only a logical function division.
  • the coupling, or direct coupling, or communication connection between the components shown or discussed may be through some interfaces, and the indirect coupling or communication connection of devices or units may be electrical, mechanical or other forms of.
  • the units described above as separate components may or may not be physically separated, and the components displayed as units may or may not be physical units; they may be located in one place or distributed to multiple network units; Part or all of the units can be selected according to actual needs to achieve the purpose of the solution of this embodiment.
  • each functional unit in each embodiment of the present disclosure may be integrated into one processing unit, or each unit may be used as a single unit, or two or more units may be integrated into one unit; the above-mentioned integration
  • the unit can be realized in the form of hardware or in the form of hardware plus software functional unit.
  • a first isolation with a first gap between the sidewalls on both sides of the first trench is formed in the trench. layer, and then form a bit line structure buried in the substrate by means of substrate conductive material in the first gaps on both sides of the first trench.
  • the bit lines formed by depositing conductive materials used in the embodiments of the present disclosure have higher conductivity, and thus can improve the overall performance of the semiconductor device.
  • the integration degree of the semiconductor device can be improved and the parasitic capacitance between the bit lines can be reduced.

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Abstract

本公开实施例公开了一种半导体器件及其制造方法。该半导体器件的制造方法包括：在衬底上形成沿第一方向延伸的多条第一沟槽；在形成有第一沟槽的衬底上形成沿第二方向延伸的多条第二沟槽；第一方向与第二方向垂直；第一沟槽的第一深度大于第二沟槽的第二深度；在第一沟槽和第二沟槽内形成第一隔离层；在第二方向的截面上，第一隔离层与第一沟槽两侧的侧壁之间分别具有第一缝隙；第一缝隙的深度小于第一深度；在第一沟槽两侧的第一缝隙的底部沉积第一导电材料的导电层，形成两条相互平行且沿第一方向延伸的位线；在第一沟槽和第二沟槽内、导电层上形成沿第二方向延伸的字线。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于申请号为202110957060.2、申请日为2021年8月19日、发明名称为“半导体器件及其制造方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本公开实施例涉及半导体制造技术，涉及但不限于一种半导体器件及其制造方法。
背景技术
随着芯片及存储器的技术发展，半导体制造工艺中对于集成度的要求越来越高。为了提升半导体衬底的利用率，提升集成度，垂直沟道结构的半导体器件开始逐渐被应用。垂直沟道结构的晶体管沟道垂直于衬底的表面，因而可以方便地排列成阵列。然而，针对垂直沟道结构的半导体器件，其走线的布局和工艺过程还有待进一步地优化和改善。
发明内容
有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种半导体器件及其制造方法。
第一方面，本公开实施例提供一种半导体器件的制造方法，所述半导体器件包括衬底；所述方法包括：
在所述衬底上形成沿第一方向延伸的多条第一沟槽；
在形成有所述第一沟槽的所述衬底上形成沿第二方向延伸的多条第二沟槽；所述第一方向与所述第二方向垂直；所述第一沟槽的第一深度大于所述第二沟槽的第二深度；
在所述第一沟槽和所述第二沟槽内形成第一隔离层；在第二方向的截面上，所述第一隔离层与所述第一沟槽两侧的侧壁之间分别具有第一缝隙；所述第一缝隙的深度小于所述第一深度；
在所述第一沟槽两侧的所述第一缝隙的底部沉积第一导电材料的导电层，形成两条相互平行且沿所述第一方向延伸的位线；
在所述第一沟槽和第二沟槽内、所述导电层上形成沿所述第二方向延伸的字线。
在一些实施例中，所述在形成有所述第一沟槽的所述衬底上形成沿第二方向延伸的多条第二沟槽，包括：
在所述衬底表面覆盖第一绝缘材料，形成第一绝缘层；其中，所述第一绝缘层覆盖所述第一沟槽的内壁；
在所述第一沟槽内填充第二绝缘材料，形成第二绝缘层；
在所述衬底上形成沿第二方向延伸的所述多条第二沟槽。
在一些实施例中，所述在所述第一沟槽和所述第二沟槽内形成第一隔离层，包括：
在所述第二沟槽内填充所述第一绝缘材料；
同步去除所述第一沟槽和所述第二沟槽内深度小于第三深度的位置覆盖的所述第一绝缘材料，形成所述第一缝隙；其中，所述第三深度小于所述第一深度且大于所述第二深度；所述第一沟槽和所述第二沟槽内剩余的所述第一绝缘层和所述第二绝缘层为所述第一隔离层。
在一些实施例中，在所述第二沟槽内填充所述第一绝缘材料之后，所述方法还包括：
去除第四深度的所述第一绝缘材料，形成凹陷区域；所述第四深度小于所述第二深度；
在所述凹陷区域的侧壁上覆盖所述第二绝缘材料，形成保护层；其中，去除所述第一绝缘材料后形成的所述第一缝隙在垂直于衬底表面的方向上位于所述保护层和所述剩余的第一绝缘层之间。
在一些实施例中，所述同步去除所述第一沟槽和所述第二沟槽内深度小于第三深度的位置覆盖的所述第一绝缘材料，形成所述第一缝隙，包括：
利用湿法刻蚀去除所述第一绝缘材料，形成所述第一缝隙。
在一些实施例中，所述第一绝缘材料包括氮化硅材料；所述湿法刻蚀使用的刻蚀液包括磷酸溶液。
在一些实施例中，所述在所述衬底表面覆盖第一绝缘材料，形成第一绝缘层，包括：
利用原子层沉积法，在所述衬底表面沉积所述第一绝缘材料，形成所述第一绝缘层。
在一些实施例中，在所述第一沟槽内填充第二绝缘材料，形成第二绝缘层之后，所述方法还包括：
对所述第二绝缘层和所述衬底表面的第一绝缘层进行平坦化处理，使所述第一沟槽和所述第二沟槽以外区域的衬底表面显露。
在一些实施例中，所述在所述第一沟槽两侧的所述第一缝隙的底部沉积第一导电材料的导电层，形成两条相互平行且沿所述第一方向延伸的位线，包括：
在所述第一缝隙内填充所述第一导电材料；
去除所述第一缝隙内的部分所述第一导电材料，保留所述第一缝隙底部的所述第一导电材料，形成所述位线；其中，所述底部的第一导电材料为所述导电层。
在一些实施例中，所述在所述第一沟槽和第二沟槽内、所述导电层上形成沿所述第二方向的字线，包括：
去除所述第一沟槽和所述第二沟槽内、所述导电层上方部分的所述第一隔离层，形成第三沟槽；
在所述第三沟槽的底部形成第二隔离层；其中，所述第二隔离层的底部与所述第一沟槽内两条所述位线之间剩余的所述第一隔离层连接，所述第二
隔离层的顶部低于所述第一沟槽和所述第二沟槽以外区域的衬底表面；
在所述第二隔离层上方所述第三沟槽内，形成所述字线。
在一些实施例中，所述在所述第二隔离层上方所述第三沟槽内，形成所述字线，包括：
在所述第二隔离层上的所述第一沟槽以及所述第二沟槽的侧壁上形成栅极氧化层；
在相邻的所述栅极氧化层之间填充第二导电材料，形成栅极导电层；
沿所述第二方向，在所述第二导电材料上形成第四沟槽；其中，所述第四沟槽在所述第一方向的截面上分离所述栅极导电层；
在所述第四沟槽内填充第一绝缘材料，形成第三隔离层；所述第三隔离层两侧的所述第二导电材料连通的各栅极导电层构成所述字线。
第二方面，本公开实施例提供一种半导体器件，包括：
衬底；
在所述衬底上沿第一方向延伸的多条第一沟槽以及沿第二方向延伸的多条第二沟槽；其中，第一方向与所述第二方向垂直；所述第一沟槽的第一深度大于所述第二沟槽的第二深度；
位于所述第一沟槽和所述第二沟槽内的第一隔离层；在第二方向的截面上，所述第一隔离层与所述第一沟槽两侧的侧壁之间分别具有第一缝隙；所述第一缝隙的深度小于所述第一深度；
所述第一沟槽两侧的所述第一缝隙的底部沉积有第一导电材料的导电层，所述导电层构成两条相互平行且沿所述第一方向延伸的位线；
所述第一沟槽和所述第二沟槽内、所述导电层上具有沿第二方向延伸的字线。
在一些实施例中，所述第一隔离层，包括：
位于所述第一沟槽和所述第二沟槽的底部的第一绝缘层；
位于所述第一绝缘层上的第二绝缘层；所述第二绝缘层与所述第一沟槽两侧的侧壁之间具有所述第一缝隙。
在一些实施例中，所述第一隔离层和所述第一缝隙内的所述导电层上，覆盖有第二隔离层；
所述第二隔离层上具有所述沿第二方向延伸的字线。
在一些实施例中，所述半导体器件还包括：
栅极氧化层，位于所述第二隔离层上且覆盖在所述第一沟槽和所述第二沟槽的侧壁上；
所述字线，包括：位于相邻的所述栅极氧化层之间的栅极导电层；所述栅极导电层在所述第二方向上连通；
相邻的两条所述字线之间具有第三隔离层。
本公开实施例提供的技术方案，在半导体器件的制造过程中通过在衬底上形成沟槽，在沟槽中形成与第一沟槽两侧侧壁之间均具有第一缝隙的第一隔离层，然后在第一沟槽两侧的第一缝隙内衬底导电材料的方式，形成掩埋于衬底内的位线结构。如此，一方面相比于对半导体衬底掺杂形成的位线，本公开实施例采用的沉积导电材料形成的位线具有更高的导电性能，因此能够提升半导体器件的整体性能。另一方面，通过在第一沟槽两侧侧壁的第一缝隙内形成的相互平行的双位线结构，可以提升半导体器件的集成度，减少位线之间的寄生电容。
附图说明
图1为本公开实施例提供的一种半导体器件的制造方法的流程图；
图2A至图2E为本公开实施例提供的制造方法中形成第一沟槽的俯视图及各截面图；
图3A至图3C为本公开实施例提供的制造方法中在第一沟槽内覆盖第一绝缘层的各截面图；
图4A至图4C为本公开实施例提供的制造方法中在第一沟槽内覆盖第二绝缘层的各截面图；
图5A至图5D为本公开实施例提供的制造方法中形成第二沟槽的各截面图；
图6A至图6D为本公开实施例提供的制造方法中在第二沟槽内填充第一绝缘层的各截面图；
图7A至图7D为本公开实施例提供的制造方法中形成凹陷区域的各截面图；
图8A至图8C为本公开实施例提供的制造方法中在凹陷区域内形成保护层的各截面图；
图9A至图9D为本公开实施例提供的制造方法中形成第一缝隙的各截面图；
图10A至图10C为本公开实施例提供的制造方法中在第一缝隙内形成位线后的俯视图和各截面图；
图11A至图11D为本公开实施例提供的制造方法中形成第二隔离层的各截面图；
图12A至图12D为本公开实施例提供的制造方法中形成栅极导电层的各截面图；
图13A至图13D为本公开实施例提供的制造方法中形成字线的各截面图；
图14为本公开实施例提供的一种半导体器件的结构示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图1所示，本公开实施例提供一种半导体器件的制造方法，所述半导体器件包括衬底；所述方法包括：
步骤S101、在所述衬底上形成沿第一方向延伸的多条第一沟槽；
步骤S102、在形成有所述第一沟槽的所述衬底上形成沿第二方向延伸的多条第二沟槽；所述第一方向与所述第二方向垂直；所述第一沟槽的第一深度大于所述第二沟槽的第二深度；
步骤S103、在所述第一沟槽和所述第二沟槽内形成第一隔离层；在第二方向的截面上，所述第一隔离层与所述第一沟槽两侧的侧壁之间分别具有第一缝隙；所述第一缝隙的深度小于所述第一深度；
步骤S104、在所述第一沟槽两侧的所述第一缝隙的底部沉积第一导电材料的导电层，形成两条相互平行且沿所述第一方向延伸的位线；
步骤S105、在所述第一沟槽和第二沟槽内、所述导电层上形成沿所述第二方向延伸的字线。
在本公开实施例中，可以通过刻蚀的方法在衬底表面形成具有图形的沟槽。这里，第一方向是平行于衬底表面延伸的方向，在此方向上可以形成多条第一沟槽，这些第一沟槽之间相互平行。示例性地，多条第一沟槽之间相互平行且可以具有相等的间距、深度以及宽度。因此，这些第一沟槽可以通过刻蚀同步形成。当然，上述刻蚀可以是一次刻蚀，也可以是多重刻蚀。
如图2A所示，为形成第一沟槽后的俯视图，图2B、图2C、图2D以及图2E分别为图2A中在aa’截面、bb’截面、cc’截面以及dd’截面上的截面图，衬底100上形成有多条平行分布的第一沟槽110。
在形成第一沟槽后，可以再次利用刻蚀的方法形成垂直于第一沟槽分布的第二沟槽。第二沟槽的延伸方向同样平行于衬底表面，但与第一方向相互垂直。这样，就可以在衬底表面形成网状的结构，即相互交错的多条第一沟槽和第二沟槽。未被刻蚀的区域则形成了一个个垂直于衬底表面的半导体柱，这些半导体柱可以用于作为晶体管的垂直沟道，进而可以形成晶体管阵列。
在本公开实施例中，在第一沟槽和第二沟槽内形成第一隔离层，该第一隔离层是由绝缘材料构成的，例如氧化物、氮化物或者其他有机材料等。由于第二沟槽的第一深度大于第二沟槽的第二深度，因此，第一隔离层在第一沟槽内 的厚度与第二沟槽内的厚度也有所不同。
在第一沟槽内的第一隔离层与第一沟槽的两侧的侧壁之间具有第一缝隙，对于第二沟槽的第二深度较浅，该第一缝隙不会延伸到第二沟槽内。然后在第一缝隙的底部衬底的第一导电材料，这样，第一导电材料形成的导电层就会沿第一沟槽两侧的侧壁延伸，形成两条位线。每条第一沟槽的底部都具有两条位线，就形成了半导体器件的双位线结构。需要说明的是，第一导电材料可以为金属材料，也可以为掺杂的半导体材料或者其他导电材料。例如，第一导电材料可以为金属铜、金属钨等等。
由于第一缝隙没有延伸至第二沟槽内，因此，在上述第一沟槽的导电层上，以及第二沟槽内可以形成字线。事实上，字线会沿着第二沟槽延伸，即沿着第二方向延伸。但是由于构成字线的材料可能会有一部分位于第一沟槽内，因此需要在第一沟槽以及第二沟槽内形成。当然，相邻的两条字线之间可以通过绝缘材料隔离开来。
如此，针对垂直沟道的半导体器件，本公开实施例中提供了在衬底内形成掩埋的字线和位线的方式，并且对于每个晶体管的沟道都具有双位线的结构，即两侧均具有通过沉积导电材料形成的导电层。这样，一方面相比于对半导体衬底掺杂形成的位线，本公开实施例采用的沉积导电材料形成的位线具有更高的导电性能，因此能够提升半导体器件的整体性能。另一方面，通过在第一沟槽两侧侧壁的第一缝隙内形成的相互平行的双位线结构，可以提升半导体器件的集成度，减少位线之间的寄生电容。
在一些实施例中，所述在形成有所述第一沟槽的所述衬底上形成沿第二方向延伸的多条第二沟槽，包括：
在所述衬底表面覆盖第一绝缘材料，形成第一绝缘层；其中，所述第一绝缘层覆盖所述第一沟槽的内壁；
在所述第一沟槽内填充第二绝缘材料，形成第二绝缘层；
在所述衬底上形成沿第二方向延伸的所述多条第二沟槽。
在本公开实施例中，形成第一沟槽后，可以在衬底表面通过外延生长或者沉积等方式覆盖一层第一绝缘材料，例如，采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)或物理气相沉积(Physical Vapor Deposition，PVD)等方式形成上述第一绝缘层。这里，第一绝缘材料可以是氧化物、氮化物或者其他绝缘材料等。第一绝缘材料可以覆盖在第一沟槽的整个内壁上，包括第一沟槽的底部和侧壁。此外，衬底表面第一沟槽以外的区域也会覆盖上述第一绝缘材料。
图3A至3C是覆盖第一绝缘材料后bb’截面、cc’截面以及dd’截面对应位置的截面图；如图3A至3C所示，整个衬底100的表面，第一沟槽110的内表面都覆盖有第一绝缘材料，形成第一绝缘层111。
然后可以在第一沟槽内填充第二绝缘材料，使得所有第一沟槽被填满。图4A至图4C为填充第二绝缘绝缘材料后bb’截面、cc’截面以及dd’截面对应位置的截面图，如图4A至图4C所示，在第一沟槽内的第一绝缘层111上均填充有 第二绝缘层112。第二绝缘材料与第一绝缘材料为不同的绝缘材料，例如，若第一绝缘材料为氮化硅(SiN)，则第二绝缘材料可以为氧化硅(SiO)。此时可以进行一些研磨等平坦化的处理，使的衬底表面和第二绝缘材料的表面形成平坦的平面。此时的平坦化处理可以去除衬底表面的第一绝缘材料，也可以保留部分第一绝缘材料。
此时，在上述平面上可以进行进一步刻蚀，形成沿第二方向延伸的多条第二沟槽。需要说明的是，刻蚀的过程需要同步作用于衬底的硅材料以及第一沟槽内填充的绝缘材料，这样可以形成完整的第二沟槽，沿着第一沟槽的方向的截面来看，则是在第一沟槽内的第二绝缘材料上形成了多个相邻的凹陷区域。
形成第二沟槽120后上述aa’截面、bb’截面、cc’截面以及dd’截面上的截面图如图5A至图5D所示。由于第二沟槽120的深度小于第一沟槽110，因此，在沿着第二沟槽的dd’截面上仍能够看到第一沟槽110底部的形状以及第一绝缘层111和112。
当然，如果去除掉第一沟槽内填充的绝缘材料，第一沟槽与第二沟槽则为相互垂直的两组直线形的沟槽，并且每条第一沟槽与每条第二沟槽存在相交处的公共区域。从整体上看第一沟槽与第二沟槽则构成网状的结构，未被刻蚀掉的衬底区域则为一个个垂直于衬底表面方向的半导体柱。
在公开实施例中，第一沟槽的第一深度大于第二沟槽的第二深度，因此，在形成第二沟槽后，第一沟槽的底部仍然保留了一部分沿第一方向延伸的第一绝缘层和第二绝缘层。
如此，在第一绝缘层和第二绝缘层的保护下，可以在形成第一沟槽后再形成第二沟槽，使得第一沟槽与第二沟槽具有不同的深度，并且形成第二沟槽的过程中不会对第一沟槽的内壁造成损伤。
在一些实施例中，所述在所述第一沟槽和所述第二沟槽内形成第一隔离层，包括：
在所述第二沟槽内填充所述第一绝缘材料；
同步去除所述第一沟槽和所述第二沟槽内深度小于第三深度的位置覆盖的所述第一绝缘材料，形成所述第一缝隙；其中，所述第三深度小于所述第一深度且大于所述第二深度；所述第一沟槽和所述第二沟槽内剩余的所述第一绝缘层和所述第二绝缘层为所述第一隔离层。
这里，第一隔离层包括了部分第一绝缘材料以及部分第二绝缘材料构成的结构，包括第一沟槽底部的绝缘材料，以及在形成第二沟槽时第一沟槽中未被刻蚀掉的绝缘材料。
第一沟槽中的第一绝缘材料与第一沟槽两侧侧壁之间具有第一缝隙，该第一缝隙中的至少部分可以趁机导电材料，形成导电层。由于第一缝隙沿着第一沟槽的侧壁向第一方向延伸，因此，导电层为覆盖在第一沟槽侧壁的至少部分区域并沿第一方向延伸的导电线。并且由于第一沟槽两侧均具有第一缝隙，因此可以形成两条导电线。这样，对于半导体器件中的晶体管阵列，每一列晶体管都具有两条位线，即掩埋于衬底内部的双位线结构。
通过在第一缝隙内沉积导电材料的方式形成的掩埋式的双位线结构实现工艺简单，且有利于高集成度的半导体器件设计。
在一些实施例中，在所述第二沟槽内填充所述第一绝缘材料之后，所述方法还包括：
去除第四深度的所述第一绝缘材料，形成凹陷区域；所述第四深度小于所述第二深度；
在所述凹陷区域的侧壁上覆盖所述第二绝缘材料，形成保护层；其中，去除所述第一绝缘材料后形成的所述第一缝隙在垂直于衬底表面的方向上位于所述保护层和所述剩余的第一绝缘层之间。
在第二沟槽内填充第一绝缘材料后，第一沟槽与第二沟槽内填满了绝缘材料。填充第一绝缘材料后aa’截面、bb’截面、cc’截面以及dd’截面上的截面图如图6A至6D所示。如图6C至6D中在第一沟槽110内可以看到覆盖在侧壁上的第一绝缘层111和填充在第一沟槽内的第二绝缘层112。而对于图6A和图6B中第二沟槽120内则填充有第一绝缘材料构成的绝缘层121。
然后，如图7A至图7D所示，可以通过回刻一部分的第一绝缘材料，在第一沟槽110和第二沟槽120内形成凹陷区域130。需要说明的是，这里去除第一绝缘材料时不会对第二绝缘材料产生影响，因此，第二绝缘材料仍然与第一沟槽的顶部保持平齐，而第一沟槽侧壁的第一绝缘材料则被去除一部分，形成第四深度的凹陷区域。第二沟槽内填充的为第一绝缘材料，因此，第二沟槽内整体凹陷第四深度。
之后在凹陷区域内覆盖一层第二绝缘材料，使得第一沟槽内的第二绝缘材料在顶部填满第一沟槽，图8A至图8C为aa’截面、bb’截面以及cc’截面上的截面图，dd’截面相比于图7D没有发生变化，第二沟槽120内则在凹陷区域130的内壁上形成一层第二绝缘材料。这样，就在第一沟槽110和第二沟槽120顶部的区域内可以形成一层保护层140。其中，图8B所示的截面上，保护层140与原有的第一沟槽内的第二绝缘材料连为一体，使得凹陷区域130在该截面上的宽度减小了。dd’截面相比于图7D没有发生变化，可参考图7D。
示例性地，可以利用ALD的方法在凹陷区域内生长一层氧化硅，然后可以再次进行回蚀，去除在第二沟槽内凹陷区域底部的氧化硅，使得第一绝缘材料(如氮化硅)裸露出来。
这样，第一沟槽的顶部被第二绝缘材料封住，而第二沟槽内则裸露出了第一绝缘材料的表面，也就形成了保护层。此时，如图9A至图9D所示，可以针对第一绝缘材料进行刻蚀，保留第二绝缘材料。此时，第一沟槽110和第二沟槽120内位于顶部的区域保留了上述保护层140，而下方则镂空，这样可以在第一沟槽110侧壁覆盖有第一绝缘材料的部分形成上述第一缝隙150。
在一些实施例中，所述同步去除所述第一沟槽和所述第二沟槽内深度小于第三深度的位置覆盖的所述第一绝缘材料，形成所述第一缝隙，包括：
利用湿法刻蚀去除所述第一绝缘材料，形成所述第一缝隙。
形成上述第一缝隙的方法，可以利用湿法刻蚀，针对第一绝缘材料进行清 洗，并且刻蚀的深度小于第三深度。这样，第二沟槽内的第一绝缘材料会被去除，同时第一沟槽内的上述第一隔离层两侧的第一绝缘材料会被去除掉一部分，仅保留底部大于第三深度的位置的第一绝缘层。从而在第一沟槽的侧壁形成第一缝隙。
在一些实施例中，所述第一绝缘材料包括氮化硅材料；所述湿法刻蚀使用的刻蚀液包括磷酸溶液。
上述第一绝缘材料为氮化硅材料时，磷酸溶液可以对第一绝缘材料产生腐蚀作用，从而去除第一绝缘材料，但磷酸溶液不会对氧化硅等氧化物产生腐蚀作用。因此，第二绝缘材料可以采用氧化物。
在一些实施例中，所述在所述衬底表面覆盖第一绝缘材料，形成第一绝缘层，包括：
利用原子层沉积法，在所述衬底表面沉积所述第一绝缘材料，形成所述第一绝缘层。
采用ALD的方式形成的第一绝缘层厚度均匀，因此，去除部分第一绝缘材料后形成的第一缝隙也具有均匀的宽度。
如此，在第一缝隙中沉积导电材料可以形成均匀的位线，从而降低位线的阻抗，提升导电性能。
在一些实施例中，在所述第一沟槽内填充第二绝缘材料，形成第二绝缘层之后，所述方法还包括：
对所述第二绝缘层和所述衬底表面的第一绝缘层进行平坦化处理，使所述第一沟槽和所述第二沟槽以外区域的衬底表面显露。
在本公开实施例中，在第一沟槽填充绝缘材料形成第二绝缘层后，部分多余的绝缘材料可能覆盖在半导体柱上方，从而影响半导体器件的性能。因此，可以通过化学机械抛光(Chemical Mechanical Polishing，CMP)进行平坦化处理。
在一些实施例中，所述在所述第一沟槽两侧的所述第一缝隙的底部沉积第一导电材料的导电层，形成两条相互平行且沿所述第一方向延伸的位线，包括：
在所述第一缝隙内填充所述第一导电材料；
去除所述第一缝隙内的部分所述第一导电材料，保留所述第一缝隙底部的所述第一导电材料，形成所述位线；其中，所述底部的第一导电材料为所述导电层。
通过上述实施例中的方法，可以在第一隔离层与第一沟槽侧壁之间形成第一缝隙，然后可以通过沉积的方法在第一缝隙内填充第一导电材料。例如金属铜、金属钨等金属材料、掺杂的半导体材料或其他导电材料。
图10A为俯视图，图10B和图10C是形成位线后的cc’截面以及dd’截面上的截面图。aa’截面、bb’截面则位置看不到导电材料形成的位线，因此没有变化，可参考图9A和图9B，而在如图10B和图10C中所示的第一沟槽的底部则可以看到导电材料形成的位线160。
由于位线沿着第一沟槽的方向延伸，并且第二沟槽内的结构不受到位线的 影响。因此，位线仅需要形成于第一沟槽深度大于第二沟槽的部分。也就是说，用于构成位线所要形成的导电层可以仅覆盖在第一沟槽较底部的部分区域上，即形成一条细线即可。因此，可以去除第一缝隙内的部分第一导电材料，仅保留第一缝隙底部的第一导电材料，从而形成位线。
在一些实施例中，所述在所述第一沟槽和第二沟槽内、所述导电层上形成沿所述第二方向的字线，包括：
去除所述第一沟槽和所述第二沟槽内、所述导电层上方部分的所述第一隔离层，形成第三沟槽；
在所述第三沟槽的底部形成第二隔离层；其中，所述第二隔离层的底部与所述第一沟槽内两条所述位线之间剩余的所述第一隔离层连接，所述第二隔离层的顶部低于所述第一沟槽和所述第二沟槽以外区域的衬底表面；
在所述第二隔离层上方所述第三沟槽内，形成所述字线。
形成位线后，第一沟槽内仍填充有上述第一隔离层和保护层，需要沿着第二沟槽的方向形成字线，因此，需要将部分第一隔离层和保护层去除，使得第一沟槽和第二沟槽内形成第三沟槽。示例性地，第三沟槽底部仍保留有一部分第二绝缘材料可以作为第二隔离层。
在一实施例中，如图11A至图11D所示，可以在去除部分第一隔离层的过程中将第一沟槽和第二沟槽内的第二绝缘材料均去除，然后重新在第一沟槽110内和第二沟槽120内覆盖一层第一绝缘材料，并使其覆盖住已经形成的位线，从而形成上述第二隔离层170。形成第二隔离层170可以先填充第一绝缘材料至沟槽顶部，然后整体回刻一定的深度，此时剩余的第一绝缘材料则为上述第二隔离层。在一实施例中，也可以将第一沟槽和第二沟槽内的全部绝缘材料，包括第一绝缘材料和第二绝缘材料去除，然后重新填充一种绝缘材料，可以为第一绝缘材料，也可以为第二绝缘材料，从而形成上述第二隔离层。这里，第一绝缘材料可以为氧化硅，在第三沟槽的侧壁上也可以覆盖一层氧化硅，这层氧化硅则可以作为栅极氧化层。
这样，就将已经形成的位线掩埋于衬底和绝缘材料之间，不会显露在外。此时，可以进一步在第三沟槽内形成字线。
在一些实施例中，所述在所述第二隔离层上方所述第三沟槽内，形成所述字线，包括：
在所述第二隔离层上的所述第一沟槽以及所述第二沟槽的侧壁上形成栅极氧化层；
在相邻的所述栅极氧化层之间填充第二导电材料，形成栅极导电层；
沿所述第二方向，在所述第二导电材料上形成第四沟槽；其中，所述第四沟槽在所述第一方向的截面上分离所述栅极导电层；
在所述第四沟槽内填充第一绝缘材料，形成第三隔离层；所述第三隔离层两侧的所述第二导电材料连通的各栅极导电层构成所述字线。
字线实质上是有各半导体柱构成的垂直沟道环绕的栅极连接成直线构成的，而栅极则包括栅极氧化层和栅极导电层。因此，在形成栅极氧化层的过程中， 可以在第一沟槽以及第二沟槽内第二隔离层上的区域内(即第三沟槽整体)的侧壁上形成栅极氧化层，使得栅极氧化层环绕着覆盖在每一个半导体柱的侧壁上。
形成栅极氧化层的方法可以利用上述ALD的方法沉积一层氧化硅，也可以对半导体柱的侧壁进行氧化处理，使得半导体柱的侧壁表面被氧化为一层均匀的氧化硅。
然后可以在栅极氧化层之间，即侧壁覆盖有栅极氧化层后的上述第三沟槽内填充第二导电材料，形成栅极导电层。第二导电材料可以为金属材料，如金属铜、金属钨等等。如图12A至图12D所示，金属材料构成的栅极导电层181位于栅极氧化层182以及上述第二隔离层170之间。栅极导电层201的顶部还可以再覆盖一层第二绝缘材料，形成栅极保护层183。这样，栅电极也被掩埋于衬底内部，不会裸露在衬底表面。
此外，由于在第三沟槽内沉积的导电材料全部连接在一起，为了形成沿第二方向延伸字线，还需要在第二沟槽所在位置的中间形成第四沟槽，如图13A至13D所示，第四沟槽190沿着第二方向将导电材料分离成多条字线180的结构。然后，可以在第四沟槽190内填充绝缘材料，例如，通过CVD、ALD或PVD等沉积方式，形成第三隔离层191。在图13D中所示的dd’截面可以看到第三隔离层191与第二隔离层170为相同材料时连为一体。需要说明的是，第三隔离层可以为第一绝缘材料，也可以为第二绝缘材料。若为第二绝缘材料，则第三隔离层与上诉第二隔离层和顶部的栅极保护层连为一体。
如此，相邻的两条第三隔离层之间的栅极导电层就形成了字线。
如图14所示(图14包含了沿第一方向的截面和第二方向的截面)，本公开实施例提供一种半导体器件200，包括：
衬底201；
在所述衬底上沿第一方向延伸的多条第一沟槽210以及沿第二方向延伸的多条第二沟槽220；其中，第一方向与所述第二方向垂直；所述第一沟槽210的第一深度大于所述第二沟槽220的第二深度；
位于所述第一沟槽210和所述第二沟槽220内的第一隔离层230；在第二方向的截面上，所述第一隔离层230与所述第一沟槽210两侧的侧壁之间分别具有第一缝隙240；所述第一缝隙240的深度小于所述第一深度；
所述第一沟槽两侧的所述第一缝隙240的底部沉积有第一导电材料的导电层250，所述导电层构成两条相互平行且沿所述第一方向延伸的位线；
所述第一沟槽210和所述第二沟槽220内、所述导电层250上具有沿第二方向延伸的字线260。
在一些实施例中，所述第一隔离层，包括：
位于所述第一沟槽和所述第二沟槽的底部的第一绝缘层；
位于所述第一绝缘层上的第二绝缘层；所述第二绝缘层与所述第一沟槽两侧的侧壁之间具有所述第一缝隙。
在一些实施例中，所述第一隔离层和所述第一缝隙内的所述导电层上，覆 盖有第二隔离层；
所述第二隔离层上具有所述沿第二方向延伸的字线。
在一些实施例中，所述半导体器件还包括：
栅极氧化层，位于所述第二隔离层上且覆盖在所述第一沟槽和所述第二沟槽的侧壁上；
所述字线，包括：位于相邻的所述栅极氧化层之间的栅极导电层；所述栅极导电层在所述第二方向上连通；
相邻的两条所述字线之间具有第三隔离层。
上述半导体器件的结构在形成方法的实施例中已经详细说明并举例，这里不再赘述。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本公开各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
以上所述，仅为本公开的实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
工业实用性
本公开实施例提供的技术方案，在半导体器件的制造过程中通过在衬底上形成沟槽，在沟槽中形成与第一沟槽两侧侧壁之间均具有第一缝隙的第一隔离层，然后在第一沟槽两侧的第一缝隙内衬底导电材料的方式，形成掩埋于衬底内的位线结构。如此，一方面相比于对半导体衬底掺杂形成的位线，本公开实施例采用的沉积导电材料形成的位线具有更高的导电性能，因此能够提升半导体器件的整体性能。另一方面，通过在第一沟槽两侧侧壁的第一缝隙内形成的相互平行的双位线结构，可以提升半导体器件的集成度，减少位线之间的寄生电容。

Claims (15)

  1. 一种半导体器件的制造方法，所述半导体器件包括衬底；所述方法包括：
    在所述衬底上形成沿第一方向延伸的多条第一沟槽；
    在形成有所述第一沟槽的所述衬底上形成沿第二方向延伸的多条第二沟槽；所述第一方向与所述第二方向垂直；所述第一沟槽的第一深度大于所述第二沟槽的第二深度；
    在所述第一沟槽和所述第二沟槽内形成第一隔离层；在第二方向的截面上，所述第一隔离层与所述第一沟槽两侧的侧壁之间分别具有第一缝隙；所述第一缝隙的深度小于所述第一深度；
    在所述第一沟槽两侧的所述第一缝隙的底部沉积第一导电材料的导电层，形成两条相互平行且沿所述第一方向延伸的位线；
    在所述第一沟槽和第二沟槽内、所述导电层上形成沿所述第二方向延伸的字线。
  2. 根据权利要求1所述的方法，其中，所述在形成有所述第一沟槽的所述衬底上形成沿第二方向延伸的多条第二沟槽，包括：
    在所述衬底表面覆盖第一绝缘材料，形成第一绝缘层；其中，所述第一绝缘层覆盖所述第一沟槽的内壁；
    在所述第一沟槽内填充第二绝缘材料，形成第二绝缘层；
    在所述衬底上形成沿第二方向延伸的所述多条第二沟槽。
  3. 根据权利要求2所述的方法，其中，所述在所述第一沟槽和所述第二沟槽内形成第一隔离层，包括：
    在所述第二沟槽内填充所述第一绝缘材料；
    同步去除所述第一沟槽和所述第二沟槽内深度小于第三深度的位置覆盖的所述第一绝缘材料，形成所述第一缝隙；其中，所述第三深度小于所述第一深度且大于所述第二深度；所述第一沟槽和所述第二沟槽内剩余的所述第一绝缘层和所述第二绝缘层为所述第一隔离层。
  4. 根据权利要求3所述的方法，其中，在所述第二沟槽内填充所述第一绝缘材料之后，所述方法还包括：
    去除第四深度的所述第一绝缘材料，形成凹陷区域；所述第四深度小于所述第二深度；
    在所述凹陷区域的侧壁上覆盖所述第二绝缘材料，形成保护层；其中，去除所述第一绝缘材料后形成的所述第一缝隙在垂直于衬底表面的方向上位于所述保护层和所述剩余的第一绝缘层之间。
  5. 根据权利要求3所述的方法，其中，所述同步去除所述第一沟槽和所述第二沟槽内深度小于第三深度的位置覆盖的所述第一绝缘材料，形成所述第一缝隙，包括：
    利用湿法刻蚀去除所述第一绝缘材料，形成所述第一缝隙。
  6. 根据权利要求5所述的方法，其中，所述第一绝缘材料包括氮化硅材料； 所述湿法刻蚀使用的刻蚀液包括磷酸溶液。
  7. 根据权利要求2所述的方法，其中，所述在所述衬底表面覆盖第一绝缘材料，形成第一绝缘层，包括：
    利用原子层沉积法，在所述衬底表面沉积所述第一绝缘材料，形成所述第一绝缘层。
  8. 根据权利要求2所述的方法，其中，在所述第一沟槽内填充第二绝缘材料，形成第二绝缘层之后，所述方法还包括：
    对所述第二绝缘层和所述衬底表面的第一绝缘层进行平坦化处理，使所述第一沟槽和所述第二沟槽以外区域的衬底表面显露。
  9. 根据权利要求1所述的方法，其中，所述在所述第一沟槽两侧的所述第一缝隙的底部沉积第一导电材料的导电层，形成两条相互平行且沿所述第一方向延伸的位线，包括：
    在所述第一缝隙内填充所述第一导电材料；
    去除所述第一缝隙内的部分所述第一导电材料，保留所述第一缝隙底部的所述第一导电材料，形成所述位线；其中，所述底部的第一导电材料为所述导电层。
  10. 根据权利要求1所述的方法，其中，所述在所述第一沟槽和第二沟槽内、所述导电层上形成沿所述第二方向的字线，包括：
    去除所述第一沟槽和所述第二沟槽内、所述导电层上方部分的所述第一隔离层，形成第三沟槽；
    在所述第三沟槽的底部形成第二隔离层；其中，所述第二隔离层的底部与所述第一沟槽内两条所述位线之间剩余的所述第一隔离层连接，所述第二隔离层的顶部低于所述第一沟槽和所述第二沟槽以外区域的衬底表面；
    在所述第二隔离层上方所述第三沟槽内，形成所述字线。
  11. 根据权利要求10所述的方法，其中，所述在所述第二隔离层上方所述第三沟槽内，形成所述字线，包括：
    在所述第二隔离层上的所述第一沟槽以及所述第二沟槽的侧壁上形成栅极氧化层；
    在相邻的所述栅极氧化层之间填充第二导电材料，形成栅极导电层；
    沿所述第二方向，在所述第二导电材料上形成第四沟槽；其中，所述第四沟槽在所述第一方向的截面上分离所述栅极导电层；
    在所述第四沟槽内填充第一绝缘材料，形成第三隔离层；所述第三隔离层两侧的所述第二导电材料连通的各栅极导电层构成所述字线。
  12. 一种半导体器件，包括：
    衬底；
    在所述衬底上沿第一方向延伸的多条第一沟槽以及沿第二方向延伸的多条第二沟槽；其中，第一方向与所述第二方向垂直；所述第一沟槽的第一深度大于所述第二沟槽的第二深度；
    位于所述第一沟槽和所述第二沟槽内的第一隔离层；在第二方向的截面上， 所述第一隔离层与所述第一沟槽两侧的侧壁之间分别具有第一缝隙；所述第一缝隙的深度小于所述第一深度；
    所述第一沟槽两侧的所述第一缝隙的底部沉积有第一导电材料的导电层，所述导电层构成两条相互平行且沿所述第一方向延伸的位线；
    所述第一沟槽和所述第二沟槽内、所述导电层上具有沿第二方向延伸的字线。
  13. 根据权利要求12所述的半导体器件，其中，所述第一隔离层，包括：
    位于所述第一沟槽和所述第二沟槽的底部的第一绝缘层；
    位于所述第一绝缘层上的第二绝缘层；所述第二绝缘层与所述第一沟槽两侧的侧壁之间具有所述第一缝隙。
  14. 根据权利要求13所述的半导体器件，其中，所述第一隔离层和所述第一缝隙内的所述导电层上，覆盖有第二隔离层；
    所述第二隔离层上具有所述沿第二方向延伸的字线。
  15. 根据权利要求14所述的半导体器件，其中，所述半导体器件还包括：
    栅极氧化层，位于所述第二隔离层上且覆盖在所述第一沟槽和所述第二沟槽的侧壁上；
    所述字线，包括：位于相邻的所述栅极氧化层之间的栅极导电层；所述栅极导电层在所述第二方向上连通；
    相邻的两条所述字线之间具有第三隔离层。
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